JP4181710B2 - シフトレジスタ - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明はアクティブマトリックス表示装置用の駆動回路に関し、特に液晶表示装置の画素列を駆動するシフトレジスタに関する。
【０００２】
【従来の技術】
テレビジョン及びコンピュータの表示装置として使用される通常の液晶表示装置は液晶セルがデータラインとセレクター（またはゲート）ラインとの交差部にそれぞれ配列された液晶マトリックスとを具備する。これらセレクターラインは液晶マトリックスの水平ライン（ローライン）としてシフトレジスタによって選択される。
【０００３】
図１には通常の３位相シフトレジスタが図示されている。シフトレジスタは従属的に接続されることと併せてそれぞれの出力ライン（４１乃至４ｎ）を経由してｎ個のローライン（ＲＯＷ１乃至ＲＯＷｎ）にそれぞれ接続されたｎ個のステージ（２１乃至２ｎ）とを具備する。第１ステージ（２１）にはスキャニングパルス（ＳＰ）が入力されて、第２乃至第ｎステージ（２１乃至２ｎ）には以前ステージの出力信号（ｇ１乃至ｇｎー１）がそれぞれ入力される。また、第１乃至第ｎステージ（２１乃至２ｎ）は三つのクロック信号（Ｃ１乃至Ｃ３）の中の二つのクロック信号を入力する。第１乃至第ｎ（２１乃至２ｎ）は二つのクロック信号と以前ステージの出力信号または二つのクロック信号とスキャニング信号（ＳＰ）によって画素列に接続されたローライン（ＲＯＷｉ）を選択する。
【０００４】
各ステージ（２１乃至２ｎ）は図２に表したように、出力ライン（４ｉ）にハイ論理電圧信号を供給するための第５ＮＭＯＳトランジスタ（Ｔ５）と、出力ライン（４ｉ）にロー論理電圧信号を供給するための第６ＮＭＯＳトランジスタ（Ｔ６）とを具備する。以前ステージ（２ｉー１）からハイ論理レベルのｉ−１番目のローライン入力信号（ｇｉー１）が印可されると第１及び第４ＮＭＯＳトランジスタ（Ｔ１、Ｔ４）がターンオンされる。図３で分かるように、ハイ論理レベルの第３クロック信号（Ｃ３）はｉ−１番目ローライン入力信号（ｇｉ−１）に同期されて第３ＮＭＯＳトランジスタ（Ｔ３）に供給されて第３ＮＭＯＳトランジスタ（Ｔ３）をターンＯＮさせる。第３及び第４ＮＭＯＳトランジスタ（Ｔ３、Ｔ４）はレートオドロジックとして第３及び第４ＮＭＯＳトランジスタ（Ｔ３、Ｔ４）が同時にターンオンされる場合第２ノード（Ｐ２）上の電圧がローレベルになるように第３及び第４ＮＭＯＳトランジスタ（Ｔ３、Ｔ４）の抵抗比が設定される。従って、ｉ−１番目ローライン入力信号（ｇｉー１）が印可されると第２ノード上の電圧がロー論理レベルとなる。この時、第２及び第６ＮＭＯＳトランジスタ（Ｔ２、Ｔ６）は第ノード（Ｐ２）からのロー論理レベル電圧によってターンオフされる。第１ＮＭＯＳトランジスタ（Ｔ１）がターンオンされていて第２ＮＭＯＳトランジスタ（Ｔ２）がターンオフされる時に第１ノード（Ｐ１）は供給電圧（ＶＤＤ）によってハイ論理レベル電圧に充電される。第１ノード（Ｐ１）が供給電圧（ＶＤＤ）によってハイ論理レベル電圧に充電されると、自分のゲートに段界電圧以上の電圧が供給されるので第５ＮＭＯＳトランジスタ（Ｔ５）はターンオンされる。この時、第１クロック信号（Ｃ１）はロー論理レベルを維持するので出力ライン（４ｉ）にはロー論理レベルの電圧が表れる。
【０００５】
第１ノード（Ｐ１）上の電圧がハイ論理レベルである状態で第５ＮＭＯＳトランジスタ（Ｔ５）のドレーンに供給される第１クロック信号（Ｃ１）はハイ論理レベル電圧を有すると、第５ＮＭＯＳトランジスタ（Ｔ５）がターンオンされる状態を維持するので出力ライン（４ｉ）上の電圧はハイ論理レベルに充電され始める。この時、第１ノード（Ｐ１）上の電圧は図４に示したように出力ライン（４ｉ）と第１ノード（Ｐ１）の間に接続された第５ＮＭＯＳトランジスタ（Ｔ５）のゲートとソース間のキャパシタによってカープリングされてもっと高いレベルに充電される。これによって、出力ライン（４ｉ）には第１クロック信号（Ｃ１）のハイ論理電圧レベルがほとんど損失無しに供給されることが出来る。このようなブートストラップ方式はＮＭＯＳトランジスタが含まれた回路で段界電圧による電圧寝室を補償するために使用されている。
【０００６】
また、第１クロック信号（Ｃ１）がロー論理レベル電圧に変ずると、第５ＮＭＯＳトランジスタ（Ｔ５）がターンオン状態を維持するので出力ライン（４ｉ）上の電圧はロー論理レベル電圧に落ちる。更に、ｉ−１番目ローライン入力信号（ｇｉー１）が電圧が供給されない形態でロー論理レベル電圧を有すると、第１及び第４ＮＭＯＳトランジスタ（Ｔ１、Ｔ４）がターンオン状態にあるので第１ノード（Ｐ１）上の電圧がロー論理レベル電圧に落ちる。このような状態で、第３クロック信号（Ｃ３）がハイ論理レベル電圧を有すると、第３ＮＭＯＳトランジスタ（Ｔ３）は第３クロック信号（Ｃ３）によってターンオンされる。そうすると第２ノード（Ｐ２）は第３ＮＭＯＳトランジスタ（Ｔ３）を経由して供給される供給電圧（ＶＤＤ）によってハイ論理レベル電圧に充電され始める。第６ＮＭＯＳトランジスタ（Ｔ６）は第２ノード（Ｐ２）から供給される自分の段界電圧以上の電圧信号によってターンオンされる。第６ＮＭＯＳトランジスタ（Ｔ６）がターンオンされることで出力ライン（４ｉ）上に充電された電圧が基底電圧源（ＶＳＳ）側に放電されるために、出力ライン（４ｉ）に連結されたローライン（ＲＯＷｉ）上の電圧はロー論理レベルを維持する。そうすると第２ノード（Ｐ２）は第３ＮＭＯＳトランジスタ（Ｔ３）を経由して供給される供給電圧（ＶＤＤ）によってハイ論理レベル電圧に充電され始める。第６ＮＭＯＳトランジスタ（Ｔ６）は第２ノード（Ｐ２）から供給される自分の段界電圧以上の電圧信号によってターンオンされる。第６ＮＭＯＳトランジスタ（Ｔ６）がターンオンされることで出力ライン（４ｉ）上に充電された電圧が基底電圧源（ＶＳＳ）側に放電されるために、出力ライン（４ｉ）に連結されたローライン（ＲＯＷｉ）上の電圧はロー論理レベルを維持する。
【０００７】
シフトレジスタが正常に動作されるためには、レートオドロジックに使用される第３及び第４ＮＭＯＳトランジスタ（Ｔ３、Ｔ４）の抵抗比が正確に設定されなければならない問題点がある。もう一度言うと、ハイ論理電圧を有する第３クロック信号（Ｃ３）とｉ−１番目ローライン入力信号（ｇｉー１）が同時に第３及び第４ＮＭＯＳトランジスタ（Ｔ３、Ｔ４）に印可される場合に第２ノード（Ｐ２）上の電圧がローレベルになるようにするためには、第４ＮＭＯＳトランジスタ（Ｔ４）のチャンネル幅が第３及ＮＭＯＳトランジスタ（Ｔ３）のそれに比べて大略１０倍程度大きくしなければならない。万が一、第３及び第４ＮＭＯＳトランジスタ（Ｔ３、Ｔ４）の素子特性が不均質になると、第３及び第４ＮＭＯＳトランジスタ（Ｔ３、Ｔ４）の電流比が変ずる。この場合、シフトレジスタは正常に動作することが出来なくなる。
【０００８】
更に、第３クロック信号（Ｃ３）とｉ−１番目ローライン入力信号（ｇｉー１）によって第３及び第４ＮＭＯＳトランジスタ（Ｔ３、Ｔ４）が同時にターンオンされると第３及び第４ＮＭＯＳトランジスタ（Ｔ３、Ｔ４）には続けて直流電流が流れるので第３及び第４ＮＭＯＳトランジスタ（Ｔ３、Ｔ４）の特性は過電流によって熱化されやすい。併せて、第１ノード（Ｐ１）上の電圧がハイ論理レベルである状態で第１クロック信号（Ｃ１）がロー論理レベル電圧でハイ論理レベル電圧に変ずると、第１ノード（Ｐ１）上の昇圧された電圧の上昇幅が第５ＮＭＯＳトランジスタ（Ｔ５）の寄生容量と第１ノード（Ｐ１）での電圧上昇幅は下の数学式１のので寄生容量の変化によって第１ノード（Ｐ１）上の電位が変ずるようになって回路特性の正確な設計が困難になる。
【数１】
ここで、ΔＶｐ１とΔＶｏｕｔはそれぞれ第１ノード（Ｐ１）上の電圧変化量と出力ライン（４ｉ）上の電圧変化量を表して、ＣＬとＣｏｘはそれぞれ第１ノード（Ｐ１）上の寄生容量と第５ＮＭＯＳトランジスタ（Ｔ５）の寄生容量値（ＣＬ）と第５ＮＭＯＳトランジスタ（Ｔ５）の寄生容量値（Ｃｏｘ）によって変ずるために、シフトレジスタ特性を正確に設定しにくい。これと併せて、図２のシフトレジスタステージでは、シフトレジスタステージの出力ライン（４ｉ）上の出力電圧がハイ論理レベルに変ずることによって第６ＮＭＯＳトランジスタ（Ｔ６）でのゲートとドレーン間の寄生容量成分によって第２ノード（Ｐ２）上の電圧が上昇するためにシフトレジスタステージの出力電圧が歪曲される。
【０００９】
図５は通常の４ー位相シフトレジスタの構造を概略的に図示するブロック図である。図５のシフトレジスタは互いに従属接続されることと併せて出力ライン（１４ｉ乃至１４ｎ）を経由してｎ個のローライン（ＲＯＷ１乃至ＲＯＷｎ）にそれぞれ接続されたｎ個のステージ（１２ｉ乃至１２ｎ）とを具備する。このシフトレジスタにおいて、スタートパルス（ＳＰ）は第１ステージ（１２ｉ）に入力される。第２乃至第ｎステージ（１２ｉ乃至１２ｎ）は以前ステージ（１２ｉ乃至１２ｎー１）の出力信号（ｇｉ乃至ｇｎー１）と四つのクロック信号の中の任意の二つに応答して画素列に接続されたローライン（ＲＯＷ２乃至ＲＯＷｎ）を選択する。第１ステージ（１２１）もスタートパルス（ＳＰ）と四つのクロック信号の中いずれか二つに応答してローライン（ＲＯＷ１）を選択的に駆動する。ステージ（１２ｉ乃至１２ｎ）それぞれは同一の回路構造を有することと併せて水平同期信号の周期毎にスタートパルス（ＳＰ）を出力ライン（１４ｉ）側にシフトさせる。
【００１０】
図６を参照すると、図５に図示された任意のステージ（１２ｉ）の回路構造が開示されている。そのステージ（１２ｉ）は出力ライン（１２ｉ）にハイ論理の電圧信号を供給するための第５ＮＭＯＳトランジスタ（Ｔ５）と、出力ライン（４ｉ）にロー論理の電圧信号を供給するための第６ＮＭＯＳトランジスタ（Ｔ６）とを具備する。
【００１１】
図７に図示されたようなｔ１区間でスタートパルスとして使用される以前ステージの出力信号（ｇｉー１）がハイ論理レベルを有すると、第１及び第４ＮＭＯＳトランジスタ（Ｍ１、Ｍ４）がターンオンされる。この時、電圧信号（ＶＰ１）が第１ノード（Ｐ１）に充電される反面に第２ノード（Ｐ２）上の電圧信号（ＶＰ２）が放電される。第５ＮＭＯＳトランジスタ（Ｔ５）は第１ノード（Ｐ１）上の電圧信号（ＶＰ１）によってターンオンされる。この時、。第５ＮＭＯＳトランジスタ（Ｔ５）に供給される第１クロック信号（Ｃ１）がロー論理レベルを有するために出力ライン（４ｉ）にはロー論理レベルを有する出力信号が表れる。その次、ｔ２区間で以前ステージの出力信号（ｇｉー１）がロー論理レベルに反転されて第１クロック信号（Ｃ１）がハイ論理レベルを有するｔ２の区間では、第１ＮＭＯＳトランジスタ（Ｔ１）がターンオフされることと併せて第１ノード（Ｐ１）上の電圧信号（ＶＰ１）が第５ＮＭＯＳトランジスタ（Ｔ５）のゲート電極とソース電極の間のキャパシタ（Ｃｇｓ）によってカープリングされてブートストラップされる。これによって、出力ライン（４ｉ）にはハイ論理レベルの第１クロック信号（Ｃ１）がほとんど損失無しに供給されることが出来る。続いて、ｔ３区間で第１クロック信号（Ｃ１）がロー論理に遷移すると、第５ＮＭＯＳトランジスタ（Ｔ５）がターンオン状態を維持しているので出力ライン（４ｉ）上の出力電圧はロー論理レベルに変ずる。ハイ論理レベルの第３クロック信号（Ｃ３）が第３ＮＭＯＳトランジスタ（Ｔ３）に供給されるｔ４区間では第３ＮＭＯＳトランジスタ（Ｔ３）がターンオンされて第２ノード（Ｐ２）上に高電位の供給電圧（ＶＣＣ）が充電されるようにすることで第２ノード（Ｐ２）上にハイ論理レベル電圧が表れるようにする。第２ノード（Ｐ２）上の電圧信号（ＶＰ２）は第６ＮＭＯＳトランジスタ（Ｔ６）がターンオンされるようにして出力ライン（１４ｉ）に充電された出力電圧が第６ＮＭＯＳトランジスタ（Ｔ６）を経由して基底電圧源（ＶＳＳ）に放電されるようにする。これと併せて、第２ノード（Ｐ２）上に充電される電圧信号（ＶＰ２）は第２ＮＭＯＳトランジスタ（Ｔ２）がターンオンされるようにして第１ノード（Ｐ１）上に充電された電圧（ＶＰ１）が第２ＮＭＯＳトランジスタ（Ｔ２）を経由して基底電圧源（ＶＳＳ）に放電される。図７において、ブートストラップが起きるｔ２区間では第１ノード（Ｐ１）上の電圧がとても高く上がる用になることが分かる。しかし、第１乃至第２ＮＭＯＳトランジスタ（Ｔ１乃至Ｔ２）の段界電圧の絶対値（｜Ｖｔｈ｜）が低いと、第１乃至第２ＮＭＯＳトランジスタ（Ｔ１乃至Ｔ２）の漏泄電流によって第１ノード（Ｐ１）上に充電された電圧（ＶＰ１）が図８に図示されたように放電される現象が発生する。
【００１２】
図８は低い段界電圧の絶対値（｜Ｖｔｈ｜）を有するトランジスタを含む従来のシフトレジスタをシミュレーションした結果を表す。また、図８は現在のステージ（１２ｉ）で出力される出力信号の波形と第１及び第２ノード（Ｐ１、Ｐ２）上の電圧信号の波形を現すことである。 図８を参照すると、第１乃至第２ＮＭＯＳトランジスタ（Ｔ１乃至Ｔ２）それぞれを経由して漏泄される電流信号によって第１ノード（Ｐ１）上の電位（ＶＰ１）が歪曲される。これとあわせて、出力ライン（４ｉ）上に充電された出力信号も歪曲される。更に、第１ＮＭＯＳトランジスタ（Ｔ１）のドレーンとゲート電極が互いに接続されているので以前ステージの出力電圧（ｇｉ−１）は第１ＮＭＯＳトランジスタ（Ｔ１）の段界電圧（Ｖｔｈ）ほど減少された状態で第１ノード（Ｐ１）上に供給される。更にまた、以前ステージの出力信号（ｇｉ−１）は液晶パネルに欠陥のある場合にもっと減少される。この場合、以前ステージの出力電圧（ｇｉ−１）は端側のステージに行くほど益々落ちる。この結果、シフトレジスタは動作しない。
【００１３】
【発明が解決しようとする課題】
従って、本発明の目的は段界電圧の変動による回路特性の変化を防止するようなシフトレジスタ回路を提供することにある。
本発明のまた他の目的は過電流による回路特性熱化を防止するようにしたシフトレジスタ回路を提供することにある。
本発明のまた他の目的は段界電圧の変化によるブートストラップノー土壌の電位変化を最小化にしたシフトレジスタ回路を提供することにある。
本発明のまた他の目的はシフトレジスタの動作領域を広めて誤動作を防止することができるシフトレジスタ回路を提供することである。
【００１４】
【課題を解決するための手段】
前記目的を達成するために、本発明によるシフトレジスタは高電位電圧源、低電位電圧源及び位相遅延クロック信号発生器に共通に接続されることと併せてスキャニング信号に対して従属接続されてローラインを充電及び放電させる多数のステージを具備することを特徴とする。
【００１５】
本発明の実施例によるシフトレジスタに含まれた多数のステージそれぞれは；スキャニング信号に比べて位相遅延された第１クロック信号が入力される第１入力電極、ローラインに接続された第１出力電極及び第１制御電極を有するプルアップトランジスタと低電位電圧源に接続された第２入力電極、ローラインに接続される第２出力電極及び第２制御電極を有するプルダウントランジスタを含む出力回路部と；スキャニング信号に応答して第１制御電極に供給される第１制御信号を発生することと併せて第１クロック信号に比べて位相遅延された第２クロック信号に応答して第２制御電極に供給される第２制御信号を発生するための入力回路部と；第１制御信号を昇圧するための昇圧手段とを具備することを特徴とする。
【００１６】
本発明の他の実施例によるシフトレジスタに含まれた多数のステージそれぞれは；スキャニング信号に比べて位相遅延された第１クロック信号は入力される第１出力電極、ローラインに接続された第１出力電極及び第１制御電極を有するプルアップトランジスタと低電位電圧源に接続された第２入力電極、ローラインに接続される第２出力電極及び第２制御電極を有するトランジスタを含む出力回路と；スキャニング信号に応答して第１制御電極に供給される第１制御信号を発生することと併せて第１クロック信号に比べて位相遅延された第２クロック信号に応答して第２制御電極に供給される第２制御信号を発生するための入力回路部と；第１制御信号を昇圧するための昇圧手段と；第１制御信号がイネーブルされる期間に第２制御信号を放電させるための手段とを具備することを特徴とする。
【００１７】
本発明のまた他の実施例によるシフトレジスタに含まれた多数のステージそれぞれは；スキャニング信号に比べて位相遅延された第１クロック信号が入力される第１出力電極、ローラインに接続された第１出力電極及び第１制御電極を有するプルアップトランジスタと低電位電圧源に接続された第２入力電極、ローラインに接続される第２出力電極及び第２制御電極を有するプルダウントランジスタを含む出力回路と；スキャニング信号に応答して第１制御電極に供給される第１制御信号を発生することと併せて第１クロック信号に比べて位相遅延された第２クロック信号に応答して第２制御電極に供給される第２制御信号を発生するための入力回路部と；第１制御信号を昇圧するための昇圧手段と；ローラインでの放電速度を加速するための手段とを具備することを特徴とする。
【００１８】
本発明のまた他の実施例によるシフトレジスタに含まれた多数のステージそれぞれは；第１クロック信号ラインと出力端子の間に接続された導電通路と制御電極を有するプルアップトランジスタと；低電位の電圧ラインと出力端子の間に接続された導電通路と制御電極を有するプルダウントランジスタと；入力端子とプルアップトランジスタの制御電極の間に直列接続された導電通路と第２クロック信号ラインに共通に接続された制御電極をそれぞれ有する第１及び第２トランジスタと；第３クロック信号ラインとプルダウントランジスタの制御電極に間に直列接続された導電通路と第３クロック信号ラインに共通に接続された制御電極をそれぞれ有することで電圧がプルダウントランジスタの制御電極に充電されるようにする第３及び第４トランジスタとを具備することを特徴とする。
【００１９】
本発明の他の実施例によるシフトレジスタに含まれた多数のステージそれぞれは；第１クロック信号ラインと出力端子の間に接続された導電通路と制御電極を有するプルアップトランジスタと；低電位の電圧ラインと出力端子の間に接続された導電通路と制御電極を有するプルダウントランジスタと；入力端子とプルアップトランジスタの制御電極の間に直列接続された導電通路と入力端子と第２クロック信号ラインに個別に接続された制御電極をそれぞれ有する第１及び第２トランジスタと；第３クロック信号ラインとプルダウントランジスタの制御電極に間に直列接続された導電通路と第３クロック信号ラインに共通に接続された制御電極をそれぞれ有することで電圧がプルダウントランジスタの制御電極に充電されるようにする第３及び第４トランジスタとを具備することを特徴とする。
【００２０】
上述構成によって、本発明によるシフトレジスタは４ー位相クロック信号を利用して多数のステージを順次的に駆動することでトランジスタのサイズと関係無しに各ステージが構成されるようにする。従って、本発明によるシフトレジスタでは素子移動図及び段界電圧の変動で引き起こされる回路特性の変化が最小化される。この結果、信号のトレジジョン期間にだけ電流が流れるようになって電力消耗が減ることだけではなく、過電流によって引き起こされる素子特性の熱化が抑制される。更に、本発明によるシフトレジスタでは出力ノードとブートストラップノードの間に別途のキャパシタが設置されることと併せて直流電源とブートストラップノード間にキャパシタが設置されることで、ブートストラップノードでの電圧変化が抑制されることが出来る。この結果、本発明によるシフトレジスタが安定に動作される。
【００２１】
また、本発明によるシフトレジスタでは、ＮＭＯＳトランジスタがマルチゲート構造で第１及び第２ノード（Ｐ１、Ｐ２）に接続されて第１及び第２ノード（Ｐ１、Ｐ２）から漏泄される電流が減少される。これによって、シフトレジスタが安定に駆動されて、更に動作電圧の範囲が広くなる。また、本発明によるシフトレジスタでは、第１及び第２ＮＭＯＳトランジスタ（Ｔ１、Ｔ２）のゲート電極が異なるクロックラインにそれぞれ接続されることで、以前ステージの出力信号が落ちても第１ノード（Ｐ１）に充電される電位の減少が最小化される。更に、本発明によるシフトレジスタは高電位電圧を供給するためのラインが制御されることが出来る。
【００２２】
前記目的以外の本発明の他の目的及び利点は添付した図面を参考して次の実施例に対する詳細な説明を通して明らかになるだろう。
【００２３】
【発明の実施の形態】
以下、本発明の好ましい実施例を添付した図９乃至図２０を参照して詳細に説明することにする。
【００２４】
図９を参照すると、図５に図示されたシフトレジスタに適用される本発明の実施例によるシフトレジスタステージ（１２ｉ）が図示されている。説明の便宜のために、図９のシフトレジスタステージが図５に図示されたシフトレジスタのｉ番目シフトレジスタステージ（１２ｉ）という。図９において、ｉ番目シフトレジスタステージ（１２ｉ）は入力スキャニングパルス入力ライン（１４ｉ−１）、第１ノード（Ｐ１）及び第３ノード（Ｐ３）の間に接続された第１ＮＭＯＳトランジスタ（Ｔ１）と；第１ノード（Ｐ１）、第２ノード（Ｐ２）及び基底電圧ライン（ＶＳＳＬ）の間に接続された第２ＮＭＯＳトランジスタ（Ｔ２）と；供給電圧ライン（ＶＤＤＬ）、第３クロック信号ライン（ＣＫＬ３）及び第２ノード（Ｐ２）の間に接続された第３ＮＭＯＳトランジスタ（Ｔ３）と；第２ノード（Ｐ２）、第３ノード（Ｐ３）及び基底電圧ライン（ＶＳＳＬ）の間に接続された第４ＮＭＯＳトランジスタ（Ｔ４）と；第１ノード（Ｐ１）と出力ライン（１４ｉ）の間に接続されたキャパシタ（ＣＡＰ１）と、第１ノード（Ｐ１）、第１クロック信号ライン（ＣＫＬ１）及び出力ライン（１４ｉ）の間に接続された第５ＮＭＯＳトランジスタ（Ｔ５）と；第２ノード（Ｐ２）、出力ライン（１４ｉ）及び基底電圧ライン（ＶＳＳＬ）の間に接続された第６ＮＭＯＳトランジスタ（Ｔ６）とを具備する。
【００２５】
以前ステージ（１２ｉ−１）からハイ論理レベルのｉ−１番目ローライン入力信号（ｇｉ−１）がスキャニングパルス入力ライン（１４ｉ−１）に印可されると、第１及び第４ＮＭＯＳトランジスタ（Ｔ１、Ｔ４）がターンオンされる。そうすると第１ノード（Ｐ１）上の電圧は第１ＮＭＯＳトランジスタ（Ｔ１）がターンオンされることによって供給される供給電圧（ＶＤＤ）によってハイ論理レベルに変ずるようになり、第２ノード（Ｐ２）上の電圧は第４ＮＭＯＳトランジスタ（Ｔ４）がターンオンされることによって基底電圧（ＶＳＳ）に放電される。この結果、第２ノード（Ｐ２）ではロー論理レベル電圧が表れる。
【００２６】
図１０で分かるように、第３クロック信号（Ｃ３）はｉ−１番目ローライン入力信号（ｇｉ−１）はハイ論理レベルを有する期間にローレベルを維持する。もう一度言うと、第３クロック信号（Ｃ３）のハイ論理レベル電圧区間がｉ−１番目ローライン入力信号（ｇｉー１）のハイ論理レベル電圧区間と重畳されなくなる。従って、第４ＮＭＯＳトランジスタ（Ｔ４）と第３ＮＭＯＳトランジスタ（Ｔ３）が同時にターンオンされないので第３及び第４ＮＭＯＳトランジスタ（Ｔ３、Ｔ４）のチャンネル幅比率（即ち、抵抗比）とは関係無しに第２ノード（Ｐ２）上の電圧レベルが決定される。この結果、第３及び第４ＮＭＯＳトランジスタ（Ｔ３、Ｔ４）の素子特性が不均質である場合においてシフトレジスタの回路特性は正常の動作が不可能になるほど大幅に変じなくなる。また、第３及び第４ＮＭＯＳトランジスタ（Ｔ３、Ｔ４）が同時にターンオンされないのでこれら第３及び第４ＮＭＯＳトランジスタ（Ｔ３、Ｔ４）では過電流が流れなくなる。この結果、第３及び第４ＮＭＯＳトランジスタ（Ｔ３、Ｔ４）の素子特性が熱化されなくなって、更に電力消耗が減る。
【００２７】
第１ノード（Ｐ１）上でハイ論理レベル電圧が表れると、第５ＮＭＯＳトランジスタ（Ｔ５）がターンオンされる。この状態で、第１クロック信号（Ｃ１）がハイ論理レベル電圧を有すると、出力ライン（１４ｉ）は第５ＮＭＯＳトランジスタ（Ｔ５）のドレーン及びソースを経由して供給される第１クロック信号（Ｃ１）のハイ論理レベル電圧を充電する。キャパシタ（ＣＡＰ１）はハイ論理レベルの第１クロック信号（Ｃ１）が出力ライン（１４ｉ）に供給される時第１クロック信号（Ｃ１）の電圧論理レベル電圧ほど第１ノード（Ｐ１）上の電圧を昇圧させる。このキャパシタ（ＣＡＰ１）によってゲート電圧が増加されることで、第５ＮＭＯＳトランジスタ（Ｔ５）はハイ論理レベルの第１クロック信号（Ｃ１）を減衰無しに早く出力ライン（１４ｉ）側に伝達する。従って、第５ＮＭＯＳトランジスタ（Ｔ５）の段界電圧によって電圧損失が最小化される。本実施例で、キャパシタ（ＣＡＰ１）は第５ＮＭＯＳトランジスタ（Ｔ５）に存在する寄生キャパシタに対置されることが出来る。
【００２８】
第１クロック信号（Ｃ１）がハイ論理レベル電圧でロー論理レベル電圧に変ずると、出力ライン（１４ｉ）上の電圧もハイ論理レベル電圧でロー論理レベルに変ずる。これは第５ＮＭＯＳトランジスタ（Ｔ５）が第１ノード（Ｐ１）上の電圧によってターンオン状態をそのまま維持することに起因する。
【００２９】
次に、第３クロック信号（Ｃ３）がロー論理レベル電圧でハイ論理レベル電圧に変ずると、第３ＮＭＯＳトランジスタ（Ｔ３）は第２ノード（Ｐ２）上の電圧がハイ論理レベルを有するようにターンオンされる。第２ＮＭＯＳトランジスタ（Ｔ２）も自分のゲートに供給される第２ノード（Ｐ２）上のハイ論理レベル電圧によってターンオンされて第１ノード（Ｐ１）上の電圧を基底電圧ライン（ＶＳＳＬ）に接続された基底電圧源（ＶＳＳ）側に放電させる。同様に、第６ＮＭＯＳトランジスタ（Ｔ６）も自分のゲートに供給される第２ノード（Ｐ２）上のハイ論理レベル電圧に応答して出力ライン（１４ｉ）上の電圧を基底電圧ライン（ＶＳＳＬ）を経由して基底電圧源（ＶＳＳ）側に放電させる。この結果、第１ノード（Ｐ１）上の電圧と出力ライン（１４ｉ）上の出力信号すべてがロー論理レベル電圧を有する。
【００３０】
一方、第１ノード（Ｐ１）上の電圧がハイ論理レベルを維持する状態で第５ＮＭＯＳトランジスタ（Ｔ５）のドレーンに入力される第１クロック信号（Ｃ１）がハイ論理レベル電圧でロー論理レベル電圧に変ずると、第１ノード（Ｐ１）上の電圧はもっと上昇する。この時、第１ノード（Ｐ１）は第１ノード（Ｐ１）と出力ライン（１４ｉ）の間に連結されたキャパシタ（ＣＡＰ１）と第１ノード（Ｐ１）と基底電圧ライン（ＶＳＳＬ）の間に設けられたキャパシタ（ＣＬ１）によって正確に設定されることが出来る。第１ノード（Ｐ１）での電圧上昇幅（ΔＶｐ）は次の数学式（２）に記述された。
【数２】
ここで、Ｃｏｘは第５ＮＭＯＳ（Ｔ５）の寄生キャパシタを表す。三つのキャパシタ（ＣＡＰ１、ＣＬ１）の容量値は大略０１ｐＦ〜１０ｐＦ程度が好ましい。しかし、異なる適当な値も使用されるだろう。
【００３１】
シフトレジスタステージ（１２ｉ）ＳＭＳ第２ノード（Ｐ２）と基底電圧ライン（ＶＳＳＬ）の間に連結されたキャパシタ（ＣＬ２）とをもっと具備する。このキャパシタ（ＣＬ２）は出力ライン（１４ｉ）上の出力信号が変化する時第２ノード上の電圧の変化と漏泄電流による第２ノード（Ｐ２）上の電圧変化を抑制する。このような電圧変化の抑制は、図１１に示したように、キャパシタ（ＣＬ２）が設置される時の第１及び第２ノード上の電圧波形（Ｐ１、Ｐ２）とキャパシタ（ＣＬ２）が設置されない時の第１及び第２ノード上の電圧波形（Ｐ１！、Ｐ２！）を通して分かる。
【００３２】
図１２を参照すると、図５にあるシフトレジスタに適用される本発明の他の実施例によるシフトレジスタステージを表す。シフトレジスタステージ（１２ｉ）は図１０に図示された波形図を参照して説明されることである。図１２において、ｉ番目ステージ（１２ｉ）はスキャニングパルス入力ライン（１４ｉ−１）と第１ノード（Ｐ１）の間に接続された第１ＮＭＯＳトランジスタ（Ｔ１）と；第１ノード（Ｐ１）、第２ノード（Ｐ２）及び基底電圧ライン（ＶＳＳＬ）の間に接続された第２ＮＭＯＳトランジスタ（Ｔ２）と；供給電圧ライン（ＶＤＤ）、第３クロック信号ライン（ＣＫＬ３）及び第２ノード（Ｐ２）の間に接続された第３ＮＭＯＳトランジスタ（Ｔ３）と；第１ノード（Ｐ１）、第２ノード（Ｐ２）及び基底電圧ライン（ＶＳＳＬ）の間に接続された第４ＮＭＯＳトランジスタ（Ｔ４）と；第１ノード（Ｐ１）と出力ライン（１４ｉ）の間に接続されたキャパシタ（ＣＡＰ１）と；第１ノード（Ｐ１）、第１クロック信号ライン（ＣＫＬ１）及び出力ライン（１４ｉ）の間に接続された第５ＮＭＯＳトランジスタ（Ｔ５）と；第２ノード（Ｐ２）、出力ライン（１４ｉ）及び基底電圧ライン（ＶＳＳＬ）の間に接続された第６ＮＭＯＳトランジスタ（Ｔ６）とを具備する。
【００３３】
以前のステージ（２２ｉ−１）からハイ論理レベルのｉ−１番目ローライン入力信号（ｇｉ−１）がスキャニングパルス入力ライン（１４ｉ−１）に印可されると、第１ＮＭＯＳトランジスタ（Ｔ１）がターンオンされて第１ノード（Ｐ１）上の電圧をハイ論理レベルに上昇させる。第１ノード（Ｐ１）上の電圧が自分たちの段界電圧以上の高いレベルを有すると、第４及び第５ＮＭＯＳトランジスタ（Ｔ４、Ｔ５）がターンオンされる。第４ＮＭＯＳトランジスタ（Ｔ４）がターンオンされることによって第２ノード（Ｐ２）上の電圧が第４ＮＭＯＳトランジスタ（Ｔ４）及び基底電圧ライン（ＶＳＳＬ）を経由して基底電圧源（ＶＳＳ）側に放電される。従って、第２ノード（Ｐ２）上の電圧は第１ノード（Ｐ１）上の電圧がハイ論理レベルを維持する期間（即ち、ｉ−１番目ローライン入力信号（ｇｉ−１）がハイ論理レベルに残っている期間）には変じなくなる。更に、第２ノード（Ｐ２）上の電圧がロー論理レベルであるので第２及び第６ＮＭＯＳトランジスタ（Ｔ２、Ｔ６）がターンオフされる。図１０で表したように、第３クロック信号（Ｃ３）はｉ−１番目ローライン入力信号（ｇｉ−１）がハイ論理レベルを有する期間にロー論理レベル電圧を維持することで、第３及び第４ＮＭＯＳトランジスタ（Ｔ３、Ｔ４）のチャンネル比率（即ち、抵抗比）とは関係無しに第２ノード（Ｐ２）上の電圧レベルが決定されるようにする。続いて、第１クロック信号（Ｃ１）がロー論理レベル電圧でハイー論理レベル電圧に変ずると、第５ＮＭＯＳトランジスタ（Ｔ５）のドレーン及びソースを経由して供給される第１クロック信号（Ｃ１）のハイ論理レベル電圧によって出力ライン（１４ｉ）はハイ論理レベル電圧に充電される。この時、キャパシタ（ＣＡＰ）はハイレベルの第１クロック信号（Ｃ１）が出力ライン（１４ｉ）に供給される時第１クロック信号（Ｃ１）の電圧レベルほど第１ノード（Ｐ１）上の電圧を昇圧させる。
【００３４】
更に、第１クロック信号（Ｃ１）がハイ論理レベル電圧からロー論理レベル電圧に遷移すると、出力ライン（１４ｉ）上の電圧も論理レベルに落ちる。これは第５ＮＭＯＳトランジスタ（Ｔ５）がターンオンにあることに起因する。
【００３５】
次に、第３クロック信号（Ｃ３）がロー論理レベル電圧でハイ論理レベル電圧に変ずると、第３ＮＭＯＳトランジスタ（Ｔ３）は第３クロック信号（Ｃ３）のハイ論理レベルによってターンオンされて第２ノード（Ｐ２）上の電圧がハイ論理レベルを有するようにする。第２ＮＭＯＳトランジスタ（Ｔ２）も自分のゲートに供給される第２ノード（Ｐ２）上のハイ論理レベル電圧によってターンオンされて第１ノード（Ｐ１）上の電圧を基底電圧ライン（ＶＳＳＬ）に接続された基底電圧源（ＶＳＳ）側に放電させる。似っている形態で、第６ＮＭＯＳトランジスタ（Ｔ６）も自分のゲートに供給される第２ノード（Ｐ２）上のハイ論理レベル電圧に応答して出力ライン（１４ｉ）上の電圧を基底電圧ライン（ＶＳＳＬ）を経由して基底電圧源（ＶＳＳ）側に放電させる。この結果、第１ノード（Ｐ１）上の電圧と出力ライン（１４ｉ）上の出力信号すべてがロー論理レベル電圧を有する。
【００３６】
図１３は図５に図示されたシフトレジスタに適用される本発明の他の実施例によるシフトレジスタステージを表す。図１３のシフトレジスタステージも図１０に図示された波形図を参照して説明されることである。図１３において、ｉ番目シフトレジスタステージ（１２ｉ）はスキャニングパルス入力ライン（１４ｉ−１）と第１ノード（Ｐ１）の間に接続された第１ＮＭＯＳトランジスタ（Ｔ１）と；第１ノード（Ｐ１）、第２ノード（Ｐ２）及び基底電圧ライン（ＶＳＳＬ）の間に接続された第２ＮＭＯＳトランジスタ（Ｔ２）と；供給電圧ライン（ＶＤＤＬ）、第３クロック信号ライン（ＣＫＬ３）及び第２ノード（Ｐ２）の間に接続された第３ＮＭＯＳトランジスタ（Ｔ３）と；スキャニングパルス入力ライン（１４ｉ−１）、第２ノード（Ｐ２）と及び基底電圧ライン（ＶＳＳＬ）の間に接続された第４ＮＭＯＳトランジスタ（Ｔ４）と；第１ノード（Ｐ１）と出力ライン（１４ｉ）の間に接続されたキャパシタ（ＣＡＰ１）と；第１ノード（Ｐ１）、第１クロック信号ライン（ＣＫＬ１）及び出力ライン（１４ｉ）の間に接続された第５ＮＭＯＳトランジスタ（Ｔ５）と；第２ノード（Ｐ２）、出力ライン（１４ｉ）及び基底電圧ライン（ＶＳＳＬ）の間に接続された第６ＮＭＯＳトランジスタ（Ｔ６）と；を具備する。出力ライン（１４ｉ）と基底電圧ライン（ＶＳＳＬ）の間に接続された第７ＮＭＯＳトランジスタ（Ｔ７）とを具備する。
【００３７】
以前ステージ（３２ｉ−１）からハイ論理レベルのｉ−１番目ローライン入力信号（ｇｉ−１）がスキャニングパルス入力ライン（１４ｉ−１）に印可されると、第１ＮＭＯＳトランジスタ（Ｔ１）がターンオンされて第１ノード（Ｐ１）上の電圧がハイ論理レベルに高くする。第４ＮＭＯＳトランジスタ（Ｔ５）もハイ論理レベルの以前ステージのローライン入力信号（ｇｉ−１）によってターンオンされて第２ノード（Ｐ２）上の電圧を基底電圧ライン（ＶＳＳＬ）を経由して基底電圧源（ＶＳＳ）側に放電させる。従って、第１ノード（Ｐ２）上の電圧がハイ論理レベルを維持する期間には第４ＮＭＯＳトランジスタ（Ｔ４）によって第２ノード（Ｐ２）上の電圧が変じなくなる。このような第２ノード（Ｐ２）上の電圧は第３クロック信号（Ｃ３）がｉ−１番目ローライン入力信号（ｇｉ−１）のハイ論理レベル区間でロー論理レベル電圧を有するために第４ＮＭＯＳトランジスタ（Ｔ４）に対する第３ＮＭＯＳトランジスタ（Ｔ３）チャンネル幅比率（即ち、抵抗比）とは関係無しに設定される。また、第２ノード（Ｐ２）上の電圧は第４ＮＭＯＳトランジスタ（Ｔ４）がターンオン時から第３ＮＭＯＳトランジスタ（Ｔ３）がターンオンされる時までの期間にロー論理レベルを維持することで第２及び第６ＮＭＯＳトランジスタ（Ｔ２、Ｔ６）がターンオンされるようにする。
【００３８】
続いて、第１クロック信号（Ｃ１）がロー論理レベル電圧でハイー論理レベル電圧に変ずると、第５ＮＭＯＳトランジスタ（Ｔ５）のドレーン及びソースを経由して供給される第１クロック信号（Ｃ１）のハイ論理レベル電圧によって出力ライン（１４ｉ）はハイ論理レベル電圧に充電される。この時、キャパシタ（ＣＡＰ）はハイレベルの第１クロック信号（Ｃ１）が出力ライン（１４ｉ）に供給される時第１クロック信号（Ｃ１）の電圧レベルほど第１ノード（Ｐ１）上の電圧を昇圧させる。
【００３９】
第１クロック信号（Ｃ１）がハイ論理レベル電圧からロー論理レベル電圧に遷移すると、出力ライン（１４ｉ）上の電圧も論理レベルに落ちる。これは第５ＮＭＯＳトランジスタ（Ｔ５）がターンオンの状態にあることに起因する。
【００４０】
次に、第７ＮＭＯＳトランジスタ（Ｔ７）は次のステージ（１２ｉ＋１）からのハイ論理レベル電圧の帰還信号（Ｖｆ）によってターンオンされて出力ライン（１４ｉ）上の出力信号を基底電圧ライン（ＶＳＳＬ）を経由して基底電圧源（ＶＳＳ）側に放電させる。従って、出力信号の長い下降時間が図１４に図示されたように短くなる。出力信号の増加された下降時間は第５ＮＭＯＳトランジスタ（Ｔ５）のチャンネル幅が第１ノード（Ｐ１）上の電圧が鈍く減少されることによって鈍く狭くなることに起因する。もう一度言うと、第５ＮＭＯＳトランジスタ（Ｔ５）によって形成される放電通路が鈍く狭くなるので出力信号の下降時間が長くなる。第７ＮＭＯＳトランジスタ（Ｔ７）によって新しい放電通路が第５ＮＭＯＳトランジスタ（Ｔ５）による放電通路と併せて提供されることで、出力ライン（１４ｉ）上の出力信号が速く放電される。この結果、出力信号の下降時間が短くなる。
【００４１】
図１５は本発明の実施例によるシフトレジスタに対する構成を概略的に図示する。図５のシフトレジスタはスタートパルス入力ラインに従属されたｎ個のステージ（２２１乃至２２ｎ）とを具備する。これらｎ個のステージ（２２１乃至２２ｎ）それぞれは４位相クロック信号ライン（ＣＫＬ１乃至ＣＫＬ４）の中の三つのクロック信号ラインに接続される。図１５に図示されたｎ個のステージ（２２１乃至２２ｎ）の各出力ライン（２４１乃至２４ｎ）は画素アレイにあるローライン（ＲＯＷ１乃至ＲＯＷｎ）に接続される。４位相クロック信号ライン（ＣＫＬ１乃至ＣＫＬ４）上の第１乃至第４クロック信号（Ｃ１乃至Ｃ４）は四つの水平走査期間に相応する周期と一つの水平走査期間ほど順次的に遅延された位相をそれぞれ有する。第２乃至第ｎステージ（２２２乃至２２ｎ）は以前ステージ（２２１乃至２２ｎー１）に供給された三つのクロック信号より１水平走査期間ほど位相遅延された三つのクロック信号を入力する。例えば、第１ステージ（２２１）に第１及び第３と第４クロック信号（Ｃ１、Ｃ３、Ｃ４）が入力される場合、第２ステージ（２２２）には順次的に１水平走査期間ほど位相遅延された三つのクロック信号（Ｃ２、Ｃ４、Ｃ１）が入力されて、第３乃至第ｎステージ（１２３乃至１２ｎ）にも同じ方式に継続して順次的に１水平走査期間ほど位相遅延された三つのクロック信号が入力される。スタートパルス（ＳＰ）が第１ステージ（１２１）に供給されると、第１乃至第ｎステージ（２２１乃至２２ｎ）はスタートパルス（ＳＰ）をシフトして第１乃至第ｎステージ（２２１乃至２２ｎ）の出力ライン（２４１乃至２４ｎ）を順次的に入力させる。この時、第１乃至第ｎー１ステージ（２２１乃至２２ｎ）の出力信号（ｇ１乃至ｇｎ−１）はスタートパルス（ＳＰ）として次のステージ（２２２乃至２２ｎ）に供給される。ｎ個のステージ（２２１乃至２２ｎ）は同一な形態で駆動される。説明の便宜のために、第１、第３及び第４クロック信号（Ｃ１、Ｃ３、Ｃ４）を入力する任意のステージ（２２ｉ）をｎ個のステージ（２２１乃至２２ｎ）の例として詳細に説明する。
【００４２】
図１６は図１５に図示されたシフトレジスタ回路に含まれた任意のステージ（２２ｉ）の構造を詳細に図示する。図１６に図示された任意のステージ（２２ｉ）は第４クロック信号入力ライン（ＣＫＬ４）にゲート端子が共通接続されることと併せて以前ステージ（２２ｉー１）の出力ライン（１４ｉー１）と第１ノード（Ｐ１）の間に直列接続された第１及び第２ＮＭＯＳトランジスタ（Ｔ１、Ｔ２）と；第３クロック信号ライン（ＣＫＬ３）にゲート端子が共通接続されることと併せて第３クロック信号ライン（ＣＫＬ３）と第２ノード（Ｐ２）の間に直列接続された第３及び第４ＮＭＯＳトランジスタ（Ｔ３、Ｔ４）と；第２ノード（Ｐ２）にゲート端子が共通接続されて第１ノード（Ｐ１）と基底電圧ライン（ＶＳＳＬ）の間に直列接続された第５及び第６ＮＭＯＳトランジスタ（Ｔ５、Ｔ６）と；以前ステージの出力ライン（２４ｉ−１）にゲート端子が共通接続されることと併せて第２ノード（Ｐ２）と基底電圧ライン（ＶＳＳＬ）の間に直列接続された第７及び第８ＮＭＯＳトランジスタ（Ｔ７、Ｔ８）とを具備する。また、任意のステージ（２２ｉ）は第１クロック信号（ＣＫＬ１）、第１ノード（Ｐ１）及び出力ライン（２４ｉ）の間に接続された第９ＮＭＯＳトランジスタ（Ｔ９）と；基底電圧ライン（ＶＳＳＬ）、第２ノード（Ｐ２）及び出力ライン（２４ｉ）の間に接続された第１０ＮＭＯＳトランジスタ（Ｔ１０）十をもっと具備する。
【００４３】
図１６に図示されたようなステージ（１２ｉ）は漏泄電流を減少させることによって図６に図示された従来のステージ（１２ｉ）と対比して広い動作電圧範囲を有する。漏泄電流はマルチゲート構造で第１ノード（Ｐ１）と第２ノード（Ｐ２）に接続されたＮＭＯＳトランジスタに因って減る。また、第１及び第２ＮＭＯＳトランジスタ（Ｔ１、Ｔ２）のゲート電極は以前ステージの出力ライン（２４ｉ−１）の出力信号（ｇｎ−１）がロー論理レベル電圧を有する場合に第ノード（Ｐ１）に充電された電位の減少を最小化する。更に、第３及び第４ＮＭＯＳトランジスタ（Ｔ３、Ｔ４）のゲート電極は第３ＮＭＯＳトランジスタ（Ｔ３）のドレーン電極に共通に接続されて、図１６に図示されたような任意のステージ（２２ｉ）から高電位供給電圧ライン（ＶＤＤＬ）が除去されるようにする。このような任意のステージ（２２ｉ）は図１７に図示された波形図を参照して説明される。
【００４４】
優先的に、ｔ１区間でスタートパルスとしてハイ論理レベルを有する以前ステージの出力ライン（２２ｉ−１）の出力信号（ｇｎ−１）が第１ＮＭＯＳトランジスタ（Ｔ１）のドレーン電極に供給されることと併せてハイ論理レベル電圧を有する第４クロック信号（Ｃ４）が第４クロック信号ライン（ＣＫＬ４）から第１及び第２ＮＭＯＳトランジスタ（Ｔ１、Ｔ２）のゲート電極に供給される。この時、第１クロック信号ライン（ＣＫＬ１）上の第１クロック信号（Ｃ１）と第３クロック信号ライン（ＣＫＬ３）上の第３クロック信号（Ｃ３）すべてはロー論理レベル電圧を維持する。この場合、ハイ論理レベル電圧の第４クロック信号（Ｃ４）によって第１及び第２ＮＭＯＳトランジスタ（Ｔ１、Ｔ２）がターンオンされることと併せてハイ論理レベル電圧を有する以前ステージの出力信号（ｇｎ−１）によって第７及び第８ＮＭＯＳトランジスタ（Ｔ７、Ｔ８）もターンオンされる。従って、第１ノード（Ｐ１）上の電圧（ＶＰ１）はハイ論理レベル状態で上昇されて第９ＮＭＯＳトランジスタ（Ｔ９）をターンオンさせる。この時、第９ＮＭＯＳトランジスタ（Ｔ９）のドレーン電極に供給される第１クロック信号（Ｃ１）がロー論理レベル電圧を維持するので出力ライン（１４ｉ）にはロー論理レベル電圧の出力信号が表れる。
【００４５】
続いて、ｔ２区間で以前ステージの出力ライン（２２ｉ−１）の出力信号（ｇｎ−１）が第４クロック信号（Ｃ４）がハイ論理レベル電圧でロー論理レベル電圧に反転される反面に第１クロック信号（Ｃ１）はロー論理レベル電圧の代わりにハイ論理レベル電圧を有する。ハイ論理レベル電圧を有する第１クロック信号（Ｃ１）は第１ノード（Ｐ１）上のハイ論理レベル電圧（ＶＰ１）によってターンオンされた第９ＮＭＯＳトランジスタ（Ｔ９）を経由して出力ライン（２４ｉ）に供給されるようになって、出力ライン（２４ｉ）上にハイ論理レベルが表れるようにする。この時、第１ノード（Ｐ１）上の電圧（ＶＰ１）は第９ＮＭＯＳトランジスタ（Ｔ９）のゲート電極とソース電極の間に存在する寄生キャパシタ（Ｃｇｓ）のカープリング効果によってもっと高いレベルに昇圧される。次に、ｔ３区間で第１クロック信号（Ｃ１）がハイ論理レベル電圧でロー論理レベル電圧に遷移すると、第９ＮＭＯＳトランジスタ（Ｔ９）がターンオン状態を維持してあるので出力ライン（１４ｉ）上の出力信号はロー論理レベル電圧を有する。この時、第１及び第２ＮＭＯＳトランジスタ（Ｔ１、Ｔ２）はターンオフ状態であるので第１ノード（Ｐ１）上の電圧（ＶＰ１）は中間レベル電圧状態に減少される。
【００４６】
最後に、ｔ４区間でハイ論理レベル電圧を有する第３クロック信号（Ｃ３）が第３ＮＭＯＳトランジスタ（Ｔ３）のドレーン電極と第３及び第４ＮＭＯＳトランジスタ（Ｔ３、Ｔ４）のゲート電極に印可される。この時、第３及び第４ＮＭＯＳトランジスタ（Ｔ３、Ｔ４）はターンオンされて、ハイ論理レベル電圧を有する第３クロック信号（Ｃ３）が自分たちを経由して第２ノード（Ｐ２）上に充電されるようにする。第１０ＮＭＯＳトランジスタ（Ｔ１０）は第２ノード（Ｐ２）からのハイ論理レベル電圧の電圧信号（ＶＰ２）によってターンオンされて、出力ライン（２４ｉ）上の出力電圧信号がロー論理レベル電圧を維持するようにする。これと併せて、第５及び第６ＮＭＯＳトランジスタ（Ｔ５、Ｔ６）も第２ノード（Ｐ２）上に充電されたハイ論理レベルの電圧信号（ＶＰ２）によってターンオンされて、第１ノード（Ｐ１）上の電圧信号（ＶＰ１）が第５及び第６ＮＭＯＳトランジスタ（Ｔ５、Ｔ６）及び基底電圧ライン（ＶＳＳＬ）を経由して基底電圧源（ＶＳＳ）側に放電されるようにする。
このように、本発明の実施例によるシフトレジスタの各ステージ（２２１乃至２２ｎ）は水平走査期間毎にスタートパルスを自分の出力ライン（２４ｉ）側にシフトさせる。従って、シフトレジスタのｎ個の出力ライン（２４１乃至２４ｎ）は順次的にイネーブルされることは勿論であり画素アレイに含まれたｎ個のローライン（ＲＯＷ１乃至ＲＯＷｎ）が順次的に駆動される。
【００４７】
図１８は図１５に図示された任意のステージ（２２ｉ）の他の実施例による回路構成を詳細に図示する。図１８に図示された任意のステージ（２２ｉ）は第４クロック信号ライン（ＣＫＬ４）が第２ＮＭＯＳトランジスタ（Ｔ２）のゲート電極にだけ接続されて第１ＮＭＯＳトランジスタ（Ｔ１）のゲート電極及びドレーン電極は以前ステージ（２２ｉ−１）の出力ライン（２４ｉ−１）に共通に接続されることを除いては、図１６に図示された実施例によるステージと同一に構成されている。
【００４８】
図１９は本発明の実施例によるシフトレジスタを低い絶対段界電圧（｜Ｖｔｈ｜）のトランジスタを有する本発明の実施例によるシフトレジスタに対する模擬実験結果を表す。図１９において、″ＶＰ１″と″ＶＰ２″は第１及び第２ノード（Ｐ１、Ｐ２）上の電圧信号の波形であり、″Ｖｏｕｔ″は現在のステージ（２２ｉ）、即ち任意のステージの出力ライン（２４ｉ）上の出力電圧信号を表す。図１９は第１及び第２ノード（Ｐ１、Ｐ２）上の電圧信号（ＶＰ１、ＶＰ２）が安定することを立証している。これは第１及び第２ノード（Ｐ１、Ｐ２）から漏泄された電流が第１及び第２ノード（Ｐ１、Ｐ２）にマルチゲート構造で接続されたＮＭＯＳトランジスタによって減少されることに起因する。この結果、出力ライン（２４ｉ）に充電された出力電圧信号が安定されてシフトレジスタが安定に駆動されることが出来る。
【００４９】
図２０は従来のシフトレジスタと本発明によるシフトレジスタでのトランジスタの段界電圧に対する多数キャリアの移動図を比較するグラフである。図２０において、第１電圧範囲（３０）は従来のシフトレジスタの動作電圧範囲を表して、第２電圧範囲（３２）は本発明によるシフトレジスタの動作電圧の範囲を指示する。第１電圧範囲（３０）は２Ｖ程度の電圧レベルから７Ｖ程度の電圧レベルに至る領域を占有する反面、第２電圧範囲（３２）は０Ｖ程度の電圧レベルから６５Ｖ程度に至る領域を占有する。結果的に、本発明によるシフトレジスタは１５Ｖの電圧レベルに相応する領域ほど従来のシフトレジスタより広い動作電圧範囲を有することが分かる。
【００５０】
【発明の効果】
上述したように、本発明によるシフトレジスタは４ー位相クロック信号を利用して多数のステージを順次的に駆動することでトランジスタのサイズと関係無しに各ステージが構成されるようにする。従って、本発明によるシフトレジスタで素子移動図及び段界電圧の変動で引き起こされる回路特性の変化が最小化される。この結果、信号のトレジジョン期間にだけ電流が流れるようになって電力消耗が減ることだけではなく、過電流によって引き起こされる素子特性の熱化が抑制される。更に、本発明によるシフトレジスタでは出力ノードとブートストラップノードの間に別途のキャパシタが設置されることと併せて直流電源とブートストラップノード間にキャパシタが設置されることで、ブートストラップノードでの電圧変化の抑制されることが出来る。この結果、本発明によるシフトレジスタが安定に動作される。
【００５１】
また、本発明によるシフトレジスタでは、ＮＭＯＳトランジスタがマルチゲート構造で第１及び第２ノード（Ｐ１、Ｐ２）に接続されて第１及び第２ノード（Ｐ１、Ｐ２）から漏泄される電流が減少される。これによって、シフトレジスタが安定に駆動されて、更に動作電圧の範囲が広くなる。また、本発明によるシフトレジスタでは、第１及び第２ＮＭＯＳトランジスタ（Ｔ１、Ｔ２）のゲート電極が異なるクロックラインにそれぞれ接続されることで、以前ステージの出力信号が落ちても第１ノード（Ｐ１）に充電される電位の減少が最小化される。更に、本発明によるシフトレジスタは高電位電圧を供給するためのラインが制御されることが出来る。
【００５２】
以上説明した内容を通して当業者であれば本発明の技術思想を一脱しない範囲で多様な変更及び修正が可能であることが分かる。従って、本発明の技術的な範囲は明細書の詳細な説明に記載された内容に限らず特許請求の範囲によって定めなければならない。
【図面の簡単な説明】
【図１】 図１は従来の３ー位相シフトレジスタを概略的に図示するブロック図である。
【図２】 図２は、図１に図示された各ステージを図示する詳細回路図である。
【図３】 図３は図２に図示されたステージの入出力波形図である。
【図４】 図４は図２に図示されたステージの出力部を図示する詳細回路図である。
【図５】 図５は従来の４ー位相シフトレジスタを概略的に図示するブロック図である。
【図６】 図６は、図５に図示された各ステージを図示する詳細回路図である。
【図７】 図７は図６に図示されたステージの入出力波形図である。
【図８】 図８は従来のシフトレジスタのシミュレーションで第１及び第２ノード上の電圧信号と各ステージで発生された出力信号の波形図である。
【図９】 図９は図５に図示されたシフトレジスタに適用される本発明の実施例によるシフトレジスタステージの構造を図示する回路図である。
【図１０】 図１０は図９のステージの入出力波形図である。
【図１１】 図１１は図９に存在するキャパシダンズ（ＣＬ２）によって表れる第１及び第２ノードでの電圧の変化を図示する電圧波形図である。
【図１２】 図１２は図５に図示されたシフトレジスタに適用される本発明の他の実施例によるシフトレジスタステージの構造を図示する回路図である。
【図１３】 図１３は図５に図示されたシフトレジスタに適用される本発明の他の実施例によるシフトレジスタステージの構造を図示する回路図である。
【図１４】 図１４は出力電圧のポーリングタイムが長くなることを表す電圧波形図である。
【図１５】 図１５は本発明の実施例によるシフトレジスタを概略的に図示するブロック図である。
【図１６】 図１６は図１５に図示された任意のステージの実施例を図示する回路図である。
【図１７】 図１７は図１６に図示された任意の入力及び出力信号に対する波形図である。
【図１８】 図１８は図１６に図示された任意のステージの他の実施例を図示する回路図である。
【図１９】 図１９は本発明によるシフトレジスタの謀議実験の時、第１及び第２ノード上の電圧信号とそれぞれステージで発生される出力信号を図示する波形図である。
【図２０】 図２０は従来のシフトレジスタと本発明によるシフトレジスタそれぞれに含まれたトランジスタの段界電圧に多数キャリアの移動図を説明する図面である。
【符号の説明】
２２乃至２ｎ、１２２乃至１２ｎ、２２１乃至２２ｎ：ステージ
４１乃至４ｎ、４ｉ、１４ｉ乃至１４ｎ、２４１乃至２４ｉ：出力ライン
Ｔ１乃至Ｔ７：トランジスタ ３０：第１電圧範囲
３２：第２電圧範囲
【発明の属する技術分野】
本発明はアクティブマトリックス表示装置用の駆動回路に関し、特に液晶表示装置の画素列を駆動するシフトレジスタに関する。
【０００２】
【従来の技術】
テレビジョン及びコンピュータの表示装置として使用される通常の液晶表示装置は液晶セルがデータラインとセレクター（またはゲート）ラインとの交差部にそれぞれ配列された液晶マトリックスとを具備する。これらセレクターラインは液晶マトリックスの水平ライン（ローライン）としてシフトレジスタによって選択される。
【０００３】
図１には通常の３位相シフトレジスタが図示されている。シフトレジスタは従属的に接続されることと併せてそれぞれの出力ライン（４１乃至４ｎ）を経由してｎ個のローライン（ＲＯＷ１乃至ＲＯＷｎ）にそれぞれ接続されたｎ個のステージ（２１乃至２ｎ）とを具備する。第１ステージ（２１）にはスキャニングパルス（ＳＰ）が入力されて、第２乃至第ｎステージ（２１乃至２ｎ）には以前ステージの出力信号（ｇ１乃至ｇｎー１）がそれぞれ入力される。また、第１乃至第ｎステージ（２１乃至２ｎ）は三つのクロック信号（Ｃ１乃至Ｃ３）の中の二つのクロック信号を入力する。第１乃至第ｎ（２１乃至２ｎ）は二つのクロック信号と以前ステージの出力信号または二つのクロック信号とスキャニング信号（ＳＰ）によって画素列に接続されたローライン（ＲＯＷｉ）を選択する。
【０００４】
各ステージ（２１乃至２ｎ）は図２に表したように、出力ライン（４ｉ）にハイ論理電圧信号を供給するための第５ＮＭＯＳトランジスタ（Ｔ５）と、出力ライン（４ｉ）にロー論理電圧信号を供給するための第６ＮＭＯＳトランジスタ（Ｔ６）とを具備する。以前ステージ（２ｉー１）からハイ論理レベルのｉ−１番目のローライン入力信号（ｇｉー１）が印可されると第１及び第４ＮＭＯＳトランジスタ（Ｔ１、Ｔ４）がターンオンされる。図３で分かるように、ハイ論理レベルの第３クロック信号（Ｃ３）はｉ−１番目ローライン入力信号（ｇｉ−１）に同期されて第３ＮＭＯＳトランジスタ（Ｔ３）に供給されて第３ＮＭＯＳトランジスタ（Ｔ３）をターンＯＮさせる。第３及び第４ＮＭＯＳトランジスタ（Ｔ３、Ｔ４）はレートオドロジックとして第３及び第４ＮＭＯＳトランジスタ（Ｔ３、Ｔ４）が同時にターンオンされる場合第２ノード（Ｐ２）上の電圧がローレベルになるように第３及び第４ＮＭＯＳトランジスタ（Ｔ３、Ｔ４）の抵抗比が設定される。従って、ｉ−１番目ローライン入力信号（ｇｉー１）が印可されると第２ノード上の電圧がロー論理レベルとなる。この時、第２及び第６ＮＭＯＳトランジスタ（Ｔ２、Ｔ６）は第ノード（Ｐ２）からのロー論理レベル電圧によってターンオフされる。第１ＮＭＯＳトランジスタ（Ｔ１）がターンオンされていて第２ＮＭＯＳトランジスタ（Ｔ２）がターンオフされる時に第１ノード（Ｐ１）は供給電圧（ＶＤＤ）によってハイ論理レベル電圧に充電される。第１ノード（Ｐ１）が供給電圧（ＶＤＤ）によってハイ論理レベル電圧に充電されると、自分のゲートに段界電圧以上の電圧が供給されるので第５ＮＭＯＳトランジスタ（Ｔ５）はターンオンされる。この時、第１クロック信号（Ｃ１）はロー論理レベルを維持するので出力ライン（４ｉ）にはロー論理レベルの電圧が表れる。
【０００５】
第１ノード（Ｐ１）上の電圧がハイ論理レベルである状態で第５ＮＭＯＳトランジスタ（Ｔ５）のドレーンに供給される第１クロック信号（Ｃ１）はハイ論理レベル電圧を有すると、第５ＮＭＯＳトランジスタ（Ｔ５）がターンオンされる状態を維持するので出力ライン（４ｉ）上の電圧はハイ論理レベルに充電され始める。この時、第１ノード（Ｐ１）上の電圧は図４に示したように出力ライン（４ｉ）と第１ノード（Ｐ１）の間に接続された第５ＮＭＯＳトランジスタ（Ｔ５）のゲートとソース間のキャパシタによってカープリングされてもっと高いレベルに充電される。これによって、出力ライン（４ｉ）には第１クロック信号（Ｃ１）のハイ論理電圧レベルがほとんど損失無しに供給されることが出来る。このようなブートストラップ方式はＮＭＯＳトランジスタが含まれた回路で段界電圧による電圧寝室を補償するために使用されている。
【０００６】
また、第１クロック信号（Ｃ１）がロー論理レベル電圧に変ずると、第５ＮＭＯＳトランジスタ（Ｔ５）がターンオン状態を維持するので出力ライン（４ｉ）上の電圧はロー論理レベル電圧に落ちる。更に、ｉ−１番目ローライン入力信号（ｇｉー１）が電圧が供給されない形態でロー論理レベル電圧を有すると、第１及び第４ＮＭＯＳトランジスタ（Ｔ１、Ｔ４）がターンオン状態にあるので第１ノード（Ｐ１）上の電圧がロー論理レベル電圧に落ちる。このような状態で、第３クロック信号（Ｃ３）がハイ論理レベル電圧を有すると、第３ＮＭＯＳトランジスタ（Ｔ３）は第３クロック信号（Ｃ３）によってターンオンされる。そうすると第２ノード（Ｐ２）は第３ＮＭＯＳトランジスタ（Ｔ３）を経由して供給される供給電圧（ＶＤＤ）によってハイ論理レベル電圧に充電され始める。第６ＮＭＯＳトランジスタ（Ｔ６）は第２ノード（Ｐ２）から供給される自分の段界電圧以上の電圧信号によってターンオンされる。第６ＮＭＯＳトランジスタ（Ｔ６）がターンオンされることで出力ライン（４ｉ）上に充電された電圧が基底電圧源（ＶＳＳ）側に放電されるために、出力ライン（４ｉ）に連結されたローライン（ＲＯＷｉ）上の電圧はロー論理レベルを維持する。そうすると第２ノード（Ｐ２）は第３ＮＭＯＳトランジスタ（Ｔ３）を経由して供給される供給電圧（ＶＤＤ）によってハイ論理レベル電圧に充電され始める。第６ＮＭＯＳトランジスタ（Ｔ６）は第２ノード（Ｐ２）から供給される自分の段界電圧以上の電圧信号によってターンオンされる。第６ＮＭＯＳトランジスタ（Ｔ６）がターンオンされることで出力ライン（４ｉ）上に充電された電圧が基底電圧源（ＶＳＳ）側に放電されるために、出力ライン（４ｉ）に連結されたローライン（ＲＯＷｉ）上の電圧はロー論理レベルを維持する。
【０００７】
シフトレジスタが正常に動作されるためには、レートオドロジックに使用される第３及び第４ＮＭＯＳトランジスタ（Ｔ３、Ｔ４）の抵抗比が正確に設定されなければならない問題点がある。もう一度言うと、ハイ論理電圧を有する第３クロック信号（Ｃ３）とｉ−１番目ローライン入力信号（ｇｉー１）が同時に第３及び第４ＮＭＯＳトランジスタ（Ｔ３、Ｔ４）に印可される場合に第２ノード（Ｐ２）上の電圧がローレベルになるようにするためには、第４ＮＭＯＳトランジスタ（Ｔ４）のチャンネル幅が第３及ＮＭＯＳトランジスタ（Ｔ３）のそれに比べて大略１０倍程度大きくしなければならない。万が一、第３及び第４ＮＭＯＳトランジスタ（Ｔ３、Ｔ４）の素子特性が不均質になると、第３及び第４ＮＭＯＳトランジスタ（Ｔ３、Ｔ４）の電流比が変ずる。この場合、シフトレジスタは正常に動作することが出来なくなる。
【０００８】
更に、第３クロック信号（Ｃ３）とｉ−１番目ローライン入力信号（ｇｉー１）によって第３及び第４ＮＭＯＳトランジスタ（Ｔ３、Ｔ４）が同時にターンオンされると第３及び第４ＮＭＯＳトランジスタ（Ｔ３、Ｔ４）には続けて直流電流が流れるので第３及び第４ＮＭＯＳトランジスタ（Ｔ３、Ｔ４）の特性は過電流によって熱化されやすい。併せて、第１ノード（Ｐ１）上の電圧がハイ論理レベルである状態で第１クロック信号（Ｃ１）がロー論理レベル電圧でハイ論理レベル電圧に変ずると、第１ノード（Ｐ１）上の昇圧された電圧の上昇幅が第５ＮＭＯＳトランジスタ（Ｔ５）の寄生容量と第１ノード（Ｐ１）での電圧上昇幅は下の数学式１のので寄生容量の変化によって第１ノード（Ｐ１）上の電位が変ずるようになって回路特性の正確な設計が困難になる。
【数１】
【０００９】
図５は通常の４ー位相シフトレジスタの構造を概略的に図示するブロック図である。図５のシフトレジスタは互いに従属接続されることと併せて出力ライン（１４ｉ乃至１４ｎ）を経由してｎ個のローライン（ＲＯＷ１乃至ＲＯＷｎ）にそれぞれ接続されたｎ個のステージ（１２ｉ乃至１２ｎ）とを具備する。このシフトレジスタにおいて、スタートパルス（ＳＰ）は第１ステージ（１２ｉ）に入力される。第２乃至第ｎステージ（１２ｉ乃至１２ｎ）は以前ステージ（１２ｉ乃至１２ｎー１）の出力信号（ｇｉ乃至ｇｎー１）と四つのクロック信号の中の任意の二つに応答して画素列に接続されたローライン（ＲＯＷ２乃至ＲＯＷｎ）を選択する。第１ステージ（１２１）もスタートパルス（ＳＰ）と四つのクロック信号の中いずれか二つに応答してローライン（ＲＯＷ１）を選択的に駆動する。ステージ（１２ｉ乃至１２ｎ）それぞれは同一の回路構造を有することと併せて水平同期信号の周期毎にスタートパルス（ＳＰ）を出力ライン（１４ｉ）側にシフトさせる。
【００１０】
図６を参照すると、図５に図示された任意のステージ（１２ｉ）の回路構造が開示されている。そのステージ（１２ｉ）は出力ライン（１２ｉ）にハイ論理の電圧信号を供給するための第５ＮＭＯＳトランジスタ（Ｔ５）と、出力ライン（４ｉ）にロー論理の電圧信号を供給するための第６ＮＭＯＳトランジスタ（Ｔ６）とを具備する。
【００１１】
図７に図示されたようなｔ１区間でスタートパルスとして使用される以前ステージの出力信号（ｇｉー１）がハイ論理レベルを有すると、第１及び第４ＮＭＯＳトランジスタ（Ｍ１、Ｍ４）がターンオンされる。この時、電圧信号（ＶＰ１）が第１ノード（Ｐ１）に充電される反面に第２ノード（Ｐ２）上の電圧信号（ＶＰ２）が放電される。第５ＮＭＯＳトランジスタ（Ｔ５）は第１ノード（Ｐ１）上の電圧信号（ＶＰ１）によってターンオンされる。この時、。第５ＮＭＯＳトランジスタ（Ｔ５）に供給される第１クロック信号（Ｃ１）がロー論理レベルを有するために出力ライン（４ｉ）にはロー論理レベルを有する出力信号が表れる。その次、ｔ２区間で以前ステージの出力信号（ｇｉー１）がロー論理レベルに反転されて第１クロック信号（Ｃ１）がハイ論理レベルを有するｔ２の区間では、第１ＮＭＯＳトランジスタ（Ｔ１）がターンオフされることと併せて第１ノード（Ｐ１）上の電圧信号（ＶＰ１）が第５ＮＭＯＳトランジスタ（Ｔ５）のゲート電極とソース電極の間のキャパシタ（Ｃｇｓ）によってカープリングされてブートストラップされる。これによって、出力ライン（４ｉ）にはハイ論理レベルの第１クロック信号（Ｃ１）がほとんど損失無しに供給されることが出来る。続いて、ｔ３区間で第１クロック信号（Ｃ１）がロー論理に遷移すると、第５ＮＭＯＳトランジスタ（Ｔ５）がターンオン状態を維持しているので出力ライン（４ｉ）上の出力電圧はロー論理レベルに変ずる。ハイ論理レベルの第３クロック信号（Ｃ３）が第３ＮＭＯＳトランジスタ（Ｔ３）に供給されるｔ４区間では第３ＮＭＯＳトランジスタ（Ｔ３）がターンオンされて第２ノード（Ｐ２）上に高電位の供給電圧（ＶＣＣ）が充電されるようにすることで第２ノード（Ｐ２）上にハイ論理レベル電圧が表れるようにする。第２ノード（Ｐ２）上の電圧信号（ＶＰ２）は第６ＮＭＯＳトランジスタ（Ｔ６）がターンオンされるようにして出力ライン（１４ｉ）に充電された出力電圧が第６ＮＭＯＳトランジスタ（Ｔ６）を経由して基底電圧源（ＶＳＳ）に放電されるようにする。これと併せて、第２ノード（Ｐ２）上に充電される電圧信号（ＶＰ２）は第２ＮＭＯＳトランジスタ（Ｔ２）がターンオンされるようにして第１ノード（Ｐ１）上に充電された電圧（ＶＰ１）が第２ＮＭＯＳトランジスタ（Ｔ２）を経由して基底電圧源（ＶＳＳ）に放電される。図７において、ブートストラップが起きるｔ２区間では第１ノード（Ｐ１）上の電圧がとても高く上がる用になることが分かる。しかし、第１乃至第２ＮＭＯＳトランジスタ（Ｔ１乃至Ｔ２）の段界電圧の絶対値（｜Ｖｔｈ｜）が低いと、第１乃至第２ＮＭＯＳトランジスタ（Ｔ１乃至Ｔ２）の漏泄電流によって第１ノード（Ｐ１）上に充電された電圧（ＶＰ１）が図８に図示されたように放電される現象が発生する。
【００１２】
図８は低い段界電圧の絶対値（｜Ｖｔｈ｜）を有するトランジスタを含む従来のシフトレジスタをシミュレーションした結果を表す。また、図８は現在のステージ（１２ｉ）で出力される出力信号の波形と第１及び第２ノード（Ｐ１、Ｐ２）上の電圧信号の波形を現すことである。 図８を参照すると、第１乃至第２ＮＭＯＳトランジスタ（Ｔ１乃至Ｔ２）それぞれを経由して漏泄される電流信号によって第１ノード（Ｐ１）上の電位（ＶＰ１）が歪曲される。これとあわせて、出力ライン（４ｉ）上に充電された出力信号も歪曲される。更に、第１ＮＭＯＳトランジスタ（Ｔ１）のドレーンとゲート電極が互いに接続されているので以前ステージの出力電圧（ｇｉ−１）は第１ＮＭＯＳトランジスタ（Ｔ１）の段界電圧（Ｖｔｈ）ほど減少された状態で第１ノード（Ｐ１）上に供給される。更にまた、以前ステージの出力信号（ｇｉ−１）は液晶パネルに欠陥のある場合にもっと減少される。この場合、以前ステージの出力電圧（ｇｉ−１）は端側のステージに行くほど益々落ちる。この結果、シフトレジスタは動作しない。
【００１３】
【発明が解決しようとする課題】
従って、本発明の目的は段界電圧の変動による回路特性の変化を防止するようなシフトレジスタ回路を提供することにある。
本発明のまた他の目的は過電流による回路特性熱化を防止するようにしたシフトレジスタ回路を提供することにある。
本発明のまた他の目的は段界電圧の変化によるブートストラップノー土壌の電位変化を最小化にしたシフトレジスタ回路を提供することにある。
本発明のまた他の目的はシフトレジスタの動作領域を広めて誤動作を防止することができるシフトレジスタ回路を提供することである。
【００１４】
【課題を解決するための手段】
前記目的を達成するために、本発明によるシフトレジスタは高電位電圧源、低電位電圧源及び位相遅延クロック信号発生器に共通に接続されることと併せてスキャニング信号に対して従属接続されてローラインを充電及び放電させる多数のステージを具備することを特徴とする。
【００１５】
本発明の実施例によるシフトレジスタに含まれた多数のステージそれぞれは；スキャニング信号に比べて位相遅延された第１クロック信号が入力される第１入力電極、ローラインに接続された第１出力電極及び第１制御電極を有するプルアップトランジスタと低電位電圧源に接続された第２入力電極、ローラインに接続される第２出力電極及び第２制御電極を有するプルダウントランジスタを含む出力回路部と；スキャニング信号に応答して第１制御電極に供給される第１制御信号を発生することと併せて第１クロック信号に比べて位相遅延された第２クロック信号に応答して第２制御電極に供給される第２制御信号を発生するための入力回路部と；第１制御信号を昇圧するための昇圧手段とを具備することを特徴とする。
【００１６】
本発明の他の実施例によるシフトレジスタに含まれた多数のステージそれぞれは；スキャニング信号に比べて位相遅延された第１クロック信号は入力される第１出力電極、ローラインに接続された第１出力電極及び第１制御電極を有するプルアップトランジスタと低電位電圧源に接続された第２入力電極、ローラインに接続される第２出力電極及び第２制御電極を有するトランジスタを含む出力回路と；スキャニング信号に応答して第１制御電極に供給される第１制御信号を発生することと併せて第１クロック信号に比べて位相遅延された第２クロック信号に応答して第２制御電極に供給される第２制御信号を発生するための入力回路部と；第１制御信号を昇圧するための昇圧手段と；第１制御信号がイネーブルされる期間に第２制御信号を放電させるための手段とを具備することを特徴とする。
【００１７】
本発明のまた他の実施例によるシフトレジスタに含まれた多数のステージそれぞれは；スキャニング信号に比べて位相遅延された第１クロック信号が入力される第１出力電極、ローラインに接続された第１出力電極及び第１制御電極を有するプルアップトランジスタと低電位電圧源に接続された第２入力電極、ローラインに接続される第２出力電極及び第２制御電極を有するプルダウントランジスタを含む出力回路と；スキャニング信号に応答して第１制御電極に供給される第１制御信号を発生することと併せて第１クロック信号に比べて位相遅延された第２クロック信号に応答して第２制御電極に供給される第２制御信号を発生するための入力回路部と；第１制御信号を昇圧するための昇圧手段と；ローラインでの放電速度を加速するための手段とを具備することを特徴とする。
【００１８】
本発明のまた他の実施例によるシフトレジスタに含まれた多数のステージそれぞれは；第１クロック信号ラインと出力端子の間に接続された導電通路と制御電極を有するプルアップトランジスタと；低電位の電圧ラインと出力端子の間に接続された導電通路と制御電極を有するプルダウントランジスタと；入力端子とプルアップトランジスタの制御電極の間に直列接続された導電通路と第２クロック信号ラインに共通に接続された制御電極をそれぞれ有する第１及び第２トランジスタと；第３クロック信号ラインとプルダウントランジスタの制御電極に間に直列接続された導電通路と第３クロック信号ラインに共通に接続された制御電極をそれぞれ有することで電圧がプルダウントランジスタの制御電極に充電されるようにする第３及び第４トランジスタとを具備することを特徴とする。
【００１９】
本発明の他の実施例によるシフトレジスタに含まれた多数のステージそれぞれは；第１クロック信号ラインと出力端子の間に接続された導電通路と制御電極を有するプルアップトランジスタと；低電位の電圧ラインと出力端子の間に接続された導電通路と制御電極を有するプルダウントランジスタと；入力端子とプルアップトランジスタの制御電極の間に直列接続された導電通路と入力端子と第２クロック信号ラインに個別に接続された制御電極をそれぞれ有する第１及び第２トランジスタと；第３クロック信号ラインとプルダウントランジスタの制御電極に間に直列接続された導電通路と第３クロック信号ラインに共通に接続された制御電極をそれぞれ有することで電圧がプルダウントランジスタの制御電極に充電されるようにする第３及び第４トランジスタとを具備することを特徴とする。
【００２０】
上述構成によって、本発明によるシフトレジスタは４ー位相クロック信号を利用して多数のステージを順次的に駆動することでトランジスタのサイズと関係無しに各ステージが構成されるようにする。従って、本発明によるシフトレジスタでは素子移動図及び段界電圧の変動で引き起こされる回路特性の変化が最小化される。この結果、信号のトレジジョン期間にだけ電流が流れるようになって電力消耗が減ることだけではなく、過電流によって引き起こされる素子特性の熱化が抑制される。更に、本発明によるシフトレジスタでは出力ノードとブートストラップノードの間に別途のキャパシタが設置されることと併せて直流電源とブートストラップノード間にキャパシタが設置されることで、ブートストラップノードでの電圧変化が抑制されることが出来る。この結果、本発明によるシフトレジスタが安定に動作される。
【００２１】
また、本発明によるシフトレジスタでは、ＮＭＯＳトランジスタがマルチゲート構造で第１及び第２ノード（Ｐ１、Ｐ２）に接続されて第１及び第２ノード（Ｐ１、Ｐ２）から漏泄される電流が減少される。これによって、シフトレジスタが安定に駆動されて、更に動作電圧の範囲が広くなる。また、本発明によるシフトレジスタでは、第１及び第２ＮＭＯＳトランジスタ（Ｔ１、Ｔ２）のゲート電極が異なるクロックラインにそれぞれ接続されることで、以前ステージの出力信号が落ちても第１ノード（Ｐ１）に充電される電位の減少が最小化される。更に、本発明によるシフトレジスタは高電位電圧を供給するためのラインが制御されることが出来る。
【００２２】
前記目的以外の本発明の他の目的及び利点は添付した図面を参考して次の実施例に対する詳細な説明を通して明らかになるだろう。
【００２３】
【発明の実施の形態】
以下、本発明の好ましい実施例を添付した図９乃至図２０を参照して詳細に説明することにする。
【００２４】
図９を参照すると、図５に図示されたシフトレジスタに適用される本発明の実施例によるシフトレジスタステージ（１２ｉ）が図示されている。説明の便宜のために、図９のシフトレジスタステージが図５に図示されたシフトレジスタのｉ番目シフトレジスタステージ（１２ｉ）という。図９において、ｉ番目シフトレジスタステージ（１２ｉ）は入力スキャニングパルス入力ライン（１４ｉ−１）、第１ノード（Ｐ１）及び第３ノード（Ｐ３）の間に接続された第１ＮＭＯＳトランジスタ（Ｔ１）と；第１ノード（Ｐ１）、第２ノード（Ｐ２）及び基底電圧ライン（ＶＳＳＬ）の間に接続された第２ＮＭＯＳトランジスタ（Ｔ２）と；供給電圧ライン（ＶＤＤＬ）、第３クロック信号ライン（ＣＫＬ３）及び第２ノード（Ｐ２）の間に接続された第３ＮＭＯＳトランジスタ（Ｔ３）と；第２ノード（Ｐ２）、第３ノード（Ｐ３）及び基底電圧ライン（ＶＳＳＬ）の間に接続された第４ＮＭＯＳトランジスタ（Ｔ４）と；第１ノード（Ｐ１）と出力ライン（１４ｉ）の間に接続されたキャパシタ（ＣＡＰ１）と、第１ノード（Ｐ１）、第１クロック信号ライン（ＣＫＬ１）及び出力ライン（１４ｉ）の間に接続された第５ＮＭＯＳトランジスタ（Ｔ５）と；第２ノード（Ｐ２）、出力ライン（１４ｉ）及び基底電圧ライン（ＶＳＳＬ）の間に接続された第６ＮＭＯＳトランジスタ（Ｔ６）とを具備する。
【００２５】
以前ステージ（１２ｉ−１）からハイ論理レベルのｉ−１番目ローライン入力信号（ｇｉ−１）がスキャニングパルス入力ライン（１４ｉ−１）に印可されると、第１及び第４ＮＭＯＳトランジスタ（Ｔ１、Ｔ４）がターンオンされる。そうすると第１ノード（Ｐ１）上の電圧は第１ＮＭＯＳトランジスタ（Ｔ１）がターンオンされることによって供給される供給電圧（ＶＤＤ）によってハイ論理レベルに変ずるようになり、第２ノード（Ｐ２）上の電圧は第４ＮＭＯＳトランジスタ（Ｔ４）がターンオンされることによって基底電圧（ＶＳＳ）に放電される。この結果、第２ノード（Ｐ２）ではロー論理レベル電圧が表れる。
【００２６】
図１０で分かるように、第３クロック信号（Ｃ３）はｉ−１番目ローライン入力信号（ｇｉ−１）はハイ論理レベルを有する期間にローレベルを維持する。もう一度言うと、第３クロック信号（Ｃ３）のハイ論理レベル電圧区間がｉ−１番目ローライン入力信号（ｇｉー１）のハイ論理レベル電圧区間と重畳されなくなる。従って、第４ＮＭＯＳトランジスタ（Ｔ４）と第３ＮＭＯＳトランジスタ（Ｔ３）が同時にターンオンされないので第３及び第４ＮＭＯＳトランジスタ（Ｔ３、Ｔ４）のチャンネル幅比率（即ち、抵抗比）とは関係無しに第２ノード（Ｐ２）上の電圧レベルが決定される。この結果、第３及び第４ＮＭＯＳトランジスタ（Ｔ３、Ｔ４）の素子特性が不均質である場合においてシフトレジスタの回路特性は正常の動作が不可能になるほど大幅に変じなくなる。また、第３及び第４ＮＭＯＳトランジスタ（Ｔ３、Ｔ４）が同時にターンオンされないのでこれら第３及び第４ＮＭＯＳトランジスタ（Ｔ３、Ｔ４）では過電流が流れなくなる。この結果、第３及び第４ＮＭＯＳトランジスタ（Ｔ３、Ｔ４）の素子特性が熱化されなくなって、更に電力消耗が減る。
【００２７】
第１ノード（Ｐ１）上でハイ論理レベル電圧が表れると、第５ＮＭＯＳトランジスタ（Ｔ５）がターンオンされる。この状態で、第１クロック信号（Ｃ１）がハイ論理レベル電圧を有すると、出力ライン（１４ｉ）は第５ＮＭＯＳトランジスタ（Ｔ５）のドレーン及びソースを経由して供給される第１クロック信号（Ｃ１）のハイ論理レベル電圧を充電する。キャパシタ（ＣＡＰ１）はハイ論理レベルの第１クロック信号（Ｃ１）が出力ライン（１４ｉ）に供給される時第１クロック信号（Ｃ１）の電圧論理レベル電圧ほど第１ノード（Ｐ１）上の電圧を昇圧させる。このキャパシタ（ＣＡＰ１）によってゲート電圧が増加されることで、第５ＮＭＯＳトランジスタ（Ｔ５）はハイ論理レベルの第１クロック信号（Ｃ１）を減衰無しに早く出力ライン（１４ｉ）側に伝達する。従って、第５ＮＭＯＳトランジスタ（Ｔ５）の段界電圧によって電圧損失が最小化される。本実施例で、キャパシタ（ＣＡＰ１）は第５ＮＭＯＳトランジスタ（Ｔ５）に存在する寄生キャパシタに対置されることが出来る。
【００２８】
第１クロック信号（Ｃ１）がハイ論理レベル電圧でロー論理レベル電圧に変ずると、出力ライン（１４ｉ）上の電圧もハイ論理レベル電圧でロー論理レベルに変ずる。これは第５ＮＭＯＳトランジスタ（Ｔ５）が第１ノード（Ｐ１）上の電圧によってターンオン状態をそのまま維持することに起因する。
【００２９】
次に、第３クロック信号（Ｃ３）がロー論理レベル電圧でハイ論理レベル電圧に変ずると、第３ＮＭＯＳトランジスタ（Ｔ３）は第２ノード（Ｐ２）上の電圧がハイ論理レベルを有するようにターンオンされる。第２ＮＭＯＳトランジスタ（Ｔ２）も自分のゲートに供給される第２ノード（Ｐ２）上のハイ論理レベル電圧によってターンオンされて第１ノード（Ｐ１）上の電圧を基底電圧ライン（ＶＳＳＬ）に接続された基底電圧源（ＶＳＳ）側に放電させる。同様に、第６ＮＭＯＳトランジスタ（Ｔ６）も自分のゲートに供給される第２ノード（Ｐ２）上のハイ論理レベル電圧に応答して出力ライン（１４ｉ）上の電圧を基底電圧ライン（ＶＳＳＬ）を経由して基底電圧源（ＶＳＳ）側に放電させる。この結果、第１ノード（Ｐ１）上の電圧と出力ライン（１４ｉ）上の出力信号すべてがロー論理レベル電圧を有する。
【００３０】
一方、第１ノード（Ｐ１）上の電圧がハイ論理レベルを維持する状態で第５ＮＭＯＳトランジスタ（Ｔ５）のドレーンに入力される第１クロック信号（Ｃ１）がハイ論理レベル電圧でロー論理レベル電圧に変ずると、第１ノード（Ｐ１）上の電圧はもっと上昇する。この時、第１ノード（Ｐ１）は第１ノード（Ｐ１）と出力ライン（１４ｉ）の間に連結されたキャパシタ（ＣＡＰ１）と第１ノード（Ｐ１）と基底電圧ライン（ＶＳＳＬ）の間に設けられたキャパシタ（ＣＬ１）によって正確に設定されることが出来る。第１ノード（Ｐ１）での電圧上昇幅（ΔＶｐ）は次の数学式（２）に記述された。
【数２】
【００３１】
シフトレジスタステージ（１２ｉ）ＳＭＳ第２ノード（Ｐ２）と基底電圧ライン（ＶＳＳＬ）の間に連結されたキャパシタ（ＣＬ２）とをもっと具備する。このキャパシタ（ＣＬ２）は出力ライン（１４ｉ）上の出力信号が変化する時第２ノード上の電圧の変化と漏泄電流による第２ノード（Ｐ２）上の電圧変化を抑制する。このような電圧変化の抑制は、図１１に示したように、キャパシタ（ＣＬ２）が設置される時の第１及び第２ノード上の電圧波形（Ｐ１、Ｐ２）とキャパシタ（ＣＬ２）が設置されない時の第１及び第２ノード上の電圧波形（Ｐ１！、Ｐ２！）を通して分かる。
【００３２】
図１２を参照すると、図５にあるシフトレジスタに適用される本発明の他の実施例によるシフトレジスタステージを表す。シフトレジスタステージ（１２ｉ）は図１０に図示された波形図を参照して説明されることである。図１２において、ｉ番目ステージ（１２ｉ）はスキャニングパルス入力ライン（１４ｉ−１）と第１ノード（Ｐ１）の間に接続された第１ＮＭＯＳトランジスタ（Ｔ１）と；第１ノード（Ｐ１）、第２ノード（Ｐ２）及び基底電圧ライン（ＶＳＳＬ）の間に接続された第２ＮＭＯＳトランジスタ（Ｔ２）と；供給電圧ライン（ＶＤＤ）、第３クロック信号ライン（ＣＫＬ３）及び第２ノード（Ｐ２）の間に接続された第３ＮＭＯＳトランジスタ（Ｔ３）と；第１ノード（Ｐ１）、第２ノード（Ｐ２）及び基底電圧ライン（ＶＳＳＬ）の間に接続された第４ＮＭＯＳトランジスタ（Ｔ４）と；第１ノード（Ｐ１）と出力ライン（１４ｉ）の間に接続されたキャパシタ（ＣＡＰ１）と；第１ノード（Ｐ１）、第１クロック信号ライン（ＣＫＬ１）及び出力ライン（１４ｉ）の間に接続された第５ＮＭＯＳトランジスタ（Ｔ５）と；第２ノード（Ｐ２）、出力ライン（１４ｉ）及び基底電圧ライン（ＶＳＳＬ）の間に接続された第６ＮＭＯＳトランジスタ（Ｔ６）とを具備する。
【００３３】
以前のステージ（２２ｉ−１）からハイ論理レベルのｉ−１番目ローライン入力信号（ｇｉ−１）がスキャニングパルス入力ライン（１４ｉ−１）に印可されると、第１ＮＭＯＳトランジスタ（Ｔ１）がターンオンされて第１ノード（Ｐ１）上の電圧をハイ論理レベルに上昇させる。第１ノード（Ｐ１）上の電圧が自分たちの段界電圧以上の高いレベルを有すると、第４及び第５ＮＭＯＳトランジスタ（Ｔ４、Ｔ５）がターンオンされる。第４ＮＭＯＳトランジスタ（Ｔ４）がターンオンされることによって第２ノード（Ｐ２）上の電圧が第４ＮＭＯＳトランジスタ（Ｔ４）及び基底電圧ライン（ＶＳＳＬ）を経由して基底電圧源（ＶＳＳ）側に放電される。従って、第２ノード（Ｐ２）上の電圧は第１ノード（Ｐ１）上の電圧がハイ論理レベルを維持する期間（即ち、ｉ−１番目ローライン入力信号（ｇｉ−１）がハイ論理レベルに残っている期間）には変じなくなる。更に、第２ノード（Ｐ２）上の電圧がロー論理レベルであるので第２及び第６ＮＭＯＳトランジスタ（Ｔ２、Ｔ６）がターンオフされる。図１０で表したように、第３クロック信号（Ｃ３）はｉ−１番目ローライン入力信号（ｇｉ−１）がハイ論理レベルを有する期間にロー論理レベル電圧を維持することで、第３及び第４ＮＭＯＳトランジスタ（Ｔ３、Ｔ４）のチャンネル比率（即ち、抵抗比）とは関係無しに第２ノード（Ｐ２）上の電圧レベルが決定されるようにする。続いて、第１クロック信号（Ｃ１）がロー論理レベル電圧でハイー論理レベル電圧に変ずると、第５ＮＭＯＳトランジスタ（Ｔ５）のドレーン及びソースを経由して供給される第１クロック信号（Ｃ１）のハイ論理レベル電圧によって出力ライン（１４ｉ）はハイ論理レベル電圧に充電される。この時、キャパシタ（ＣＡＰ）はハイレベルの第１クロック信号（Ｃ１）が出力ライン（１４ｉ）に供給される時第１クロック信号（Ｃ１）の電圧レベルほど第１ノード（Ｐ１）上の電圧を昇圧させる。
【００３４】
更に、第１クロック信号（Ｃ１）がハイ論理レベル電圧からロー論理レベル電圧に遷移すると、出力ライン（１４ｉ）上の電圧も論理レベルに落ちる。これは第５ＮＭＯＳトランジスタ（Ｔ５）がターンオンにあることに起因する。
【００３５】
次に、第３クロック信号（Ｃ３）がロー論理レベル電圧でハイ論理レベル電圧に変ずると、第３ＮＭＯＳトランジスタ（Ｔ３）は第３クロック信号（Ｃ３）のハイ論理レベルによってターンオンされて第２ノード（Ｐ２）上の電圧がハイ論理レベルを有するようにする。第２ＮＭＯＳトランジスタ（Ｔ２）も自分のゲートに供給される第２ノード（Ｐ２）上のハイ論理レベル電圧によってターンオンされて第１ノード（Ｐ１）上の電圧を基底電圧ライン（ＶＳＳＬ）に接続された基底電圧源（ＶＳＳ）側に放電させる。似っている形態で、第６ＮＭＯＳトランジスタ（Ｔ６）も自分のゲートに供給される第２ノード（Ｐ２）上のハイ論理レベル電圧に応答して出力ライン（１４ｉ）上の電圧を基底電圧ライン（ＶＳＳＬ）を経由して基底電圧源（ＶＳＳ）側に放電させる。この結果、第１ノード（Ｐ１）上の電圧と出力ライン（１４ｉ）上の出力信号すべてがロー論理レベル電圧を有する。
【００３６】
図１３は図５に図示されたシフトレジスタに適用される本発明の他の実施例によるシフトレジスタステージを表す。図１３のシフトレジスタステージも図１０に図示された波形図を参照して説明されることである。図１３において、ｉ番目シフトレジスタステージ（１２ｉ）はスキャニングパルス入力ライン（１４ｉ−１）と第１ノード（Ｐ１）の間に接続された第１ＮＭＯＳトランジスタ（Ｔ１）と；第１ノード（Ｐ１）、第２ノード（Ｐ２）及び基底電圧ライン（ＶＳＳＬ）の間に接続された第２ＮＭＯＳトランジスタ（Ｔ２）と；供給電圧ライン（ＶＤＤＬ）、第３クロック信号ライン（ＣＫＬ３）及び第２ノード（Ｐ２）の間に接続された第３ＮＭＯＳトランジスタ（Ｔ３）と；スキャニングパルス入力ライン（１４ｉ−１）、第２ノード（Ｐ２）と及び基底電圧ライン（ＶＳＳＬ）の間に接続された第４ＮＭＯＳトランジスタ（Ｔ４）と；第１ノード（Ｐ１）と出力ライン（１４ｉ）の間に接続されたキャパシタ（ＣＡＰ１）と；第１ノード（Ｐ１）、第１クロック信号ライン（ＣＫＬ１）及び出力ライン（１４ｉ）の間に接続された第５ＮＭＯＳトランジスタ（Ｔ５）と；第２ノード（Ｐ２）、出力ライン（１４ｉ）及び基底電圧ライン（ＶＳＳＬ）の間に接続された第６ＮＭＯＳトランジスタ（Ｔ６）と；を具備する。出力ライン（１４ｉ）と基底電圧ライン（ＶＳＳＬ）の間に接続された第７ＮＭＯＳトランジスタ（Ｔ７）とを具備する。
【００３７】
以前ステージ（３２ｉ−１）からハイ論理レベルのｉ−１番目ローライン入力信号（ｇｉ−１）がスキャニングパルス入力ライン（１４ｉ−１）に印可されると、第１ＮＭＯＳトランジスタ（Ｔ１）がターンオンされて第１ノード（Ｐ１）上の電圧がハイ論理レベルに高くする。第４ＮＭＯＳトランジスタ（Ｔ５）もハイ論理レベルの以前ステージのローライン入力信号（ｇｉ−１）によってターンオンされて第２ノード（Ｐ２）上の電圧を基底電圧ライン（ＶＳＳＬ）を経由して基底電圧源（ＶＳＳ）側に放電させる。従って、第１ノード（Ｐ２）上の電圧がハイ論理レベルを維持する期間には第４ＮＭＯＳトランジスタ（Ｔ４）によって第２ノード（Ｐ２）上の電圧が変じなくなる。このような第２ノード（Ｐ２）上の電圧は第３クロック信号（Ｃ３）がｉ−１番目ローライン入力信号（ｇｉ−１）のハイ論理レベル区間でロー論理レベル電圧を有するために第４ＮＭＯＳトランジスタ（Ｔ４）に対する第３ＮＭＯＳトランジスタ（Ｔ３）チャンネル幅比率（即ち、抵抗比）とは関係無しに設定される。また、第２ノード（Ｐ２）上の電圧は第４ＮＭＯＳトランジスタ（Ｔ４）がターンオン時から第３ＮＭＯＳトランジスタ（Ｔ３）がターンオンされる時までの期間にロー論理レベルを維持することで第２及び第６ＮＭＯＳトランジスタ（Ｔ２、Ｔ６）がターンオンされるようにする。
【００３８】
続いて、第１クロック信号（Ｃ１）がロー論理レベル電圧でハイー論理レベル電圧に変ずると、第５ＮＭＯＳトランジスタ（Ｔ５）のドレーン及びソースを経由して供給される第１クロック信号（Ｃ１）のハイ論理レベル電圧によって出力ライン（１４ｉ）はハイ論理レベル電圧に充電される。この時、キャパシタ（ＣＡＰ）はハイレベルの第１クロック信号（Ｃ１）が出力ライン（１４ｉ）に供給される時第１クロック信号（Ｃ１）の電圧レベルほど第１ノード（Ｐ１）上の電圧を昇圧させる。
【００３９】
第１クロック信号（Ｃ１）がハイ論理レベル電圧からロー論理レベル電圧に遷移すると、出力ライン（１４ｉ）上の電圧も論理レベルに落ちる。これは第５ＮＭＯＳトランジスタ（Ｔ５）がターンオンの状態にあることに起因する。
【００４０】
次に、第７ＮＭＯＳトランジスタ（Ｔ７）は次のステージ（１２ｉ＋１）からのハイ論理レベル電圧の帰還信号（Ｖｆ）によってターンオンされて出力ライン（１４ｉ）上の出力信号を基底電圧ライン（ＶＳＳＬ）を経由して基底電圧源（ＶＳＳ）側に放電させる。従って、出力信号の長い下降時間が図１４に図示されたように短くなる。出力信号の増加された下降時間は第５ＮＭＯＳトランジスタ（Ｔ５）のチャンネル幅が第１ノード（Ｐ１）上の電圧が鈍く減少されることによって鈍く狭くなることに起因する。もう一度言うと、第５ＮＭＯＳトランジスタ（Ｔ５）によって形成される放電通路が鈍く狭くなるので出力信号の下降時間が長くなる。第７ＮＭＯＳトランジスタ（Ｔ７）によって新しい放電通路が第５ＮＭＯＳトランジスタ（Ｔ５）による放電通路と併せて提供されることで、出力ライン（１４ｉ）上の出力信号が速く放電される。この結果、出力信号の下降時間が短くなる。
【００４１】
図１５は本発明の実施例によるシフトレジスタに対する構成を概略的に図示する。図５のシフトレジスタはスタートパルス入力ラインに従属されたｎ個のステージ（２２１乃至２２ｎ）とを具備する。これらｎ個のステージ（２２１乃至２２ｎ）それぞれは４位相クロック信号ライン（ＣＫＬ１乃至ＣＫＬ４）の中の三つのクロック信号ラインに接続される。図１５に図示されたｎ個のステージ（２２１乃至２２ｎ）の各出力ライン（２４１乃至２４ｎ）は画素アレイにあるローライン（ＲＯＷ１乃至ＲＯＷｎ）に接続される。４位相クロック信号ライン（ＣＫＬ１乃至ＣＫＬ４）上の第１乃至第４クロック信号（Ｃ１乃至Ｃ４）は四つの水平走査期間に相応する周期と一つの水平走査期間ほど順次的に遅延された位相をそれぞれ有する。第２乃至第ｎステージ（２２２乃至２２ｎ）は以前ステージ（２２１乃至２２ｎー１）に供給された三つのクロック信号より１水平走査期間ほど位相遅延された三つのクロック信号を入力する。例えば、第１ステージ（２２１）に第１及び第３と第４クロック信号（Ｃ１、Ｃ３、Ｃ４）が入力される場合、第２ステージ（２２２）には順次的に１水平走査期間ほど位相遅延された三つのクロック信号（Ｃ２、Ｃ４、Ｃ１）が入力されて、第３乃至第ｎステージ（１２３乃至１２ｎ）にも同じ方式に継続して順次的に１水平走査期間ほど位相遅延された三つのクロック信号が入力される。スタートパルス（ＳＰ）が第１ステージ（１２１）に供給されると、第１乃至第ｎステージ（２２１乃至２２ｎ）はスタートパルス（ＳＰ）をシフトして第１乃至第ｎステージ（２２１乃至２２ｎ）の出力ライン（２４１乃至２４ｎ）を順次的に入力させる。この時、第１乃至第ｎー１ステージ（２２１乃至２２ｎ）の出力信号（ｇ１乃至ｇｎ−１）はスタートパルス（ＳＰ）として次のステージ（２２２乃至２２ｎ）に供給される。ｎ個のステージ（２２１乃至２２ｎ）は同一な形態で駆動される。説明の便宜のために、第１、第３及び第４クロック信号（Ｃ１、Ｃ３、Ｃ４）を入力する任意のステージ（２２ｉ）をｎ個のステージ（２２１乃至２２ｎ）の例として詳細に説明する。
【００４２】
図１６は図１５に図示されたシフトレジスタ回路に含まれた任意のステージ（２２ｉ）の構造を詳細に図示する。図１６に図示された任意のステージ（２２ｉ）は第４クロック信号入力ライン（ＣＫＬ４）にゲート端子が共通接続されることと併せて以前ステージ（２２ｉー１）の出力ライン（１４ｉー１）と第１ノード（Ｐ１）の間に直列接続された第１及び第２ＮＭＯＳトランジスタ（Ｔ１、Ｔ２）と；第３クロック信号ライン（ＣＫＬ３）にゲート端子が共通接続されることと併せて第３クロック信号ライン（ＣＫＬ３）と第２ノード（Ｐ２）の間に直列接続された第３及び第４ＮＭＯＳトランジスタ（Ｔ３、Ｔ４）と；第２ノード（Ｐ２）にゲート端子が共通接続されて第１ノード（Ｐ１）と基底電圧ライン（ＶＳＳＬ）の間に直列接続された第５及び第６ＮＭＯＳトランジスタ（Ｔ５、Ｔ６）と；以前ステージの出力ライン（２４ｉ−１）にゲート端子が共通接続されることと併せて第２ノード（Ｐ２）と基底電圧ライン（ＶＳＳＬ）の間に直列接続された第７及び第８ＮＭＯＳトランジスタ（Ｔ７、Ｔ８）とを具備する。また、任意のステージ（２２ｉ）は第１クロック信号（ＣＫＬ１）、第１ノード（Ｐ１）及び出力ライン（２４ｉ）の間に接続された第９ＮＭＯＳトランジスタ（Ｔ９）と；基底電圧ライン（ＶＳＳＬ）、第２ノード（Ｐ２）及び出力ライン（２４ｉ）の間に接続された第１０ＮＭＯＳトランジスタ（Ｔ１０）十をもっと具備する。
【００４３】
図１６に図示されたようなステージ（１２ｉ）は漏泄電流を減少させることによって図６に図示された従来のステージ（１２ｉ）と対比して広い動作電圧範囲を有する。漏泄電流はマルチゲート構造で第１ノード（Ｐ１）と第２ノード（Ｐ２）に接続されたＮＭＯＳトランジスタに因って減る。また、第１及び第２ＮＭＯＳトランジスタ（Ｔ１、Ｔ２）のゲート電極は以前ステージの出力ライン（２４ｉ−１）の出力信号（ｇｎ−１）がロー論理レベル電圧を有する場合に第ノード（Ｐ１）に充電された電位の減少を最小化する。更に、第３及び第４ＮＭＯＳトランジスタ（Ｔ３、Ｔ４）のゲート電極は第３ＮＭＯＳトランジスタ（Ｔ３）のドレーン電極に共通に接続されて、図１６に図示されたような任意のステージ（２２ｉ）から高電位供給電圧ライン（ＶＤＤＬ）が除去されるようにする。このような任意のステージ（２２ｉ）は図１７に図示された波形図を参照して説明される。
【００４４】
優先的に、ｔ１区間でスタートパルスとしてハイ論理レベルを有する以前ステージの出力ライン（２２ｉ−１）の出力信号（ｇｎ−１）が第１ＮＭＯＳトランジスタ（Ｔ１）のドレーン電極に供給されることと併せてハイ論理レベル電圧を有する第４クロック信号（Ｃ４）が第４クロック信号ライン（ＣＫＬ４）から第１及び第２ＮＭＯＳトランジスタ（Ｔ１、Ｔ２）のゲート電極に供給される。この時、第１クロック信号ライン（ＣＫＬ１）上の第１クロック信号（Ｃ１）と第３クロック信号ライン（ＣＫＬ３）上の第３クロック信号（Ｃ３）すべてはロー論理レベル電圧を維持する。この場合、ハイ論理レベル電圧の第４クロック信号（Ｃ４）によって第１及び第２ＮＭＯＳトランジスタ（Ｔ１、Ｔ２）がターンオンされることと併せてハイ論理レベル電圧を有する以前ステージの出力信号（ｇｎ−１）によって第７及び第８ＮＭＯＳトランジスタ（Ｔ７、Ｔ８）もターンオンされる。従って、第１ノード（Ｐ１）上の電圧（ＶＰ１）はハイ論理レベル状態で上昇されて第９ＮＭＯＳトランジスタ（Ｔ９）をターンオンさせる。この時、第９ＮＭＯＳトランジスタ（Ｔ９）のドレーン電極に供給される第１クロック信号（Ｃ１）がロー論理レベル電圧を維持するので出力ライン（１４ｉ）にはロー論理レベル電圧の出力信号が表れる。
【００４５】
続いて、ｔ２区間で以前ステージの出力ライン（２２ｉ−１）の出力信号（ｇｎ−１）が第４クロック信号（Ｃ４）がハイ論理レベル電圧でロー論理レベル電圧に反転される反面に第１クロック信号（Ｃ１）はロー論理レベル電圧の代わりにハイ論理レベル電圧を有する。ハイ論理レベル電圧を有する第１クロック信号（Ｃ１）は第１ノード（Ｐ１）上のハイ論理レベル電圧（ＶＰ１）によってターンオンされた第９ＮＭＯＳトランジスタ（Ｔ９）を経由して出力ライン（２４ｉ）に供給されるようになって、出力ライン（２４ｉ）上にハイ論理レベルが表れるようにする。この時、第１ノード（Ｐ１）上の電圧（ＶＰ１）は第９ＮＭＯＳトランジスタ（Ｔ９）のゲート電極とソース電極の間に存在する寄生キャパシタ（Ｃｇｓ）のカープリング効果によってもっと高いレベルに昇圧される。次に、ｔ３区間で第１クロック信号（Ｃ１）がハイ論理レベル電圧でロー論理レベル電圧に遷移すると、第９ＮＭＯＳトランジスタ（Ｔ９）がターンオン状態を維持してあるので出力ライン（１４ｉ）上の出力信号はロー論理レベル電圧を有する。この時、第１及び第２ＮＭＯＳトランジスタ（Ｔ１、Ｔ２）はターンオフ状態であるので第１ノード（Ｐ１）上の電圧（ＶＰ１）は中間レベル電圧状態に減少される。
【００４６】
最後に、ｔ４区間でハイ論理レベル電圧を有する第３クロック信号（Ｃ３）が第３ＮＭＯＳトランジスタ（Ｔ３）のドレーン電極と第３及び第４ＮＭＯＳトランジスタ（Ｔ３、Ｔ４）のゲート電極に印可される。この時、第３及び第４ＮＭＯＳトランジスタ（Ｔ３、Ｔ４）はターンオンされて、ハイ論理レベル電圧を有する第３クロック信号（Ｃ３）が自分たちを経由して第２ノード（Ｐ２）上に充電されるようにする。第１０ＮＭＯＳトランジスタ（Ｔ１０）は第２ノード（Ｐ２）からのハイ論理レベル電圧の電圧信号（ＶＰ２）によってターンオンされて、出力ライン（２４ｉ）上の出力電圧信号がロー論理レベル電圧を維持するようにする。これと併せて、第５及び第６ＮＭＯＳトランジスタ（Ｔ５、Ｔ６）も第２ノード（Ｐ２）上に充電されたハイ論理レベルの電圧信号（ＶＰ２）によってターンオンされて、第１ノード（Ｐ１）上の電圧信号（ＶＰ１）が第５及び第６ＮＭＯＳトランジスタ（Ｔ５、Ｔ６）及び基底電圧ライン（ＶＳＳＬ）を経由して基底電圧源（ＶＳＳ）側に放電されるようにする。
このように、本発明の実施例によるシフトレジスタの各ステージ（２２１乃至２２ｎ）は水平走査期間毎にスタートパルスを自分の出力ライン（２４ｉ）側にシフトさせる。従って、シフトレジスタのｎ個の出力ライン（２４１乃至２４ｎ）は順次的にイネーブルされることは勿論であり画素アレイに含まれたｎ個のローライン（ＲＯＷ１乃至ＲＯＷｎ）が順次的に駆動される。
【００４７】
図１８は図１５に図示された任意のステージ（２２ｉ）の他の実施例による回路構成を詳細に図示する。図１８に図示された任意のステージ（２２ｉ）は第４クロック信号ライン（ＣＫＬ４）が第２ＮＭＯＳトランジスタ（Ｔ２）のゲート電極にだけ接続されて第１ＮＭＯＳトランジスタ（Ｔ１）のゲート電極及びドレーン電極は以前ステージ（２２ｉ−１）の出力ライン（２４ｉ−１）に共通に接続されることを除いては、図１６に図示された実施例によるステージと同一に構成されている。
【００４８】
図１９は本発明の実施例によるシフトレジスタを低い絶対段界電圧（｜Ｖｔｈ｜）のトランジスタを有する本発明の実施例によるシフトレジスタに対する模擬実験結果を表す。図１９において、″ＶＰ１″と″ＶＰ２″は第１及び第２ノード（Ｐ１、Ｐ２）上の電圧信号の波形であり、″Ｖｏｕｔ″は現在のステージ（２２ｉ）、即ち任意のステージの出力ライン（２４ｉ）上の出力電圧信号を表す。図１９は第１及び第２ノード（Ｐ１、Ｐ２）上の電圧信号（ＶＰ１、ＶＰ２）が安定することを立証している。これは第１及び第２ノード（Ｐ１、Ｐ２）から漏泄された電流が第１及び第２ノード（Ｐ１、Ｐ２）にマルチゲート構造で接続されたＮＭＯＳトランジスタによって減少されることに起因する。この結果、出力ライン（２４ｉ）に充電された出力電圧信号が安定されてシフトレジスタが安定に駆動されることが出来る。
【００４９】
図２０は従来のシフトレジスタと本発明によるシフトレジスタでのトランジスタの段界電圧に対する多数キャリアの移動図を比較するグラフである。図２０において、第１電圧範囲（３０）は従来のシフトレジスタの動作電圧範囲を表して、第２電圧範囲（３２）は本発明によるシフトレジスタの動作電圧の範囲を指示する。第１電圧範囲（３０）は２Ｖ程度の電圧レベルから７Ｖ程度の電圧レベルに至る領域を占有する反面、第２電圧範囲（３２）は０Ｖ程度の電圧レベルから６５Ｖ程度に至る領域を占有する。結果的に、本発明によるシフトレジスタは１５Ｖの電圧レベルに相応する領域ほど従来のシフトレジスタより広い動作電圧範囲を有することが分かる。
【００５０】
【発明の効果】
上述したように、本発明によるシフトレジスタは４ー位相クロック信号を利用して多数のステージを順次的に駆動することでトランジスタのサイズと関係無しに各ステージが構成されるようにする。従って、本発明によるシフトレジスタで素子移動図及び段界電圧の変動で引き起こされる回路特性の変化が最小化される。この結果、信号のトレジジョン期間にだけ電流が流れるようになって電力消耗が減ることだけではなく、過電流によって引き起こされる素子特性の熱化が抑制される。更に、本発明によるシフトレジスタでは出力ノードとブートストラップノードの間に別途のキャパシタが設置されることと併せて直流電源とブートストラップノード間にキャパシタが設置されることで、ブートストラップノードでの電圧変化の抑制されることが出来る。この結果、本発明によるシフトレジスタが安定に動作される。
【００５１】
また、本発明によるシフトレジスタでは、ＮＭＯＳトランジスタがマルチゲート構造で第１及び第２ノード（Ｐ１、Ｐ２）に接続されて第１及び第２ノード（Ｐ１、Ｐ２）から漏泄される電流が減少される。これによって、シフトレジスタが安定に駆動されて、更に動作電圧の範囲が広くなる。また、本発明によるシフトレジスタでは、第１及び第２ＮＭＯＳトランジスタ（Ｔ１、Ｔ２）のゲート電極が異なるクロックラインにそれぞれ接続されることで、以前ステージの出力信号が落ちても第１ノード（Ｐ１）に充電される電位の減少が最小化される。更に、本発明によるシフトレジスタは高電位電圧を供給するためのラインが制御されることが出来る。
【００５２】
以上説明した内容を通して当業者であれば本発明の技術思想を一脱しない範囲で多様な変更及び修正が可能であることが分かる。従って、本発明の技術的な範囲は明細書の詳細な説明に記載された内容に限らず特許請求の範囲によって定めなければならない。
【図面の簡単な説明】
【図１】 図１は従来の３ー位相シフトレジスタを概略的に図示するブロック図である。
【図２】 図２は、図１に図示された各ステージを図示する詳細回路図である。
【図３】 図３は図２に図示されたステージの入出力波形図である。
【図４】 図４は図２に図示されたステージの出力部を図示する詳細回路図である。
【図５】 図５は従来の４ー位相シフトレジスタを概略的に図示するブロック図である。
【図６】 図６は、図５に図示された各ステージを図示する詳細回路図である。
【図７】 図７は図６に図示されたステージの入出力波形図である。
【図８】 図８は従来のシフトレジスタのシミュレーションで第１及び第２ノード上の電圧信号と各ステージで発生された出力信号の波形図である。
【図９】 図９は図５に図示されたシフトレジスタに適用される本発明の実施例によるシフトレジスタステージの構造を図示する回路図である。
【図１０】 図１０は図９のステージの入出力波形図である。
【図１１】 図１１は図９に存在するキャパシダンズ（ＣＬ２）によって表れる第１及び第２ノードでの電圧の変化を図示する電圧波形図である。
【図１２】 図１２は図５に図示されたシフトレジスタに適用される本発明の他の実施例によるシフトレジスタステージの構造を図示する回路図である。
【図１３】 図１３は図５に図示されたシフトレジスタに適用される本発明の他の実施例によるシフトレジスタステージの構造を図示する回路図である。
【図１４】 図１４は出力電圧のポーリングタイムが長くなることを表す電圧波形図である。
【図１５】 図１５は本発明の実施例によるシフトレジスタを概略的に図示するブロック図である。
【図１６】 図１６は図１５に図示された任意のステージの実施例を図示する回路図である。
【図１７】 図１７は図１６に図示された任意の入力及び出力信号に対する波形図である。
【図１８】 図１８は図１６に図示された任意のステージの他の実施例を図示する回路図である。
【図１９】 図１９は本発明によるシフトレジスタの謀議実験の時、第１及び第２ノード上の電圧信号とそれぞれステージで発生される出力信号を図示する波形図である。
【図２０】 図２０は従来のシフトレジスタと本発明によるシフトレジスタそれぞれに含まれたトランジスタの段界電圧に多数キャリアの移動図を説明する図面である。
【符号の説明】
２２乃至２ｎ、１２２乃至１２ｎ、２２１乃至２２ｎ：ステージ
４１乃至４ｎ、４ｉ、１４ｉ乃至１４ｎ、２４１乃至２４ｉ：出力ライン
Ｔ１乃至Ｔ７：トランジスタ ３０：第１電圧範囲
３２：第２電圧範囲
Claims (8)
- 高電位電圧源、低電位電圧源及び位相遅延クロック信号発生器に共通に接続されて多数のローラインにそれぞれ接続されることと併せてスキャニング信号に対して従属接続されることで、ローラインを充電及び放電させるステージを有するシフトレジスタにおいて、
前記多数のステージそれぞれが；
前記スキャニング信号に比べて位相遅延された第１クロック信号が入力される第１入力電極、前記ローラインに接続された第１出力電極及び第１制御電極を有するプルアップトランジスタと前記低電位電圧源に接続された第２入力電極、前記ローラインに接続される第２出力電極及び第２制御電極を有するプルダウントランジスタを含む出力回路と；
前記スキャニング信号に応答して前記第１制御電極に供給される第１制御信号を発生することと併せて前記第１クロック信号に比べて位相遅延された第２クロック信号に応答して前記第２制御電極に供給される第２制御信号を発生するための入力回路部と；
前記第１制御信号を昇圧するための昇圧手段と；
前記第１制御電極と前記低電位電圧供給源の間に接続された第２キャパシタと、前記第２制御電極と前記低電位電圧供給源の間に接続された第３キャパシタとを具備することを特徴とするシフトレジスタ。 - 前記入力回路部が；
前記入力信号が供給される第３入力電極、前記第１制御電極に接続された第３出力電極及び前記第３入力電極に接続された第３制御電極を有する第１トランジスタと；
前記低電位電圧供給源に接続された第４入力電極、前記第１制御電極に接続された第４出力電極及び前記第２制御電極に接続された第４制御電極を有する第２トランジスタとを具備することを特徴とする請求項１記載のシフトレジスタ。 - 前記入力回路部が；
前記高電位電圧供給源に接続された第５入力電極、前記第２制御電極に接続された第５出力電極及び前記第２クロック信号が入力される第５制御電極を有する第３トランジスタと；
前記低電位電圧供給源に接続された第６入力電極、前記第２制御電極に接続された第６出力電極及び前記入力信号が供給される第６制御電極を有する第４トランジスタとをさらに具備することを特徴とする請求項２記載のシフトレジスタ。 - 前記昇圧手段は前記ローラインと前記第１制御電極に接続された第１キャパシタとを具備することを特徴とする請求項１記載のシフトレジスタ。
- 液晶表示装置の多数のゲートラインを駆動するためにスキャニング信号、第１電圧源及び第２電圧源に応答するシフトレジスタにおいて、
多数のステージとを具備して、前記多数のステージそれぞれが；
前記スキャニング信号に比べて位相遅延された第１クロック信号が入力される第１入力電極、前記ゲートラインに接続された第１出力電極及び第１制御電極を有するプルアップトランジスタと前記第２電圧源に接続された第２入力電極、前記ゲートラインに接続される第２出力電極及び第２制御電極を有するプルダウントランジスタを含む出力回路装置と；
前記スキャニング信号に応答して前記第１制御電極に供給される第１制御信号を発生することと併せて第１クロック信号に比べて位相遅延された第２クロック信号に応答して前記第２制御電極に供給される第２制御信号を発生するための入力回路装置と；
前記第１制御電極とゲートラインの間に接続されて前記制御信号を昇圧するための電圧制御器と；
前記第１制御電極と前記第２電圧源の間に接続された第２キャパシタとを具備することを特徴とするシフトレジスタ。 - 前記入力回路装置が；
前記スキャニング信号に応答する第３入力電極、前記第１制御電極に接続された第３出力電極及び前記第３入力電極に接続された第３制御電極を有する第１トランジスタと；
前記第２電圧源に接続された第４入力電極、前記第１制御電極に接続された第４出力電極及び前記第２制御電極に接続された第４制御電極を有する第２トランジスタとを具備することを特徴とする請求項５記載のシフトレジスタ。 - 前記入力回路装置が；
前記第１電圧源に接続された第５入力電極、前記第２制御電極に接続された第５出力電極及び前記第２クロック信号に応答する第５制御電極を有する第３トランジスタとをさらに具備することを特徴とする請求項６記載のシフトレジスタ。 - 放電手段が；
前記第２電圧源に接続された第６入力電極、前記第２制御電極に接続された第６出力電極及び前記第１制御電極に接続された第６制御電極を有するトランジスタとを具備することを特徴とする請求項５記載のシフトレジスタ。
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