JP2000155550A - シフトレジスタ - Google Patents
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- Liquid Crystal Display Device Control (AREA)
Abstract
(57)【要約】
【目的】 本発明は液晶表示装置の画素列を駆動する内
蔵型駆動回路で液晶セルを駆動するためのシフトレジス
タに関することである。 【解決手段】 本発明によるシフトレジスタ回路のステ
ージは入力信号より位相遅延された第１クロック信号が
入力される第１入力電極、ローラインに接続された第１
出力電極及び第１制御電極をそれぞれ有するプルアップ
トランジスタと低電位電圧が供給される第２入力電極、
ローラインに接続される第２出力電極及び第２制御電極
を有するプルダウントランジスタを含む出力回路部と、
入力信号に応答して第１制御電極に供給される第１制御
信号を発生することと併せて、第１クロック信号より位
相遅延された第２クロック信号に応答して第２制御電極
に供給される第２制御信号を発生するための入力回路部
と、第１制御信号を昇圧するための昇圧手段とを具備す
る。
蔵型駆動回路で液晶セルを駆動するためのシフトレジス
タに関することである。 【解決手段】 本発明によるシフトレジスタ回路のステ
ージは入力信号より位相遅延された第１クロック信号が
入力される第１入力電極、ローラインに接続された第１
出力電極及び第１制御電極をそれぞれ有するプルアップ
トランジスタと低電位電圧が供給される第２入力電極、
ローラインに接続される第２出力電極及び第２制御電極
を有するプルダウントランジスタを含む出力回路部と、
入力信号に応答して第１制御電極に供給される第１制御
信号を発生することと併せて、第１クロック信号より位
相遅延された第２クロック信号に応答して第２制御電極
に供給される第２制御信号を発生するための入力回路部
と、第１制御信号を昇圧するための昇圧手段とを具備す
る。
Description
【０００１】
【発明の属する技術分野】本発明はアクティブマトリッ
クス表示装置用の駆動回路に関し、特に液晶表示装置の
画素列を駆動するシフトレジスタに関する。
クス表示装置用の駆動回路に関し、特に液晶表示装置の
画素列を駆動するシフトレジスタに関する。
【０００２】
【従来の技術】テレビジョン及びコンピュータの表示装
置として使用される通常の液晶表示装置は液晶セルがデ
ータラインとセレクター（またはゲート）ラインとの交
差部にそれぞれ配列された液晶マトリックスとを具備す
る。これらセレクターラインは液晶マトリックスの水平
ライン（ローライン）としてシフトレジスタによって選
択される。
置として使用される通常の液晶表示装置は液晶セルがデ
ータラインとセレクター（またはゲート）ラインとの交
差部にそれぞれ配列された液晶マトリックスとを具備す
る。これらセレクターラインは液晶マトリックスの水平
ライン（ローライン）としてシフトレジスタによって選
択される。
【０００３】図１には通常の３位相シフトレジスタが図
示されている。シフトレジスタは従属的に接続されるこ
とと併せてそれぞれの出力ライン（４１乃至４ｎ）を経
由してｎ個のローライン（ＲＯＷ１乃至ＲＯＷｎ）にそ
れぞれ接続されたｎ個のステージ（２１乃至２ｎ）とを
具備する。第１ステージ（２１）にはスキャニングパル
ス（ＳＰ）が入力されて、第２乃至第ｎステージ（２１
乃至２ｎ）には以前ステージの出力信号（ｇ１乃至ｇｎ
ー１）がそれぞれ入力される。また、第１乃至第ｎステ
ージ（２１乃至２ｎ）は三つのクロック信号（Ｃ１乃至
Ｃ３）の中の二つのクロック信号を入力する。第１乃至
第ｎ（２１乃至２ｎ）は二つのクロック信号と以前ステ
ージの出力信号または二つのクロック信号とスキャニン
グ信号（ＳＰ）によって画素列に接続されたローライン
（ＲＯＷｉ）を選択する。
示されている。シフトレジスタは従属的に接続されるこ
とと併せてそれぞれの出力ライン（４１乃至４ｎ）を経
由してｎ個のローライン（ＲＯＷ１乃至ＲＯＷｎ）にそ
れぞれ接続されたｎ個のステージ（２１乃至２ｎ）とを
具備する。第１ステージ（２１）にはスキャニングパル
ス（ＳＰ）が入力されて、第２乃至第ｎステージ（２１
乃至２ｎ）には以前ステージの出力信号（ｇ１乃至ｇｎ
ー１）がそれぞれ入力される。また、第１乃至第ｎステ
ージ（２１乃至２ｎ）は三つのクロック信号（Ｃ１乃至
Ｃ３）の中の二つのクロック信号を入力する。第１乃至
第ｎ（２１乃至２ｎ）は二つのクロック信号と以前ステ
ージの出力信号または二つのクロック信号とスキャニン
グ信号（ＳＰ）によって画素列に接続されたローライン
（ＲＯＷｉ）を選択する。
【０００４】各ステージ（２１乃至２ｎ）は図２に表し
たように、出力ライン（４ｉ）にハイ論理電圧信号を供
給するための第５ＮＭＯＳトランジスタ（Ｔ５）と、出
力ライン（４ｉ）にロー論理電圧信号を供給するための
第６ＮＭＯＳトランジスタ（Ｔ６）とを具備する。以前
ステージ（２ｉー１）からハイ論理レベルのｉ−１番目
のローライン入力信号（ｇｉー１）が印可されると第１
及び第４ＮＭＯＳトランジスタ（Ｔ１、Ｔ４）がターン
オンされる。図３で分かるように、ハイ論理レベルの第
３クロック信号（Ｃ３）はｉ−１番目ローライン入力信
号（ｇｉ−１）に同期されて第３ＮＭＯＳトランジスタ
（Ｔ３）に供給されて第３ＮＭＯＳトランジスタ（Ｔ
３）をターンＯＮさせる。第３及び第４ＮＭＯＳトラン
ジスタ（Ｔ３、Ｔ４）はレートオドロジックとして第３
及び第４ＮＭＯＳトランジスタ（Ｔ３、Ｔ４）が同時に
ターンオンされる場合第２ノード（Ｐ２）上の電圧がロ
ーレベルになるように第３及び第４ＮＭＯＳトランジス
タ（Ｔ３、Ｔ４）の抵抗比が設定される。従って、ｉ−
１番目ローライン入力信号（ｇｉー１）が印可されると
第２ノード上の電圧がロー論理レベルとなる。この時、
第２及び第６ＮＭＯＳトランジスタ（Ｔ２、Ｔ６）は第
ノード（Ｐ２）からのロー論理レベル電圧によってター
ンオフされる。第１ＮＭＯＳトランジスタ（Ｔ１）がタ
ーンオンされていて第２ＮＭＯＳトランジスタ（Ｔ２）
がターンオフされる時に第１ノード（Ｐ１）は供給電圧
（ＶＤＤ）によってハイ論理レベル電圧に充電される。
第１ノード（Ｐ１）が供給電圧（ＶＤＤ）によってハイ
論理レベル電圧に充電されると、自分のゲートに段界電
圧以上の電圧が供給されるので第５ＮＭＯＳトランジス
タ（Ｔ５）はターンオンされる。この時、第１クロック
信号（Ｃ１）はロー論理レベルを維持するので出力ライ
ン（４ｉ）にはロー論理レベルの電圧が表れる。
たように、出力ライン（４ｉ）にハイ論理電圧信号を供
給するための第５ＮＭＯＳトランジスタ（Ｔ５）と、出
力ライン（４ｉ）にロー論理電圧信号を供給するための
第６ＮＭＯＳトランジスタ（Ｔ６）とを具備する。以前
ステージ（２ｉー１）からハイ論理レベルのｉ−１番目
のローライン入力信号（ｇｉー１）が印可されると第１
及び第４ＮＭＯＳトランジスタ（Ｔ１、Ｔ４）がターン
オンされる。図３で分かるように、ハイ論理レベルの第
３クロック信号（Ｃ３）はｉ−１番目ローライン入力信
号（ｇｉ−１）に同期されて第３ＮＭＯＳトランジスタ
（Ｔ３）に供給されて第３ＮＭＯＳトランジスタ（Ｔ
３）をターンＯＮさせる。第３及び第４ＮＭＯＳトラン
ジスタ（Ｔ３、Ｔ４）はレートオドロジックとして第３
及び第４ＮＭＯＳトランジスタ（Ｔ３、Ｔ４）が同時に
ターンオンされる場合第２ノード（Ｐ２）上の電圧がロ
ーレベルになるように第３及び第４ＮＭＯＳトランジス
タ（Ｔ３、Ｔ４）の抵抗比が設定される。従って、ｉ−
１番目ローライン入力信号（ｇｉー１）が印可されると
第２ノード上の電圧がロー論理レベルとなる。この時、
第２及び第６ＮＭＯＳトランジスタ（Ｔ２、Ｔ６）は第
ノード（Ｐ２）からのロー論理レベル電圧によってター
ンオフされる。第１ＮＭＯＳトランジスタ（Ｔ１）がタ
ーンオンされていて第２ＮＭＯＳトランジスタ（Ｔ２）
がターンオフされる時に第１ノード（Ｐ１）は供給電圧
（ＶＤＤ）によってハイ論理レベル電圧に充電される。
第１ノード（Ｐ１）が供給電圧（ＶＤＤ）によってハイ
論理レベル電圧に充電されると、自分のゲートに段界電
圧以上の電圧が供給されるので第５ＮＭＯＳトランジス
タ（Ｔ５）はターンオンされる。この時、第１クロック
信号（Ｃ１）はロー論理レベルを維持するので出力ライ
ン（４ｉ）にはロー論理レベルの電圧が表れる。
【０００５】第１ノード（Ｐ１）上の電圧がハイ論理レ
ベルである状態で第５ＮＭＯＳトランジスタ（Ｔ５）の
ドレーンに供給される第１クロック信号（Ｃ１）はハイ
論理レベル電圧を有すると、第５ＮＭＯＳトランジスタ
（Ｔ５）がターンオンされる状態を維持するので出力ラ
イン（４ｉ）上の電圧はハイ論理レベルに充電され始め
る。この時、第１ノード（Ｐ１）上の電圧は図４に示し
たように出力ライン（４ｉ）と第１ノード（Ｐ１）の間
に接続された第５ＮＭＯＳトランジスタ（Ｔ５）のゲー
トとソース間のキャパシタによってカープリングされて
もっと高いレベルに充電される。これによって、出力ラ
イン（４ｉ）には第１クロック信号（Ｃ１）のハイ論理
電圧レベルがほとんど損失無しに供給されることが出来
る。このようなブートストラップ方式はＮＭＯＳトラン
ジスタが含まれた回路で段界電圧による電圧寝室を補償
するために使用されている。
ベルである状態で第５ＮＭＯＳトランジスタ（Ｔ５）の
ドレーンに供給される第１クロック信号（Ｃ１）はハイ
論理レベル電圧を有すると、第５ＮＭＯＳトランジスタ
（Ｔ５）がターンオンされる状態を維持するので出力ラ
イン（４ｉ）上の電圧はハイ論理レベルに充電され始め
る。この時、第１ノード（Ｐ１）上の電圧は図４に示し
たように出力ライン（４ｉ）と第１ノード（Ｐ１）の間
に接続された第５ＮＭＯＳトランジスタ（Ｔ５）のゲー
トとソース間のキャパシタによってカープリングされて
もっと高いレベルに充電される。これによって、出力ラ
イン（４ｉ）には第１クロック信号（Ｃ１）のハイ論理
電圧レベルがほとんど損失無しに供給されることが出来
る。このようなブートストラップ方式はＮＭＯＳトラン
ジスタが含まれた回路で段界電圧による電圧寝室を補償
するために使用されている。
【０００６】また、第１クロック信号（Ｃ１）がロー論
理レベル電圧に変ずると、第５ＮＭＯＳトランジスタ
（Ｔ５）がターンオン状態を維持するので出力ライン
（４ｉ）上の電圧はロー論理レベル電圧に落ちる。更
に、ｉ−１番目ローライン入力信号（ｇｉー１）が電圧
が供給されない形態でロー論理レベル電圧を有すると、
第１及び第４ＮＭＯＳトランジスタ（Ｔ１、Ｔ４）がタ
ーンオン状態にあるので第１ノード（Ｐ１）上の電圧が
ロー論理レベル電圧に落ちる。このような状態で、第３
クロック信号（Ｃ３）がハイ論理レベル電圧を有する
と、第３ＮＭＯＳトランジスタ（Ｔ３）は第３クロック
信号（Ｃ３）によってターンオンされる。そうすると第
２ノード（Ｐ２）は第３ＮＭＯＳトランジスタ（Ｔ３）
を経由して供給される供給電圧（ＶＤＤ）によってハイ
論理レベル電圧に充電され始める。第６ＮＭＯＳトラン
ジスタ（Ｔ６）は第２ノード（Ｐ２）から供給される自
分の段界電圧以上の電圧信号によってターンオンされ
る。第６ＮＭＯＳトランジスタ（Ｔ６）がターンオンさ
れることで出力ライン（４ｉ）上に充電された電圧が基
底電圧源（ＶＳＳ）側に放電されるために、出力ライン
（４ｉ）に連結されたローライン（ＲＯＷｉ）上の電圧
はロー論理レベルを維持する。そうすると第２ノード
（Ｐ２）は第３ＮＭＯＳトランジスタ（Ｔ３）を経由し
て供給される供給電圧（ＶＤＤ）によってハイ論理レベ
ル電圧に充電され始める。第６ＮＭＯＳトランジスタ
（Ｔ６）は第２ノード（Ｐ２）から供給される自分の段
界電圧以上の電圧信号によってターンオンされる。第６
ＮＭＯＳトランジスタ（Ｔ６）がターンオンされること
で出力ライン（４ｉ）上に充電された電圧が基底電圧源
（ＶＳＳ）側に放電されるために、出力ライン（４ｉ）
に連結されたローライン（ＲＯＷｉ）上の電圧はロー論
理レベルを維持する。
理レベル電圧に変ずると、第５ＮＭＯＳトランジスタ
（Ｔ５）がターンオン状態を維持するので出力ライン
（４ｉ）上の電圧はロー論理レベル電圧に落ちる。更
に、ｉ−１番目ローライン入力信号（ｇｉー１）が電圧
が供給されない形態でロー論理レベル電圧を有すると、
第１及び第４ＮＭＯＳトランジスタ（Ｔ１、Ｔ４）がタ
ーンオン状態にあるので第１ノード（Ｐ１）上の電圧が
ロー論理レベル電圧に落ちる。このような状態で、第３
クロック信号（Ｃ３）がハイ論理レベル電圧を有する
と、第３ＮＭＯＳトランジスタ（Ｔ３）は第３クロック
信号（Ｃ３）によってターンオンされる。そうすると第
２ノード（Ｐ２）は第３ＮＭＯＳトランジスタ（Ｔ３）
を経由して供給される供給電圧（ＶＤＤ）によってハイ
論理レベル電圧に充電され始める。第６ＮＭＯＳトラン
ジスタ（Ｔ６）は第２ノード（Ｐ２）から供給される自
分の段界電圧以上の電圧信号によってターンオンされ
る。第６ＮＭＯＳトランジスタ（Ｔ６）がターンオンさ
れることで出力ライン（４ｉ）上に充電された電圧が基
底電圧源（ＶＳＳ）側に放電されるために、出力ライン
（４ｉ）に連結されたローライン（ＲＯＷｉ）上の電圧
はロー論理レベルを維持する。そうすると第２ノード
（Ｐ２）は第３ＮＭＯＳトランジスタ（Ｔ３）を経由し
て供給される供給電圧（ＶＤＤ）によってハイ論理レベ
ル電圧に充電され始める。第６ＮＭＯＳトランジスタ
（Ｔ６）は第２ノード（Ｐ２）から供給される自分の段
界電圧以上の電圧信号によってターンオンされる。第６
ＮＭＯＳトランジスタ（Ｔ６）がターンオンされること
で出力ライン（４ｉ）上に充電された電圧が基底電圧源
（ＶＳＳ）側に放電されるために、出力ライン（４ｉ）
に連結されたローライン（ＲＯＷｉ）上の電圧はロー論
理レベルを維持する。
【０００７】シフトレジスタが正常に動作されるために
は、レートオドロジックに使用される第３及び第４ＮＭ
ＯＳトランジスタ（Ｔ３、Ｔ４）の抵抗比が正確に設定
されなければならない問題点がある。もう一度言うと、
ハイ論理電圧を有する第３クロック信号（Ｃ３）とｉ−
１番目ローライン入力信号（ｇｉー１）が同時に第３及
び第４ＮＭＯＳトランジスタ（Ｔ３、Ｔ４）に印可され
る場合に第２ノード（Ｐ２）上の電圧がローレベルにな
るようにするためには、第４ＮＭＯＳトランジスタ（Ｔ
４）のチャンネル幅が第３及ＮＭＯＳトランジスタ（Ｔ
３）のそれに比べて大略１０倍程度大きくしなければな
らない。万が一、第３及び第４ＮＭＯＳトランジスタ
（Ｔ３、Ｔ４）の素子特性が不均質になると、第３及び
第４ＮＭＯＳトランジスタ（Ｔ３、Ｔ４）の電流比が変
ずる。この場合、シフトレジスタは正常に動作すること
が出来なくなる。
は、レートオドロジックに使用される第３及び第４ＮＭ
ＯＳトランジスタ（Ｔ３、Ｔ４）の抵抗比が正確に設定
されなければならない問題点がある。もう一度言うと、
ハイ論理電圧を有する第３クロック信号（Ｃ３）とｉ−
１番目ローライン入力信号（ｇｉー１）が同時に第３及
び第４ＮＭＯＳトランジスタ（Ｔ３、Ｔ４）に印可され
る場合に第２ノード（Ｐ２）上の電圧がローレベルにな
るようにするためには、第４ＮＭＯＳトランジスタ（Ｔ
４）のチャンネル幅が第３及ＮＭＯＳトランジスタ（Ｔ
３）のそれに比べて大略１０倍程度大きくしなければな
らない。万が一、第３及び第４ＮＭＯＳトランジスタ
（Ｔ３、Ｔ４）の素子特性が不均質になると、第３及び
第４ＮＭＯＳトランジスタ（Ｔ３、Ｔ４）の電流比が変
ずる。この場合、シフトレジスタは正常に動作すること
が出来なくなる。
【０００８】更に、第３クロック信号（Ｃ３）とｉ−１
番目ローライン入力信号（ｇｉー１）によって第３及び
第４ＮＭＯＳトランジスタ（Ｔ３、Ｔ４）が同時にター
ンオンされると第３及び第４ＮＭＯＳトランジスタ（Ｔ
３、Ｔ４）には続けて直流電流が流れるので第３及び第
４ＮＭＯＳトランジスタ（Ｔ３、Ｔ４）の特性は過電流
によって熱化されやすい。併せて、第１ノード（Ｐ１）
上の電圧がハイ論理レベルである状態で第１クロック信
号（Ｃ１）がロー論理レベル電圧でハイ論理レベル電圧
に変ずると、第１ノード（Ｐ１）上の昇圧された電圧の
上昇幅が第５ＮＭＯＳトランジスタ（Ｔ５）の寄生容量
と第１ノード（Ｐ１）での電圧上昇幅は下の数学式１の
ので寄生容量の変化によって第１ノード（Ｐ１）上の電
位が変ずるようになって回路特性の正確な設計が困難に
なる。
番目ローライン入力信号（ｇｉー１）によって第３及び
第４ＮＭＯＳトランジスタ（Ｔ３、Ｔ４）が同時にター
ンオンされると第３及び第４ＮＭＯＳトランジスタ（Ｔ
３、Ｔ４）には続けて直流電流が流れるので第３及び第
４ＮＭＯＳトランジスタ（Ｔ３、Ｔ４）の特性は過電流
によって熱化されやすい。併せて、第１ノード（Ｐ１）
上の電圧がハイ論理レベルである状態で第１クロック信
号（Ｃ１）がロー論理レベル電圧でハイ論理レベル電圧
に変ずると、第１ノード（Ｐ１）上の昇圧された電圧の
上昇幅が第５ＮＭＯＳトランジスタ（Ｔ５）の寄生容量
と第１ノード（Ｐ１）での電圧上昇幅は下の数学式１の
ので寄生容量の変化によって第１ノード（Ｐ１）上の電
位が変ずるようになって回路特性の正確な設計が困難に
なる。
【数１】 ここで、ΔＶｐ１とΔＶｏｕｔはそれぞれ第１ノード
（Ｐ１）上の電圧変化量と出力ライン（４ｉ）上の電圧
変化量を表して、ＣＬとＣｏｘはそれぞれ第１ノード
（Ｐ１）上の寄生容量と第５ＮＭＯＳトランジスタ（Ｔ
５）の寄生容量値（ＣＬ）と第５ＮＭＯＳトランジスタ
（Ｔ５）の寄生容量値（Ｃｏｘ）によって変ずるため
に、シフトレジスタ特性を正確に設定しにくい。これと
併せて、図２のシフトレジスタステージでは、シフトレ
ジスタステージの出力ライン（４ｉ）上の出力電圧がハ
イ論理レベルに変ずることによって第６ＮＭＯＳトラン
ジスタ（Ｔ６）でのゲートとドレーン間の寄生容量成分
によって第２ノード（Ｐ２）上の電圧が上昇するために
シフトレジスタステージの出力電圧が歪曲される。
（Ｐ１）上の電圧変化量と出力ライン（４ｉ）上の電圧
変化量を表して、ＣＬとＣｏｘはそれぞれ第１ノード
（Ｐ１）上の寄生容量と第５ＮＭＯＳトランジスタ（Ｔ
５）の寄生容量値（ＣＬ）と第５ＮＭＯＳトランジスタ
（Ｔ５）の寄生容量値（Ｃｏｘ）によって変ずるため
に、シフトレジスタ特性を正確に設定しにくい。これと
併せて、図２のシフトレジスタステージでは、シフトレ
ジスタステージの出力ライン（４ｉ）上の出力電圧がハ
イ論理レベルに変ずることによって第６ＮＭＯＳトラン
ジスタ（Ｔ６）でのゲートとドレーン間の寄生容量成分
によって第２ノード（Ｐ２）上の電圧が上昇するために
シフトレジスタステージの出力電圧が歪曲される。
【０００９】図５は通常の４ー位相シフトレジスタの構
造を概略的に図示するブロック図である。図５のシフト
レジスタは互いに従属接続されることと併せて出力ライ
ン（１４ｉ乃至１４ｎ）を経由してｎ個のローライン
（ＲＯＷ１乃至ＲＯＷｎ）にそれぞれ接続されたｎ個の
ステージ（１２ｉ乃至１２ｎ）とを具備する。このシフ
トレジスタにおいて、スタートパルス（ＳＰ）は第１ス
テージ（１２ｉ）に入力される。第２乃至第ｎステージ
（１２ｉ乃至１２ｎ）は以前ステージ（１２ｉ乃至１２
ｎー１）の出力信号（ｇｉ乃至ｇｎー１）と四つのクロ
ック信号の中の任意の二つに応答して画素列に接続され
たローライン（ＲＯＷ２乃至ＲＯＷｎ）を選択する。第
１ステージ（１２１）もスタートパルス（ＳＰ）と四つ
のクロック信号の中いずれか二つに応答してローライン
（ＲＯＷ１）を選択的に駆動する。ステージ（１２ｉ乃
至１２ｎ）それぞれは同一の回路構造を有することと併
せて水平同期信号の周期毎にスタートパルス（ＳＰ）を
出力ライン（１４ｉ）側にシフトさせる。
造を概略的に図示するブロック図である。図５のシフト
レジスタは互いに従属接続されることと併せて出力ライ
ン（１４ｉ乃至１４ｎ）を経由してｎ個のローライン
（ＲＯＷ１乃至ＲＯＷｎ）にそれぞれ接続されたｎ個の
ステージ（１２ｉ乃至１２ｎ）とを具備する。このシフ
トレジスタにおいて、スタートパルス（ＳＰ）は第１ス
テージ（１２ｉ）に入力される。第２乃至第ｎステージ
（１２ｉ乃至１２ｎ）は以前ステージ（１２ｉ乃至１２
ｎー１）の出力信号（ｇｉ乃至ｇｎー１）と四つのクロ
ック信号の中の任意の二つに応答して画素列に接続され
たローライン（ＲＯＷ２乃至ＲＯＷｎ）を選択する。第
１ステージ（１２１）もスタートパルス（ＳＰ）と四つ
のクロック信号の中いずれか二つに応答してローライン
（ＲＯＷ１）を選択的に駆動する。ステージ（１２ｉ乃
至１２ｎ）それぞれは同一の回路構造を有することと併
せて水平同期信号の周期毎にスタートパルス（ＳＰ）を
出力ライン（１４ｉ）側にシフトさせる。
【００１０】図６を参照すると、図５に図示された任意
のステージ（１２ｉ）の回路構造が開示されている。そ
のステージ（１２ｉ）は出力ライン（１２ｉ）にハイ論
理の電圧信号を供給するための第５ＮＭＯＳトランジス
タ（Ｔ５）と、出力ライン（４ｉ）にロー論理の電圧信
号を供給するための第６ＮＭＯＳトランジスタ（Ｔ６）
とを具備する。
のステージ（１２ｉ）の回路構造が開示されている。そ
のステージ（１２ｉ）は出力ライン（１２ｉ）にハイ論
理の電圧信号を供給するための第５ＮＭＯＳトランジス
タ（Ｔ５）と、出力ライン（４ｉ）にロー論理の電圧信
号を供給するための第６ＮＭＯＳトランジスタ（Ｔ６）
とを具備する。
【００１１】図７に図示されたようなｔ１区間でスター
トパルスとして使用される以前ステージの出力信号（ｇ
ｉー１）がハイ論理レベルを有すると、第１及び第４Ｎ
ＭＯＳトランジスタ（Ｍ１、Ｍ４）がターンオンされ
る。この時、電圧信号（ＶＰ１）が第１ノード（Ｐ１）
に充電される反面に第２ノード（Ｐ２）上の電圧信号
（ＶＰ２）が放電される。第５ＮＭＯＳトランジスタ
（Ｔ５）は第１ノード（Ｐ１）上の電圧信号（ＶＰ１）
によってターンオンされる。この時、。第５ＮＭＯＳト
ランジスタ（Ｔ５）に供給される第１クロック信号（Ｃ
１）がロー論理レベルを有するために出力ライン（４
ｉ）にはロー論理レベルを有する出力信号が表れる。そ
の次、ｔ２区間で以前ステージの出力信号（ｇｉー１）
がロー論理レベルに反転されて第１クロック信号（Ｃ
１）がハイ論理レベルを有するｔ２の区間では、第１Ｎ
ＭＯＳトランジスタ（Ｔ１）がターンオフされることと
併せて第１ノード（Ｐ１）上の電圧信号（ＶＰ１）が第
５ＮＭＯＳトランジスタ（Ｔ５）のゲート電極とソース
電極の間のキャパシタ（Ｃｇｓ）によってカープリング
されてブートストラップされる。これによって、出力ラ
イン（４ｉ）にはハイ論理レベルの第１クロック信号
（Ｃ１）がほとんど損失無しに供給されることが出来
る。続いて、ｔ３区間で第１クロック信号（Ｃ１）がロ
ー論理に遷移すると、第５ＮＭＯＳトランジスタ（Ｔ
５）がターンオン状態を維持しているので出力ライン
（４ｉ）上の出力電圧はロー論理レベルに変ずる。ハイ
論理レベルの第３クロック信号（Ｃ３）が第３ＮＭＯＳ
トランジスタ（Ｔ３）に供給されるｔ４区間では第３Ｎ
ＭＯＳトランジスタ（Ｔ３）がターンオンされて第２ノ
ード（Ｐ２）上に高電位の供給電圧（ＶＣＣ）が充電さ
れるようにすることで第２ノード（Ｐ２）上にハイ論理
レベル電圧が表れるようにする。第２ノード（Ｐ２）上
の電圧信号（ＶＰ２）は第６ＮＭＯＳトランジスタ（Ｔ
６）がターンオンされるようにして出力ライン（１４
ｉ）に充電された出力電圧が第６ＮＭＯＳトランジスタ
（Ｔ６）を経由して基底電圧源（ＶＳＳ）に放電される
ようにする。これと併せて、第２ノード（Ｐ２）上に充
電される電圧信号（ＶＰ２）は第２ＮＭＯＳトランジス
タ（Ｔ２）がターンオンされるようにして第１ノード
（Ｐ１）上に充電された電圧（ＶＰ１）が第２ＮＭＯＳ
トランジスタ（Ｔ２）を経由して基底電圧源（ＶＳＳ）
に放電される。図７において、ブートストラップが起き
るｔ２区間では第１ノード（Ｐ１）上の電圧がとても高
く上がる用になることが分かる。しかし、第１乃至第２
ＮＭＯＳトランジスタ（Ｔ１乃至Ｔ２）の段界電圧の絶
対値（｜Ｖｔｈ｜）が低いと、第１乃至第２ＮＭＯＳト
ランジスタ（Ｔ１乃至Ｔ２）の漏泄電流によって第１ノ
ード（Ｐ１）上に充電された電圧（ＶＰ１）が図８に図
示されたように放電される現象が発生する。
トパルスとして使用される以前ステージの出力信号（ｇ
ｉー１）がハイ論理レベルを有すると、第１及び第４Ｎ
ＭＯＳトランジスタ（Ｍ１、Ｍ４）がターンオンされ
る。この時、電圧信号（ＶＰ１）が第１ノード（Ｐ１）
に充電される反面に第２ノード（Ｐ２）上の電圧信号
（ＶＰ２）が放電される。第５ＮＭＯＳトランジスタ
（Ｔ５）は第１ノード（Ｐ１）上の電圧信号（ＶＰ１）
によってターンオンされる。この時、。第５ＮＭＯＳト
ランジスタ（Ｔ５）に供給される第１クロック信号（Ｃ
１）がロー論理レベルを有するために出力ライン（４
ｉ）にはロー論理レベルを有する出力信号が表れる。そ
の次、ｔ２区間で以前ステージの出力信号（ｇｉー１）
がロー論理レベルに反転されて第１クロック信号（Ｃ
１）がハイ論理レベルを有するｔ２の区間では、第１Ｎ
ＭＯＳトランジスタ（Ｔ１）がターンオフされることと
併せて第１ノード（Ｐ１）上の電圧信号（ＶＰ１）が第
５ＮＭＯＳトランジスタ（Ｔ５）のゲート電極とソース
電極の間のキャパシタ（Ｃｇｓ）によってカープリング
されてブートストラップされる。これによって、出力ラ
イン（４ｉ）にはハイ論理レベルの第１クロック信号
（Ｃ１）がほとんど損失無しに供給されることが出来
る。続いて、ｔ３区間で第１クロック信号（Ｃ１）がロ
ー論理に遷移すると、第５ＮＭＯＳトランジスタ（Ｔ
５）がターンオン状態を維持しているので出力ライン
（４ｉ）上の出力電圧はロー論理レベルに変ずる。ハイ
論理レベルの第３クロック信号（Ｃ３）が第３ＮＭＯＳ
トランジスタ（Ｔ３）に供給されるｔ４区間では第３Ｎ
ＭＯＳトランジスタ（Ｔ３）がターンオンされて第２ノ
ード（Ｐ２）上に高電位の供給電圧（ＶＣＣ）が充電さ
れるようにすることで第２ノード（Ｐ２）上にハイ論理
レベル電圧が表れるようにする。第２ノード（Ｐ２）上
の電圧信号（ＶＰ２）は第６ＮＭＯＳトランジスタ（Ｔ
６）がターンオンされるようにして出力ライン（１４
ｉ）に充電された出力電圧が第６ＮＭＯＳトランジスタ
（Ｔ６）を経由して基底電圧源（ＶＳＳ）に放電される
ようにする。これと併せて、第２ノード（Ｐ２）上に充
電される電圧信号（ＶＰ２）は第２ＮＭＯＳトランジス
タ（Ｔ２）がターンオンされるようにして第１ノード
（Ｐ１）上に充電された電圧（ＶＰ１）が第２ＮＭＯＳ
トランジスタ（Ｔ２）を経由して基底電圧源（ＶＳＳ）
に放電される。図７において、ブートストラップが起き
るｔ２区間では第１ノード（Ｐ１）上の電圧がとても高
く上がる用になることが分かる。しかし、第１乃至第２
ＮＭＯＳトランジスタ（Ｔ１乃至Ｔ２）の段界電圧の絶
対値（｜Ｖｔｈ｜）が低いと、第１乃至第２ＮＭＯＳト
ランジスタ（Ｔ１乃至Ｔ２）の漏泄電流によって第１ノ
ード（Ｐ１）上に充電された電圧（ＶＰ１）が図８に図
示されたように放電される現象が発生する。
【００１２】図８は低い段界電圧の絶対値（｜Ｖｔｈ
｜）を有するトランジスタを含む従来のシフトレジスタ
をシミュレーションした結果を表す。また、図８は現在
のステージ（１２ｉ）で出力される出力信号の波形と第
１及び第２ノード（Ｐ１、Ｐ２）上の電圧信号の波形を
現すことである。 図８を参照すると、第１乃至第２Ｎ
ＭＯＳトランジスタ（Ｔ１乃至Ｔ２）それぞれを経由し
て漏泄される電流信号によって第１ノード（Ｐ１）上の
電位（ＶＰ１）が歪曲される。これとあわせて、出力ラ
イン（４ｉ）上に充電された出力信号も歪曲される。更
に、第１ＮＭＯＳトランジスタ（Ｔ１）のドレーンとゲ
ート電極が互いに接続されているので以前ステージの出
力電圧（ｇｉ−１）は第１ＮＭＯＳトランジスタ（Ｔ
１）の段界電圧（Ｖｔｈ）ほど減少された状態で第１ノ
ード（Ｐ１）上に供給される。更にまた、以前ステージ
の出力信号（ｇｉ−１）は液晶パネルに欠陥のある場合
にもっと減少される。この場合、以前ステージの出力電
圧（ｇｉ−１）は端側のステージに行くほど益々落ち
る。この結果、シフトレジスタは動作しない。
｜）を有するトランジスタを含む従来のシフトレジスタ
をシミュレーションした結果を表す。また、図８は現在
のステージ（１２ｉ）で出力される出力信号の波形と第
１及び第２ノード（Ｐ１、Ｐ２）上の電圧信号の波形を
現すことである。 図８を参照すると、第１乃至第２Ｎ
ＭＯＳトランジスタ（Ｔ１乃至Ｔ２）それぞれを経由し
て漏泄される電流信号によって第１ノード（Ｐ１）上の
電位（ＶＰ１）が歪曲される。これとあわせて、出力ラ
イン（４ｉ）上に充電された出力信号も歪曲される。更
に、第１ＮＭＯＳトランジスタ（Ｔ１）のドレーンとゲ
ート電極が互いに接続されているので以前ステージの出
力電圧（ｇｉ−１）は第１ＮＭＯＳトランジスタ（Ｔ
１）の段界電圧（Ｖｔｈ）ほど減少された状態で第１ノ
ード（Ｐ１）上に供給される。更にまた、以前ステージ
の出力信号（ｇｉ−１）は液晶パネルに欠陥のある場合
にもっと減少される。この場合、以前ステージの出力電
圧（ｇｉ−１）は端側のステージに行くほど益々落ち
る。この結果、シフトレジスタは動作しない。
【００１３】
【発明が解決しようとする課題】従って、本発明の目的
は段界電圧の変動による回路特性の変化を防止するよう
なシフトレジスタ回路を提供することにある。本発明の
また他の目的は過電流による回路特性熱化を防止するよ
うにしたシフトレジスタ回路を提供することにある。本
発明のまた他の目的は段界電圧の変化によるブートスト
ラップノー土壌の電位変化を最小化にしたシフトレジス
タ回路を提供することにある。本発明のまた他の目的は
シフトレジスタの動作領域を広めて誤動作を防止するこ
とができるシフトレジスタ回路を提供することである。
は段界電圧の変動による回路特性の変化を防止するよう
なシフトレジスタ回路を提供することにある。本発明の
また他の目的は過電流による回路特性熱化を防止するよ
うにしたシフトレジスタ回路を提供することにある。本
発明のまた他の目的は段界電圧の変化によるブートスト
ラップノー土壌の電位変化を最小化にしたシフトレジス
タ回路を提供することにある。本発明のまた他の目的は
シフトレジスタの動作領域を広めて誤動作を防止するこ
とができるシフトレジスタ回路を提供することである。
【００１４】
【課題を解決するための手段】前記目的を達成するため
に、本発明によるシフトレジスタは高電位電圧源、低電
位電圧源及び位相遅延クロック信号発生器に共通に接続
されることと併せてスキャニング信号に対して従属接続
されてローラインを充電及び放電させる多数のステージ
を具備することを特徴とする。
に、本発明によるシフトレジスタは高電位電圧源、低電
位電圧源及び位相遅延クロック信号発生器に共通に接続
されることと併せてスキャニング信号に対して従属接続
されてローラインを充電及び放電させる多数のステージ
を具備することを特徴とする。
【００１５】本発明の実施例によるシフトレジスタに含
まれた多数のステージそれぞれは；スキャニング信号に
比べて位相遅延された第１クロック信号が入力される第
１入力電極、ローラインに接続された第１出力電極及び
第１制御電極を有するプルアップトランジスタと低電位
電圧源に接続された第２入力電極、ローラインに接続さ
れる第２出力電極及び第２制御電極を有するプルダウン
トランジスタを含む出力回路部と；スキャニング信号に
応答して第１制御電極に供給される第１制御信号を発生
することと併せて第１クロック信号に比べて位相遅延さ
れた第２クロック信号に応答して第２制御電極に供給さ
れる第２制御信号を発生するための入力回路部と；第１
制御信号を昇圧するための昇圧手段とを具備することを
特徴とする。
まれた多数のステージそれぞれは；スキャニング信号に
比べて位相遅延された第１クロック信号が入力される第
１入力電極、ローラインに接続された第１出力電極及び
第１制御電極を有するプルアップトランジスタと低電位
電圧源に接続された第２入力電極、ローラインに接続さ
れる第２出力電極及び第２制御電極を有するプルダウン
トランジスタを含む出力回路部と；スキャニング信号に
応答して第１制御電極に供給される第１制御信号を発生
することと併せて第１クロック信号に比べて位相遅延さ
れた第２クロック信号に応答して第２制御電極に供給さ
れる第２制御信号を発生するための入力回路部と；第１
制御信号を昇圧するための昇圧手段とを具備することを
特徴とする。
【００１６】本発明の他の実施例によるシフトレジスタ
に含まれた多数のステージそれぞれは；スキャニング信
号に比べて位相遅延された第１クロック信号は入力され
る第１出力電極、ローラインに接続された第１出力電極
及び第１制御電極を有するプルアップトランジスタと低
電位電圧源に接続された第２入力電極、ローラインに接
続される第２出力電極及び第２制御電極を有するトラン
ジスタを含む出力回路と；スキャニング信号に応答して
第１制御電極に供給される第１制御信号を発生すること
と併せて第１クロック信号に比べて位相遅延された第２
クロック信号に応答して第２制御電極に供給される第２
制御信号を発生するための入力回路部と；第１制御信号
を昇圧するための昇圧手段と；第１制御信号がイネーブ
ルされる期間に第２制御信号を放電させるための手段と
を具備することを特徴とする。
に含まれた多数のステージそれぞれは；スキャニング信
号に比べて位相遅延された第１クロック信号は入力され
る第１出力電極、ローラインに接続された第１出力電極
及び第１制御電極を有するプルアップトランジスタと低
電位電圧源に接続された第２入力電極、ローラインに接
続される第２出力電極及び第２制御電極を有するトラン
ジスタを含む出力回路と；スキャニング信号に応答して
第１制御電極に供給される第１制御信号を発生すること
と併せて第１クロック信号に比べて位相遅延された第２
クロック信号に応答して第２制御電極に供給される第２
制御信号を発生するための入力回路部と；第１制御信号
を昇圧するための昇圧手段と；第１制御信号がイネーブ
ルされる期間に第２制御信号を放電させるための手段と
を具備することを特徴とする。
【００１７】本発明のまた他の実施例によるシフトレジ
スタに含まれた多数のステージそれぞれは；スキャニン
グ信号に比べて位相遅延された第１クロック信号が入力
される第１出力電極、ローラインに接続された第１出力
電極及び第１制御電極を有するプルアップトランジスタ
と低電位電圧源に接続された第２入力電極、ローライン
に接続される第２出力電極及び第２制御電極を有するプ
ルダウントランジスタを含む出力回路と；スキャニング
信号に応答して第１制御電極に供給される第１制御信号
を発生することと併せて第１クロック信号に比べて位相
遅延された第２クロック信号に応答して第２制御電極に
供給される第２制御信号を発生するための入力回路部
と；第１制御信号を昇圧するための昇圧手段と；ローラ
インでの放電速度を加速するための手段とを具備するこ
とを特徴とする。
スタに含まれた多数のステージそれぞれは；スキャニン
グ信号に比べて位相遅延された第１クロック信号が入力
される第１出力電極、ローラインに接続された第１出力
電極及び第１制御電極を有するプルアップトランジスタ
と低電位電圧源に接続された第２入力電極、ローライン
に接続される第２出力電極及び第２制御電極を有するプ
ルダウントランジスタを含む出力回路と；スキャニング
信号に応答して第１制御電極に供給される第１制御信号
を発生することと併せて第１クロック信号に比べて位相
遅延された第２クロック信号に応答して第２制御電極に
供給される第２制御信号を発生するための入力回路部
と；第１制御信号を昇圧するための昇圧手段と；ローラ
インでの放電速度を加速するための手段とを具備するこ
とを特徴とする。
【００１８】本発明のまた他の実施例によるシフトレジ
スタに含まれた多数のステージそれぞれは；第１クロッ
ク信号ラインと出力端子の間に接続された導電通路と制
御電極を有するプルアップトランジスタと；低電位の電
圧ラインと出力端子の間に接続された導電通路と制御電
極を有するプルダウントランジスタと；入力端子とプル
アップトランジスタの制御電極の間に直列接続された導
電通路と第２クロック信号ラインに共通に接続された制
御電極をそれぞれ有する第１及び第２トランジスタと；
第３クロック信号ラインとプルダウントランジスタの制
御電極に間に直列接続された導電通路と第３クロック信
号ラインに共通に接続された制御電極をそれぞれ有する
ことで電圧がプルダウントランジスタの制御電極に充電
されるようにする第３及び第４トランジスタとを具備す
ることを特徴とする。
スタに含まれた多数のステージそれぞれは；第１クロッ
ク信号ラインと出力端子の間に接続された導電通路と制
御電極を有するプルアップトランジスタと；低電位の電
圧ラインと出力端子の間に接続された導電通路と制御電
極を有するプルダウントランジスタと；入力端子とプル
アップトランジスタの制御電極の間に直列接続された導
電通路と第２クロック信号ラインに共通に接続された制
御電極をそれぞれ有する第１及び第２トランジスタと；
第３クロック信号ラインとプルダウントランジスタの制
御電極に間に直列接続された導電通路と第３クロック信
号ラインに共通に接続された制御電極をそれぞれ有する
ことで電圧がプルダウントランジスタの制御電極に充電
されるようにする第３及び第４トランジスタとを具備す
ることを特徴とする。
【００１９】本発明の他の実施例によるシフトレジスタ
に含まれた多数のステージそれぞれは；第１クロック信
号ラインと出力端子の間に接続された導電通路と制御電
極を有するプルアップトランジスタと；低電位の電圧ラ
インと出力端子の間に接続された導電通路と制御電極を
有するプルダウントランジスタと；入力端子とプルアッ
プトランジスタの制御電極の間に直列接続された導電通
路と入力端子と第２クロック信号ラインに個別に接続さ
れた制御電極をそれぞれ有する第１及び第２トランジス
タと；第３クロック信号ラインとプルダウントランジス
タの制御電極に間に直列接続された導電通路と第３クロ
ック信号ラインに共通に接続された制御電極をそれぞれ
有することで電圧がプルダウントランジスタの制御電極
に充電されるようにする第３及び第４トランジスタとを
具備することを特徴とする。
に含まれた多数のステージそれぞれは；第１クロック信
号ラインと出力端子の間に接続された導電通路と制御電
極を有するプルアップトランジスタと；低電位の電圧ラ
インと出力端子の間に接続された導電通路と制御電極を
有するプルダウントランジスタと；入力端子とプルアッ
プトランジスタの制御電極の間に直列接続された導電通
路と入力端子と第２クロック信号ラインに個別に接続さ
れた制御電極をそれぞれ有する第１及び第２トランジス
タと；第３クロック信号ラインとプルダウントランジス
タの制御電極に間に直列接続された導電通路と第３クロ
ック信号ラインに共通に接続された制御電極をそれぞれ
有することで電圧がプルダウントランジスタの制御電極
に充電されるようにする第３及び第４トランジスタとを
具備することを特徴とする。
【００２０】上述構成によって、本発明によるシフトレ
ジスタは４ー位相クロック信号を利用して多数のステー
ジを順次的に駆動することでトランジスタのサイズと関
係無しに各ステージが構成されるようにする。従って、
本発明によるシフトレジスタでは素子移動図及び段界電
圧の変動で引き起こされる回路特性の変化が最小化され
る。この結果、信号のトレジジョン期間にだけ電流が流
れるようになって電力消耗が減ることだけではなく、過
電流によって引き起こされる素子特性の熱化が抑制され
る。更に、本発明によるシフトレジスタでは出力ノード
とブートストラップノードの間に別途のキャパシタが設
置されることと併せて直流電源とブートストラップノー
ド間にキャパシタが設置されることで、ブートストラッ
プノードでの電圧変化が抑制されることが出来る。この
結果、本発明によるシフトレジスタが安定に動作され
る。
ジスタは４ー位相クロック信号を利用して多数のステー
ジを順次的に駆動することでトランジスタのサイズと関
係無しに各ステージが構成されるようにする。従って、
本発明によるシフトレジスタでは素子移動図及び段界電
圧の変動で引き起こされる回路特性の変化が最小化され
る。この結果、信号のトレジジョン期間にだけ電流が流
れるようになって電力消耗が減ることだけではなく、過
電流によって引き起こされる素子特性の熱化が抑制され
る。更に、本発明によるシフトレジスタでは出力ノード
とブートストラップノードの間に別途のキャパシタが設
置されることと併せて直流電源とブートストラップノー
ド間にキャパシタが設置されることで、ブートストラッ
プノードでの電圧変化が抑制されることが出来る。この
結果、本発明によるシフトレジスタが安定に動作され
る。
【００２１】また、本発明によるシフトレジスタでは、
ＮＭＯＳトランジスタがマルチゲート構造で第１及び第
２ノード（Ｐ１、Ｐ２）に接続されて第１及び第２ノー
ド（Ｐ１、Ｐ２）から漏泄される電流が減少される。こ
れによって、シフトレジスタが安定に駆動されて、更に
動作電圧の範囲が広くなる。また、本発明によるシフト
レジスタでは、第１及び第２ＮＭＯＳトランジスタ（Ｔ
１、Ｔ２）のゲート電極が異なるクロックラインにそれ
ぞれ接続されることで、以前ステージの出力信号が落ち
ても第１ノード（Ｐ１）に充電される電位の減少が最小
化される。更に、本発明によるシフトレジスタは高電位
電圧を供給するためのラインが制御されることが出来
る。
ＮＭＯＳトランジスタがマルチゲート構造で第１及び第
２ノード（Ｐ１、Ｐ２）に接続されて第１及び第２ノー
ド（Ｐ１、Ｐ２）から漏泄される電流が減少される。こ
れによって、シフトレジスタが安定に駆動されて、更に
動作電圧の範囲が広くなる。また、本発明によるシフト
レジスタでは、第１及び第２ＮＭＯＳトランジスタ（Ｔ
１、Ｔ２）のゲート電極が異なるクロックラインにそれ
ぞれ接続されることで、以前ステージの出力信号が落ち
ても第１ノード（Ｐ１）に充電される電位の減少が最小
化される。更に、本発明によるシフトレジスタは高電位
電圧を供給するためのラインが制御されることが出来
る。
【００２２】前記目的以外の本発明の他の目的及び利点
は添付した図面を参考して次の実施例に対する詳細な説
明を通して明らかになるだろう。
は添付した図面を参考して次の実施例に対する詳細な説
明を通して明らかになるだろう。
【００２３】
【発明の実施の形態】以下、本発明の好ましい実施例を
添付した図９乃至図２０を参照して詳細に説明すること
にする。
添付した図９乃至図２０を参照して詳細に説明すること
にする。
【００２４】図９を参照すると、図５に図示されたシフ
トレジスタに適用される本発明の実施例によるシフトレ
ジスタステージ（１２ｉ）が図示されている。説明の便
宜のために、図９のシフトレジスタステージが図５に図
示されたシフトレジスタのｉ番目シフトレジスタステー
ジ（１２ｉ）という。図９において、ｉ番目シフトレジ
スタステージ（１２ｉ）は入力スキャニングパルス入力
ライン（１４ｉ−１）、第１ノード（Ｐ１）及び第３ノ
ード（Ｐ３）の間に接続された第１ＮＭＯＳトランジス
タ（Ｔ１）と；第１ノード（Ｐ１）、第２ノード（Ｐ
２）及び基底電圧ライン（ＶＳＳＬ）の間に接続された
第２ＮＭＯＳトランジスタ（Ｔ２）と；供給電圧ライン
（ＶＤＤＬ）、第３クロック信号ライン（ＣＫＬ３）及
び第２ノード（Ｐ２）の間に接続された第３ＮＭＯＳト
ランジスタ（Ｔ３）と；第２ノード（Ｐ２）、第３ノー
ド（Ｐ３）及び基底電圧ライン（ＶＳＳＬ）の間に接続
された第４ＮＭＯＳトランジスタ（Ｔ４）と；第１ノー
ド（Ｐ１）と出力ライン（１４ｉ）の間に接続されたキ
ャパシタ（ＣＡＰ１）と、第１ノード（Ｐ１）、第１ク
ロック信号ライン（ＣＫＬ１）及び出力ライン（１４
ｉ）の間に接続された第５ＮＭＯＳトランジスタ（Ｔ
５）と；第２ノード（Ｐ２）、出力ライン（１４ｉ）及
び基底電圧ライン（ＶＳＳＬ）の間に接続された第６Ｎ
ＭＯＳトランジスタ（Ｔ６）とを具備する。
トレジスタに適用される本発明の実施例によるシフトレ
ジスタステージ（１２ｉ）が図示されている。説明の便
宜のために、図９のシフトレジスタステージが図５に図
示されたシフトレジスタのｉ番目シフトレジスタステー
ジ（１２ｉ）という。図９において、ｉ番目シフトレジ
スタステージ（１２ｉ）は入力スキャニングパルス入力
ライン（１４ｉ−１）、第１ノード（Ｐ１）及び第３ノ
ード（Ｐ３）の間に接続された第１ＮＭＯＳトランジス
タ（Ｔ１）と；第１ノード（Ｐ１）、第２ノード（Ｐ
２）及び基底電圧ライン（ＶＳＳＬ）の間に接続された
第２ＮＭＯＳトランジスタ（Ｔ２）と；供給電圧ライン
（ＶＤＤＬ）、第３クロック信号ライン（ＣＫＬ３）及
び第２ノード（Ｐ２）の間に接続された第３ＮＭＯＳト
ランジスタ（Ｔ３）と；第２ノード（Ｐ２）、第３ノー
ド（Ｐ３）及び基底電圧ライン（ＶＳＳＬ）の間に接続
された第４ＮＭＯＳトランジスタ（Ｔ４）と；第１ノー
ド（Ｐ１）と出力ライン（１４ｉ）の間に接続されたキ
ャパシタ（ＣＡＰ１）と、第１ノード（Ｐ１）、第１ク
ロック信号ライン（ＣＫＬ１）及び出力ライン（１４
ｉ）の間に接続された第５ＮＭＯＳトランジスタ（Ｔ
５）と；第２ノード（Ｐ２）、出力ライン（１４ｉ）及
び基底電圧ライン（ＶＳＳＬ）の間に接続された第６Ｎ
ＭＯＳトランジスタ（Ｔ６）とを具備する。
【００２５】以前ステージ（１２ｉ−１）からハイ論理
レベルのｉ−１番目ローライン入力信号（ｇｉ−１）が
スキャニングパルス入力ライン（１４ｉ−１）に印可さ
れると、第１及び第４ＮＭＯＳトランジスタ（Ｔ１、Ｔ
４）がターンオンされる。そうすると第１ノード（Ｐ
１）上の電圧は第１ＮＭＯＳトランジスタ（Ｔ１）がタ
ーンオンされることによって供給される供給電圧（ＶＤ
Ｄ）によってハイ論理レベルに変ずるようになり、第２
ノード（Ｐ２）上の電圧は第４ＮＭＯＳトランジスタ
（Ｔ４）がターンオンされることによって基底電圧（Ｖ
ＳＳ）に放電される。この結果、第２ノード（Ｐ２）で
はロー論理レベル電圧が表れる。
レベルのｉ−１番目ローライン入力信号（ｇｉ−１）が
スキャニングパルス入力ライン（１４ｉ−１）に印可さ
れると、第１及び第４ＮＭＯＳトランジスタ（Ｔ１、Ｔ
４）がターンオンされる。そうすると第１ノード（Ｐ
１）上の電圧は第１ＮＭＯＳトランジスタ（Ｔ１）がタ
ーンオンされることによって供給される供給電圧（ＶＤ
Ｄ）によってハイ論理レベルに変ずるようになり、第２
ノード（Ｐ２）上の電圧は第４ＮＭＯＳトランジスタ
（Ｔ４）がターンオンされることによって基底電圧（Ｖ
ＳＳ）に放電される。この結果、第２ノード（Ｐ２）で
はロー論理レベル電圧が表れる。
【００２６】図１０で分かるように、第３クロック信号
（Ｃ３）はｉ−１番目ローライン入力信号（ｇｉ−１）
はハイ論理レベルを有する期間にローレベルを維持す
る。もう一度言うと、第３クロック信号（Ｃ３）のハイ
論理レベル電圧区間がｉ−１番目ローライン入力信号
（ｇｉー１）のハイ論理レベル電圧区間と重畳されなく
なる。従って、第４ＮＭＯＳトランジスタ（Ｔ４）と第
３ＮＭＯＳトランジスタ（Ｔ３）が同時にターンオンさ
れないので第３及び第４ＮＭＯＳトランジスタ（Ｔ３、
Ｔ４）のチャンネル幅比率（即ち、抵抗比）とは関係無
しに第２ノード（Ｐ２）上の電圧レベルが決定される。
この結果、第３及び第４ＮＭＯＳトランジスタ（Ｔ３、
Ｔ４）の素子特性が不均質である場合においてシフトレ
ジスタの回路特性は正常の動作が不可能になるほど大幅
に変じなくなる。また、第３及び第４ＮＭＯＳトランジ
スタ（Ｔ３、Ｔ４）が同時にターンオンされないのでこ
れら第３及び第４ＮＭＯＳトランジスタ（Ｔ３、Ｔ４）
では過電流が流れなくなる。この結果、第３及び第４Ｎ
ＭＯＳトランジスタ（Ｔ３、Ｔ４）の素子特性が熱化さ
れなくなって、更に電力消耗が減る。
（Ｃ３）はｉ−１番目ローライン入力信号（ｇｉ−１）
はハイ論理レベルを有する期間にローレベルを維持す
る。もう一度言うと、第３クロック信号（Ｃ３）のハイ
論理レベル電圧区間がｉ−１番目ローライン入力信号
（ｇｉー１）のハイ論理レベル電圧区間と重畳されなく
なる。従って、第４ＮＭＯＳトランジスタ（Ｔ４）と第
３ＮＭＯＳトランジスタ（Ｔ３）が同時にターンオンさ
れないので第３及び第４ＮＭＯＳトランジスタ（Ｔ３、
Ｔ４）のチャンネル幅比率（即ち、抵抗比）とは関係無
しに第２ノード（Ｐ２）上の電圧レベルが決定される。
この結果、第３及び第４ＮＭＯＳトランジスタ（Ｔ３、
Ｔ４）の素子特性が不均質である場合においてシフトレ
ジスタの回路特性は正常の動作が不可能になるほど大幅
に変じなくなる。また、第３及び第４ＮＭＯＳトランジ
スタ（Ｔ３、Ｔ４）が同時にターンオンされないのでこ
れら第３及び第４ＮＭＯＳトランジスタ（Ｔ３、Ｔ４）
では過電流が流れなくなる。この結果、第３及び第４Ｎ
ＭＯＳトランジスタ（Ｔ３、Ｔ４）の素子特性が熱化さ
れなくなって、更に電力消耗が減る。
【００２７】第１ノード（Ｐ１）上でハイ論理レベル電
圧が表れると、第５ＮＭＯＳトランジスタ（Ｔ５）がタ
ーンオンされる。この状態で、第１クロック信号（Ｃ
１）がハイ論理レベル電圧を有すると、出力ライン（１
４ｉ）は第５ＮＭＯＳトランジスタ（Ｔ５）のドレーン
及びソースを経由して供給される第１クロック信号（Ｃ
１）のハイ論理レベル電圧を充電する。キャパシタ（Ｃ
ＡＰ１）はハイ論理レベルの第１クロック信号（Ｃ１）
が出力ライン（１４ｉ）に供給される時第１クロック信
号（Ｃ１）の電圧論理レベル電圧ほど第１ノード（Ｐ
１）上の電圧を昇圧させる。このキャパシタ（ＣＡＰ
１）によってゲート電圧が増加されることで、第５ＮＭ
ＯＳトランジスタ（Ｔ５）はハイ論理レベルの第１クロ
ック信号（Ｃ１）を減衰無しに早く出力ライン（１４
ｉ）側に伝達する。従って、第５ＮＭＯＳトランジスタ
（Ｔ５）の段界電圧によって電圧損失が最小化される。
本実施例で、キャパシタ（ＣＡＰ１）は第５ＮＭＯＳト
ランジスタ（Ｔ５）に存在する寄生キャパシタに対置さ
れることが出来る。
圧が表れると、第５ＮＭＯＳトランジスタ（Ｔ５）がタ
ーンオンされる。この状態で、第１クロック信号（Ｃ
１）がハイ論理レベル電圧を有すると、出力ライン（１
４ｉ）は第５ＮＭＯＳトランジスタ（Ｔ５）のドレーン
及びソースを経由して供給される第１クロック信号（Ｃ
１）のハイ論理レベル電圧を充電する。キャパシタ（Ｃ
ＡＰ１）はハイ論理レベルの第１クロック信号（Ｃ１）
が出力ライン（１４ｉ）に供給される時第１クロック信
号（Ｃ１）の電圧論理レベル電圧ほど第１ノード（Ｐ
１）上の電圧を昇圧させる。このキャパシタ（ＣＡＰ
１）によってゲート電圧が増加されることで、第５ＮＭ
ＯＳトランジスタ（Ｔ５）はハイ論理レベルの第１クロ
ック信号（Ｃ１）を減衰無しに早く出力ライン（１４
ｉ）側に伝達する。従って、第５ＮＭＯＳトランジスタ
（Ｔ５）の段界電圧によって電圧損失が最小化される。
本実施例で、キャパシタ（ＣＡＰ１）は第５ＮＭＯＳト
ランジスタ（Ｔ５）に存在する寄生キャパシタに対置さ
れることが出来る。
【００２８】第１クロック信号（Ｃ１）がハイ論理レベ
ル電圧でロー論理レベル電圧に変ずると、出力ライン
（１４ｉ）上の電圧もハイ論理レベル電圧でロー論理レ
ベルに変ずる。これは第５ＮＭＯＳトランジスタ（Ｔ
５）が第１ノード（Ｐ１）上の電圧によってターンオン
状態をそのまま維持することに起因する。
ル電圧でロー論理レベル電圧に変ずると、出力ライン
（１４ｉ）上の電圧もハイ論理レベル電圧でロー論理レ
ベルに変ずる。これは第５ＮＭＯＳトランジスタ（Ｔ
５）が第１ノード（Ｐ１）上の電圧によってターンオン
状態をそのまま維持することに起因する。
【００２９】次に、第３クロック信号（Ｃ３）がロー論
理レベル電圧でハイ論理レベル電圧に変ずると、第３Ｎ
ＭＯＳトランジスタ（Ｔ３）は第２ノード（Ｐ２）上の
電圧がハイ論理レベルを有するようにターンオンされ
る。第２ＮＭＯＳトランジスタ（Ｔ２）も自分のゲート
に供給される第２ノード（Ｐ２）上のハイ論理レベル電
圧によってターンオンされて第１ノード（Ｐ１）上の電
圧を基底電圧ライン（ＶＳＳＬ）に接続された基底電圧
源（ＶＳＳ）側に放電させる。同様に、第６ＮＭＯＳト
ランジスタ（Ｔ６）も自分のゲートに供給される第２ノ
ード（Ｐ２）上のハイ論理レベル電圧に応答して出力ラ
イン（１４ｉ）上の電圧を基底電圧ライン（ＶＳＳＬ）
を経由して基底電圧源（ＶＳＳ）側に放電させる。この
結果、第１ノード（Ｐ１）上の電圧と出力ライン（１４
ｉ）上の出力信号すべてがロー論理レベル電圧を有す
る。
理レベル電圧でハイ論理レベル電圧に変ずると、第３Ｎ
ＭＯＳトランジスタ（Ｔ３）は第２ノード（Ｐ２）上の
電圧がハイ論理レベルを有するようにターンオンされ
る。第２ＮＭＯＳトランジスタ（Ｔ２）も自分のゲート
に供給される第２ノード（Ｐ２）上のハイ論理レベル電
圧によってターンオンされて第１ノード（Ｐ１）上の電
圧を基底電圧ライン（ＶＳＳＬ）に接続された基底電圧
源（ＶＳＳ）側に放電させる。同様に、第６ＮＭＯＳト
ランジスタ（Ｔ６）も自分のゲートに供給される第２ノ
ード（Ｐ２）上のハイ論理レベル電圧に応答して出力ラ
イン（１４ｉ）上の電圧を基底電圧ライン（ＶＳＳＬ）
を経由して基底電圧源（ＶＳＳ）側に放電させる。この
結果、第１ノード（Ｐ１）上の電圧と出力ライン（１４
ｉ）上の出力信号すべてがロー論理レベル電圧を有す
る。
【００３０】一方、第１ノード（Ｐ１）上の電圧がハイ
論理レベルを維持する状態で第５ＮＭＯＳトランジスタ
（Ｔ５）のドレーンに入力される第１クロック信号（Ｃ
１）がハイ論理レベル電圧でロー論理レベル電圧に変ず
ると、第１ノード（Ｐ１）上の電圧はもっと上昇する。
この時、第１ノード（Ｐ１）は第１ノード（Ｐ１）と出
力ライン（１４ｉ）の間に連結されたキャパシタ（ＣＡ
Ｐ１）と第１ノード（Ｐ１）と基底電圧ライン（ＶＳＳ
Ｌ）の間に設けられたキャパシタ（ＣＬ１）によって正
確に設定されることが出来る。第１ノード（Ｐ１）での
電圧上昇幅（ΔＶｐ）は次の数学式（２）に記述され
た。
論理レベルを維持する状態で第５ＮＭＯＳトランジスタ
（Ｔ５）のドレーンに入力される第１クロック信号（Ｃ
１）がハイ論理レベル電圧でロー論理レベル電圧に変ず
ると、第１ノード（Ｐ１）上の電圧はもっと上昇する。
この時、第１ノード（Ｐ１）は第１ノード（Ｐ１）と出
力ライン（１４ｉ）の間に連結されたキャパシタ（ＣＡ
Ｐ１）と第１ノード（Ｐ１）と基底電圧ライン（ＶＳＳ
Ｌ）の間に設けられたキャパシタ（ＣＬ１）によって正
確に設定されることが出来る。第１ノード（Ｐ１）での
電圧上昇幅（ΔＶｐ）は次の数学式（２）に記述され
た。
【数２】 ここで、Ｃｏｘは第５ＮＭＯＳ（Ｔ５）の寄生キャパシ
タを表す。三つのキャパシタ（ＣＡＰ１、ＣＬ１）の容
量値は大略０ １ｐＦ〜１０ｐＦ程度が好ましい。しか
し、異なる適当な値も使用されるだろう。
タを表す。三つのキャパシタ（ＣＡＰ１、ＣＬ１）の容
量値は大略０ １ｐＦ〜１０ｐＦ程度が好ましい。しか
し、異なる適当な値も使用されるだろう。
【００３１】シフトレジスタステージ（１２ｉ）ＳＭＳ
第２ノード（Ｐ２）と基底電圧ライン（ＶＳＳＬ）の間
に連結されたキャパシタ（ＣＬ２）とをもっと具備す
る。このキャパシタ（ＣＬ２）は出力ライン（１４ｉ）
上の出力信号が変化する時第２ノード上の電圧の変化と
漏泄電流による第２ノード（Ｐ２）上の電圧変化を抑制
する。このような電圧変化の抑制は、図１１に示したよ
うに、キャパシタ（ＣＬ２）が設置される時の第１及び
第２ノード上の電圧波形（Ｐ１、Ｐ２）とキャパシタ
（ＣＬ２）が設置されない時の第１及び第２ノード上の
電圧波形（Ｐ１！、Ｐ２！）を通して分かる。
第２ノード（Ｐ２）と基底電圧ライン（ＶＳＳＬ）の間
に連結されたキャパシタ（ＣＬ２）とをもっと具備す
る。このキャパシタ（ＣＬ２）は出力ライン（１４ｉ）
上の出力信号が変化する時第２ノード上の電圧の変化と
漏泄電流による第２ノード（Ｐ２）上の電圧変化を抑制
する。このような電圧変化の抑制は、図１１に示したよ
うに、キャパシタ（ＣＬ２）が設置される時の第１及び
第２ノード上の電圧波形（Ｐ１、Ｐ２）とキャパシタ
（ＣＬ２）が設置されない時の第１及び第２ノード上の
電圧波形（Ｐ１！、Ｐ２！）を通して分かる。
【００３２】図１２を参照すると、図５にあるシフトレ
ジスタに適用される本発明の他の実施例によるシフトレ
ジスタステージを表す。シフトレジスタステージ（１２
ｉ）は図１０に図示された波形図を参照して説明される
ことである。図１２において、ｉ番目ステージ（１２
ｉ）はスキャニングパルス入力ライン（１４ｉ−１）と
第１ノード（Ｐ１）の間に接続された第１ＮＭＯＳトラ
ンジスタ（Ｔ１）と；第１ノード（Ｐ１）、第２ノード
（Ｐ２）及び基底電圧ライン（ＶＳＳＬ）の間に接続さ
れた第２ＮＭＯＳトランジスタ（Ｔ２）と；供給電圧ラ
イン（ＶＤＤ）、第３クロック信号ライン（ＣＫＬ３）
及び第２ノード（Ｐ２）の間に接続された第３ＮＭＯＳ
トランジスタ（Ｔ３）と；第１ノード（Ｐ１）、第２ノ
ード（Ｐ２）及び基底電圧ライン（ＶＳＳＬ）の間に接
続された第４ＮＭＯＳトランジスタ（Ｔ４）と；第１ノ
ード（Ｐ１）と出力ライン（１４ｉ）の間に接続された
キャパシタ（ＣＡＰ１）と；第１ノード（Ｐ１）、第１
クロック信号ライン（ＣＫＬ１）及び出力ライン（１４
ｉ）の間に接続された第５ＮＭＯＳトランジスタ（Ｔ
５）と；第２ノード（Ｐ２）、出力ライン（１４ｉ）及
び基底電圧ライン（ＶＳＳＬ）の間に接続された第６Ｎ
ＭＯＳトランジスタ（Ｔ６）とを具備する。
ジスタに適用される本発明の他の実施例によるシフトレ
ジスタステージを表す。シフトレジスタステージ（１２
ｉ）は図１０に図示された波形図を参照して説明される
ことである。図１２において、ｉ番目ステージ（１２
ｉ）はスキャニングパルス入力ライン（１４ｉ−１）と
第１ノード（Ｐ１）の間に接続された第１ＮＭＯＳトラ
ンジスタ（Ｔ１）と；第１ノード（Ｐ１）、第２ノード
（Ｐ２）及び基底電圧ライン（ＶＳＳＬ）の間に接続さ
れた第２ＮＭＯＳトランジスタ（Ｔ２）と；供給電圧ラ
イン（ＶＤＤ）、第３クロック信号ライン（ＣＫＬ３）
及び第２ノード（Ｐ２）の間に接続された第３ＮＭＯＳ
トランジスタ（Ｔ３）と；第１ノード（Ｐ１）、第２ノ
ード（Ｐ２）及び基底電圧ライン（ＶＳＳＬ）の間に接
続された第４ＮＭＯＳトランジスタ（Ｔ４）と；第１ノ
ード（Ｐ１）と出力ライン（１４ｉ）の間に接続された
キャパシタ（ＣＡＰ１）と；第１ノード（Ｐ１）、第１
クロック信号ライン（ＣＫＬ１）及び出力ライン（１４
ｉ）の間に接続された第５ＮＭＯＳトランジスタ（Ｔ
５）と；第２ノード（Ｐ２）、出力ライン（１４ｉ）及
び基底電圧ライン（ＶＳＳＬ）の間に接続された第６Ｎ
ＭＯＳトランジスタ（Ｔ６）とを具備する。
【００３３】以前のステージ（２２ｉ−１）からハイ論
理レベルのｉ−１番目ローライン入力信号（ｇｉ−１）
がスキャニングパルス入力ライン（１４ｉ−１）に印可
されると、第１ＮＭＯＳトランジスタ（Ｔ１）がターン
オンされて第１ノード（Ｐ１）上の電圧をハイ論理レベ
ルに上昇させる。第１ノード（Ｐ１）上の電圧が自分た
ちの段界電圧以上の高いレベルを有すると、第４及び第
５ＮＭＯＳトランジスタ（Ｔ４、Ｔ５）がターンオンさ
れる。第４ＮＭＯＳトランジスタ（Ｔ４）がターンオン
されることによって第２ノード（Ｐ２）上の電圧が第４
ＮＭＯＳトランジスタ（Ｔ４）及び基底電圧ライン（Ｖ
ＳＳＬ）を経由して基底電圧源（ＶＳＳ）側に放電され
る。従って、第２ノード（Ｐ２）上の電圧は第１ノード
（Ｐ１）上の電圧がハイ論理レベルを維持する期間（即
ち、ｉ−１番目ローライン入力信号（ｇｉ−１）がハイ
論理レベルに残っている期間）には変じなくなる。更
に、第２ノード（Ｐ２）上の電圧がロー論理レベルであ
るので第２及び第６ＮＭＯＳトランジスタ（Ｔ２、Ｔ
６）がターンオフされる。図１０で表したように、第３
クロック信号（Ｃ３）はｉ−１番目ローライン入力信号
（ｇｉ−１）がハイ論理レベルを有する期間にロー論理
レベル電圧を維持することで、第３及び第４ＮＭＯＳト
ランジスタ（Ｔ３、Ｔ４）のチャンネル比率（即ち、抵
抗比）とは関係無しに第２ノード（Ｐ２）上の電圧レベ
ルが決定されるようにする。続いて、第１クロック信号
（Ｃ１）がロー論理レベル電圧でハイー論理レベル電圧
に変ずると、第５ＮＭＯＳトランジスタ（Ｔ５）のドレ
ーン及びソースを経由して供給される第１クロック信号
（Ｃ１）のハイ論理レベル電圧によって出力ライン（１
４ｉ）はハイ論理レベル電圧に充電される。この時、キ
ャパシタ（ＣＡＰ）はハイレベルの第１クロック信号
（Ｃ１）が出力ライン（１４ｉ）に供給される時第１ク
ロック信号（Ｃ１）の電圧レベルほど第１ノード（Ｐ
１）上の電圧を昇圧させる。
理レベルのｉ−１番目ローライン入力信号（ｇｉ−１）
がスキャニングパルス入力ライン（１４ｉ−１）に印可
されると、第１ＮＭＯＳトランジスタ（Ｔ１）がターン
オンされて第１ノード（Ｐ１）上の電圧をハイ論理レベ
ルに上昇させる。第１ノード（Ｐ１）上の電圧が自分た
ちの段界電圧以上の高いレベルを有すると、第４及び第
５ＮＭＯＳトランジスタ（Ｔ４、Ｔ５）がターンオンさ
れる。第４ＮＭＯＳトランジスタ（Ｔ４）がターンオン
されることによって第２ノード（Ｐ２）上の電圧が第４
ＮＭＯＳトランジスタ（Ｔ４）及び基底電圧ライン（Ｖ
ＳＳＬ）を経由して基底電圧源（ＶＳＳ）側に放電され
る。従って、第２ノード（Ｐ２）上の電圧は第１ノード
（Ｐ１）上の電圧がハイ論理レベルを維持する期間（即
ち、ｉ−１番目ローライン入力信号（ｇｉ−１）がハイ
論理レベルに残っている期間）には変じなくなる。更
に、第２ノード（Ｐ２）上の電圧がロー論理レベルであ
るので第２及び第６ＮＭＯＳトランジスタ（Ｔ２、Ｔ
６）がターンオフされる。図１０で表したように、第３
クロック信号（Ｃ３）はｉ−１番目ローライン入力信号
（ｇｉ−１）がハイ論理レベルを有する期間にロー論理
レベル電圧を維持することで、第３及び第４ＮＭＯＳト
ランジスタ（Ｔ３、Ｔ４）のチャンネル比率（即ち、抵
抗比）とは関係無しに第２ノード（Ｐ２）上の電圧レベ
ルが決定されるようにする。続いて、第１クロック信号
（Ｃ１）がロー論理レベル電圧でハイー論理レベル電圧
に変ずると、第５ＮＭＯＳトランジスタ（Ｔ５）のドレ
ーン及びソースを経由して供給される第１クロック信号
（Ｃ１）のハイ論理レベル電圧によって出力ライン（１
４ｉ）はハイ論理レベル電圧に充電される。この時、キ
ャパシタ（ＣＡＰ）はハイレベルの第１クロック信号
（Ｃ１）が出力ライン（１４ｉ）に供給される時第１ク
ロック信号（Ｃ１）の電圧レベルほど第１ノード（Ｐ
１）上の電圧を昇圧させる。
【００３４】更に、第１クロック信号（Ｃ１）がハイ論
理レベル電圧からロー論理レベル電圧に遷移すると、出
力ライン（１４ｉ）上の電圧も論理レベルに落ちる。こ
れは第５ＮＭＯＳトランジスタ（Ｔ５）がターンオンに
あることに起因する。
理レベル電圧からロー論理レベル電圧に遷移すると、出
力ライン（１４ｉ）上の電圧も論理レベルに落ちる。こ
れは第５ＮＭＯＳトランジスタ（Ｔ５）がターンオンに
あることに起因する。
【００３５】次に、第３クロック信号（Ｃ３）がロー論
理レベル電圧でハイ論理レベル電圧に変ずると、第３Ｎ
ＭＯＳトランジスタ（Ｔ３）は第３クロック信号（Ｃ
３）のハイ論理レベルによってターンオンされて第２ノ
ード（Ｐ２）上の電圧がハイ論理レベルを有するように
する。第２ＮＭＯＳトランジスタ（Ｔ２）も自分のゲー
トに供給される第２ノード（Ｐ２）上のハイ論理レベル
電圧によってターンオンされて第１ノード（Ｐ１）上の
電圧を基底電圧ライン（ＶＳＳＬ）に接続された基底電
圧源（ＶＳＳ）側に放電させる。似っている形態で、第
６ＮＭＯＳトランジスタ（Ｔ６）も自分のゲートに供給
される第２ノード（Ｐ２）上のハイ論理レベル電圧に応
答して出力ライン（１４ｉ）上の電圧を基底電圧ライン
（ＶＳＳＬ）を経由して基底電圧源（ＶＳＳ）側に放電
させる。この結果、第１ノード（Ｐ１）上の電圧と出力
ライン（１４ｉ）上の出力信号すべてがロー論理レベル
電圧を有する。
理レベル電圧でハイ論理レベル電圧に変ずると、第３Ｎ
ＭＯＳトランジスタ（Ｔ３）は第３クロック信号（Ｃ
３）のハイ論理レベルによってターンオンされて第２ノ
ード（Ｐ２）上の電圧がハイ論理レベルを有するように
する。第２ＮＭＯＳトランジスタ（Ｔ２）も自分のゲー
トに供給される第２ノード（Ｐ２）上のハイ論理レベル
電圧によってターンオンされて第１ノード（Ｐ１）上の
電圧を基底電圧ライン（ＶＳＳＬ）に接続された基底電
圧源（ＶＳＳ）側に放電させる。似っている形態で、第
６ＮＭＯＳトランジスタ（Ｔ６）も自分のゲートに供給
される第２ノード（Ｐ２）上のハイ論理レベル電圧に応
答して出力ライン（１４ｉ）上の電圧を基底電圧ライン
（ＶＳＳＬ）を経由して基底電圧源（ＶＳＳ）側に放電
させる。この結果、第１ノード（Ｐ１）上の電圧と出力
ライン（１４ｉ）上の出力信号すべてがロー論理レベル
電圧を有する。
【００３６】図１３は図５に図示されたシフトレジスタ
に適用される本発明の他の実施例によるシフトレジスタ
ステージを表す。図１３のシフトレジスタステージも図
１０に図示された波形図を参照して説明されることであ
る。図１３において、ｉ番目シフトレジスタステージ
（１２ｉ）はスキャニングパルス入力ライン（１４ｉ−
１）と第１ノード（Ｐ１）の間に接続された第１ＮＭＯ
Ｓトランジスタ（Ｔ１）と；第１ノード（Ｐ１）、第２
ノード（Ｐ２）及び基底電圧ライン（ＶＳＳＬ）の間に
接続された第２ＮＭＯＳトランジスタ（Ｔ２）と；供給
電圧ライン（ＶＤＤＬ）、第３クロック信号ライン（Ｃ
ＫＬ３）及び第２ノード（Ｐ２）の間に接続された第３
ＮＭＯＳトランジスタ（Ｔ３）と；スキャニングパルス
入力ライン（１４ｉ−１）、第２ノード（Ｐ２）と及び
基底電圧ライン（ＶＳＳＬ）の間に接続された第４ＮＭ
ＯＳトランジスタ（Ｔ４）と；第１ノード（Ｐ１）と出
力ライン（１４ｉ）の間に接続されたキャパシタ（ＣＡ
Ｐ１）と；第１ノード（Ｐ１）、第１クロック信号ライ
ン（ＣＫＬ１）及び出力ライン（１４ｉ）の間に接続さ
れた第５ＮＭＯＳトランジスタ（Ｔ５）と；第２ノード
（Ｐ２）、出力ライン（１４ｉ）及び基底電圧ライン
（ＶＳＳＬ）の間に接続された第６ＮＭＯＳトランジス
タ（Ｔ６）と；を具備する。出力ライン（１４ｉ）と基
底電圧ライン（ＶＳＳＬ）の間に接続された第７ＮＭＯ
Ｓトランジスタ（Ｔ７）とを具備する。
に適用される本発明の他の実施例によるシフトレジスタ
ステージを表す。図１３のシフトレジスタステージも図
１０に図示された波形図を参照して説明されることであ
る。図１３において、ｉ番目シフトレジスタステージ
（１２ｉ）はスキャニングパルス入力ライン（１４ｉ−
１）と第１ノード（Ｐ１）の間に接続された第１ＮＭＯ
Ｓトランジスタ（Ｔ１）と；第１ノード（Ｐ１）、第２
ノード（Ｐ２）及び基底電圧ライン（ＶＳＳＬ）の間に
接続された第２ＮＭＯＳトランジスタ（Ｔ２）と；供給
電圧ライン（ＶＤＤＬ）、第３クロック信号ライン（Ｃ
ＫＬ３）及び第２ノード（Ｐ２）の間に接続された第３
ＮＭＯＳトランジスタ（Ｔ３）と；スキャニングパルス
入力ライン（１４ｉ−１）、第２ノード（Ｐ２）と及び
基底電圧ライン（ＶＳＳＬ）の間に接続された第４ＮＭ
ＯＳトランジスタ（Ｔ４）と；第１ノード（Ｐ１）と出
力ライン（１４ｉ）の間に接続されたキャパシタ（ＣＡ
Ｐ１）と；第１ノード（Ｐ１）、第１クロック信号ライ
ン（ＣＫＬ１）及び出力ライン（１４ｉ）の間に接続さ
れた第５ＮＭＯＳトランジスタ（Ｔ５）と；第２ノード
（Ｐ２）、出力ライン（１４ｉ）及び基底電圧ライン
（ＶＳＳＬ）の間に接続された第６ＮＭＯＳトランジス
タ（Ｔ６）と；を具備する。出力ライン（１４ｉ）と基
底電圧ライン（ＶＳＳＬ）の間に接続された第７ＮＭＯ
Ｓトランジスタ（Ｔ７）とを具備する。
【００３７】以前ステージ（３２ｉ−１）からハイ論理
レベルのｉ−１番目ローライン入力信号（ｇｉ−１）が
スキャニングパルス入力ライン（１４ｉ−１）に印可さ
れると、第１ＮＭＯＳトランジスタ（Ｔ１）がターンオ
ンされて第１ノード（Ｐ１）上の電圧がハイ論理レベル
に高くする。第４ＮＭＯＳトランジスタ（Ｔ５）もハイ
論理レベルの以前ステージのローライン入力信号（ｇｉ
−１）によってターンオンされて第２ノード（Ｐ２）上
の電圧を基底電圧ライン（ＶＳＳＬ）を経由して基底電
圧源（ＶＳＳ）側に放電させる。従って、第１ノード
（Ｐ２）上の電圧がハイ論理レベルを維持する期間には
第４ＮＭＯＳトランジスタ（Ｔ４）によって第２ノード
（Ｐ２）上の電圧が変じなくなる。このような第２ノー
ド（Ｐ２）上の電圧は第３クロック信号（Ｃ３）がｉ−
１番目ローライン入力信号（ｇｉ−１）のハイ論理レベ
ル区間でロー論理レベル電圧を有するために第４ＮＭＯ
Ｓトランジスタ（Ｔ４）に対する第３ＮＭＯＳトランジ
スタ（Ｔ３）チャンネル幅比率（即ち、抵抗比）とは関
係無しに設定される。また、第２ノード（Ｐ２）上の電
圧は第４ＮＭＯＳトランジスタ（Ｔ４）がターンオン時
から第３ＮＭＯＳトランジスタ（Ｔ３）がターンオンさ
れる時までの期間にロー論理レベルを維持することで第
２及び第６ＮＭＯＳトランジスタ（Ｔ２、Ｔ６）がター
ンオンされるようにする。
レベルのｉ−１番目ローライン入力信号（ｇｉ−１）が
スキャニングパルス入力ライン（１４ｉ−１）に印可さ
れると、第１ＮＭＯＳトランジスタ（Ｔ１）がターンオ
ンされて第１ノード（Ｐ１）上の電圧がハイ論理レベル
に高くする。第４ＮＭＯＳトランジスタ（Ｔ５）もハイ
論理レベルの以前ステージのローライン入力信号（ｇｉ
−１）によってターンオンされて第２ノード（Ｐ２）上
の電圧を基底電圧ライン（ＶＳＳＬ）を経由して基底電
圧源（ＶＳＳ）側に放電させる。従って、第１ノード
（Ｐ２）上の電圧がハイ論理レベルを維持する期間には
第４ＮＭＯＳトランジスタ（Ｔ４）によって第２ノード
（Ｐ２）上の電圧が変じなくなる。このような第２ノー
ド（Ｐ２）上の電圧は第３クロック信号（Ｃ３）がｉ−
１番目ローライン入力信号（ｇｉ−１）のハイ論理レベ
ル区間でロー論理レベル電圧を有するために第４ＮＭＯ
Ｓトランジスタ（Ｔ４）に対する第３ＮＭＯＳトランジ
スタ（Ｔ３）チャンネル幅比率（即ち、抵抗比）とは関
係無しに設定される。また、第２ノード（Ｐ２）上の電
圧は第４ＮＭＯＳトランジスタ（Ｔ４）がターンオン時
から第３ＮＭＯＳトランジスタ（Ｔ３）がターンオンさ
れる時までの期間にロー論理レベルを維持することで第
２及び第６ＮＭＯＳトランジスタ（Ｔ２、Ｔ６）がター
ンオンされるようにする。
【００３８】続いて、第１クロック信号（Ｃ１）がロー
論理レベル電圧でハイー論理レベル電圧に変ずると、第
５ＮＭＯＳトランジスタ（Ｔ５）のドレーン及びソース
を経由して供給される第１クロック信号（Ｃ１）のハイ
論理レベル電圧によって出力ライン（１４ｉ）はハイ論
理レベル電圧に充電される。この時、キャパシタ（ＣＡ
Ｐ）はハイレベルの第１クロック信号（Ｃ１）が出力ラ
イン（１４ｉ）に供給される時第１クロック信号（Ｃ
１）の電圧レベルほど第１ノード（Ｐ１）上の電圧を昇
圧させる。
論理レベル電圧でハイー論理レベル電圧に変ずると、第
５ＮＭＯＳトランジスタ（Ｔ５）のドレーン及びソース
を経由して供給される第１クロック信号（Ｃ１）のハイ
論理レベル電圧によって出力ライン（１４ｉ）はハイ論
理レベル電圧に充電される。この時、キャパシタ（ＣＡ
Ｐ）はハイレベルの第１クロック信号（Ｃ１）が出力ラ
イン（１４ｉ）に供給される時第１クロック信号（Ｃ
１）の電圧レベルほど第１ノード（Ｐ１）上の電圧を昇
圧させる。
【００３９】第１クロック信号（Ｃ１）がハイ論理レベ
ル電圧からロー論理レベル電圧に遷移すると、出力ライ
ン（１４ｉ）上の電圧も論理レベルに落ちる。これは第
５ＮＭＯＳトランジスタ（Ｔ５）がターンオンの状態に
あることに起因する。
ル電圧からロー論理レベル電圧に遷移すると、出力ライ
ン（１４ｉ）上の電圧も論理レベルに落ちる。これは第
５ＮＭＯＳトランジスタ（Ｔ５）がターンオンの状態に
あることに起因する。
【００４０】次に、第７ＮＭＯＳトランジスタ（Ｔ７）
は次のステージ（１２ｉ＋１）からのハイ論理レベル電
圧の帰還信号（Ｖｆ）によってターンオンされて出力ラ
イン（１４ｉ）上の出力信号を基底電圧ライン（ＶＳＳ
Ｌ）を経由して基底電圧源（ＶＳＳ）側に放電させる。
従って、出力信号の長い下降時間が図１４に図示された
ように短くなる。出力信号の増加された下降時間は第５
ＮＭＯＳトランジスタ（Ｔ５）のチャンネル幅が第１ノ
ード（Ｐ１）上の電圧が鈍く減少されることによって鈍
く狭くなることに起因する。もう一度言うと、第５ＮＭ
ＯＳトランジスタ（Ｔ５）によって形成される放電通路
が鈍く狭くなるので出力信号の下降時間が長くなる。第
７ＮＭＯＳトランジスタ（Ｔ７）によって新しい放電通
路が第５ＮＭＯＳトランジスタ（Ｔ５）による放電通路
と併せて提供されることで、出力ライン（１４ｉ）上の
出力信号が速く放電される。この結果、出力信号の下降
時間が短くなる。
は次のステージ（１２ｉ＋１）からのハイ論理レベル電
圧の帰還信号（Ｖｆ）によってターンオンされて出力ラ
イン（１４ｉ）上の出力信号を基底電圧ライン（ＶＳＳ
Ｌ）を経由して基底電圧源（ＶＳＳ）側に放電させる。
従って、出力信号の長い下降時間が図１４に図示された
ように短くなる。出力信号の増加された下降時間は第５
ＮＭＯＳトランジスタ（Ｔ５）のチャンネル幅が第１ノ
ード（Ｐ１）上の電圧が鈍く減少されることによって鈍
く狭くなることに起因する。もう一度言うと、第５ＮＭ
ＯＳトランジスタ（Ｔ５）によって形成される放電通路
が鈍く狭くなるので出力信号の下降時間が長くなる。第
７ＮＭＯＳトランジスタ（Ｔ７）によって新しい放電通
路が第５ＮＭＯＳトランジスタ（Ｔ５）による放電通路
と併せて提供されることで、出力ライン（１４ｉ）上の
出力信号が速く放電される。この結果、出力信号の下降
時間が短くなる。
【００４１】図１５は本発明の実施例によるシフトレジ
スタに対する構成を概略的に図示する。図５のシフトレ
ジスタはスタートパルス入力ラインに従属されたｎ個の
ステージ（２２１乃至２２ｎ）とを具備する。これらｎ
個のステージ（２２１乃至２２ｎ）それぞれは４位相ク
ロック信号ライン（ＣＫＬ１乃至ＣＫＬ４）の中の三つ
のクロック信号ラインに接続される。図１５に図示され
たｎ個のステージ（２２１乃至２２ｎ）の各出力ライン
（２４１乃至２４ｎ）は画素アレイにあるローライン
（ＲＯＷ１乃至ＲＯＷｎ）に接続される。４位相クロッ
ク信号ライン（ＣＫＬ１乃至ＣＫＬ４）上の第１乃至第
４クロック信号（Ｃ１乃至Ｃ４）は四つの水平走査期間
に相応する周期と一つの水平走査期間ほど順次的に遅延
された位相をそれぞれ有する。第２乃至第ｎステージ
（２２２乃至２２ｎ）は以前ステージ（２２１乃至２２
ｎー１）に供給された三つのクロック信号より１水平走
査期間ほど位相遅延された三つのクロック信号を入力す
る。例えば、第１ステージ（２２１）に第１及び第３と
第４クロック信号（Ｃ１、Ｃ３、Ｃ４）が入力される場
合、第２ステージ（２２２）には順次的に１水平走査期
間ほど位相遅延された三つのクロック信号（Ｃ２、Ｃ
４、Ｃ１）が入力されて、第３乃至第ｎステージ（１２
３乃至１２ｎ）にも同じ方式に継続して順次的に１水平
走査期間ほど位相遅延された三つのクロック信号が入力
される。スタートパルス（ＳＰ）が第１ステージ（１２
１）に供給されると、第１乃至第ｎステージ（２２１乃
至２２ｎ）はスタートパルス（ＳＰ）をシフトして第１
乃至第ｎステージ（２２１乃至２２ｎ）の出力ライン
（２４１乃至２４ｎ）を順次的に入力させる。この時、
第１乃至第ｎー１ステージ（２２１乃至２２ｎ）の出力
信号（ｇ１乃至ｇｎ−１）はスタートパルス（ＳＰ）と
して次のステージ（２２２乃至２２ｎ）に供給される。
ｎ個のステージ（２２１乃至２２ｎ）は同一な形態で駆
動される。説明の便宜のために、第１、第３及び第４ク
ロック信号（Ｃ１、Ｃ３、Ｃ４）を入力する任意のステ
ージ（２２ｉ）をｎ個のステージ（２２１乃至２２ｎ）
の例として詳細に説明する。
スタに対する構成を概略的に図示する。図５のシフトレ
ジスタはスタートパルス入力ラインに従属されたｎ個の
ステージ（２２１乃至２２ｎ）とを具備する。これらｎ
個のステージ（２２１乃至２２ｎ）それぞれは４位相ク
ロック信号ライン（ＣＫＬ１乃至ＣＫＬ４）の中の三つ
のクロック信号ラインに接続される。図１５に図示され
たｎ個のステージ（２２１乃至２２ｎ）の各出力ライン
（２４１乃至２４ｎ）は画素アレイにあるローライン
（ＲＯＷ１乃至ＲＯＷｎ）に接続される。４位相クロッ
ク信号ライン（ＣＫＬ１乃至ＣＫＬ４）上の第１乃至第
４クロック信号（Ｃ１乃至Ｃ４）は四つの水平走査期間
に相応する周期と一つの水平走査期間ほど順次的に遅延
された位相をそれぞれ有する。第２乃至第ｎステージ
（２２２乃至２２ｎ）は以前ステージ（２２１乃至２２
ｎー１）に供給された三つのクロック信号より１水平走
査期間ほど位相遅延された三つのクロック信号を入力す
る。例えば、第１ステージ（２２１）に第１及び第３と
第４クロック信号（Ｃ１、Ｃ３、Ｃ４）が入力される場
合、第２ステージ（２２２）には順次的に１水平走査期
間ほど位相遅延された三つのクロック信号（Ｃ２、Ｃ
４、Ｃ１）が入力されて、第３乃至第ｎステージ（１２
３乃至１２ｎ）にも同じ方式に継続して順次的に１水平
走査期間ほど位相遅延された三つのクロック信号が入力
される。スタートパルス（ＳＰ）が第１ステージ（１２
１）に供給されると、第１乃至第ｎステージ（２２１乃
至２２ｎ）はスタートパルス（ＳＰ）をシフトして第１
乃至第ｎステージ（２２１乃至２２ｎ）の出力ライン
（２４１乃至２４ｎ）を順次的に入力させる。この時、
第１乃至第ｎー１ステージ（２２１乃至２２ｎ）の出力
信号（ｇ１乃至ｇｎ−１）はスタートパルス（ＳＰ）と
して次のステージ（２２２乃至２２ｎ）に供給される。
ｎ個のステージ（２２１乃至２２ｎ）は同一な形態で駆
動される。説明の便宜のために、第１、第３及び第４ク
ロック信号（Ｃ１、Ｃ３、Ｃ４）を入力する任意のステ
ージ（２２ｉ）をｎ個のステージ（２２１乃至２２ｎ）
の例として詳細に説明する。
【００４２】図１６は図１５に図示されたシフトレジス
タ回路に含まれた任意のステージ（２２ｉ）の構造を詳
細に図示する。図１６に図示された任意のステージ（２
２ｉ）は第４クロック信号入力ライン（ＣＫＬ４）にゲ
ート端子が共通接続されることと併せて以前ステージ
（２２ｉー１）の出力ライン（１４ｉー１）と第１ノー
ド（Ｐ１）の間に直列接続された第１及び第２ＮＭＯＳ
トランジスタ（Ｔ１、Ｔ２）と；第３クロック信号ライ
ン（ＣＫＬ３）にゲート端子が共通接続されることと併
せて第３クロック信号ライン（ＣＫＬ３）と第２ノード
（Ｐ２）の間に直列接続された第３及び第４ＮＭＯＳト
ランジスタ（Ｔ３、Ｔ４）と；第２ノード（Ｐ２）にゲ
ート端子が共通接続されて第１ノード（Ｐ１）と基底電
圧ライン（ＶＳＳＬ）の間に直列接続された第５及び第
６ＮＭＯＳトランジスタ（Ｔ５、Ｔ６）と；以前ステー
ジの出力ライン（２４ｉ−１）にゲート端子が共通接続
されることと併せて第２ノード（Ｐ２）と基底電圧ライ
ン（ＶＳＳＬ）の間に直列接続された第７及び第８ＮＭ
ＯＳトランジスタ（Ｔ７、Ｔ８）とを具備する。また、
任意のステージ（２２ｉ）は第１クロック信号（ＣＫＬ
１）、第１ノード（Ｐ１）及び出力ライン（２４ｉ）の
間に接続された第９ＮＭＯＳトランジスタ（Ｔ９）と；
基底電圧ライン（ＶＳＳＬ）、第２ノード（Ｐ２）及び
出力ライン（２４ｉ）の間に接続された第１０ＮＭＯＳ
トランジスタ（Ｔ１０）十をもっと具備する。
タ回路に含まれた任意のステージ（２２ｉ）の構造を詳
細に図示する。図１６に図示された任意のステージ（２
２ｉ）は第４クロック信号入力ライン（ＣＫＬ４）にゲ
ート端子が共通接続されることと併せて以前ステージ
（２２ｉー１）の出力ライン（１４ｉー１）と第１ノー
ド（Ｐ１）の間に直列接続された第１及び第２ＮＭＯＳ
トランジスタ（Ｔ１、Ｔ２）と；第３クロック信号ライ
ン（ＣＫＬ３）にゲート端子が共通接続されることと併
せて第３クロック信号ライン（ＣＫＬ３）と第２ノード
（Ｐ２）の間に直列接続された第３及び第４ＮＭＯＳト
ランジスタ（Ｔ３、Ｔ４）と；第２ノード（Ｐ２）にゲ
ート端子が共通接続されて第１ノード（Ｐ１）と基底電
圧ライン（ＶＳＳＬ）の間に直列接続された第５及び第
６ＮＭＯＳトランジスタ（Ｔ５、Ｔ６）と；以前ステー
ジの出力ライン（２４ｉ−１）にゲート端子が共通接続
されることと併せて第２ノード（Ｐ２）と基底電圧ライ
ン（ＶＳＳＬ）の間に直列接続された第７及び第８ＮＭ
ＯＳトランジスタ（Ｔ７、Ｔ８）とを具備する。また、
任意のステージ（２２ｉ）は第１クロック信号（ＣＫＬ
１）、第１ノード（Ｐ１）及び出力ライン（２４ｉ）の
間に接続された第９ＮＭＯＳトランジスタ（Ｔ９）と；
基底電圧ライン（ＶＳＳＬ）、第２ノード（Ｐ２）及び
出力ライン（２４ｉ）の間に接続された第１０ＮＭＯＳ
トランジスタ（Ｔ１０）十をもっと具備する。
【００４３】図１６に図示されたようなステージ（１２
ｉ）は漏泄電流を減少させることによって図６に図示さ
れた従来のステージ（１２ｉ）と対比して広い動作電圧
範囲を有する。漏泄電流はマルチゲート構造で第１ノー
ド（Ｐ１）と第２ノード（Ｐ２）に接続されたＮＭＯＳ
トランジスタに因って減る。また、第１及び第２ＮＭＯ
Ｓトランジスタ（Ｔ１、Ｔ２）のゲート電極は以前ステ
ージの出力ライン（２４ｉ−１）の出力信号（ｇｎ−
１）がロー論理レベル電圧を有する場合に第ノード（Ｐ
１）に充電された電位の減少を最小化する。更に、第３
及び第４ＮＭＯＳトランジスタ（Ｔ３、Ｔ４）のゲート
電極は第３ＮＭＯＳトランジスタ（Ｔ３）のドレーン電
極に共通に接続されて、図１６に図示されたような任意
のステージ（２２ｉ）から高電位供給電圧ライン（ＶＤ
ＤＬ）が除去されるようにする。このような任意のステ
ージ（２２ｉ）は図１７に図示された波形図を参照して
説明される。
ｉ）は漏泄電流を減少させることによって図６に図示さ
れた従来のステージ（１２ｉ）と対比して広い動作電圧
範囲を有する。漏泄電流はマルチゲート構造で第１ノー
ド（Ｐ１）と第２ノード（Ｐ２）に接続されたＮＭＯＳ
トランジスタに因って減る。また、第１及び第２ＮＭＯ
Ｓトランジスタ（Ｔ１、Ｔ２）のゲート電極は以前ステ
ージの出力ライン（２４ｉ−１）の出力信号（ｇｎ−
１）がロー論理レベル電圧を有する場合に第ノード（Ｐ
１）に充電された電位の減少を最小化する。更に、第３
及び第４ＮＭＯＳトランジスタ（Ｔ３、Ｔ４）のゲート
電極は第３ＮＭＯＳトランジスタ（Ｔ３）のドレーン電
極に共通に接続されて、図１６に図示されたような任意
のステージ（２２ｉ）から高電位供給電圧ライン（ＶＤ
ＤＬ）が除去されるようにする。このような任意のステ
ージ（２２ｉ）は図１７に図示された波形図を参照して
説明される。
【００４４】優先的に、ｔ１区間でスタートパルスとし
てハイ論理レベルを有する以前ステージの出力ライン
（２２ｉ−１）の出力信号（ｇｎ−１）が第１ＮＭＯＳ
トランジスタ（Ｔ１）のドレーン電極に供給されること
と併せてハイ論理レベル電圧を有する第４クロック信号
（Ｃ４）が第４クロック信号ライン（ＣＫＬ４）から第
１及び第２ＮＭＯＳトランジスタ（Ｔ１、Ｔ２）のゲー
ト電極に供給される。この時、第１クロック信号ライン
（ＣＫＬ１）上の第１クロック信号（Ｃ１）と第３クロ
ック信号ライン（ＣＫＬ３）上の第３クロック信号（Ｃ
３）すべてはロー論理レベル電圧を維持する。この場
合、ハイ論理レベル電圧の第４クロック信号（Ｃ４）に
よって第１及び第２ＮＭＯＳトランジスタ（Ｔ１、Ｔ
２）がターンオンされることと併せてハイ論理レベル電
圧を有する以前ステージの出力信号（ｇｎ−１）によっ
て第７及び第８ＮＭＯＳトランジスタ（Ｔ７、Ｔ８）も
ターンオンされる。従って、第１ノード（Ｐ１）上の電
圧（ＶＰ１）はハイ論理レベル状態で上昇されて第９Ｎ
ＭＯＳトランジスタ（Ｔ９）をターンオンさせる。この
時、第９ＮＭＯＳトランジスタ（Ｔ９）のドレーン電極
に供給される第１クロック信号（Ｃ１）がロー論理レベ
ル電圧を維持するので出力ライン（１４ｉ）にはロー論
理レベル電圧の出力信号が表れる。
てハイ論理レベルを有する以前ステージの出力ライン
（２２ｉ−１）の出力信号（ｇｎ−１）が第１ＮＭＯＳ
トランジスタ（Ｔ１）のドレーン電極に供給されること
と併せてハイ論理レベル電圧を有する第４クロック信号
（Ｃ４）が第４クロック信号ライン（ＣＫＬ４）から第
１及び第２ＮＭＯＳトランジスタ（Ｔ１、Ｔ２）のゲー
ト電極に供給される。この時、第１クロック信号ライン
（ＣＫＬ１）上の第１クロック信号（Ｃ１）と第３クロ
ック信号ライン（ＣＫＬ３）上の第３クロック信号（Ｃ
３）すべてはロー論理レベル電圧を維持する。この場
合、ハイ論理レベル電圧の第４クロック信号（Ｃ４）に
よって第１及び第２ＮＭＯＳトランジスタ（Ｔ１、Ｔ
２）がターンオンされることと併せてハイ論理レベル電
圧を有する以前ステージの出力信号（ｇｎ−１）によっ
て第７及び第８ＮＭＯＳトランジスタ（Ｔ７、Ｔ８）も
ターンオンされる。従って、第１ノード（Ｐ１）上の電
圧（ＶＰ１）はハイ論理レベル状態で上昇されて第９Ｎ
ＭＯＳトランジスタ（Ｔ９）をターンオンさせる。この
時、第９ＮＭＯＳトランジスタ（Ｔ９）のドレーン電極
に供給される第１クロック信号（Ｃ１）がロー論理レベ
ル電圧を維持するので出力ライン（１４ｉ）にはロー論
理レベル電圧の出力信号が表れる。
【００４５】続いて、ｔ２区間で以前ステージの出力ラ
イン（２２ｉ−１）の出力信号（ｇｎ−１）が第４クロ
ック信号（Ｃ４）がハイ論理レベル電圧でロー論理レベ
ル電圧に反転される反面に第１クロック信号（Ｃ１）は
ロー論理レベル電圧の代わりにハイ論理レベル電圧を有
する。ハイ論理レベル電圧を有する第１クロック信号
（Ｃ１）は第１ノード（Ｐ１）上のハイ論理レベル電圧
（ＶＰ１）によってターンオンされた第９ＮＭＯＳトラ
ンジスタ（Ｔ９）を経由して出力ライン（２４ｉ）に供
給されるようになって、出力ライン（２４ｉ）上にハイ
論理レベルが表れるようにする。この時、第１ノード
（Ｐ１）上の電圧（ＶＰ１）は第９ＮＭＯＳトランジス
タ（Ｔ９）のゲート電極とソース電極の間に存在する寄
生キャパシタ（Ｃｇｓ）のカープリング効果によっても
っと高いレベルに昇圧される。次に、ｔ３区間で第１ク
ロック信号（Ｃ１）がハイ論理レベル電圧でロー論理レ
ベル電圧に遷移すると、第９ＮＭＯＳトランジスタ（Ｔ
９）がターンオン状態を維持してあるので出力ライン
（１４ｉ）上の出力信号はロー論理レベル電圧を有す
る。この時、第１及び第２ＮＭＯＳトランジスタ（Ｔ
１、Ｔ２）はターンオフ状態であるので第１ノード（Ｐ
１）上の電圧（ＶＰ１）は中間レベル電圧状態に減少さ
れる。
イン（２２ｉ−１）の出力信号（ｇｎ−１）が第４クロ
ック信号（Ｃ４）がハイ論理レベル電圧でロー論理レベ
ル電圧に反転される反面に第１クロック信号（Ｃ１）は
ロー論理レベル電圧の代わりにハイ論理レベル電圧を有
する。ハイ論理レベル電圧を有する第１クロック信号
（Ｃ１）は第１ノード（Ｐ１）上のハイ論理レベル電圧
（ＶＰ１）によってターンオンされた第９ＮＭＯＳトラ
ンジスタ（Ｔ９）を経由して出力ライン（２４ｉ）に供
給されるようになって、出力ライン（２４ｉ）上にハイ
論理レベルが表れるようにする。この時、第１ノード
（Ｐ１）上の電圧（ＶＰ１）は第９ＮＭＯＳトランジス
タ（Ｔ９）のゲート電極とソース電極の間に存在する寄
生キャパシタ（Ｃｇｓ）のカープリング効果によっても
っと高いレベルに昇圧される。次に、ｔ３区間で第１ク
ロック信号（Ｃ１）がハイ論理レベル電圧でロー論理レ
ベル電圧に遷移すると、第９ＮＭＯＳトランジスタ（Ｔ
９）がターンオン状態を維持してあるので出力ライン
（１４ｉ）上の出力信号はロー論理レベル電圧を有す
る。この時、第１及び第２ＮＭＯＳトランジスタ（Ｔ
１、Ｔ２）はターンオフ状態であるので第１ノード（Ｐ
１）上の電圧（ＶＰ１）は中間レベル電圧状態に減少さ
れる。
【００４６】最後に、ｔ４区間でハイ論理レベル電圧を
有する第３クロック信号（Ｃ３）が第３ＮＭＯＳトラン
ジスタ（Ｔ３）のドレーン電極と第３及び第４ＮＭＯＳ
トランジスタ（Ｔ３、Ｔ４）のゲート電極に印可され
る。この時、第３及び第４ＮＭＯＳトランジスタ（Ｔ
３、Ｔ４）はターンオンされて、ハイ論理レベル電圧を
有する第３クロック信号（Ｃ３）が自分たちを経由して
第２ノード（Ｐ２）上に充電されるようにする。第１０
ＮＭＯＳトランジスタ（Ｔ１０）は第２ノード（Ｐ２）
からのハイ論理レベル電圧の電圧信号（ＶＰ２）によっ
てターンオンされて、出力ライン（２４ｉ）上の出力電
圧信号がロー論理レベル電圧を維持するようにする。こ
れと併せて、第５及び第６ＮＭＯＳトランジスタ（Ｔ
５、Ｔ６）も第２ノード（Ｐ２）上に充電されたハイ論
理レベルの電圧信号（ＶＰ２）によってターンオンされ
て、第１ノード（Ｐ１）上の電圧信号（ＶＰ１）が第５
及び第６ＮＭＯＳトランジスタ（Ｔ５、Ｔ６）及び基底
電圧ライン（ＶＳＳＬ）を経由して基底電圧源（ＶＳ
Ｓ）側に放電されるようにする。このように、本発明の
実施例によるシフトレジスタの各ステージ（２２１乃至
２２ｎ）は水平走査期間毎にスタートパルスを自分の出
力ライン（２４ｉ）側にシフトさせる。従って、シフト
レジスタのｎ個の出力ライン（２４１乃至２４ｎ）は順
次的にイネーブルされることは勿論であり画素アレイに
含まれたｎ個のローライン（ＲＯＷ１乃至ＲＯＷｎ）が
順次的に駆動される。
有する第３クロック信号（Ｃ３）が第３ＮＭＯＳトラン
ジスタ（Ｔ３）のドレーン電極と第３及び第４ＮＭＯＳ
トランジスタ（Ｔ３、Ｔ４）のゲート電極に印可され
る。この時、第３及び第４ＮＭＯＳトランジスタ（Ｔ
３、Ｔ４）はターンオンされて、ハイ論理レベル電圧を
有する第３クロック信号（Ｃ３）が自分たちを経由して
第２ノード（Ｐ２）上に充電されるようにする。第１０
ＮＭＯＳトランジスタ（Ｔ１０）は第２ノード（Ｐ２）
からのハイ論理レベル電圧の電圧信号（ＶＰ２）によっ
てターンオンされて、出力ライン（２４ｉ）上の出力電
圧信号がロー論理レベル電圧を維持するようにする。こ
れと併せて、第５及び第６ＮＭＯＳトランジスタ（Ｔ
５、Ｔ６）も第２ノード（Ｐ２）上に充電されたハイ論
理レベルの電圧信号（ＶＰ２）によってターンオンされ
て、第１ノード（Ｐ１）上の電圧信号（ＶＰ１）が第５
及び第６ＮＭＯＳトランジスタ（Ｔ５、Ｔ６）及び基底
電圧ライン（ＶＳＳＬ）を経由して基底電圧源（ＶＳ
Ｓ）側に放電されるようにする。このように、本発明の
実施例によるシフトレジスタの各ステージ（２２１乃至
２２ｎ）は水平走査期間毎にスタートパルスを自分の出
力ライン（２４ｉ）側にシフトさせる。従って、シフト
レジスタのｎ個の出力ライン（２４１乃至２４ｎ）は順
次的にイネーブルされることは勿論であり画素アレイに
含まれたｎ個のローライン（ＲＯＷ１乃至ＲＯＷｎ）が
順次的に駆動される。
【００４７】図１８は図１５に図示された任意のステー
ジ（２２ｉ）の他の実施例による回路構成を詳細に図示
する。図１８に図示された任意のステージ（２２ｉ）は
第４クロック信号ライン（ＣＫＬ４）が第２ＮＭＯＳト
ランジスタ（Ｔ２）のゲート電極にだけ接続されて第１
ＮＭＯＳトランジスタ（Ｔ１）のゲート電極及びドレー
ン電極は以前ステージ（２２ｉ−１）の出力ライン（２
４ｉ−１）に共通に接続されることを除いては、図１６
に図示された実施例によるステージと同一に構成されて
いる。
ジ（２２ｉ）の他の実施例による回路構成を詳細に図示
する。図１８に図示された任意のステージ（２２ｉ）は
第４クロック信号ライン（ＣＫＬ４）が第２ＮＭＯＳト
ランジスタ（Ｔ２）のゲート電極にだけ接続されて第１
ＮＭＯＳトランジスタ（Ｔ１）のゲート電極及びドレー
ン電極は以前ステージ（２２ｉ−１）の出力ライン（２
４ｉ−１）に共通に接続されることを除いては、図１６
に図示された実施例によるステージと同一に構成されて
いる。
【００４８】図１９は本発明の実施例によるシフトレジ
スタを低い絶対段界電圧（｜Ｖｔｈ｜）のトランジスタ
を有する本発明の実施例によるシフトレジスタに対する
模擬実験結果を表す。図１９において、″ＶＰ１″と″
ＶＰ２″は第１及び第２ノード（Ｐ１、Ｐ２）上の電圧
信号の波形であり、″Ｖｏｕｔ″は現在のステージ（２
２ｉ）、即ち任意のステージの出力ライン（２４ｉ）上
の出力電圧信号を表す。図１９は第１及び第２ノード
（Ｐ１、Ｐ２）上の電圧信号（ＶＰ１、ＶＰ２）が安定
することを立証している。これは第１及び第２ノード
（Ｐ１、Ｐ２）から漏泄された電流が第１及び第２ノー
ド（Ｐ１、Ｐ２）にマルチゲート構造で接続されたＮＭ
ＯＳトランジスタによって減少されることに起因する。
この結果、出力ライン（２４ｉ）に充電された出力電圧
信号が安定されてシフトレジスタが安定に駆動されるこ
とが出来る。
スタを低い絶対段界電圧（｜Ｖｔｈ｜）のトランジスタ
を有する本発明の実施例によるシフトレジスタに対する
模擬実験結果を表す。図１９において、″ＶＰ１″と″
ＶＰ２″は第１及び第２ノード（Ｐ１、Ｐ２）上の電圧
信号の波形であり、″Ｖｏｕｔ″は現在のステージ（２
２ｉ）、即ち任意のステージの出力ライン（２４ｉ）上
の出力電圧信号を表す。図１９は第１及び第２ノード
（Ｐ１、Ｐ２）上の電圧信号（ＶＰ１、ＶＰ２）が安定
することを立証している。これは第１及び第２ノード
（Ｐ１、Ｐ２）から漏泄された電流が第１及び第２ノー
ド（Ｐ１、Ｐ２）にマルチゲート構造で接続されたＮＭ
ＯＳトランジスタによって減少されることに起因する。
この結果、出力ライン（２４ｉ）に充電された出力電圧
信号が安定されてシフトレジスタが安定に駆動されるこ
とが出来る。
【００４９】図２０は従来のシフトレジスタと本発明に
よるシフトレジスタでのトランジスタの段界電圧に対す
る多数キャリアの移動図を比較するグラフである。図２
０において、第１電圧範囲（３０）は従来のシフトレジ
スタの動作電圧範囲を表して、第２電圧範囲（３２）は
本発明によるシフトレジスタの動作電圧の範囲を指示す
る。第１電圧範囲（３０）は２Ｖ程度の電圧レベルから
７Ｖ程度の電圧レベルに至る領域を占有する反面、第２
電圧範囲（３２）は０Ｖ程度の電圧レベルから６ ５Ｖ
程度に至る領域を占有する。結果的に、本発明によるシ
フトレジスタは１ ５Ｖの電圧レベルに相応する領域ほ
ど従来のシフトレジスタより広い動作電圧範囲を有する
ことが分かる。
よるシフトレジスタでのトランジスタの段界電圧に対す
る多数キャリアの移動図を比較するグラフである。図２
０において、第１電圧範囲（３０）は従来のシフトレジ
スタの動作電圧範囲を表して、第２電圧範囲（３２）は
本発明によるシフトレジスタの動作電圧の範囲を指示す
る。第１電圧範囲（３０）は２Ｖ程度の電圧レベルから
７Ｖ程度の電圧レベルに至る領域を占有する反面、第２
電圧範囲（３２）は０Ｖ程度の電圧レベルから６ ５Ｖ
程度に至る領域を占有する。結果的に、本発明によるシ
フトレジスタは１ ５Ｖの電圧レベルに相応する領域ほ
ど従来のシフトレジスタより広い動作電圧範囲を有する
ことが分かる。
【００５０】
【発明の効果】上述したように、本発明によるシフトレ
ジスタは４ー位相クロック信号を利用して多数のステー
ジを順次的に駆動することでトランジスタのサイズと関
係無しに各ステージが構成されるようにする。従って、
本発明によるシフトレジスタで素子移動図及び段界電圧
の変動で引き起こされる回路特性の変化が最小化され
る。この結果、信号のトレジジョン期間にだけ電流が流
れるようになって電力消耗が減ることだけではなく、過
電流によって引き起こされる素子特性の熱化が抑制され
る。更に、本発明によるシフトレジスタでは出力ノード
とブートストラップノードの間に別途のキャパシタが設
置されることと併せて直流電源とブートストラップノー
ド間にキャパシタが設置されることで、ブートストラッ
プノードでの電圧変化の抑制されることが出来る。この
結果、本発明によるシフトレジスタが安定に動作され
る。
ジスタは４ー位相クロック信号を利用して多数のステー
ジを順次的に駆動することでトランジスタのサイズと関
係無しに各ステージが構成されるようにする。従って、
本発明によるシフトレジスタで素子移動図及び段界電圧
の変動で引き起こされる回路特性の変化が最小化され
る。この結果、信号のトレジジョン期間にだけ電流が流
れるようになって電力消耗が減ることだけではなく、過
電流によって引き起こされる素子特性の熱化が抑制され
る。更に、本発明によるシフトレジスタでは出力ノード
とブートストラップノードの間に別途のキャパシタが設
置されることと併せて直流電源とブートストラップノー
ド間にキャパシタが設置されることで、ブートストラッ
プノードでの電圧変化の抑制されることが出来る。この
結果、本発明によるシフトレジスタが安定に動作され
る。
【００５１】また、本発明によるシフトレジスタでは、
ＮＭＯＳトランジスタがマルチゲート構造で第１及び第
２ノード（Ｐ１、Ｐ２）に接続されて第１及び第２ノー
ド（Ｐ１、Ｐ２）から漏泄される電流が減少される。こ
れによって、シフトレジスタが安定に駆動されて、更に
動作電圧の範囲が広くなる。また、本発明によるシフト
レジスタでは、第１及び第２ＮＭＯＳトランジスタ（Ｔ
１、Ｔ２）のゲート電極が異なるクロックラインにそれ
ぞれ接続されることで、以前ステージの出力信号が落ち
ても第１ノード（Ｐ１）に充電される電位の減少が最小
化される。更に、本発明によるシフトレジスタは高電位
電圧を供給するためのラインが制御されることが出来
る。
ＮＭＯＳトランジスタがマルチゲート構造で第１及び第
２ノード（Ｐ１、Ｐ２）に接続されて第１及び第２ノー
ド（Ｐ１、Ｐ２）から漏泄される電流が減少される。こ
れによって、シフトレジスタが安定に駆動されて、更に
動作電圧の範囲が広くなる。また、本発明によるシフト
レジスタでは、第１及び第２ＮＭＯＳトランジスタ（Ｔ
１、Ｔ２）のゲート電極が異なるクロックラインにそれ
ぞれ接続されることで、以前ステージの出力信号が落ち
ても第１ノード（Ｐ１）に充電される電位の減少が最小
化される。更に、本発明によるシフトレジスタは高電位
電圧を供給するためのラインが制御されることが出来
る。
【００５２】以上説明した内容を通して当業者であれば
本発明の技術思想を一脱しない範囲で多様な変更及び修
正が可能であることが分かる。従って、本発明の技術的
な範囲は明細書の詳細な説明に記載された内容に限らず
特許請求の範囲によって定めなければならない。
本発明の技術思想を一脱しない範囲で多様な変更及び修
正が可能であることが分かる。従って、本発明の技術的
な範囲は明細書の詳細な説明に記載された内容に限らず
特許請求の範囲によって定めなければならない。
【図１】 図１は従来の３ー位相シフトレジスタを概略
的に図示するブロック図である。
的に図示するブロック図である。
【図２】 図２は、図１に図示された各ステージを図示
する詳細回路図である。
する詳細回路図である。
【図３】 図３は図２に図示されたステージの入 出力
波形図である。
波形図である。
【図４】 図４は図２に図示されたステージの出力部を
図示する詳細回路図である。
図示する詳細回路図である。
【図５】 図５は従来の４ー位相シフトレジスタを概略
的に図示するブロック図である。
的に図示するブロック図である。
【図６】 図６は、図５に図示された各ステージを図示
する詳細回路図である。
する詳細回路図である。
【図７】 図７は図６に図示されたステージの入 出力
波形図である。
波形図である。
【図８】 図８は従来のシフトレジスタのシミュレーシ
ョンで第１及び第２ノード上の電圧信号と各ステージで
発生された出力信号の波形図である。
ョンで第１及び第２ノード上の電圧信号と各ステージで
発生された出力信号の波形図である。
【図９】 図９は図５に図示されたシフトレジスタに適
用される本発明の実施例によるシフトレジスタステージ
の構造を図示する回路図である。
用される本発明の実施例によるシフトレジスタステージ
の構造を図示する回路図である。
【図１０】 図１０は図９のステージの入 出力波形図
である。
である。
【図１１】 図１１は図９に存在するキャパシダンズ
（ＣＬ２）によって表れる第１及び第２ノードでの電圧
の変化を図示する電圧波形図である。
（ＣＬ２）によって表れる第１及び第２ノードでの電圧
の変化を図示する電圧波形図である。
【図１２】 図１２は図５に図示されたシフトレジスタ
に適用される本発明の他の実施例によるシフトレジスタ
ステージの構造を図示する回路図である。
に適用される本発明の他の実施例によるシフトレジスタ
ステージの構造を図示する回路図である。
【図１３】 図１３は図５に図示されたシフトレジスタ
に適用される本発明の他の実施例によるシフトレジスタ
ステージの構造を図示する回路図である。
に適用される本発明の他の実施例によるシフトレジスタ
ステージの構造を図示する回路図である。
【図１４】 図１４は出力電圧のポーリングタイムが長
くなることを表す電圧波形図である。
くなることを表す電圧波形図である。
【図１５】 図１５は本発明の実施例によるシフトレジ
スタを概略的に図示するブロック図である。
スタを概略的に図示するブロック図である。
【図１６】 図１６は図１５に図示された任意のステー
ジの実施例を図示する回路図である。
ジの実施例を図示する回路図である。
【図１７】 図１７は図１６に図示された任意の入力及
び出力信号に対する波形図である。
び出力信号に対する波形図である。
【図１８】 図１８は図１６に図示された任意のステー
ジの他の実施例を図示する回路図である。
ジの他の実施例を図示する回路図である。
【図１９】 図１９は本発明によるシフトレジスタの謀
議実験の時、第１及び第２ノード上の電圧信号とそれぞ
れステージで発生される出力信号を図示する波形図であ
る。
議実験の時、第１及び第２ノード上の電圧信号とそれぞ
れステージで発生される出力信号を図示する波形図であ
る。
【図２０】 図２０は従来のシフトレジスタと本発明に
よるシフトレジスタそれぞれに含まれたトランジスタの
段界電圧に多数キャリアの移動図を説明する図面であ
る。
よるシフトレジスタそれぞれに含まれたトランジスタの
段界電圧に多数キャリアの移動図を説明する図面であ
る。
２２乃至２ｎ、１２２乃至１２ｎ、２２１乃至２２ｎ：
ステージ ４１乃至４ｎ、４ｉ、１４ｉ乃至１４ｎ、２４１乃至２
４ｉ：出力ライン Ｔ１乃至Ｔ７：トランジスタ ３０：第１電圧範囲 ３２：第２電圧範囲
ステージ ４１乃至４ｎ、４ｉ、１４ｉ乃至１４ｎ、２４１乃至２
４ｉ：出力ライン Ｔ１乃至Ｔ７：トランジスタ ３０：第１電圧範囲 ３２：第２電圧範囲
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ユン サン ヤン 大韓民国 キュンキ−ドー ドンガン−ク ホガエ−ドン 1052−３， モクリュン アパート 307−103号 (72)発明者 キム ジン サン 大韓民国 キュンギ−ドー アンヤン市 ドンガン−クピュンチョン−ドン 897− ５， チョウォン アパート 606−108号
Claims (20)
- 【請求項１】 高電位電圧源、低電位電圧源及び位相遅
延クロック信号発生器に共通に接続されて多数のローラ
インにそれぞれ接続されることと併せてスキャニング信
号に対して従属接続されることで、ローラインを充電及
び放電させるステージを有するシフトレジスタにおい
て、前記多数のステージそれぞれが；スキャニング信号
に比べて位相遅延された第１クロック信号が入力される
第１出力電極、ローラインに接続された第１出力電極及
び第１制御電極を有するプルアップトランジスタと低電
位電圧源に接続された第２入力電極、ローラインに接続
される第２出力電極及び第２制御電極を有するプルダウ
ントランジスタを含む出力回路と；スキャニング信号に
応答して第１制御電極に供給される第１制御信号を発生
することと併せて第１クロック信号に比べて位相遅延さ
れた第２クロック信号に応答して第２制御電極に供給さ
れる第２制御信号を発生するための入力回路部と；第１
制御信号を昇圧するための昇圧手段とを具備することを
特徴とするシフトレジスタ。 - 【請求項２】 前記入力回路部が；前記入力信号が供給
される第３入力電極、前記第１制御電極に接続された第
３出力電極及び前記第３入力電極に接続された第３制御
電極を有する第１トランジスタと；前記低電位電圧供給
源に接続された第４入力電極、前記第１制御電極に接続
された第４出力電極及び前記第２制御電極に接続された
第４制御電極を有する第２トランジスタとを具備するこ
とを特徴とする請求項１記載のシフトレジスタ。 - 【請求項３】 前記入力回路部が；前記高電位電圧供給
源に接続された第５入力電極、前記第２制御電極に接続
された第５出力電極及び前記第２クロック信号が入力さ
れる第５制御電極を有する第３トランジスタと；前記低
電位電圧供給源に接続された第６入力電極、前記第２制
御電極に接続された第６出力電極及び前記入力信号が供
給される第６制御電極を有する第４トランジスタとをさ
らに具備することを特徴とする請求項２記載のシフトレ
ジスタ。 - 【請求項４】 前記昇圧手段は前記ローラインと前記第
１制御電極に接続された第１キャパシタとを具備するこ
とを特徴とする請求項１記載のシフトレジスタ。 - 【請求項５】 前記第１制御電極と前記低電位電圧供給
源の間に接続された第２キャパシタと、前記第２制御電
極と前記低電位電圧供給源の間に接続された第３キャパ
シタとをさらに具備することを特徴とする請求項１記載
のシフトレジスタ。 - 【請求項６】 高電位電圧源、低電位電圧源及び位相遅
延クロック信号発生器に共通に接続されて多数のローラ
インにそれぞれ接続されることと併せてスキャニング信
号に対して従属接続されることで、ローラインを充電及
び放電させる多数のステージを有するシフトレジスタに
おいて、前記多数のステージそれぞれが；前記スキャニ
ング信号に比べて位相遅延された第１クロック信号に応
答する第１入力電極、前記ローラインに接続された第１
出力電極及び第１制御電極を有するプルアップトランジ
スタと低電位電圧源に接続された第２入力電極、前記ロ
ーラインに接続される第２出力電極及び第２制御電極を
有するプルダウントランジスタを含む出力回路手段と；
前記スキャニング信号に応答して前記第１制御電極に供
給される第１制御信号を発生することと併せて第１クロ
ック信号に比べて位相遅延された第２クロック信号に応
答して前記第２クロック信号に応答して前記第２制御電
極に供給される第２制御信号を発生するための入力回路
手段と；前記第１制御信号を高めるための昇圧手段と；
前記第１制御信号がイネーブルされる期間に前記第２制
御信号を放電させるための放電手段をとを具備すること
を特徴とするシフトレジスタ。 - 【請求項７】 前記入力回路手段が；前記スキャニング
信号に応答する第３入力電極、前記第１制御電極に接続
された第３出力電極及び前記第３入力電極に接続された
第３制御電極を有する第１トランジスタと；前記低電位
電圧供給源に接続された第４入力電極、前記第１制御電
極に接続された第４出力電極及び前記第２制御電極に接
続された第４制御電極を有する第２トランジスタとを具
備することを特徴とする請求項６記載のシフトレジス
タ。 - 【請求項８】 前記入力回路手段が；前記高電位電圧供
給源に接続された第５入力電極、前記第２制御電極に接
続された第５出力電極及び前記第２クロック信号に応答
する第５制御電極を有する第３トランジスタとをさらに
具備することを特徴とする請求項７記載のシフトレジス
タ。 - 【請求項９】 前記放電手段が前記低電位電圧供給源に
接続された第６入力電極、前記第２制御電極に接続され
た第６出力電極及び前記第１制御電極に接続された第６
制御電極を有するトランジスタとを具備することを特徴
とする請求項６記載のシフトレジスタ。 - 【請求項１０】 高電位電圧源、低電位電圧源及び位相
遅延クロック信号発生器に共通に接続されて多数のロー
ラインにそれぞれ接続されることと併せてスキャニング
信号に対して従属接続されることで、前記多数のローラ
インを充電及び放電させる多数のステージを有するシフ
トレジスタにおいて、前記多数のステージそれぞれが；
前記スキャニング信号に比べて位相遅延された第１クロ
ック信号が入力される第１入力電極、前記ローラインに
接続された第１出力電極及び第１制御電極を有するプル
アップトランジスタと低電位電圧源に接続された第２入
力電極、前記ローラインに接続される第２出力電極及び
第２制御電極を有するプルダウントランジスタを含む出
力回路装置と；前記スキャニング信号に応答して前記第
１制御電極に供給される第１制御信号を発生することと
併せて第１クロック信号に比べて位相遅延された第２ク
ロック信号に応答して前記第２制御電極に供給される第
２制御信号を発生するための入力回路装置と；前記第１
制御信号を昇圧するための昇圧手段と；前記ローライン
での放電速度を加速するための手段をとを具備すること
を特徴とするシフトレジスタ。 - 【請求項１１】 前記加速手段は前記低電位電圧供給源
に接続された第３入力電極、前記ローラインに接続され
た第３出力電極及び次のステージの出力ラインに接続さ
れた第３制御電極を有するトランジスタとを具備するこ
とを特徴とする請求項１０記載のシフトレジスタ。 - 【請求項１２】 液晶表示装置の多数のゲートラインを
駆動するためにスキャニング信号、第１電圧源及び第２
電圧源に応答するシフトレジスタにおいて、多数のステ
ージとを具備して、前記多数のステージそれぞれが；前
記スキャニング信号に比べて位相遅延された第１クロッ
ク信号が入力される第１入力電極、前記ゲートラインに
接続された第１出力電極及び第１制御電極を有するプル
アップトランジスタと前記第２電圧源に接続された第２
入力電極、前記ゲートラインに接続される第２出力電極
及び第２制御電極を有するプルダウントランジスタを含
む出力回路装置と；前記スキャニング信号に応答して前
記第１制御電極に供給される第１制御信号を発生するこ
とと併せて第１クロック信号に比べて位相遅延された第
２クロック信号に応答して前記第２制御電極に供給され
る第２制御信号を発生するための入力回路装置と；前記
第１制御電極とゲートラインの間に接続されて前記制御
信号を昇圧するための電圧制御器とを具備することを特
徴とするシフトレジスタ。 - 【請求項１３】 液晶表示装置の多数のゲートラインを
駆動するためにスキャニング信号、第１電圧源及び第２
電圧源に応答するシフトレジスタにおいて、多数のステ
ージとを具備して、前記多数のステージそれぞれが；前
記スキャニング信号に比べて位相遅延された第１クロッ
ク信号が入力される第１入力電極、前記ゲートラインに
接続された第１出力電極及び第１制御電極を有するプル
アップトランジスタと前記第２電圧源に接続された第２
入力電極、前記ゲートラインに接続される第２出力電極
及び第２制御電極を有するプルダウントランジスタを含
む出力回路装置と；前記スキャニング信号に応答して前
記第１制御電極に供給される第１制御信号を発生するこ
とと併せて第１クロック信号に比べて位相遅延された第
２クロック信号に応答して前記第２制御電極に供給され
る第２制御信号を発生する入力回路装置と；前記第１制
御電極とゲートラインの間に接続されて前記第１制御信
号を昇圧するための電圧制御器と；第１制御信号に応答
して第２制御信号を放電させる放電装置とを具備するこ
とを特徴とするシフトレジスタ。 - 【請求項１４】 液晶表示装置の多数のゲートラインを
駆動するためにスキャニング信号、第１電圧源及び第２
電圧源に応答するシフトレジスタにおいて、多数のステ
ージとを具備して、前記多数のステージそれぞれが；前
記スキャニング信号に比べて位相遅延された第１クロッ
ク信号が入力される第１入力電極、前記ゲートラインに
接続された第１出力電極及び第１制御電極を有するプル
アップトランジスタと前記第２電圧源に接続された第２
入力電極、前記ゲートラインに接続される第２出力電極
及び第２制御電極を有するプルダウントランジスタを含
む出力回路装置と；前記スキャニング信号に応答して前
記第１制御電極に供給される第１制御信号を発生するこ
とと併せて第１クロック信号に比べて位相遅延された第
２クロック信号に応答して前記第２制御電極に供給され
る第２制御信号を発生するための入力回路装置と；前記
第１制御電極とゲートラインの間に接続されて前記第１
制御信号を昇圧するための電圧制御器と；前記スキャニ
ング信号に応答して前記第２制御信号を放電させる第１
放電装置と；ゲートラインに接続された第２放電装置と
を具備することを特徴とするシフトレジスタ。 - 【請求項１５】 クロック信号供給ラインと低電位電圧
供給ラインに接続されることと併せて各ローラインに出
力端子が接続されてスタート信号供給ラインに従属接続
されてこの前端の出力信号が入力端子に供給される多数
のステージを具備して前記ローラインを順次駆動するた
めのシフトレジスタにおいて、前記各ステージは第１ク
ロック信号入力端子と前記出力端子に直列接続された導
電通路と制御電極を有するプルアップトランジスタと、
前記低電位の電圧入力端子と前記出力端子に直列接続さ
れた導電通路と制御電極を有するプルダウントランジス
タと、前記入力端子と前記プルアップトランジスタの制
御電極に直列接続された導電通路と第３クロック信号入
力端子に共通接続された制御電極を有して前記プルアッ
プトランジスタの制御電極に電圧を充電させるための第
１及び第２トランジスタと、前記第２クロック信号入力
端子と前記プルダウントランジスタの制御電極に直列接
続された導電通路と第２クロック信号入力端子に共通接
続された制御電極を有して前記プルダウントランジスタ
の制御電極に電圧を充電させるための第３及び第４トラ
ンジスタとを具備することを特徴とするシフトレジス
タ。 - 【請求項１６】 前記プルアップトランジスタの制御電
極と前記低電位電圧入力端子に直列接続された導電通路
と前記プルダウントランジスタの制御電極に接続された
制御電極を有して前記プルアップトランジスタの制御電
極に充電された電圧を放電させるための第５及び第６ト
ランジスタと、前記プルダウントランジスタの制御電極
と前記低電位電圧入力端子に直列接続された導電通路と
前記入力端子に接続された制御電極を有して前記プルダ
ウントランジスタの制御電極に充電された電圧を放電さ
せるための第７及び第８トランジスタとを具備すること
を特徴とする請求項１５記載のシフトレジスタ。 - 【請求項１７】 前記入力端子のパルス信号と前記第３
パルス信号は同時に供給されて、前記入力端子のパルス
信号及び第３クロック信号に応答して前記プルアップト
ランジスタの制御電極がハイ状態で充電された状態で前
記第１クロック信号が供給されることを特徴とする請求
項１５記載のシフトレジスタ回路。 - 【請求項１８】 クロック信号供給ラインと低電位電圧
供給ラインに接続されることと併せて各ローラインに出
力端子が接続されてスタート信号供給ラインに従属接続
されてこの前端の出力信号が入力端子に供給される多数
のステージとを具備して前記ローラインを順次駆動する
ためのシフトレジスタ回路において、前記各ステージは
第１クロック信号入力端子と前記出力端子に直列接続さ
れた導電通路と制御電極を有するプルアップトランジス
タと、前記低電位の電圧入力端子と前記出力端子に直列
接続された導電通路と制御電極を有するプルダウントラ
ンジスタと、前記入力端子と前記第３クロック信号入力
端子にそれぞれ接続された制御端子と、前記入力端子と
前記プルアップトランジスタの制御電極に直列接続され
た導電通路を有して前記プルアップトランジスタの制御
電極に電圧を充電させるための第１及び第２トランジス
タと、前記第２クロック信号入力端子と前記プルダウン
トランジスタの制御電極に直列接続された導電通路と第
２クロック信号入力端子に共通接続された制御電極を有
して前記プルダウントランジスタの制御電極に電圧を充
電させるための第３及び第４トランジスタとを具備する
ことを特徴とするシフトレジスタ。 - 【請求項１９】 前記プルアップトランジスタの制御電
極と前記低電位電圧入力端子に直列接続された導電通路
と前記プルダウントランジスタの制御電極に接続された
制御電極を有して前記プルアップトランジスタの制御電
極に充電された電圧を放電させるための第５及び第６ト
ランジスタと、前記プルダウントランジスタの制御電極
と前記低電位電圧入力端子に直列接続された導電通路と
前記入力端子に接続された制御電極を有して前記プルダ
ウントランジスタの制御電極に充電された電圧を放電さ
せるための第７及び第８トランジスタとを具備すること
を特徴とする請求項１８記載のシフトレジスタ。 - 【請求項２０】 前記入力端子のパルス信号と前記第３
パルス信号は同時に供給されて、前記入力端子のパルス
信号及び第３クロック信号に応答して前記プルアップト
ランジスタの制御電極がハイ状態で充電された状態で前
記第１クロック信号が供給されることを特徴とする請求
項１８記載のシフトレジスタ回路。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980044180A KR100281336B1 (ko) | 1998-10-21 | 1998-10-21 | 쉬프트 레지스터 회로 |
| KR1999-4372 | 1999-02-09 | ||
| KR1998-44180 | 1999-02-09 | ||
| KR10-1999-0004372A KR100438525B1 (ko) | 1999-02-09 | 1999-02-09 | 쉬프트 레지스터 회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000155550A true JP2000155550A (ja) | 2000-06-06 |
| JP4181710B2 JP4181710B2 (ja) | 2008-11-19 |
Family
ID=26634238
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30024299A Expired - Lifetime JP4181710B2 (ja) | 1998-10-21 | 1999-10-21 | シフトレジスタ |
Country Status (4)
| Country | Link |
|---|---|
| JP (1) | JP4181710B2 (ja) |
| DE (1) | DE19950860B4 (ja) |
| FR (1) | FR2787913B1 (ja) |
| GB (1) | GB2343068B (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2001160299A (ja) * | 1999-12-02 | 2001-06-12 | Casio Comput Co Ltd | シフトレジスタ及び電子装置 |
| JP2002313093A (ja) * | 2001-04-13 | 2002-10-25 | Toshiba Corp | シフトレジスタ、駆動回路、電極基板及び平面表示装置 |
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| DE19950860B4 (de) | 2009-08-27 |
| DE19950860A1 (de) | 2000-05-04 |
| FR2787913B1 (fr) | 2004-08-27 |
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| JP4181710B2 (ja) | 2008-11-19 |
| GB2343068B (en) | 2000-12-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040602 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20071026 |
|
| A131 | Notification of reasons for refusal |
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|
| A601 | Written request for extension of time |
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|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20080221 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080519 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080901 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4181710 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110905 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120905 Year of fee payment: 4 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130905 Year of fee payment: 5 |
|
| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
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|
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|
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