JP4612580B2

JP4612580B2 - 走査駆動回路

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Publication number: JP4612580B2
Application number: JP2006108759A
Authority: JP
Inventors: 東蓉申
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Priority date: 2005-09-20
Filing date: 2006-04-11
Publication date: 2011-01-12
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Description

本発明は，走査駆動回路に関し，特に，有機電界発光表示装置に利用される走査駆動回路に関する。

一般に，有機電界発光表示装置は，蛍光性有機化合物を電気的に励起させて発光させる表示装置であり，Ｍ×Ｎ個の有機発光セルを電圧書込み，あるいは，電流書込みして映像を表現する。このような有機発光セルは，アノード(ＩＴＯ)，有機薄膜，カソードレイヤー(ｍｅｔａｌ)の構造を備える。

有機薄膜は，電子と正孔との均衡を良くして発光効率を高めるために，発光層（ＥｍｉｓｓｉｏｎＬａｙｅｒ；ＥＭＬ)，電子輸送層(ＥｌｅｃｔｒｏｎＴｒａｎｓｐｏｒｔＬａｙｅｒ；ＥＴＬ)および正孔輸送層（ＨｏｌｅＴｒａｎｓｐｏｒｔＬａｙｅｒ；ＨＴＬ）を含む多層構造から構成される。また別途に，電子注入層（ＥｌｅｃｔｒｏｎＩｎｊｅｃｔｉｏｎＬａｙｅｒ；ＥＩＬ）と正孔注入層（ＨｏｌｅＩｎｊｅｃｔｉｏｎＬａｙｅｒ；ＨＩＬ）とを含む。

このように構成される有機発光セルを駆動する方式には，単純マトリックス（ｐａｓｓｉｖｅｍａｔｒｉｘ）方式と，薄膜トランジスタ（ＴｈｉｎＦｉｌｍＴｒａｎｓｉｓｔｏｒ；ＴＦＴ）を利用した能動駆動（ａｃｔｉｖｅｍａｔｒｉｘ）方式とがある。単純マトリックス方式は，陽極と陰極を直交するように形成し，ラインを選択して駆動する。能動駆動方式は，薄膜トランジスタをＩＴＯ（ＩｎｄｉｕｍＴｉｎＯｘｉｄｅ；インジウムスズ酸化物）画素電極に接続して，薄膜トランジスタのゲートに接続されたキャパシタの容量によって維持された電圧に応じて駆動する方式である。

この時，キャパシタに電圧を設定するために印加される信号の形態によって，能動駆動方式は，電圧書込み（ｖｏｌｔａｇｅｐｒｏｇｒａｍｍｉｎｇ）方式と電流書込み（ｃｕｒｒｅｎｔｐｒｏｇｒａｍｍｉｎｇ）方式に分けられる。

このような能動駆動方式の有機電界発光表示装置は，大きく分けて，表示パネル，データ駆動回路，走査駆動回路，タイミング制御部を含んで構成される。走査駆動回路は，タイミング制御部から走査駆動制御信号の供給を受ける。これによって，走査駆動回路は，走査信号を生成し，生成された走査信号を表示パネルの走査線に順次供給する。

すなわち，走査駆動回路は，パネル内に具備された複数の画素を駆動するために順次走査信号を生成して，走査信号をパネルに提供する。

図１は，従来の一般的な走査駆動回路の構成を示すブロック図である。図１を参照すると，従来の一般的な走査駆動回路は，スタートパルスＳＰ入力ラインに従属的に接続された複数のステージ（ＳＴ１〜ＳＴｎ）で構成される。複数のステージ（ＳＴ１〜ＳＴｎ）は，スタートパルス（ＳＰ）をクロック信号（Ｃ）によって順次シフトさせて，出力信号（ＳＯ１〜ＳＯｎ）を発生する。この場合，第２〜第ｎステージ（ＳＴ２〜ＳＴｎ）の各々は，一つ前のステージからの出力信号をスタートパルスとして入力してもらい，一つ前のステージからの出力信号をシフトさせる。これによって，複数のステージ（ＳＴ１〜ＳＴｎ）は，スタートパルスが順次シフトされる形態の出力信号（ＳＯ１〜ＳＯｎ）を発生して，出力信号（ＳＯ１〜ＳＯｎ）をマトリックス画素アレイに提供する。

図２は，図１に図示された走査駆動回路において，任意のステージの回路図である。図３は，図２に図示されたステージの入力信号／出力信号波形図である。

図２および図３を参照すると，従来の場合，走査駆動回路を構成する各々ステージは，マスタースレーブ（Ｍａｓｔｅｒ−Ｓｌａｖｅ）形態のフリップフロップ（ｆｌｉｐ／ｆｌｏｐ）を使用する。このようなフリップフロップは，クロック信号（ｃｌｋ）がローレベルの時，入力を続けて受け，出力は，以前の出力を維持する。

一方，クロック信号（ｃｌｋ）がハイレベルの場合には，クロック信号（ｃｌｋ）がローレベルの時受けた入力を維持し，これを出力してこれ以上の入力を受けない。

そして，図２の回路において，出力電圧（ｏｕｔ）のハイレベルは，供給電圧（ＶＤＤ）と接地との間を連結する抵抗の比による電圧値（ｒａｔｉｏｅｄｌｏｇｉｃ）で決定され，出力電圧（ｏｕｔ）のローレベルは，接地よりトランジスタの閾値電圧ほど高くなる。

一方，従来の走査駆動回路と，これを利用した有機電界発光表示装置に関する技術を記載した文献としては，下記特許文献１等がある。

特許第２９２１５１０号明細書

しかし，従来の走査駆動回路において，フリップフロップ内部にインバータを具備する場合，ローレベルの入力を受ける時，スタティック電流（ｓｔａｔｉｃｃｕｒｒｅｎｔ）が流れるという問題がある。また，フリップフロップ内部で，ハイレベルの入力を受けたインバータとローレベルの入力を受けるインバータの数が同一であるから，フリップフロップ内部のインバータの中の半分では，スタティック電流が発生されて消費電力が大きくなるという短所がある。さらに，従来の走査駆動回路で用いられるインバータに具備されるトランジスタの特性偏差によって，各々ステージにハイレベルで受け入れる入力電圧レベルが異なるので，このような回路を採用する場合，出力電圧のハイレベルにも偏差が生じて回路が誤動作するという短所がある。また，出力電圧のローレベル偏差は，図２の回路に具備されるインバータの入力トランジスタ（Ｔ１）のオン抵抗の偏差として反映されて，出力電圧のハイレベル偏差を加重させることがある。特に，有機電界発光表示装置パネルでは，特性偏差の大きいトランジスタを使用するので，このような走査駆動回路の誤作動問題がさらに深刻になる。また，インバータは，入力トランジスタ（Ｔ１）を通じて電流が流れて出力端を充電し，ロードトランジスタ（Ｔ２）を通じて電流が流れて出力端を放電するが，出力端を充電する場合，ロードトランジスタ（Ｔ２）のソース−ゲート電圧がますます減ってしまい，放電電流が急激に減少して放電効率が落ちるという問題がある。

そこで，本発明は，このような問題に鑑みてなされたもので，その目的とするところは，能動駆動方式の有機電界発光表示装置で，消費電力の低減，走査駆動回路の誤作動，放電効率の減少，および各画素の劣化を防止する走査駆動回路を提供することにある。

上記課題を解決するために，本発明の第１の観点によれば，連続して接続される複数のステージを具備して，各々ステージを通じて順次選択信号を出力する第１走査駆動部と，連続して接続される複数のステージを具備して，各々ステージを通じて順次発光信号を出力する第２走査駆動部とを含む走査駆動回路において，第１走査駆動部および第２走査駆動部の各々ステージは，第１クロック端子（ＣＬＫａ）にゲート端子が接続され，最初入力信号（ＩＮ１またはＩＮ２）または一つ前のステージからの出力信号（ｇｉ）が入力される第１トランジスタ（Ｍ１）と，第１トランジスタ（Ｍ１）の出力端にゲート端子が接続され，第２クロック端子（ＣＬＫｂ）および出力線（ｏｕｔ）に接続される第２トランジスタ（Ｍ２）と，第１クロック端子（ＣＬＫａ）にゲート端子が接続され，第２電源（ＶＳＳ）と第１ノード（Ｎ１）との間に接続される第３トランジスタ（Ｍ３）と，第１トランジスタ（Ｍ１）の出力端にゲート端子が接続され，第１クロック端子（ＣＬＫａ）と第１ノード（Ｎ１）との間に接続される第４トランジスタ（Ｍ４）と，第１ノード（Ｎ１）にゲート端子が接続され，第１電源（ＶＤＤ）と出力線（ｏｕｔ）との間に接続される第５トランジスタ（Ｍ５）とを含んで構成される走査駆動回路が提供される。

本発明によれば，選択信号を供給する第１走査駆動部と，発光信号を供給する第２走査駆動部とで構成される走査駆動回路において，スタティック電流が流れる経路（従来の走査駆動回路におけるインバータ）を除去することで，消費電力を低減することができる。

第１トランジスタ（Ｍ１）の出力端と出力線（ｏｕｔ）との間に接続される第１キャパシタ（Ｃ１）がさらに含まれてもよい。

第１走査駆動部のステージが奇数番目の場合には，第１クロック端子（ＣＬＫａ）に第１クロック信号（ＣＬＫ１）が供給され，第２クロック端子（ＣＬＫｂ）に第２クロック信号（ＣＬＫ２）が供給されてもよく，第１走査駆動部のステージが偶数番目の場合には，第１クロック端子（ＣＬＫａ）に第２クロック信号（ＣＬＫ２）が供給され，第２クロック端子（ＣＬＫｂ）に第１クロック信号（ＣＬＫ１）が供給されてもよい。

第２走査駆動部のステージが奇数番目の場合には，第１クロック端子（ＣＬＫａ）に第２クロック信号（ＣＬＫ２）が供給され，第２クロック端子（ＣＬＫｂ）に第１クロック信号（ＣＬＫ１）が供給されてもよく，第２走査駆動部のステージが偶数番目の場合には，第１クロック端子（ＣＬＫａ）に第１クロック信号（ＣＬＫ１）が供給され，第２クロック端子（ＣＬＫｂ）に第２クロック信号（ＣＬＫ２）が供給されてもよい。

第１クロック信号（ＣＬＫ１）および第２クロック信号（ＣＬＫ２）は，ローレベルおよびハイレベルの信号を繰り返し，互いに相反する位相を備えることができ，各々一つのハイレベルおよびローレベルの信号を出力する期間を１周期とすることができる。

第１走査駆動部の各々のステージにおいて，最初入力信号（ＩＮ１）または一つ前のステージからの出力信号（ｇｉ）が入力されるフリーチャージと，上記フリーチャージによって入力される最初入力信号（ＩＮ１）または一つ前のステージからの出力信号（ｇｉ）のレベルに相当する信号を出力する評価遂行とが行われ，第１走査駆動部のステージが奇数番目の場合では，第１クロック信号（ＣＬＫ１）がローレベルで入力され，第２クロック信号（ＣＬＫ２）がハイレベルで入力される期間に，上記フリーチャージが遂行され，第１クロック信号（ＣＬＫ１）がハイレベルで入力され，第２クロック信号（ＣＬＫ２）がローレベルで入力される期間に，上記評価遂行が行われ，第１走査駆動部のステージが偶数番目の場合では，第２クロック信号（ＣＬＫ２）がローレベルで入力され，第１クロック信号（ＣＬＫ１）がハイレベルで入力される期間に，上記フリーチャージが遂行され，第２クロック信号（ＣＬＫ２）がハイレベルで入力され，第１クロック信号（ＣＬＫ１）がローレベルで入力される期間に，上記評価遂行が行われ，第１走査駆動部の奇数番目のステージで上記評価遂行される時，第１走査駆動部の偶数番目のステージは，第１走査駆動部の奇数番目のステージから出力される信号を入力する上記フリーチャージを行うことができる。

第２走査駆動部の各々のステージにおいて，最初入力信号（ＩＮ２）または一つ前のステージからの出力信号（ｇｉ）が入力されるフリーチャージと，上記フリーチャージによって入力される最初入力信号（ＩＮ２）または一つ前のステージからの出力信号（ｇｉ）のレベルに相当する信号を出力する評価遂行とが行われ，第２走査駆動部のステージが奇数番目の場合では，第１クロック信号（ＣＬＫ１）がハイレベルで入力され，第２クロック信号（ＣＬＫ２）がローレベルで入力される期間に，上記フリーチャージが遂行され，第１クロック信号（ＣＬＫ１）がローレベルで入力され，第２クロック信号（ＣＬＫ２）がハイレベルで入力される期間に，上記評価遂行が行われ，第２走査駆動部のステージが偶数番目の場合では，第１クロック信号（ＣＬＫ１）がローレベルで入力され，第２クロック信号（ＣＬＫ２）がハイレベルで入力される期間に，上記フリーチャージが遂行され，第１クロック信号（ＣＬＫ１）がハイレベルで入力され，第２クロック信号（ＣＬＫ２）がローレベルで入力される期間に，上記評価遂行が行われ，第２走査駆動部の奇数番目のステージで上記評価遂行される時，第２走査駆動部の偶数番目のステージは，第２走査駆動部の奇数番目のステージから出力される信号を入力する上記フリーチャージを行うことができる。

第１走査駆動部および第２走査駆動部の各々ステージにおいて，フリーチャージされる期間には，第１電源の電圧に相当するハイレベルの信号が出力され，評価遂行される期間には，フリーチャージされる期間に入力される最初入力信号または一つ前のステージからの出力信号に相当するレベルの信号が出力されて，最初入力信号または一つ前のステージからの出力信号がローレベルで入力される場合，評価遂行される期間で，ローレベルの信号を出力し，一つ前のステージからローレベルの出力信号が順次入力されることによって，一つ前のステージに比べて，第１クロック信号（ＣＬＫ１）または第２クロック信号（ＣＬＫ２）の１周期の半分だけシフトされる上記ローレベルの信号が順次出力されてもよい。

本発明によれば，フリーチャージされる期間で，第５トランジスタ（Ｍ５）を通じて，第１電源（ＶＤＤ）のハイレベルの信号が出力されるので，従来の走査駆動回路より，ハイレベルで出力される信号がトランジスタの特性偏差の影響を受けないため，走査駆動回路の誤作動を防止できる。フリーチャージされる期間で，ハイレベルの一つ前のステージからの出力信号（ｇｉ）または最初入力信号（ＩＮ１またはＩＮ２）が入力される場合における評価期間においても，同様である。また，ステージからハイレベルの信号を出力する時，第５トランジスタ（Ｍ５）を通じて，第１電源（ＶＤＤ）のハイレベルの信号が出力されるので，従来の走査駆動回路のようにインバータの出力端を充電しないので，漏れる電流（ｌｅａｋａｇｅｃｕｒｒｅｎｔ）を最小化でき，放電効率を改善して動作速度を向上できる。

また，本発明によれば，評価期間において，第２トランジスタ（Ｍ２）を通じて，ローレベルの第２クロック信号（ＣＬＫ２）（または，ローレベルの第１クロック信号（ＣＬＫ１））が出力線から出力されるので，従来の走査駆動回路より，ローレベルで出力される信号がトランジスタの特性偏差の影響を受けないため，走査駆動回路の誤作動を防止できる。さらに，ステージからローレベルの信号を出力する時，第２トランジスタ（Ｍ２）を通じて，ローレベルの第２クロック信号（ＣＬＫ２）（または，ローレベルの第１クロック信号（ＣＬＫ１））が出力線から出力されるので，従来の走査駆動回路のようにインバータの出力端を放電する電流の減少程度を最小化でき，放電効率を改善して動作速度を向上できる。

第１走査駆動部の偶数番目のステージの第１クロック端子，第２クロック端子に入力される第１クロック信号，第２クロック信号は，第２走査駆動部の奇数番目のステージの第１クロック端子，第２クロック端子に入力される第１クロック信号，第２クロック信号と同一であってよい。また，第１走査駆動部の奇数番目のステージの第１クロック端子，第２クロック端子に入力される第１クロック信号，第２クロック信号は，第２走査駆動部の偶数番目のステージの第１クロック端子，第２クロック端子に入力される第１クロック信号，第２クロック信号と同一であってよい。

つまり，第１走査駆動部の奇数番目のステージで，評価遂行される期間に，第２走査駆動部の奇数番目のステージでは，フリーチャージが行われ，第１走査駆動部の奇数番目のステージで，評価遂行によって，選択信号が出力された後に，第２走査駆動部の奇数番目のステージでは，評価遂行が行われ，発光信号を出力することができる。そして，第１走査駆動部の偶数番目のステージで，評価遂行される期間に，第２走査駆動部の偶数番目のステージでは，フリーチャージが行われ，第１走査駆動部の偶数番目のステージで，評価遂行によって，選択信号が出力された後に，第２走査駆動部の偶数番目のステージでは，評価遂行が行われ，発光信号を出力することができる。

第２走査駆動部に入力される最初入力信号（ＩＮ２）は，第１クロック信号（ＣＬＫ１）または第２クロック信号（ＣＬＫ２）の複数の周期に相当する所定の期間，ローレベルに提供されてもよい。

所定の期間は，第１走査駆動部および第２走査駆動部に各々の最初入力信号が入力され，選択信号および発光信号が出力される１データフレーム内の一定期間であってよい。

第２走査駆動部に入力される最初入力信号（ＩＮ２）によって，第２走査駆動部の各々ステージは，所定の期間に対応して，少なくとも一度以上，順次ローレベル信号およびハイレベル信号に変換される信号を出力することができる。

本発明によれば，発光信号をデータフレームの１周期中，所定期間の間，少なくとも一度以上ローレベルおよびハイレベルに変換して印加するので，各画素の劣化を防止することができる。

上記課題を解決するために，本発明の第２の観点によれば，選択信号を出力する第１走査駆動部と，発光信号を出力する第２走査駆動部とを含む走査駆動回路において，第１走査駆動部および第２走査駆動部は，連続して接続されるｎ個のステージを各々具備し，第１走査駆動部および第２走査駆動部の各々ステージは，入力信号線（ＩＮ１またはＩＮ２）または一つ前のステージの出力線（ｇｉ）に従属接続され，第１クロック信号入力線（ＣＬＫ１）および第２クロック信号入力線（ＣＬＫ２）に接続され，第１走査駆動部および第２走査駆動部の各々ステージにおいて，入力される第１クロック信号（ＣＬＫ１）および第２クロック信号（ＣＬＫ２）の１周期は，各々一つのハイレベルおよびローレベルの信号を出力する期間に相当し，上記１周期は，ハイレベルまたはローレベルの信号を出力する期間に相当する第１期間および第２期間に分けられ，第１走査駆動部および第２走査駆動部の各々ステージは，第１期間には，ハイレベルの信号を出力するフリーチャージを遂行し，第２期間には，第１期間に入力される信号のレベルに相当する信号を出力する評価遂行を行う走査駆動回路が提供される。

第１走査駆動部および第２走査駆動部の各々ステージは，第１クロック端子（ＣＬＫａ）にゲート端子が接続され，一つ前のステージの出力線からの出力信号（ｇｉ）または入力信号線からの最初入力信号（ＩＮ１またはＩＮ２）が入力される第１トランジスタ（Ｍ１）と，第１トランジスタ（Ｍ１）の出力端にゲート端子が接続され，第２クロック端子（ＣＬＫｂ）および出力線（ｏｕｔ）に接続される第２トランジスタ（Ｍ２）と，第１クロック端子（ＣＬＫａ）にゲート端子が接続され，第２電源（ＶＳＳ）と第１ノード（Ｎ１）との間に接続される第３トランジスタと，第１トランジスタ（Ｍ１）の出力端にゲート端子が接続され，第１クロック端子（ＣＬＫａ）と第１ノード（Ｎ１）との間に接続される第４トランジスタ（Ｍ４）と，第１ノード（Ｎ１）にゲート端子が接続され，第１電源（ＶＤＤ）と出力線（ｏｕｔ）との間に接続される第５トランジスタ（Ｍ５）とを含んで構成されてもよい。

第１クロック信号（ＣＬＫ１）および第２クロック信号（ＣＬＫ２）は，ローレベルおよびハイレベルの信号を繰り返し，互いに相反する位相を備えることができる。

所定の期間は，第１走査駆動部および第２走査駆動部に各々の最初入力信号が入力され，選択信号および発光信号が出力される１データフレーム内の一定の期間であってよい。

上記課題を解決するために，本発明の第３の観点によれば，選択信号線，データ線および発光信号線に接続されるように配置される複数の画素を含む画素部と，データ線にデータ信号を供給するデータ駆動回路と，連続して接続される複数のステージを具備し，複数のステージを通じて，順次選択信号を出力する第１走査駆動部および連続して接続される複数のステージを具備し，複数のステージを通じて，順次発光信号を出力する第２走査駆動部で構成される走査駆動回路とが含まれ，第１走査駆動部および第２走査駆動部の各々ステージは，入力信号線（ＩＮ１またはＩＮ２）または一つ前のステージの出力線（ｇｉ）に従属接続され，第１クロック信号入力線（ＣＬＫ１）および第２クロック信号入力線（ＣＬＫ２）に接続され，第１走査駆動部および第２走査駆動部の各々ステージにおいて，入力される第１クロック信号（ＣＬＫ１）および第２クロック信号（ＣＬＫ２）の１周期は，各々一つのハイレベルおよびローレベルの信号を出力する期間に相当し，上記１周期は，ハイレベルまたはローレベルの信号を出力する期間に相当する第１期間および第２期間に分けられ，第１走査駆動部および第２走査駆動部の各々ステージは，第１期間には，ハイレベルまたはローレベルの信号が入力され，ハイレベルの信号を出力するフリーチャージを遂行し，第２期間には，第１期間に入力される信号レベルに相当する信号を出力する評価遂行が行われ，第１期間で，ローレベルの信号が入力される場合，第２期間で，ローレベルの信号を出力し，ステージの第１期間において，一つ前のステージの第２期間で出力されるローレベルの出力信号が入力されることによって，第１クロック信号（ＣＬＫ１）または第２クロック信号（ＣＬＫ２）の１周期の半分だけ，上記ローレベルの信号を順次シフトして出力する有機電界発光表示装置が提供される。

以上説明したように本発明によれば，走査駆動回路でスタティック電流が流れる経路を除去することで，消費電力を低減することができる。また，走査駆動回路を通じてハイレベル出力を行う時，出力端を充電しなくなって漏れる電流（ｌｅａｋａｇｅｃｕｒｒｅｎｔ）を最小化し，ローレベル出力を行う時，出力端を放電する電流の減少程度を最小化して，放電効率を向上させて動作速度を速くすることができる。さらに，選択信号を提供する第１走査駆動部と，発光信号を提供する第２走査駆動部とで構成される走査駆動回路において，発光信号をデータフレームの１周期中，所定期間の間，少なくとも一度以上ハイレベルおよびローレベルとするように印加して各画素の劣化を防止することができる。

以下に添付図面を参照しながら，本発明の好適な実施の形態について詳細に説明する。なお，本明細書及び図面において，実質的に同一の機能構成を有する構成要素については，同一の符号を付することにより重複説明を省略する。

図４は，本発明の実施形態に係る有機電界発光表示装置を概略的に図示したブロック図である。図４に図示されるように，本発明の実施形態に係る有機電界発光表示装置は，有機ＥＬ表示パネル（以下，表示パネル）１００，データ駆動回路２００，走査駆動回路３００を含んで構成される。走査駆動回路３００は，選択信号を供給する第１走査駆動部３１０と，発光信号を供給する第２走査駆動部３２０から構成される。

表示パネル１００は，列方向に延長して形成される複数のデータ線（Ｄ１〜Ｄｍ），行方向に延長して形成される複数の信号線（Ｓ１〜Ｓｎ），複数の信号線（Ｅ１〜Ｅｎ），およびマトリックス形状に形成される複数の画素回路１１０を含む。ここで，信号線は，画素を選択するための選択信号を伝達する複数の選択信号線（Ｓ１〜Ｓｎ）および有機ＥＬ素子の発光期間を制御するための発光信号を伝達する複数の発光信号線（Ｅ１〜Ｅｎ）を含む。そして，データ線（Ｄ１〜Ｄｍ）と選択信号線（Ｓ１〜Ｓｎ）および発光信号線（Ｅ１〜Ｅｎ）によって定義される画素領域に，各々画素回路１１０が形成される。

データ駆動回路２００は，データ線（Ｄ１〜Ｄｍ）にデータ電流（ＩＤＡＴＡ）を印加する。走査駆動回路３００の第１走査駆動部３１０は，選択信号線（Ｓ１〜Ｓｎ）に画素回路を選択するための選択信号を順次印加する。また，第２走査駆動部３２０は，画素回路１１０の輝度を制御するための発光信号を発光信号線（Ｅ１〜Ｅｎ）に順次印加する。

図５は，図４に図示される有機電界発光表示装置の各画素領域に具備される画素回路の実施形態を示す回路図である。但し，図５では，説明の便宜上，ｊ番目のデータ線（Ｄｊ）とｉ番目の選択信号線（Ｓｉ），ｉ番目の発光信号線（Ｅｉ）に接続される画素回路のみを図示する。

図５で図示されるように，本発明の実施形態に係る画素回路１１０は，有機ＥＬ素子（ＯＬＥＤ），トランジスタ（ｍ１〜ｍ４），およびキャパシタ（Ｃｓｔ）を含む。ここで，トランジスタ（ｍ１〜ｍ４）では，ＰＭＯＳトランジスタを用いるが，これに限定されない。

トランジスタ（ｍ１）は，電源（ＶＤＤ）と有機ＥＬ素子（ＯＬＥＤ）との間に接続され，有機ＥＬ素子（ＯＬＥＤ）に流れる電流を制御する。具体的には，トランジスタ（ｍ１）のソースは，電源（ＶＤＤ）に接続され，ドレイン（出力端）は，トランジスタ（ｍ３）を通じて有機ＥＬ素子（ＯＬＥＤ）のカソードに接続される。また，トランジスタ（ｍ２）は，ゲートが選択信号線（Ｓｉ）に接続され，ソースがデータ線（Ｄｊ）に，ドレインがトランジスタ（ｍ１）のゲートに接続されるので，選択信号線（Ｓｉ）からの選択信号に応答して，データ線（Ｄｊ）からのデータ信号（データ電流ＩＤＡＴＡ）をトランジスタ（ｍ１）のゲートに伝達する。トランジスタ（ｍ４）は，ゲートが選択信号線（Ｓｉ）に接続され，ソースがデータ線（Ｄｊ）に，ドレインがトランジスタ（ｍ１）のドレインに接続されるので，トランジスタ（ｍ４）は，選択信号に応答して，トランジスタ（ｍ１）をダイオード連結させる。

また，キャパシタ（Ｃｓｔ）は，トランジスタ（ｍ１）のゲートとソースとの間に接続され，データ線（Ｄｊ）からのデータ電流（ＩＤＡＴＡ）に相当する電圧を充電する。トランジスタ（ｍ３）は，ゲートが発光信号線（Ｅｉ）に接続され，ソースがトランジスタ（ｍ１）のドレインに，ドレインが有機ＥＬ素子（ＯＬＥＤ）のカソードに接続されるので，トランジスタ（ｍ３）は，発光信号線（Ｅｉ）からの発光信号に応答して，トランジスタ（ｍ１）に流れる電流を有機ＥＬ素子（ＯＬＥＤ）に伝達する。

図６は，図５の画素回路に入力される選択信号および発光信号に対するタイミング図である。図６に図示されるように，選択信号線（Ｓｉ），選択信号線（Ｓｉ＋１），選択信号線（Ｓｉ＋２）には，トランジスタ（ｍ２）をターンオンするための選択信号が順に印加される。このように，選択信号によってトランジスタ（ｍ２）がターンオンされると，データ線（Ｄ１〜Ｄｍ）からデータ電流（ＩＤＡＴＡ）がトランジスタ（ｍ１）のゲートに印加される。この時，選択信号によってトランジスタ（ｍ４）がターンオンされ，トランジスタ（ｍ１）がダイオード連結される。したがって，キャパシタ（Ｃｓｔ）に，トランジスタ（ｍ１）を通じて流れるデータ電流（ＩＤＡＴＡ）に相当する電圧が充電される。したがって，キャパシタ（Ｃｓｔ）にデータ電流（ＩＤＡＴＡ）に相当する電圧が保存されて維持され，この電圧に対応する電流によって有機ＥＬ素子（ＯＬＥＤ）が，反復的に発光することができる。

以後，充電が完了すれば，トランジスタ（ｍ２）およびトランジスタ（ｍ４）がターンオフされ，発光信号線（Ｅｉ），発光信号線（Ｅｉ＋１），発光信号線（Ｅｉ＋２）から印加される発光信号によって，トランジスタ（ｍ３）がターンオンされて，トランジスタ（ｍ３）を通じてデータ電流（ＩＤＡＴＡ）が有機ＥＬ素子（ＯＬＥＤ）に流れ，これにより，有機ＥＬ素子（ＯＬＥＤ）が発光する。

但し，本発明の実施形態の場合，このような有機電界発光表示装置の動作時に，図６に示すように発光信号線（Ｅｉ），発光信号線（Ｅｉ＋１），発光信号線（Ｅｉ＋２）に印加される発光信号のレベルがデータフレームの１周期中における所定の期間，少なくとも一度以上順次変わって供給されることを特徴とする。すなわち，発光信号線（Ｅｉ），発光信号線（Ｅｉ＋１），発光信号線（Ｅｉ＋２）に印加される発光信号は，データフレームの１周期中，所定の期間，順次ローレベルおよびハイレベルに変わって供給される。ここで，発光信号線（Ｅｉ），発光信号線（Ｅｉ＋１），発光信号線（Ｅｉ＋２）に印加される発光信号がローレベルの場合には，トランジスタ（ｍ３）がターンオンされて，トランジスタ（ｍ１）から印加される電流（データ電流ＩＤＡＴＡ）が有機ＥＬ素子（ＯＬＥＤ）に供給され，この電流に対応して有機ＥＬ素子（ＯＬＥＤ）は，発光する。発光信号がハイレベルの場合には，トランジスタ（ｍ３）がターンオフされて，トランジスタ（ｍ１）から印加される電流が有機ＥＬ素子（ＯＬＥＤ）に供給されず，有機ＥＬ素子（ＯＬＥＤ）は，発光しない。本発明の実施形態では，データフレームの１周期とは，第１走査駆動部３１０から選択信号，第２走査駆動部３２０から発光信号が，有機電界発光表示装置の複数の画素のうち，一つの画素に順次印加される周期である。

より詳しく説明すると，図６に図示されるように，ハイレベルの発光信号が印加される非発光期間（Ｐｏｆｆ)の間，選択信号線（Ｓｉ）にトランジスタ（ｍ２），トランジスタ（ｍ４）をターンオンするための選択信号が印加され，トランジスタ（ｍ１）のゲート端子にデータ線（Ｄ１〜Ｄｍ）からのデータ電流（ＩＤＡＴＡ）が印加されるので，データ電流（ＩＤＡＴＡ）に対応する電圧がキャパシタ（Ｃｓｔ）に充電される（記録期間Ｐｗ）。記録期間Ｐｗが終わって少しのタイミング以後に，発光信号線（Ｅｉ）に印加される発光信号がローレベルになって，トランジスタ（ｍ３）がターンオンされ，トランジスタ（ｍ１）から有機ＥＬ素子（ＯＬＥＤ）に，キャパシタ（Ｃｓｔ）で充電された電圧に相当する電流（データ電流ＩＤＡＴＡ）が印加されるので，有機ＥＬ素子（ＯＬＥＤ）が発光する１次発光期間（Ｐｏｎ）が始まる。一定の時間の間，発光がなされた後に，発光信号のレベルがハイレベルになって，トランジスタ（ｍ３）がターンオフされるので，有機ＥＬ素子（ＯＬＥＤ）に電流が印加されなくなって，有機ＥＬ素子（ＯＬＥＤ）が発光しない非発光期間（Ｐｏｆｆ）になる。これは，図６に図示されるように，データフレームの１周期中，所定の期間，順次１次発光期間（Ｐｏｎ）と非発光期間（Ｐｏｆｆ）が繰り返される。ここで，所定の期間がデータフレームの１周期の全部になる場合には，有機ＥＬ素子（ＯＬＥＤ）の発光期間がデータフレームの１周期の５０％になる。ここで，記録期間Ｐｗが終わった後の少しのタイミング以後に発光信号がローレベルになるのは，画素回路１１０にローレベルの選択信号が入力された後の少しのタイミング以後にローレベルの発光信号が入力されるように，入力される各々信号の間に所定の時間間隔を置いて，クロックスキュ（ｓｋｅｗ）または遅延（ｄｅｌａｙ）に対するマージンを確保するためである。

このような選択信号および発光信号は，図４を通じて説明したように，第１走査駆動部３１０および第２走査駆動部３２０を通じて出力されてパネルに提供される。以下では，図６に図示される波形を備える選択信号および発光信号を出力する本発明の実施形態に係る走査駆動回路の構成および動作について説明する。

図７は，本発明の実施形態に係る走査駆動回路の構成を示すブロック図である。図７を参照すると，本発明の実施形態の走査駆動回路３００は，上記で説明したように，Ｍ×Ｎ画素アレイ（ＰｉｘｅｌＡｒｒａｙ）を駆動するための選択信号を出力する第１走査駆動部３１０と，発光信号を出力する第２走査駆動部３２０とで構成される。第１走査駆動部３１０および第２走査駆動部３２０の各々は，連続して接続される複数のｎ個のステージを具備する。第１走査駆動部３１０のｎ個のステージは，入力信号線（ＩＮ１）または一つ前のステージの出力線に従属接続され，第２走査駆動部３２０のｎ個のステージは，入力信号線（ＩＮ２）または一つ前のステージの出力線に従属接続される。より詳しく説明すると，第１走査駆動部３１０の第１ステージが，入力信号線（ＩＮ１）に直接接続され，第２ステージは，第１ステージの出力線に接続され，第１ステージ以降のステージにおいて，一つ前のステージの出力線に接続される。よって，従属接続とは，入力信号線（ＩＮ１）に直接接続される第１ステージを介して，第２〜第ｎステージが間接的に入力信号線（ＩＮ１）に接続されることを意味する。第２走査駆動部３２０のｎ個のステージにおいても，同様である。また，第１走査駆動部３１０および第２走査駆動部３２０の各々ステージは，第１クロック信号入力線（ＣＬＫ１）および第２クロック信号入力線（ＣＬＫ２）に接続される。

第１走査駆動部３１０のｎ個のステージの出力線は，画素アレイに含まれるｎ個の選択信号線（Ｓ１〜Ｓｎ）に接続され，第２走査駆動部３２０のｎ個のステージの出力線は，発光信号線（Ｅ１〜Ｅｎ）に接続されて，画素アレイを構成する各々の画素に，選択信号および発光信号を伝達する。ここで，第１走査駆動部３１０に具備される第１ステージには，最初入力信号（ＩＮ１）が供給され，第２走査駆動部３２０に具備される第１ステージには，最初入力信号（ＩＮ２）が供給されて，第１〜第ｎ−１ステージの出力信号は，各々の一つ後のステージに入力信号として供給される。

また，選択信号を出力する第１走査駆動部３１０の各ステージは，第１クロック端子（ＣＬＫａ）と第２クロック端子（ＣＬＫｂ）とを具備する。第１走査駆動部３１０の奇数番目のステージで，第１クロック端子（ＣＬＫａ）は，第１クロック信号入力線（ＣＬＫ１）に接続されるので，第１クロック信号（ＣＬＫ１）が供給され，第２クロック端子（ＣＬＫｂ）は，第２クロック信号入力線（ＣＬＫ２）に接続されるので，第２クロック信号（ＣＬＫ２）が供給される。これと反対に，第１走査駆動部３１０の偶数番目のステージで，第１クロック端子（ＣＬＫａ）は，第２クロック信号入力線（ＣＬＫ２）に接続されるので，第２クロック信号（ＣＬＫ２）が供給され，第２クロック端子（ＣＬＫｂ）は，第１クロック信号入力線（ＣＬＫ１）に接続されるので，第１クロック信号（ＣＬＫ１）が供給される。ここで，第１クロック信号（ＣＬＫ１）および第２クロック信号（ＣＬＫ２）は，ローレベルおよびハイレベルの信号を繰り返して，互いに相反する位相を備える。

すなわち，最初入力信号（ＩＮ１）または一つ前のステージからの出力信号（ｇｉ）と，第１クロック信号（ＣＬＫ１）および第２クロック信号（ＣＬＫ２）の供給を受ける第１走査駆動部３１０の各々ステージは，最初入力信号（ＩＮ１）がローレベルの場合，各々ステージの出力線を通じて，順次ローレベルの選択信号を出力する。

一方，発光信号を出力する第２走査駆動部３２０の各ステージは，第１クロック端子（ＣＬＫａ）と第２クロック端子（ＣＬＫｂ）を具備する。第２走査駆動部３２０の奇数番目のステージで，第１クロック端子（ＣＬＫａ）は，第２クロック信号入力線（ＣＬＫ２）に接続されるので，第２クロック信号（ＣＬＫ２）が供給され，第２クロック端子（ＣＬＫｂ）は，第１クロック信号入力線（ＣＬＫ１）に接続されるので，第１クロック信号（ＣＬＫ１）が供給される。これと反対に，第２走査駆動部３２０の偶数番目のステージで，第１クロック端子（ＣＬＫａ）は，第１クロック信号入力線（ＣＬＫ１）に接続されるので，第１クロック信号（ＣＬＫ１）が供給され，第２クロック端子（ＣＬＫｂ）は，第２クロック信号入力線（ＣＬＫ２）に接続されるので，第２クロック信号（ＣＬＫ２）が供給される。

すなわち，最初入力信号（ＩＮ２）または一つ前のステージからの出力信号（ｇｉ）と，第１クロック信号（ＣＬＫ１）および第２クロック信号（ＣＬＫ２）の供給を受ける第２走査駆動部３２０の各々ステージは，最初入力信号（ＩＮ２）がローレベルの場合，各ステージの出力線を通じて，発光信号のレベルをデータフレームの１周期中，所定の期間，少なくとも一度以上順次ローレベルおよびハイレベル信号に変換して出力する。

図８は，本発明の実施形態に係る走査駆動回路内の任意のステージに対する回路図であり，図７に図示される第１走査駆動部と第２走査駆動部の奇数番目のステージに対する具体的な回路構成を示すものである。また，図９は，図８に図示されるステージの入力信号／出力信号のタイミング図である。

図９を参照すると，第１クロック信号（ＣＬＫ１）および第２クロック信号（ＣＬＫ２）の１周期は，一つのローレベル信号および一つのハイレベル信号を出力する期間である。第１クロック信号（ＣＬＫ１）および第２クロック信号（ＣＬＫ２）の１周期は，第１期間および第２期間に区分され，第１期間および第２期間は，第１クロック信号（ＣＬＫ１）および第２クロック信号（ＣＬＫ２）のローレベル信号またはハイレベル信号を出力する期間に相当する。第１走査駆動部３１０および第２走査駆動部３２０の各々ステージは，第１期間の間には，フリーチャージを遂行して，第２期間の間に，評価遂行を行う。ここで，フリーチャージとは，最初入力信号（ＩＮ１またはＩＮ２）または一つ前のステージからの出力信号（ｇｉ）の入力を受け付けることである。評価遂行とは，フリーチャージで入力される信号（最初入力信号（ＩＮ１またはＩＮ２）または一つ前のステージからの出力信号（ｇｉ））のレベルに相当する信号を出力することである。

従って，第１走査駆動部３１０の奇数番目のステージ３１１および第２走査駆動部３２０の奇数番目のステージ３２１において，フリーチャージされる期間（第１期間）に，ローレベルの最初入力信号（ＩＮ１またはＩＮ２）または一つ前のステージからの出力信号（ｇｉ）が入力される場合，評価遂行される期間（第２期間）では，ローレベルの信号（選択信号および発光信号）を出力し，ローレベルの信号（選択信号および発光信号）を第１走査駆動部３１０の偶数番目のステージおよび第２走査駆動部３２０の偶数番目のステージに印加する。よって，第１走査駆動部３１０の偶数番目のステージおよび第２走査駆動部３２０の偶数番目のステージでは，第１走査駆動部３１０の奇数番目のステージおよび第２走査駆動部３２０の奇数番目のステージより，第１クロック信号（ＣＬＫ１）または第２クロック信号（ＣＬＫ２）の１周期の半分だけシフトして，ローレベルの信号（選択信号および発光信号）を出力する。

すなわち，第１走査駆動部３１０および第２走査駆動部３２０の各々ステージにおいて，フリーチャージされる期間（第１期間）では，ハイレベルの信号（選択信号および発光信号）を出力する一方で，最初入力信号（ＩＮ１またはＩＮ２）または一つ前のステージからの出力信号（ｇｉ）がローレベルである時，そのローレベル信号を入力（充電）する。評価される期間（第２期間）には，フリーチャージ期間に入力される信号レベルに相当する信号を出力する。また，第１走査駆動部３１０および第２走査駆動部３２０の各々ステージにおいて，奇数番目のステージの評価期間を偶数番目のステージのフリーチャージ期間と同じにすることで，ローレベルの信号が，第１クロック信号（ＣＬＫ１）または第２クロック信号（ＣＬＫ２）の１周期の半分だけの時間間隔で，すべてのステージに順次伝達するようにする。

以下，図８に図示される第１走査駆動部３１０の奇数番目のステージ３１１および第２走査駆動部３２０の奇数番目のステージ３２１の回路構成を通じて，より具体的にステージの動作を説明する。但し，ステージに具備されるトランジスタは，以下では，ＰＭＯＳ薄膜トランジスタを例として説明しているが，本発明の実施形態は，必ずしもこれに限定されない。

図８を参照すると，第１走査駆動部３１０の奇数番目のステージ３１１および第２走査駆動部３２０の奇数番目のステージ３２１は，第１クロック端子（ＣＬＫａ）にゲート端子が接続され，最初入力信号（ＩＮ１またはＩＮ２）または一つ前のステージから出力信号（ｇｉ）が入力される第１トランジスタ（Ｍ１）と，第１トランジスタ（Ｍ１）の出力端にゲート端子が接続され，第２クロック端子（ＣＬＫｂ）および出力線（ｏｕｔ）に接続される第２トランジスタ（Ｍ２）と，第１クロック端子（ＣＬＫａ）にゲート端子が接続され，第２電源（ＶＳＳ）と第１ノード（Ｎ１）との間に接続される第３トランジスタ（Ｍ３）と，第１トランジスタ（Ｍ１）の出力端にゲート端子が接続され，第１クロック端子（ＣＬＫａ）と第１ノード（Ｎ１）との間に接続される第４トランジスタ（Ｍ４）と，第１ノード（Ｎ１）にゲート端子が接続され，第１電源（ＶＤＤ）と出力線（ｏｕｔ）との間に接続される第５トランジスタ（Ｍ５）を含んで構成される。そして，第１走査駆動部３１０の奇数番目のステージ３１１の出力線は，一つ後の偶数番目のステージの第１トランジスタ（Ｍ１）のソースに接続される。第２走査駆動部３２０の場合についても，同様である。

また，第１トランジスタ（Ｍ１）の出力端と出力線（ｏｕｔ）との間に接続される第１キャパシタ（Ｃ１）をさらに含んで構成される。ここで，ステージが第１走査駆動部３１０の奇数番目のステージ３１１の場合には，図７で図示されるように，第１クロック端子（ＣＬＫａ）に第１クロック信号入力線（ＣＬＫ１）が接続されるので，第１クロック信号（ＣＬＫ１）が供給され，第２クロック端子（ＣＬＫｂ）に第２クロック信号入力線（ＣＬＫ２）が接続されるので，第２クロック信号（ＣＬＫ２）が供給される。これと反対に，ステージが偶数番目の場合には，第１クロック端子（ＣＬＫａ）には，第２クロック信号入力線（ＣＬＫ２）が接続されるので，第２クロック信号（ＣＬＫ２）が供給され，第２クロック端子（ＣＬＫｂ）には，第１クロック信号入力線（ＣＬＫ１）が接続されるので，第１クロック信号（ＣＬＫ１）が供給される。以上，第１走査駆動部３１０の奇数番目のステージ，偶数番目のステージで，第１クロック端子（ＣＬＫａ），第２クロック端子（ＣＬＫｂ）に接続される第１クロック信号入力線（ＣＬＫ１），第２クロック信号入力線（ＣＬＫ２）を互いに相反するようにすることで，互いに反対のレベルの信号が第１クロック端子（ＣＬＫａ），第２クロック端子（ＣＬＫｂ）に印加される。従って，フリーチャージされる期間にローレベルの信号が入力されると，各々ステージにおいて，一つ前のステージに比べて，第１クロック信号（ＣＬＫ１）または第２クロック信号（ＣＬＫ２）の１周期の半分だけシフトされるローレベルの選択信号が順次出力される。

一方，ステージが第２走査駆動部３２０の奇数番目のステージ３２１の場合には，図７で示されるように，第１クロック端子（ＣＬＫａ）に第２クロック信号入力線（ＣＬＫ２）が接続されるので，第２クロック信号（ＣＬＫ２）が供給され，第２クロック端子（ＣＬＫｂ）に第１クロック信号入力線（ＣＬＫ１）が接続されるので，第１クロック信号（ＣＬＫ１）が供給される。これと反対に，ステージが偶数番目の場合には，第１クロック端子（ＣＬＫａ）には，第１クロック信号入力線（ＣＬＫ１）が接続されるので，第１クロック信号（ＣＬＫ１）が供給され，第２クロック端子（ＣＬＫｂ）には，第２クロック信号入力線（ＣＬＫ２）が接続されるので，第２クロック信号（ＣＬＫ２）が供給される。また，第２電源（ＶＳＳ）には，別途の負の電源が印加されるが，図８のように接地されて構成されることも可能である。本発明の実施形態では，第２電源が接地で具現される。

第１走査駆動部３１０および第２走査駆動部３２０の各々ステージは，大きく分けて伝達部，反転部，バッファー部で構成される。伝達部は，第１トランジスタ（Ｍ１），第２トランジスタ（Ｍ２）および第１キャパシタ（Ｃ１）で構成される。反転部は，第１トランジスタ（Ｍ１），第３トランジスタ（Ｍ３），第４トランジスタ（Ｍ４）で構成される。バッファー部は，第５トランジスタ（Ｍ５）で構成される。

ステージが第１走査駆動部３１０の奇数番目のステージ３１１と仮定する場合，第１クロック信号（ＣＬＫ１）がローレベル，すなわち，第２クロック信号（ＣＬＫ２）がハイレベルである期間がフリーチャージ期間になる。第１クロック信号（ＣＬＫ１）がハイレベル，すなわち，第２クロック信号（ＣＬＫ２）がローレベルである期間が評価期間となる。フリーチャージ期間では，ハイレベルの信号（選択信号）を出力し，評価期間には，フリーチャージ期間に入力される信号レベルと同じレベルの信号（選択信号）を出力する。ステージが第１走査駆動部３１０の偶数番目のステージの場合，第１クロック信号（ＣＬＫ１）がハイレベル，すなわち，第２クロック信号（ＣＬＫ２）がローレベルである期間がフリーチャージ期間になる。第１クロック信号（ＣＬＫ１）がローレベル，すなわち，第２クロック信号（ＣＬＫ２）がハイレベルである期間が評価期間となる。

一方，ステージが第２走査駆動部３２０の奇数番目のステージ３２１と仮定する場合，第１クロック信号（ＣＬＫ１）がハイレベル，すなわち，第２クロック信号（ＣＬＫ２）がローレベルである期間がフリーチャージ期間になる。第１クロック信号（ＣＬＫ１）がローレベル，すなわち，第２クロック信号（ＣＬＫ２）がハイレベルである期間が評価期間になる。ステージが第２走査駆動部３２０の偶数番目のステージと仮定する場合，第１クロック信号（ＣＬＫ１）がローレベル，すなわち，第２クロック信号（ＣＬＫ２）がハイレベルである期間がフリーチャージ期間になる。第１クロック信号（ＣＬＫ１）がハイレベル，すなわち，第２クロック信号（ＣＬＫ２）がローレベルである期間が評価期間になる。第２走査駆動部３２０の各々ステージにおいて，フリーチャージ期間では，ハイレベルの信号（発光信号）を出力し，評価期間には，フリーチャージ期間に入力される信号レベルと同じレベルの信号（発光信号）を出力する。

図８および図９を参照すると，第１走査駆動部３１０の奇数番目のステージ３１１に対する回路の動作をよく見れば，まず，フリーチャージ期間，すなわち，第１クロック信号（ＣＬＫ１）がローレベル，第２クロック信号（ＣＬＫ２）がハイレベルに入力される間には，第１トランジスタ（Ｍ１），第３トランジスタ（Ｍ３）がオンになり，入力信号線（ＩＮ１）より第１トランジスタ（Ｍ１）に印加される最初入力信号（ＩＮ１）または一つ前のステージからの出力信号（ｇｉ）がそれぞれ第２トランジスタ（Ｍ２），第４トランジスタ（Ｍ４）のゲート端子に伝達される。したがって，フリーチャージ期間には，第１キャパシタ（Ｃ１）に，入力信号としての一つ前のステージからの出力信号（ｇｉ）または最初入力信号（ＩＮ１）に相当する電圧が保存される。第１ノード（Ｎ１）には，第１クロック信号（ＣＬＫ１）または第２電源（ＶＳＳ）によってローレベルの信号が充電されるので，第５トランジスタ（Ｍ５）がオンされて，ハイレベルの第１電源（ＶＤＤ）が出力端を通じて出力される。すなわち，フリーチャージ期間で，ステージのバッファー部（第５トランジスタ（Ｍ５））よる出力は，ハイレベルになる。

また，第１走査駆動部３１０の奇数番目のステージ３１１の評価期間の間，すなわち，第１クロック信号（ＣＬＫ１）がハイレベル，第２クロック信号（ＣＬＫ２）がローレベルに入力される間には，第１トランジスタ（Ｍ１）がオフされるので，最初入力信号（ＩＮ１）または一つ前のステージからの出力信号（ｇｉ）が遮断される。このため第２トランジスタ（Ｍ２），第４トランジスタ（Ｍ４）もオフされる。第３トランジスタ（Ｍ３）も第１トランジスタ（Ｍ１）とともに，オフされる。この時，フリーチャージ期間の間に入力（保存）される信号，すなわち，一つ前のステージからの出力信号（ｇｉ）または最初入力信号（ＩＮ１）がハイレベルの場合には，フリーチャージ期間で，第１キャパシタ（Ｃ１）にハイレベルの信号が保存されるので，評価期間において，第２トランジスタ（Ｍ２），第４トランジスタ（Ｍ４）はオフされる。しかし，フリーチャージ期間で，第３トランジスタ（Ｍ３）は，オンとなるので，第１ノード（Ｎ１）は，第２電源（ＶＳＳ）のローレベルの信号が充電されるので，第５トランジスタ（Ｍ５）はオンされ，第５トランジスタ（Ｍ５）（バッファー部）は，第１電源（ＶＤＤ）から相変らずハイレベルを出力するようになる。以上，第１走査駆動部３１０の奇数番目のステージの回路動作について説明したが，第１走査駆動部３１０の偶数番目のステージでは，奇数番目のステージで入力されるクロック信号が反対となり，回路動作は同じなので，詳細な説明は，略する。

本発明の実施形態によれば，フリーチャージ期間で，第５トランジスタ（Ｍ５）を通じて，第１電源（ＶＤＤ）のハイレベルの信号が出力されるので，従来の走査駆動回路より，ハイレベルで出力される信号がトランジスタの特性偏差の影響を受けないため，走査駆動回路の誤作動を防止できる。フリーチャージ期間で，ハイレベルの一つ前のステージからの出力信号（ｇｉ）または最初入力信号（ＩＮ１）が入力される場合における評価期間においても，同様である。また，ハイレベルの信号を出力する時，第５トランジスタ（Ｍ５）を通じて，第１電源（ＶＤＤ）のハイレベルの信号が出力されるので，従来の走査駆動回路のようにインバータの出力端を充電しないので，漏れる電流（ｌｅａｋａｇｅｃｕｒｒｅｎｔ）を最小化でき，放電効率を改善して動作速度を向上できる。

一方，評価期間の間，フリーチャージ期間の間に入力される信号，すなわち，一つ前のステージからの出力信号（ｇｉ）または最初入力信号（ＩＮ１）がローレベルの場合には，第１キャパシタ（Ｃ１）によって保存されるローレベルの信号によって，第２トランジスタ（Ｍ２）がオンされ，第４トランジスタ（Ｍ４）がオンになる。第４トランジスタ（Ｍ４）がオンされることによって，第１ノード（Ｎ１）に，第４トランジスタ（Ｍ４）を通じて，ハイレベルの第１クロック信号（ＣＬＫ１）が充電されるので，第５トランジスタ（Ｍ５）はオフされる。このため，伝達部では，第２トランジスタ（Ｍ２）がオンになることによって，ローレベル値を備える第２クロック信号（ＣＬＫ２）が出力端を通じて出力される。

本発明の実施形態によれば，走査駆動回路にインバータを用いないので，フリーチャージ期間に入力される一つ前のステージからの出力信号（ｇｉ）または最初入力信号（ＩＮ１）がローレベルの場合には，走査駆動回路にスタティック電流が流れないため，従来の走査駆動回路に比べて，消費電力を低減することができる。また，評価期間において，第２トランジスタ（Ｍ２）を通じて，ローレベルの第２クロック信号（ＣＬＫ２）が出力線から出力されるので，従来の走査駆動回路より，ローレベルで出力される信号がトランジスタの特性偏差の影響を受けないため，走査駆動回路の誤作動を防止できる。さらに，ローレベルの信号を出力する時，第２トランジスタ（Ｍ２）を通じて，ローレベルの第２クロック信号（ＣＬＫ２）が出力線から出力されるので，従来の走査駆動回路のようにインバータの出力端を放電する電流の減少程度を最小化でき，放電効率を改善して動作速度を向上できる。

以上説明したように，第１走査駆動部３１０の奇数番目のステージ３１１の評価期間において，ステージは，以前フリーチャージ期間に入力される信号，すなわち，一つ前のステージからの出力信号（ｇｉ）または最初入力信号（ＩＮ１）がローレベルの場合には，ローレベルの信号（ローレベルの選択信号）を出力し，ハイレベルの場合には，ハイレベルの信号（ハイレベルの選択信号）を出力する。結果的に，最初入力信号（ＩＮ１）または一つ前のステージからの出力信号（ｇｉ）と，第１クロック信号（ＣＬＫ１）および第２クロック信号（ＣＬＫ２）の供給を受ける第１走査駆動部３１０の各ステージは，第１期間の間には，フリーチャージを遂行し，第２期間の間に評価を遂行して，第１期間にローレベルの信号が印加される場合，一つ前のステージに比べて，ローレベルの信号（選択信号）を第１クロック信号（ＣＬＫ１）または第２クロック信号（ＣＬＫ２）の１周期の半分（第１期間または第２期間）だけシフトして，出力する。

すなわち，フリーチャージ期間では，ハイレベルの出力し，最初入力信号（ＩＮ１）または一つ前のステージからの出力信号（ｇｉ）の入力を受ける。評価期間には，フリーチャージ期間に入力される信号レベルと同じレベルの信号を出力することで，ローレベルの最初入力信号（ＩＮ１）が印加される場合，各ステージの出力線を通じて順次ローレベルの信号を出力することができる。第１走査駆動部３１０の各々のステージにおいて，順次出力されるローレベルの信号は，画素部の各画素に供給される選択信号となる。

図８および図９に図示される第２走査駆動部３２０の奇数番目のステージ３２１に対する回路の構成は，説明した第１走査駆動部３１０の奇数番目のステージ３１１に対する回路の構成と同様なので，回路の動作を含めた詳細な説明は，省略する。

但し，第２走査駆動部３２０の奇数番目のステージ３２１には，第１クロック端子（ＣＬＫａ）に第２クロック信号（ＣＬＫ２）が供給され，第２クロック端子（ＣＬＫｂ）に第１クロック信号（ＣＬＫ１）が供給されるので，結果的には，第１走査駆動部３１０の奇数番目のステージ３１１の第１クロック端子（ＣＬＫａ）および第２クロック端子（ＣＬＫｂ）に入力される信号とは，互いに反転されて入力されることを特徴とする。したがって，第１走査駆動部３１０と第２走査駆動部３２０において，フリーチャージ期間および評価期間は，図９に図示されるように，互いに行き違って構成されるのである。つまり，第１走査駆動部３１０の奇数番目のステージの評価期間は，第２走査駆動部３２０の奇数番目のステージのフリーチャージ期間に相当し，第１走査駆動部３１０の奇数番目のステージのフリーチャージ期間は，第２走査駆動部３２０の奇数番目のステージの評価期間に相当する。

すなわち，第１走査駆動部３１０の偶数番目のステージの第１クロック端子（ＣＬＫａ），第２クロック端子（ＣＬＫｂ）に入力される第１クロック信号（ＣＬＫ１），第２クロック信号（ＣＬＫ２）は，第２走査駆動部３２０の奇数番目のステージの第１クロック端子（ＣＬＫａ），第２クロック端子（ＣＬＫｂ）に入力される第１クロック信号（ＣＬＫ１），第２クロック信号（ＣＬＫ２）と同じとなる。これと同様に，第１走査駆動部３１０の奇数番目のステージの第１クロック端子（ＣＬＫａ），第２クロック端子（ＣＬＫｂ）に入力される第１クロック信号（ＣＬＫ１），第２クロック信号（ＣＬＫ２）は，第２走査駆動部３２０の偶数番目のステージの第１クロック端子（ＣＬＫａ），第２クロック端子（ＣＬＫｂ）に入力される第１クロック信号（ＣＬＫ１），第２クロック信号（ＣＬＫ２）と同じとなる。

これによって，第１走査駆動部３１０の奇数番目のステージが，ローレベルの出力を出す時，第２走査駆動部３２０の奇数番目のステージは，ハイレベルの出力を出し，第１クロック信号（ＣＬＫ１），第２クロック信号（ＣＬＫ２）の１周期の半分後に，ローレベルの出力を出すようになる。言い換えると，第１走査駆動部３１０の奇数番目のステージで，評価遂行される期間に，第２走査駆動部３２０の奇数番目のステージでは，フリーチャージが行われ，第１走査駆動部３１０の奇数番目のステージで，評価遂行によって，選択信号が出力された後に，第２走査駆動部３２０の奇数番目のステージでは，評価遂行が行われ，発光信号を出力する。これは，第１走査駆動部３１０の偶数番目のステージ，第２走査駆動部３２０の偶数番目のステージについても，同様である。従って，図６のように，第１走査駆動部３１０からローレベルの選択信号が出力されて，画素回路でデータ線からのデータ電流（ＩＤＡＴＡ）が充電される記録期間（Ｐｗ）の後，第２走査駆動部３２０からローレベルの発光信号が出力されて，画素回路の有機ＥＬ素子（ＯＬＥＤ）が発光する１次発光期間（Ｐｏｎ）が始まる。

また，第２走査駆動部３２０に入力される最初入力信号（ＩＮ２）は，図９に図示されるように，第１走査駆動部３１０に入力される最初入力信号（ＩＮ１）とは異なって，第１クロック信号（ＣＬＫ１），第２クロック信号（ＣＬＫ２）の複数の周期に相当する所定の期間，ローレベルに提供することを特徴とする。ここで，所定の期間は，データフレームの１周期内の一定の期間となる。データフレームの１周期とは，第１走査駆動部３１０および第２走査駆動部３２０に各々の最初入力信号（ＩＮ１，ＩＮ２）が入力され，選択信号および発光信号が出力される期間である。

これによって，最初入力信号（ＩＮ２）による第２走査駆動部３２０の各ステージの出力信号（発光信号）は，所定の期間に対応して，少なくとも一度以上順次ローレベルおよびハイレベル信号に変換されて出力される。これは，画素部の各画素に提供される発光信号となる。従って，本発明の実施形態によれば，データフレームの１周期の所定の期間，発光信号が少なくとも一度以上順次ローレベルおよびハイレベル信号に変換されるので，有機電界発光表示装置の各々画素の劣化を防止できる。ここで，所定の期間がデータフレームの１周期の全部になる場合，所定の期間に対応して，第２走査駆動部３２０の出力信号，すなわち，発光信号は，データフレームの１周期の５０％に相当する期間，ローレベル信号で提供される。結果的に，各画素に具備される有機ＥＬ素子（ＯＬＥＤ）の発光期間がデータフレームの１周期の５０％となる。

以上，添付図面を参照しながら本発明の好適な実施形態について説明したが，本発明は係る例に限定されないことは言うまでもない。当業者であれば，特許請求の範囲に記載された範疇内において，各種の変更例または修正例に想到し得ることは明らかであり，それらについても当然に本発明の技術的範囲に属するものと了解される。

従来の一般的な走査駆動回路の構成を示すブロック図である。図１に図示される走査駆動回路における任意のステージの回路図である。図２に図示されるステージの入力信号／出力信号波形図である。本発明の実施形態に係る有機電界発光表示装置を概略的に図示するブロック図である。図４に図示される有機電界発光表示装置の各画素領域に具備される画素回路の実施形態を現わす回路図である。図５の画素回路に入力される選択信号および発光信号に対するタイミング図である。本発明の実施形態に係る走査駆動回路の構成を示すブロック図である。本発明の実施形態に係る走査駆動回路内の任意のステージに対する回路図である。図８に図示されるステージの入力信号／出力信号のタイミング図である。

符号の説明

３００走査駆動回路
３１０第１走査駆動部
３１１第１走査駆動部の奇数番目のステージ
３２０第２走査駆動部
３２１第２走査駆動部の奇数番目のステージ

Claims

連続して接続される複数のステージを具備して，各々前記ステージを通じて順次選択信号を出力する第１走査駆動部と；
連続して接続される複数のステージを具備して，各々前記ステージを通じて順次発光信号を出力する第２走査駆動部と；
を含む走査駆動回路において，
前記第１走査駆動部および前記第２走査駆動部の各々前記ステージは，
第１クロック端子にゲート端子が接続され，最初入力信号または一つ前の前記ステージからの出力信号が入力される第１トランジスタと；
前記第１トランジスタの出力端にゲート端子が接続され，第２クロック端子および出力線に接続される第２トランジスタと；
前記第１クロック端子にゲート端子が接続され，第２電源と第１ノードとの間に接続される第３トランジスタと；
前記第１トランジスタの出力端にゲート端子が接続され，前記第１クロック端子と前記第１ノードとの間に接続される第４トランジスタと；
前記第１ノードにゲート端子が接続され，第１電源と前記出力線との間に接続される第５トランジスタと；
を含んで構成されることを特徴とする，走査駆動回路。
前記第１トランジスタの出力端と前記出力線との間に接続される第１キャパシタがさらに含まれて構成されることを特徴とする，請求項１に記載の走査駆動回路。
前記第１走査駆動部の前記ステージが奇数番目の場合には，前記第１クロック端子に第１クロック信号が供給され，前記第２クロック端子に第２クロック信号が供給され，
前記第１走査駆動部の前記ステージが偶数番目の場合には，前記第１クロック端子に第２クロック信号が供給され，前記第２クロック端子に第１クロック信号が供給されることを特徴とする，請求項１または２に記載の走査駆動回路。
前記第２走査駆動部の前記ステージが奇数番目の場合には，前記第１クロック端子に第２クロック信号が供給され，前記第２クロック端子に第１クロック信号が供給され，
前記第２走査駆動部の前記ステージが偶数番目の場合には，前記第１クロック端子に第１クロック信号が供給され，前記第２クロック端子に第２クロック信号が供給されることを特徴とする，請求項１〜３のいずれかに記載の走査駆動回路。
前記第１クロック信号および前記第２クロック信号は，ローレベルおよびハイレベルの信号を繰り返し，互いに相反する位相を備え，各々一つのハイレベルおよびローレベルの信号を出力する期間を１周期とすることを特徴とする，請求項３または４に記載の走査駆動回路。
前記第１走査駆動部の各々の前記ステージにおいて，
前記最初入力信号または前記一つ前のステージからの出力信号が入力されるフリーチャージと；
前記フリーチャージによって入力される前記最初入力信号または前記一つ前のステージからの出力信号のレベルに相当する信号を出力する評価遂行と；
が行われ，
前記第１走査駆動部の前記ステージが奇数番目の場合では，
前記第１クロック信号がローレベルで入力され，前記第２クロック信号がハイレベルで入力される期間に，前記フリーチャージが遂行され，
前記第１クロック信号がハイレベルで入力され，前記第２クロック信号がローレベルで入力される期間に，前記評価遂行が行われ，
前記第１走査駆動部の前記ステージが偶数番目の場合では，
前記第２クロック信号がローレベルで入力され，前記第１クロック信号がハイレベルで入力される期間に，前記フリーチャージが遂行され，
前記第２クロック信号がハイレベルで入力され，前記第１クロック信号がローレベルで入力される期間に，前記評価遂行が行われ，
前記第１走査駆動部の奇数番目の前記ステージで前記評価遂行される時，前記第１走査駆動部の偶数番目の前記ステージは，前記第１走査駆動部の奇数番目の前記ステージから出力される信号を入力する前記フリーチャージを行うことを特徴とする，請求項３〜５のいずれかに記載の走査駆動回路。
前記第２走査駆動部の各々の前記ステージにおいて，
前記最初入力信号または前記一つ前のステージからの出力信号が入力されるフリーチャージと；
前記フリーチャージによって入力される前記最初入力信号または前記一つ前のステージからの出力信号のレベルに相当する信号を出力する評価遂行と；
が行われ，
前記第２走査駆動部の前記ステージが奇数番目の場合では，
前記第１クロック信号がハイレベルで入力され，前記第２クロック信号がローレベルで入力される期間に，前記フリーチャージが遂行され，
前記第１クロック信号がローレベルで入力され，前記第２クロック信号がハイレベルで入力される期間に，前記評価遂行が行われ，
前記第２走査駆動部の前記ステージが偶数番目の場合では，
前記第１クロック信号がローレベルで入力され，前記第２クロック信号がハイレベルで入力される期間に，前記フリーチャージが遂行され，
前記第１クロック信号がハイレベルで入力され，前記第２クロック信号がローレベルで入力される期間に，前記評価遂行が行われ，
前記第２走査駆動部の奇数番目の前記ステージで前記評価遂行される時，前記第２走査駆動部の偶数番目の前記ステージは，前記第２走査駆動部の奇数番目の前記ステージから出力される信号を入力する前記フリーチャージを行うことを特徴とする，請求項４〜６のいずれかに記載の走査駆動回路。
前記第１走査駆動部および前記第２走査駆動部の各々前記ステージにおいて，
前記フリーチャージされる期間には，前記第１電源の電圧に相当するハイレベルの信号が出力され，
前記評価遂行される期間には，前記フリーチャージされる期間に入力される前記最初入力信号または前記一つ前のステージからの出力信号に相当するレベルの信号が出力されて，
前記最初入力信号または前記一つ前のステージからの出力信号がローレベルで入力される場合，前記評価遂行される期間で，ローレベルの信号を出力し，
前記一つ前のステージからローレベルの出力信号が順次入力されることによって，前記一つ前のステージに比べて，前記第１クロック信号または前記第２クロック信号の前記１周期の半分だけシフトされる前記ローレベルの信号が順次出力されることを特徴とする，請求項６または７に記載の走査駆動回路。
前記第１走査駆動部の偶数番目の前記ステージの前記第１クロック端子，前記第２クロック端子に入力される前記第１クロック信号，前記第２クロック信号は，前記第２走査駆動部の奇数番目の前記ステージの前記第１クロック端子，前記第２クロック端子に入力される前記第１クロック信号，前記第２クロック信号と同一であることを特徴とする，請求項４〜８のいずれかに記載の走査駆動回路。
前記第１走査駆動部の奇数番目の前記ステージの前記第１クロック端子，前記第２クロック端子に入力される前記第１クロック信号，前記第２クロック信号は，前記第２走査駆動部の偶数番目の前記ステージの前記第１クロック端子，前記第２クロック端子に入力される前記第１クロック信号，前記第２クロック信号と同一であることを特徴とする，請求項４〜９のいずれかに記載の走査駆動回路。
前記第２走査駆動部に入力される前記最初入力信号は，前記第１クロック信号または前記第２クロック信号の複数の前記周期に相当する所定の期間，ローレベルに提供されることを特徴とする，請求項５〜１０のいずれかに記載の走査駆動回路。
前記所定の期間は，前記第１走査駆動部および前記第２走査駆動部に各々の前記最初入力信号が入力され，前記選択信号および前記発光信号が出力される１データフレーム内の一定期間であることを特徴とする，請求項１１に記載の走査駆動回路。
前記第２走査駆動部に入力される前記最初入力信号によって，前記第２走査駆動部の各々前記ステージは，前記所定の期間に対応して，少なくとも一度以上，順次ローレベル信号およびハイレベル信号に変換される信号を出力することを特徴とする，請求項１１または１２に記載の走査駆動回路。