KR100759672B1 - 주사 구동회로와 이를 이용한 유기 전계발광 장치 - Google Patents

주사 구동회로와 이를 이용한 유기 전계발광 장치 Download PDF

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Abstract

본 발명의 제 1측면은, 입력 신호라인 또는 이전단 출력전압 라인에 종속 접속되고, 클럭신호 입력라인에 각각 접속된 다단의 스테이지들로 구성된 주사 구동회로에 있어서, 쉬프트 레지스터 유닛(SRU)을 포함하는 상기 다단의 스테이지를 통해 순차적으로 선택 신호를 출력하는 제 1주사 구동부와; 쉬프트 레지스터 유닛(SRU) 및 상기 쉬프트 레지스터 유닛(SRU)의 출력을 입력으로 받는 컨버전 회로(CC)를 포함하는 상기 다단의 스테이지를 통해 순차적으로 발광 신호를 출력하는 제 2주사 구동부를 포함하여 구성됨을 특징으로 하는 주사 구동회로를 제공한다.
이와 같은 본 발명에 의하면, 주사 구동회로에서 스태틱 전류(static current)가 흐를 수 있는 경로를 없앰으로써 소비전력을 저감케 하며, 또한, 발광 신호를 생성하는 회로의 경우 제조 수율이 향상되고, 원가를 절감하며, 저소비 전력을 구현할 수 있게 되는 장점이 있다.

Description

주사 구동회로와 이를 이용한 유기 전계발광 장치{scan driving circuit and Organic Light Emitting Display Using the same}
도 1은 본 발명의 실시예에 의한 유기 전계발광 장치를 개략적으로 도시한 블록도.
도 2는 도 1에 도시된 유기 전계발광 장치의 각 화소영역에 구비되는 화소 회로의 일 실시예를 나타내는 회로도.
도 3은 도 2의 화소 회로에 입력되는 선택 신호 및 발광 신호에 대한 타이밍도.
도 4는 본 발명의 실시예에 의한 주사 구동회로의 구성을 나타내는 블록도.
도 5는 본 발명의 실시예에 의한 제 1주사 구동부 내의 임의 스테이지에 대한 회로도.
도 6은 도 5에 도시된 스테이지의 입/출력 신호의 타이밍도.
도 7은 본 발명의 실시예에 의한 제 2주사 구동부 내에 구비된 임의 스테이지의 컨버전 회로에 대한 회로도.
도 8은 제 2주사 구동부의 임의 스테이지에 대한 입/출력 신호의 타이밍도.
도 9a 내지 도 9c는 도 7에 도시된 컨버전 회로의 다른 실시예에 대한 회로도.
<도면의 주요 부분에 대한 부호의 설명>
100 : 표시 패널 110 : 화소
200 : 데이터 구동회로 300 : 주사 구동회로
310 : 제 1주사 구동부 320 : 제 2주사 구동부
본 발명은 유기 전계발광 장치에 관한 것으로, 특히 전류 기입형 유기 전계발광 장치에 이용되는 주사 구동회로에 관한 것이다.
일반적으로 유기 전계발광 장치는 형광성 유기 화합물을 전기적으로 여기시켜 발광시키는 표시 장치로서, M*N 개의 유기 발광셀들을 전압 기입 혹은 전류 기입하여 영상을 표현할 수 있도록 되어 있다. 이러한 유기 발광셀은 애노드(ITO) 전극, 유기 박막, 캐소드 전극의 구조를 가지고 있다.
상기 유기 박막은 전자와 정공의 균형을 좋게 하여 발광 효율을 향상시키기 위해 발광층(emission layer, EML), 전자 수송층(electron transport layer, ETL) 및 정공 수송층(hole transport layer, HTL)을 포함한 다층 구조로 이루어지고, 또한 별도의 전자 주입층(electron injection layer, EIL)과 정공 주입층(hole injection layer, HIL)을 포함하고 있다.
이와 같이 이루어지는 유기 발광셀을 구동하는 방식에는 단순 매트릭스(passive matrix) 방식과 박막 트랜지스터(thin film transistor, TFT)를 이용한 능동 구동(active matrix) 방식이 있다. 단순 매트릭스 방식은 양극과 음극을 직교하도록 형성하고 라인을 선택하여 구동하는데 비해, 능동 구동 방식은 박막 트랜지스터를 각 ITO(indium tin oxide) 화소 전극에 접속하고 박막 트랜지스터의 게이트에 접속된 캐패시터의 용량에 의해 유지된 전압에 따라 구동하는 방식이다.
이때, 캐패시터에 전압을 설정하기 위해 인가되는 신호의 형태에 따라 능동 구동 방식은 전압 기입(voltage programming) 방식과 전류 기입(current programming) 방식으로 나누어진다.
이와 같은 능동 구동 방식의 유기 전계발광 장치는 크게 표시 패널, 데이터 구동회로, 주사 구동회로, 타이밍 제어부가 포함되어 구성되며, 상기 주사 구동회로는 상기 타이밍 제어부로부터 주사 구동제어신호를 공급 받고, 이에 주사 구동회로는 주사신호를 생성하며, 상기 생성된 주사신호를 표시 패널의 주사선들로 순차적으로 공급한다.
즉, 상기 주사 구동회로는 상기 패널 내에 구비된 복수의 화소들을 구동하기 위해 순차적으로 상기 주사신호를 생성하여 이를 패널에 형성된 다수의 스캔 라인에 제공하는 역할을 수행한다.
여기서, 상기 스캔 라인들은 상기 패널에 형성된 다수의 수평 라인들로서, 이는 상기 주사 구동회로에 구비된 쉬프트 레지스터에 의해 순차적으로 소정의 신호를 상기 패널 상의 복수의 화소들에 제공한다.
이와 같은 쉬프트 레지스터는 크게 다이나믹(Dynamic) 쉬프트 레지스터와, 스태틱(Static) 쉬프트 레지스터로 대별되는데, 상기 다이나믹 쉬프트 레지스터는 스테이지당 구성되는 TFT의 수가 작고, 단순한 구조를 갖는 것이 특징이나, 사용 클럭의 주파수 범위가 좁고 전력 소비가 상대적으로 큰 단점을 갖는다.
반면 상기 스태틱 쉬프트 레지스터는 스테이지 당 많은 TFT를 필요로 하지만 넓은 범위의 주파수 대에서 사용이 가능하며 전력 소비면에서 상대적으로 유리한 특징을 갖는다.
유기 전계발광 장치와 같은 액티브 매트릭스 표시장치에 내장될 수 있는 상기 쉬프트 레지스터를 설계함에 있어 기능상 특별한 저하가 없는 한 가능한 작은 수의 TFT로 구성되는 회로를 설계해야 하는 것이 중요한 과제이기는 하나, 그보다 더 중요한 과제는 회로 동작에 있어 고신뢰성(High reliability)와 적은 전력 소모 확보이다.
또한, 최근 유기 발광 표시장치가 대형 패널로 갈수록 사이즈, 무게 및 제조비용을 절감하기 위하여 쉬프트 레지스터를 포함한 주사 구동부가 패널에 실장되어야 한다. 하지만, 종래의 쉬프트 레지스터는 피모스(PMOS) 트랜지스터 및 엔모스(NMOS) 트랜지스터로 구성되기 때문에 패널에 실장되기 곤란했다.
또한, 피모스(PMOS) 트랜지스터 및 엔모스(NMOS) 트랜지스터로 구성된 종래의 쉬프트 레지스터는 출력신호를 생성할 때 소정의 정적전류(Static Current)가 흐르기 때문에 많은 소비전력이 소모되는 문제점이 있다.
능동 구동 방식의 전류 기입형 유기 전계발광 장치에서 선택 신호를 제공하는 제 1주사구동부와, 발광 신호를 제공하는 제 2주사구동부로 구성된 주사 구동회 로에 있어서, 스태틱 전류(static current)가 흐를 수 있는 경로를 없앰으로써 소비전력을 저감케 하는 주사 구동회로 및 이를 이용한 유기 전계발광 장치를 제공함에 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명의 제 1측면은, 입력 신호라인 또는 이전단 출력전압 라인에 종속 접속되고, 클럭신호 입력라인에 각각 접속된 다단의 스테이지들로 구성된 주사 구동회로에 있어서, 쉬프트 레지스터 유닛(SRU)을 포함하는 상기 다단의 스테이지를 통해 순차적으로 선택 신호를 출력하는 제 1주사 구동부와; 쉬프트 레지스터 유닛(SRU) 및 상기 쉬프트 레지스터 유닛(SRU)의 출력을 입력으로 받는 컨버전 회로(CC)를 포함하는 상기 다단의 스테이지를 통해 순차적으로 발광 신호를 출력하는 제 2주사 구동부를 포함하여 구성됨을 특징으로 하는 주사 구동회로를 제공한다.
여기서, 상기 각 스테이지에 포함되는 쉬프트 레지스터 유닛은, 이전단 출력전압 또는 최초 입력 신호를 입력 받고, 제 1클럭단자에 게이트 단자가 접속된 제 1트랜지스터(M1)와; 상기 제 1트랜지스터(M1)의 출력단에 게이트 단자가 접속되고, 제 2클럭단자 및 출력라인(OUT)에 접속된 제 2트랜지스터(M2)와; 상기 제 1클럭단자에 게이트 단자가 접속되고, 제 2전원(VSS) 및 제 1노드(N1) 사이에 접속된 제 3트랜지스터(M3)와; 상기 제 1트랜지스터(M1)의 출력단에 게이트 단자가 접속되고, 제 1클럭단자 및 제 1노드 사이(N1)에 접속된 제 4트랜지스터(M4)와; 상기 제 1노드(N1)에 게이트 단자가 접속되고, 제 1전원(VDD) 및 상기 출력 라인(OUT) 사이에 접속된 제 5트랜지스터(M5)가 포함되어 구성된다.
또한, 상기 제 2주사 구동부의 각 스테이지에 포함되는 컨버전 회로(CC)는, 제 1 전원(VDD)과 출력단(N2) 사이에 접속된 제 1 스위칭소자(SW1)와; 출력단(N2)과 제 2 전원(VSS) 사이에 접속된 제 2 스위칭소자(SW2)와; 제 1 노드(N1)와 출력단(N2) 사이에 연결되고, 게이트 전극이 상기 제 1 스위칭소자(SW1)의 게이트 전극에 접속된 제 3 스위칭소자(SW3)와; 제 1 노드(N1)와 제 2 전원(VSS) 또는 이 제 3클럭신호(CLK3) 입력단자 사이에 접속되고 게이트 전극이 컨버전부의 출력단에 접속된 제 4 스위칭소자(SW4)와; 제 1입력단자 및 상기 제 1 스위칭소자(SW1)의 게이트 전극 사이에 접속된 제 5스위치소자(SW5)와; 상기 출력단(N2) 및 제 1노드(N1) 사이에 접속된 제 1캐패시터(C1)와; 상기 제 1전원(VDD) 및 제 1스위치소자(SW1)의 게이트 전극 사이에 접속된 제 2캐패시터(C2)를 포함하여 구성된다.
또한, 상기 컨버전부는 제 1 전원(VDD) 또는 제 4클럭신호(CLK4) 입력단자와 제 3노드(N3) 사이에 접속된 제 6스위칭소자(SW6)와; 제 3노드(N3)와 제 2입력단자 사이에 접속된 제 7스위칭소자(SW7)와; 컨버전부 출력단(N4)과 제 3입력단자 사이에 접속되고, 게이트전극이 제 3노드(N3)에 접속된 제 8스위칭소자(SW8)와; 상기 제 3노드(N3)과 컨버전부 출력단(N4) 사이에 접속된 제 3캐패시터(C3)가 포함되어 구성됨을 특징으로 한다.
또한, 본 발명의 제 2측면은, 선택 신호선들, 데이터선들, 발광 신호선들과 접속되도록 위치되는 복수의 화소를 포함하는 화소부와; 상기 데이터선들로 데이터신호를 공급하는 데이터 구동회로와; 입력 신호라인 또는 이전단 출력전압 라인에 종속 접속되고, 클럭신호 입력라인에 각각 접속된 다단의 스테이지들로 구성된 주사 구동회로가 포함되며, 상기 주사 구동회로는, 쉬프트 레지스터 유닛(SRU)을 포함하는 상기 다단의 스테이지를 통해 순차적으로 선택 신호를 출력하는 제 1주사 구동부와; 쉬프트 레지스터 유닛(SRU) 및 상기 쉬프트 레지스터 유닛(SRU)의 출력을 입력으로 받는 컨버전 회로(CC)를 포함하는 상기 다단의 스테이지를 통해 순차적으로 발광 신호를 출력하는 제 2주사 구동부를 포함하여 구성됨을 특징으로 하는 유기 전계발광 소자를 제공한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명하도록 한다.
도 1은 본 발명의 실시예에 의한 유기 전계발광 장치를 개략적으로 도시한 블록도이다.
도 1에 도시된 바와 같이, 본 발명의 일실시예에 따른 유기 전계발광 장치는 유기 EL 표시 패널(이하, 표시 패널)(100), 데이터 구동회로(200), 주사 구동회로(300)를 포함하여 구성되며, 상기 주사 구동회로(300)는 선택 신호를 제공하는 제 1주사 구동부(310)와, 발광 신호를 제공하는 제 2주사 구동부(320)로 이루어진다.
상기 표시 패널(100)은 열 방향으로 뻗어 있는 복수의 데이터선(D1-Dn), 행 방향으로 뻗어 있는 복수의 신호선(S1-Sm, E1-Em), 및 매트릭스 모양으로 형성된 복수의 화소 회로(110)를 포함한다.
여기서, 상기 신호선은 화소를 선택하기 위한 선택 신호를 전달하는 복수의 선택 신호선(S1-Sm) 및 유기 EL 소자의 발광 기간을 제어하기 위한 발광 신호를 전달하는 복수의 발광 신호선(E1-Em)을 포함한다.
그리고, 데이터선(D1-Dn)과 선택 및 발광 신호선(S1-Sm, E1-Em)에 의해 정의되는 화소 영역에 각각 화소 회로(110)가 형성되어 있다.
데이터 구동회로(200)는 데이터선(D1-Dn)에 데이터 전류(IDATA)를 인가하며, 주사 구동회로(300)의 제 1주사 구동부(310)는 선택 신호선(S1-Sm)에 화소 회로를 선택하기 위한 선택 신호를 순차적으로 인가한다. 또한, 제 2주사 구동부(320)는 화소 회로(110)의 휘도를 제어하기 위한 발광 신호를 발광 신호선(E1-Em)에 순차적으로 인가한다.
도 2는 도 1에 도시된 유기 전계발광 장치의 각 화소영역에 구비되는 화소 회로의 일 실시예를 나타내는 회로도이다.
단, 도 2에서는 설명의 편의상 j번째 데이터선(Dj)과 i번째 신호선(Si, Ei)에 연결된 화소 회로만을 도시하였다.
도 2에 도시된 바와 같이, 본 발명의 일 실시예에 따른 화소 회로(110)는 유기 EL 소자(OLED), 제 1 내지 제 4트랜지스터(m1-m4), 및 캐패시터(Cst)를 포함한다. 여기서, 제 1 내지 제 4트랜지스터(m1-m4)로는 PMOS 트랜지스터가 사용되었지만, 이에 한정되지는 않는다.
제 1트랜지스터(m1)는 전원(VDD)과 유기 EL 소자(OLED) 간에 접속되어, 유기 EL 소자에 흐르는 전류를 제어한다. 구체적으로는, 제 1트랜지스터(m1)의 소스는 전원(VDD)에 접속되고, 드레인은 제 3트랜지스터(m3)를 통하여 유기 EL 소자(OLED)의 캐소드에 접속된다.
또한, 제 2트랜지스터(m2)는 선택 신호선(Si)으로부터의 선택 신호에 응답하여 데이터선(Dj)으로부터의 데이터 신호를 제 1트랜지스터(m1)의 게이트로 전달하고, 제 4트랜지스터(m4)는 선택 신호에 응답하여 제 1트랜지스터(m1)을 다이오드 연결시킨다.
또한, 캐패시터(Cst)는 제 1트랜지스터(m1)의 게이트 및 소스 간에 접속되어, 데이터선(Dj)으로부터의 데이터 전류(IDATA)에 해당하는 전압을 충전하며, 제 3트랜지스터(m3)는 발광 신호선(Ei)으로부터의 발광 신호에 응답하여 제 1트랜지스터(m1)에 흐르는 전류를 유기 EL 소자(OLED)로 전달한다.
도 3은 도 2의 화소 회로에 입력되는 선택 신호 및 발광 신호에 대한 타이밍도이다.
도 3에 도시된 바와 같이, 선택 신호선(Si)에는 제 2트랜지스터(m2)를 턴온하기 위한 선택 신호가 인가되며, 상기 선택 신호에 의하여 제 2트랜지스터(m2)가 턴 온되면, 데이터선(D1-Dn)으로부터의 데이터 전류(IDATA)에 대응되는 전압이 캐패시터(Cst)에 충전된다.
이 때, 선택 신호에 의해 제 4트랜지스터(m4)가 턴온되어, 제 1트랜지스터(m1)가 다이오드 연결이 된다. 따라서, 캐패시터(Cst)에 제 1트랜지스터(m1)를 통하여 흐르는 데이터 전류(IDATA)에 해당하는 전압이 충전된다.
이에 따라 캐패시터(Cst)에 데이터 전류(IDATA)에 대응하는 전압이 저장되어 유지되고, 이 전압에 대응되는 전류에 의하여 유기 EL 소자가 반복적으로 발광할 수 있다.
단, 상기 선택 신호선(Si)의 선택 신호에 의해 제 2 및 제 4트랜지스터(m2, m4)가 턴 온되어 제 1트랜지스터(m1)에 데이터 전류(IDATA)가 전달되는 동안 제 3트랜지스터(m3)가 턴 오프되어 있을 필요가 있다.
만약, 제 1트랜지스터(m1)에 데이터 전류(IDATA)가 전달되는 동안 제 3트랜지스터(m3)가 턴 온되어 유기 EL 소자(OLED)에 전류가 흐르면, 제 1트랜지스터(m1)의 드레인에는 데이터 전류(IDATA)와 유기 EL 소자(OLED)에 흐르는 전류의 차에 해당하는 전류가 흐르고, 이 전류에 대응하는 전압이 커패시터(Cst)에 기입되게 된다.
이에 따라 도 3에 도시된 바와 같이 발광 신호선(Ei)의 발광 신호 펄스 끝을 선택 신호선(Si)의 선택 신호의 펄스 끝보다 나중에 오도록 하면, 제 2트랜지스터(m2)가 턴 온되어 있는 중간에 제 3트랜지스터(m3)가 턴 온되지 않는다.
즉, 상기 발광 신호의 하이 레벨 펄스 폭은 상기 선택 신호의 로우 레벨 펄스 폭을 모두 포함하도록 크게 인가되며, 상기 제 2 및 제 4트랜지스터(m2, m4)가 턴 오프되고, 발광 신호선(Ei)으로부터 인가되는 발광 신호에 따라 제 3트랜지스터(m3)가 턴 온되어 제 3트랜지스터(m3)를 통하여 데이터 전류(IDATA)가 흐르게 된다.
이와 같은 상기 선택 신호 및 발광 신호는 앞서 도 1을 통해 설명한 바와 같이 제 1주사 구동부(310) 및 제 2주사 구동부(320)를 통해 출력되어 패널로 제공된다.
이하에서는 도 3에 도시된 바와 같은 파형을 갖는 선택 신호 및 발광 신호를 출력하는 본 발명의 실시예에 의한 주사 구동회로의 구성 및 동작에 대해 설명하도록 한다.
도 4는 본 발명의 실시예에 의한 주사 구동회로의 구성을 나타내는 블록도이다.
도 4를 참조하면, 본 발명의 주사 구동회로(300)는 앞서 설명한 바와 같이 mㅧn 화소 어레이(Pixel Array)를 구동하기 위한 선택 신호 및 발광 신호를 각각 출력하는 제 1주사 구동부(310)와 제 2주사 구동부(320)로 구성되며, 상기 제 1주사 구동부(310) 및 제 2주사 구동부(320)는 각각의 입력 신호(IN1, IN2) 라인에 종속 접속되어진 n개의 스테이지들을 구비한다.
이들 n개의 스테이지들의 출력라인들은 상기 화소 어레이에 포함된 n개의 로우라인들(S1 내지 Sn, E1 내지 En)에 각각 접속되어 상기 화소 어레이를 구성하는 각각의 화소에 선택 신호 및 발광 신호를 제공한다.
여기서, 상기 제 1주사 구동부(310) 및 제 2주사 구동부(320)에 구비된 제 1 스테이지에는 각각 최초 입력 신호(IN1, IN2)가 공급되고 제 1 내지 제 n-1 스테이지들의 출력신호는 각각 후단의 스테이지들에 입력 신호로서 공급된다.
이 때, 상기 제 1주사 구동부(310)의 각 스테이지들은 쉬프트 레지스터 유닛(Shift Register Unit, SRU)을 포함하여 구성되어 상기 최초 입력신호(IN1)을 순차적으로 쉬프트하는 선택 신호를 출력시키며, 상기 각 스테이지에는 위상이 반전되고 하이 레벨에서 소정부분 오버랩되어 제공되는 제1 및 제2 클럭신호(CLK1,CLK2)가 각각 공급되는 제1 클럭단자(CLKa) 와 제2 클럭단자(CLKb)를 구비하며, 기수번째 스테이지들의 제1 클럭단자(CLKa)에는 제1클럭신호(CLK1)가 공급되고, 제2 클럭단자(CLKb)에는 제2 클럭신호(CLK2)가 공급된다. 이와 반대로 우수번째 스테이지 들의 제1 클럭단자(CLKa)에는 제2 클럭신호(CLK2)가 공급되며, 제2 클럭단자(CLKb)에는 제1 클럭신호(CLK1)가 공급된다.
즉, 최초 입력 신호(IN1) 또는 이전단 출력전압(gi)과, 제1 및 제2 클럭신호(CLK1,CLK2)를 공급 받은 각 스테이지는 상기 각 스테이지의 출력라인을 통해 순차적으로 로우 레벨의 선택 신호를 출력한다.
반면에 발광 신호를 출력하는 상기 제 2주사 구동부(320)의 각 스테이지들은 쉬프트 레지스터 유닛(Shift Register Unit, SRU) 및 컨버전 회로(Conversion Circuit, CC)를 포함하여 구성되어 상기 제 1주사 구동부(310)에서 출력되는 선택 신호에 대응되는 발광 신호를 출력하는 것으로, 상기 각 스테이지에는 위상이 반전되고 하이 레벨에서 소정부분 오버랩되어 제공되는 제1 및 제2 클럭신 호(CLK1,CLK2)가 각각 공급되는 제1 클럭단자(CLKa) 와 제2 클럭단자(CLKb)를 구비하며, 기수번째 스테이지들의 제1 클럭단자(CLKa)에는 제2클럭신호(CLK2)가 공급되고, 제2 클럭단자(CLKb)에는 제1 클럭신호(CLK1)가 공급된다. 이와 반대로 우수번째 스테이지 들의 제1 클럭단자(CLKa)에는 제1 클럭신호(CLK1)가 공급되며, 제2 클럭단자(CLKb)에는 제2 클럭신호(CLK2)가 공급된다.
즉, 최초 입력 신호(IN2) 또는 이전단 출력전압(gi)과, 제1 및 제2 클럭신호(CLK1,CLK2)를 공급 받은 각 스테이지는 상기 각 스테이지의 출력라인을 통해 하이 레벨 펄스 폭이 상기 제 1주사 구동부(310)에서 출력되는 선택 신호의 로우 레벨 펄스 폭을 모두 포함하도록 하는 발광 신호를 순차적으로 출력한다.
이 때, 상기 제 2주사 구동부(320)의 각 스테이지의 출력라인에는 도시된 바와 같이 소정의 캐패시터(C)가 구비되는 것이 바람직하다.
도 5는 본 발명의 실시예에 의한 제 1주사 구동부 내의 임의 스테이지에 대한 회로도로서, 일 예로 제 1스테이지에 대한 구체적인 회로 구성을 나타내는 것이다. 또한, 도 6은 도 5에 도시된 스테이지의 입/출력 신호의 타이밍도이다.
도 5 및 도 6을 참조하면, 상기 제 1주사 구동부의 스테이지는 쉬프트 레지스터 유닛(SRU)으로 이루어지며, 이는 입력되는 클럭신호(CLK1,CLK2)에 대해 서로 위상이 다른 제 1기간 동안에는 프리차지(Precharge)를 수행하고, 상기 제 1기간과 반전된 위상을 갖는 제 2 기간 동안에 평가(Evaluation)를 수행하여, 결과적으로 로우 레벨의 펄스를 상기 클럭신호가 하이 레벨에서 오버랩된 만큼 시간 간격을 두고 순차적으로 출력한다.
즉, 상기 프리차지 기간에서는 하이 레벨의 출력을 내며, 평가 기간에는 상기 프리차지 기간에 받은 입력에 해당하는 신호를 출력한다.
단, 상기 제 1주사 구동부를 구성하는 스테이지의 경우 기수번째 스테이지의 평가 기간(프리차지 기간)을 우수번째 스테이지의 프리차지 기간(평가 기간)과 같게 한다.
이하, 도 5에 도시된 제 1주사 구동부의 제 1스테이지의 회로 구성을 통해 보다 구체적으로 스테이지의 동작을 설명하도록 한다.
단, 스테이지에 구비되는 트랜지스터의 경우 이하에서는 PMOS 박막트랜지스터를 그 예로 설명하고 있으나 본 발명의 실시예가 반드시 이에 한정되는 것은 아니다.
도 5를 참조하면, 본 발명의 실시예에 의한 주사 구동부의 기수번째 스테이지로서의 제 1 스테이지(400)는 최초 입력 신호(IN1)를 입력 받고, 제 1클럭단자에 게이트 단자가 접속된 제 1PMOS 트랜지스터(M1)와; 상기 제 1PMOS 트랜지스터(M1)의 출력단에 게이트 단자가 접속되고, 제 2클럭단자 및 출력라인(OUT)에 접속된 제 2POMS 트랜지스터(M2)와; 상기 제 1클럭단자에 게이트 단자가 접속되고, 제 2전원(VSS) 및 제 1노드(N1) 사이에 접속된 제 3PMOS 트랜지스터(M3)와; 상기 제 1PMOS 트랜지스터(M1)의 출력단에 게이트 단자가 접속되고, 제 1클럭단자 및 제 1노드 사이(N1)에 접속된 제 4POMS 트랜지스터(M4)와; 상기 제 1노드(N1)에 게이트 단자가 접속되고, 제 1전원(VDD) 및 상기 출력 라인(OUT) 사이에 접속된 제 5PMOS 트랜지스터(M5)가 포함되어 구성된다.
또한, 상기 제 1PMOS 트랜지스터(M1)의 출력단 및 상기 출력 라인(OUT) 사이에 접속된 제 1캐패시터(C1)가 더 포함되어 구성된다.
여기서, 도시된 바와 같이 상기 스테이지가 주사 구동 유닛의 기수번째 스테이지인 경우에는 상기 제 1 클럭단자에 제 1클럭신호(CLK1)가 공급되고, 제 2클럭단자에 제 2클럭신호(CLK2)가 공급된다. 이와 반대로 상기 스테이지가 우수번째인 경우에는 상기 제 1 클럭단자에는 제 2클럭신호(CLK2)가 공급되며, 제 2클럭단자에는 제 1클럭신호(CLK1)가 공급된다.
또한, 상기 제 2전원(VSS)에는 별도의 음의 전원이 인가될 수 있으나, 도시된 바와 같이 접지(GND) 되어 구성될 수도 있다. 본 발명의 실시예에서는 상기 제 2전원이 접지로 구현되는 것이 도시되어 있다.
이와 같은 각 스테이지는 크게 전달부(transfer unit), 반전부(inversion unit), 버퍼부(buffer unit)로 이루어 지며, 상기 전달부는 제 1, 2 POMS 트랜지스터(M1,M2) 및 제 1캐패시터(C1)로 구성되고, 상기 반전부는 제 1, 3, 4 PMOS 트랜지스터(M1,M3,M4)로 구성되고, 상기 버퍼부는 제 5 PMOS 트랜지스터(M5)로 구성된다.
이 때, 상기 제 1클럭신호(CLK1)가 로우 레벨 즉, 제 2클럭신호(CLK2)가 하이 레벨인 기간이 프리차지 기간이 되고, 제 1클럭신호(CLK1)가 하이 레벨 즉, 제 2클럭신호(CLK2)가 로우 레벨인 기간이 평가 기간이 된다. 이에 상기 프리차지 기간에서는 하이 레벨의 출력을 내고, 평가 기간에는 상기 프리차지 기간에 받은 입력에 해당하는 신호를 출력한다.
단, 본 발명의 실시예의 경우 각 스테이지에 입력되는 신호로서의 제 1, 2클럭신호가 각각 도시된 바와 같이 하이 레벨에서 소정부분 오버랩되어 제공됨을 특징으로 한다.
이는 상기 각 스테이지로 입력되는 한쌍의 클럭신호(CLK1,CLK2)가 하이레벨에서 오버랩된 만큼 시간 간격을 두고 순차적으로 로우 레벨의 신호를 출력하도록 하며, 이와 같이 각 스테이지의 출력 신호간에 소정의 시간 간격을 두도록 하는 것은 클럭 스큐(skew) 또는 지연(delay)에 대한 마진을 확보하기 위함이다.
도 5 및 도 6을 참조하여 먼저 제 1주사 구동부의 기수번째 스테이지에 대한 회로의 동작을 살펴보면, 먼저 프리차지(Precharge) 기간 즉, 제 1클럭신호(CLK1)가 로우 레벨 즉, 제 2클럭신호(CLK2)가 하이 레벨로 입력되는 동안에는 M1, M3이 온(ON) 되고, 이에 입력신호(IN1)가 각각 M2, M4의 게이트 단자에 전달된다.
따라서, 상기 프리차지 기간에는 상기 제 1 캐패시터(C1)에 입력 신호로서의 상기 이전단 출력전압 또는 입력 신호(IN1)가 저장되고, 제 1노드(N1)에는 제 2클럭신호(CLK2) 또는 제 2전원(VSS)에 의해 로우 레벨의 신호가 충전되므로 상기 M5가 온되어 하이 레벨의 제 1전원(VDD)가 출력단(OUT)을 통해 출력된다.
즉, 상기 프리차지 기간에서 상기 스테이지의 버퍼부 출력은 하이 레벨이 된다.
또한, 평가(Evaluation) 기간 동안에는 M1이 오프되어 입력 신호(IN1)가 차단되고, 이에 M3가 오프된다.
이 때, 상기 프리차지 기간 동안에 입력받은 신호 즉, 이전단 출력전압 또는 입력 신호(IN1)가 하이 레벨인 경우에는 상기 프리차지 기간 동안에 프리차지된 신호 레벨이 유지되어 상기 버퍼부는 여전히 하이 레벨을 출력하게 된다.
반면에 상기 프리차지 기간 동안에 입력받은 신호 즉, 이전단 출력전압 또는 입력 신호(IN1)가 로우 레벨인 경우에는 상기 제 1캐패시터(C1)에 의해 저장된 상기 로우 레벨 신호에 의해 상기 M2가 온 되는데, 이에 상기 전달부에서는 상기 M2가 온 됨에 따라 로우 레벨 값을 갖는 제 2클럭신호(CLK2)가 출력단(OUT)을 통해 출력된다.
즉, 상기 평가 기간에 있어서 상기 스테이지는 이전 프리차지 기간에 입력 받은 신호 즉, 이전단 출력전압 또는 최초 입력신호(IN1)가 로우 레벨인 경우에는 로우 레벨을 출력하고, 하이 레벨인 경우에는 하이 레벨을 출력하는 동작을 수행한다.
단, 앞서 설명한 바와 같이 상기 스테이지에 입력되는 신호로서의 제 1, 2클럭신호는 도시된 바와 같이 하이 레벨에서 소정부분 오버랩되어 제공됨을 특징으로 한다.
이에 상기 제 1 및 제 2 클럭신호(CLK1, CLK2)가 하이 레벨일 때 그 이전이 프리차지(Precharge) 기간이면 제 1클럭신호(CLK1)에 의해 제어되는 M1, M3이 모두 오프 되고, C1의 전압이 그대로 유지되므로 이전의 출력을 유지한다.
반면에 그 이전이 평가(Evaluation) 기간이면 상기 M1, M3이 오프 되어 있고, M2는 이전 상태를 유지하는데 상기 M2가 오프되어 있으면 하이 레벨을 입력 받은 것이므로 결과적으로 M5에 의해 하이 레벨 출력이 유지된다.
반대로 상기 M3가 온 되어 있으면 로우 레벨을 입력 받은 것이므로 상기 M2의 게이트 단자가 플로팅(floating)되어 있기 때문에 C1의 전압이 그대로 유지되며 그에 따라 M2는 계속 온 되어 출력을 하이 레벨인 제 2클럭신호가 출력됨으로써 결과적으로 하이 레벨이 출력된다.
이와 같이 제 1, 2클럭신호(CLK1,CLK2)가 하이 레벨일 때 이전이 프리차지 기간이면 이전 출력을 유지하고, 평가 기간이면 출력이 하이 레벨이 되므로, 제 1, 2클럭신호(CLK1,CLK2)의 하이 레벨이 오버랩된 만큼 인접한 스테이지의 출력 펄스 사이에 시간 간격을 줄 수 있게 되는 것이다.
도 7은 본 발명의 실시예에 의한 제 2주사 구동부 내에 구비된 임의 스테이지의 컨버전 회로에 대한 회로도로서, 일 예로 제 1스테이지에 구비된 컨버전 회로의 구체적인 회로 구성을 나타내는 것이다. 또한, 도 8은 제 2주사 구동부의 임의 스테이지에 대한 입/출력 신호의 타이밍도이다.
앞서 도 1에 도시된 바와 같이, 상기 제 2주사 구동부(320)의 각 스테이지는 제 1주사 구동부(310)를 구성하는 스테이지에 구비된 쉬프트 레지스터 유닛(SRU) 뿐 아니라, 상기 쉬프트 레지스터 유닛(SRU)의 출력 및 제 3 및 제 4클럭신호(CLK3, CLK4)를 입력신호로 하여 상기 제 1주사 구동부(310)의 각 스테이지에서 출력되는 각각의 선택 신호에 대응되는 발광 신호를 출력하는 컨버전 회로(CC)가 포함되어 구성됨을 특징으로 한다.
여기서, 상기 제 2주사 구동부의 각 스테이지에 포함되는 쉬프트 레지스터 유닛(SRU)의 구성 및 동작은 앞서 도 5 및 도 6을 통해 설명된 바와 동일하므로 구 체적인 설명은 생략토록 한다.
이 때, 상기 제 2주사 구동부에 최초 입력되는 신호(IN2)의 폭을 조절하여 쉬프터 레지스터 유닛(SRU)에서의 출력(S[1], S[2],…)을 조절할 수 있는데, 도 8에 도시된 실시예의 경우 상기 쉬프트 레지스터 유닛(SRU)의 출력(S[1], S[2],…)은 로우 레벨이 소정 간격 이격되어 두 번 출력되도록 상기 최초 입력신호(IN2)가 입력된다.
이와 같이 쉬프트 레지스터 유닛(SRU)의 출력은 컨버전 회로(CC)의 입력 신호가 되며, 이에 따라 상기 컨버전 회로의 출력 즉, 발광 신호의 폭이 결정된다.
이하, 도 7 및 도 8을 참조하여 제 2주사구동부의 제 1스테이지에 구비된 컨버전 회로의 동작 및 이에 의해 최종 출력되는 발광 신호 파형에 대해 설명하도록 한다.
도 7을 참조하면,상기 컨버전 회로(CC)는 제 1 전원(VDD)과 출력단(N2) 사이에 접속된 제 1 스위칭소자(SW1)와; 출력단(N2)과 제 2 전원(VSS) 사이에 접속된 제 2 스위칭소자(SW2)와; 제 1 노드(N1)와 출력단(N2) 사이에 연결되고, 게이트 전극이 상기 제 1 스위칭소자(SW1)의 게이트 전극에 접속된 제 3 스위칭소자(SW3)와; 제 1 노드(N1)와 제 2 전원(VSS) 사이에 접속되고 게이트 전극이 컨버전부의 출력단에 접속된 제 4 스위칭소자(SW4)와; 제 1입력단자 및 상기 제 1 스위칭소자(SW1)의 게이트 전극 사이에 접속된 제 5스위치소자(SW5)와; 상기 출력단(N2) 및 제 1노드(N1) 사이에 접속된 제 1캐패시터(C1)와; 상기 제 1전원(VDD) 및 제 1스위치소자(SW1)의 게이트 전극 사이에 접속된 제 2캐패시터(C2)를 구비한다.
여기서, 제 1 전원(VDD)의 전압레벨은 제 2 전원(VSS)의 전압레벨보다 높다. 또한, 제 1 내지 제 5 스위칭소자(SW1 내지 SW5)는 PMOS 트랜지스터로 구현된다.
상기 제 5스위칭소자(SW5)의 소스 전극과 접속되는 상기 제 1입력단자로는 최초 입력신호(IN)또는 이전단 출력신호가 입력되며, 상기 제 5스위칭소자(SW5)의 게이트 전극으로는 제 3클럭신호(CLK3)이 입력된다.
또한, 상기 제 4 스위칭소자(SW4)의 소스는 제 1 노드(N1)에 접속되고 드레인은 제 2 전원(VSS)에 접속되며 게이트에는 컨버전부(conversion part)의 출력단(N4)과 접속된다.
여기서, 상기 컨버전부는 제 1 전원(VDD)과 제 3노드(N3) 사이에 접속된 제 6스위칭소자(SW6)와; 제 3노드(N3)와 제 2입력단자 사이에 접속된 제 7스위칭소자(SW7)와; 컨버전부 출력단(N4)과 제 3입력단자 사이에 접속되고, 게이트전극이 제 3노드(N3)에 접속된 제 8스위칭소자(SW8)와; 상기 제 3노드(N3)과 컨버전부 출력단(N4) 사이에 접속된 제 3캐패시터(C3)가 포함되어 구성된다.
여기서, 상기 제 6스위칭소자(SW6)의 게이트전극으로는 앞서 제 1입력단자와 동일하게 최초 입력신호(IN) 또는 이전단 출력전압이 입력된다.
또한, 상기 제 7스위칭소자(SW7)의 게이트전극으로는 제 4클럭신호(CLK4)가 인가되고, 상기 제 2입력단자로는 제 4클럭신호(CLK4)가 입력되고, 제 3입력단자로는 제 3클럭신호(CLK3)가 입력된다.
즉, 상기 제 4스위칭소자(SW4)는 상기 컨버전부의 출력 신호에 온-오프가 제어된다.
또한, 상기 제 1캐패시터(C1)는 출력단(N2)에 접속되는 제 1 전극과 제 1 노드(N1)에 접속되는 제 2 전극을 가진다. 이러한, 제 1캐패시터(C1)는 제 4 스위칭소자(SW4)의 스위칭 동작에 따라 제 2 스위칭소자(SW2)의 게이트-소스간의 전압을 저장한 후, 제 2 스위칭소자(SW2)의 게이트-소스간의 전압에 따라 제 2 스위칭소자(SW2)를 스위칭시키는 역할을 한다.
도 7 및 도 8을 통해 제 2주사 구동부의 제 1스테이지 동작을 설명하면 다음과 같다.
먼저 제 3클럭신호(CLK3)가 로우 레벨로 입력되고, 제 4클럭신호(CLK4)가 하이 레벨로 입력되며, 입력신호 즉, 쉬프트 레지스터 유닛(SRU)로부터의 출력신호(S[1])가 로우 레벨로 입력되는 제 1구간(T1)의 동작을 설명한다.
이 경우 SW6이 턴 온되고, SW7, SW8이 턴 오프되어 상기 컨버전부의 출력단(N4)으로 하이 레벨의 제 1전원(VDD)가 출력된다.
이에 따라 상기 컨버전부의 출력단과 게이트 전극이 접속된 SW4가 턴 온된다.
또한, 상기 제 3,4클럭신호(CLK3,4) 및 입력신호(S[1])에 의해 SW5가 턴 온되며, 상기 제 2캐패시터(C2)는 SW5의 스위칭 동작에 따라 SW1의 게이트-소스간 전압을 저장한 후 SW1의 게이트-소스간의 전압에 따라 SW1을 스위칭시키는 역할을 한다. 즉, 상기 C2에는 상기 제 1구간(T1) 동안 SW1의 게이트-소스간 전압이 저장된다.
단, 입력신호(IN)가 로우 레벨이므로 SW1, SW3은 턴 온되어 하이 레벨의 제 1전원(VDD)이 출력단 및 SW2의 게이트전극으로 전달된다.
결과적으로 SW4 및 SW2가 턴 오프되므로 최종 출력단으로는 하이 레벨의 제 1전원(VDD)가 출력된다.
다음으로 제 3클럭신호(CLK3)가 하이 레벨로 입력되고, 제 4클럭신호(CLK4)가 하이 레벨 또는 로우 레벨로 입력되며, 입력신호(S[1])가 하이 레벨로 입력되는 제 2 내지 4구간(T2, T3, T4)의 동작을 설명한다.
먼저 제 3 및 제 4클럭신호(CLK3,4)가 모두 하이 레벨로 입력되는 제 2 및 제 4 구간(T2, T4)에서는 스위치가 모두 턴 오프되므로 이전 구간의 출력이 유지된다.
또한, 제 3클럭신호(CLK3)가 하이 레벨로 입력되고, 제 4클럭신호(CLK4)가 로우 레벨로 입력되며, 입력신호(S[1])가 하이 레벨로 입력되는 제 3구간(T3)의 경우 SW6이 턴 오프되고, SW7이 턴 온 되어 로우 레벨의 제 2클럭신호(CLK2)가 SW8의 게이트전극으로 입력되어 상기 SW8이 턴 온되고, 결과적으로 상기 컨버전부의 출력단(N4)으로는 하이 레벨의 제 1클럭신호(CLK1)가 출력된다.
이에 따라 상기 컨버전부의 출력단과 게이트 전극이 접속된 SW4가 턴 오프된다.
또한, 상기 제 1,2클럭신호(CLK1,2) 및 입력신호(S[1])에 의해 SW5가 턴 오프되며, 상기 C2에 기 저장된 전압 즉, SW1의 게이트-소스간 전압에 의해 SW1가 턴 온되어 결과적으로 이전 구간 즉, 상기 제 1, 2구간(T1, T2)에서의 출력이 유지된다. 즉, 하이 레벨의 전압이 출력된다.
상기 제 1구간(T1) 내지 제 4구간(T4)에서의 계속 순차적으로 수행되어 도 8에 도시된 바와 같은 출력 파형을 생성한다.
따라서, 본 발명에 의한 제 2주사 구동부의 각 스테이지의 동작을 정리하면, 각 구간에 있어서 제 3클럭신호(CLK3)가 로우 레벨로 입력되면 입력 신호(IN)와 반대되는 레벨의 신호를 출력하고, 상기 제 3클럭신호(CLK3)가 하이 레벨로 입력되면 이전 구간의 출력을 그대로 유지하도록 동작됨을 특징으로 하며, 이를 통해 제 1주사 구동부(310)에서 출력되는 선택 신호에 대응되는 발광 신호를 출력한다.
즉, 상기 제 2주사 구동부의 각 스테이지 출력라인을 통해 하이 레벨 펄스 폭이 상기 제 1주사 구동부(310)에서 출력되는 선택 신호의 로우 레벨 펄스 폭을 모두 포함하도록 하는 발광 신호를 순차적으로 출력하게 된다.
도 9a 내지 도 9c는 도 7에 도시된 컨버전 회로의 다른 실시예에 대한 회로도이다.
단, 이는 앞서 도 7을 통해 설명한 컨버전 회로와 동일한 구성에 대해서는 동일한 도면부호를 사용하도록 하며, 구체적인 구성 및 동작의 설명은 이전과 동일하므로 생략토록 한다.
앞서 도 7을 통해 설명한 컨버전 회로의 실시예의 경우 세번째 스테이지에서 SW6과 SW7이 동시에 턴 온되어 소비전력이 증가되는 문제가 발생될 수 있다.
단, 상기 SW6과 SW7이 동시에 턴 온될 때 제 3클럭신호가 하이 레벨이므로 SW4가 턴 오프되어 최종 출력에는 영향을 미치지 않는다.
이에 도 9a 내지 도 9c에 도시된 각 실시예는 이러한 문제점을 극복하기 위 한 것으로, 각 스테이지를 구성하는 회로에 입력되는 신호를 변경하여 입력 시키도록 하는 것을 특징으로 하며, 상기 사항 외에는 그 동작 및 구성이 앞서 설명한 실시예와 동일하다.
즉, 상기 도 9a에 도시된 실시예의 경우 SW6의 소스에 연결되는 제 1전원(VDD)이 제 4클럭신호(CLK4)로 변경됨을 특징으로 하며, 도 9b에 도시된 실시예의 경우에서는 SW4의 드레인에 연결되는 제 2전원(VSS)이 제 3클럭신호(CLK3)로 변경됨을 특징으로 하고, 도 9c에 도시된 실시예의 경우에서는 SW7의 드레인에 연결되는 제 4클럭신호(CLK4)가 제 2전원(VSS)로 변경됨을 특징으로 한다.
이와 같은 본 발명에 의하면, 주사 구동회로에서 스태틱 전류(static current)가 흐를 수 있는 경로를 없앰으로써 소비전력을 저감케 하며, 또한, 발광 신호를 생성하는 회로의 경우 제조 수율이 향상되고, 원가를 절감하며, 저소비 전력을 구현할 수 있게 되는 장점이 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의하여 정하여져야만 한다.

Claims (15)

  1. 입력 신호라인 또는 이전단 출력전압 라인에 종속 접속되고, 클럭신호 입력라인에 각각 접속된 다단의 스테이지들로 구성된 주사 구동회로에 있어서,
    쉬프트 레지스터 유닛(SRU)을 포함하는 상기 다단의 스테이지를 통해 순차적으로 선택 신호를 출력하는 제 1주사 구동부와;
    쉬프트 레지스터 유닛(SRU) 및 상기 쉬프트 레지스터 유닛(SRU)의 출력을 입력으로 받는 컨버전 회로(CC)를 포함하는 상기 다단의 스테이지를 통해 순차적으로 발광 신호를 출력하는 제 2주사 구동부를 포함하여 구성됨을 특징으로 하는 주사 구동회로.
  2. 제 1항에 있어서,
    상기 각 스테이지에 포함되는 쉬프트 레지스터 유닛은, 이전단 출력전압 또는 최초 입력 신호를 입력 받고, 제 1클럭단자에 게이트 단자가 접속된 제 1트랜지스터(M1)와;
    상기 제 1트랜지스터(M1)의 출력단에 게이트 단자가 접속되고, 제 2클럭단자 및 출력라인(OUT)에 접속된 제 2트랜지스터(M2)와;
    상기 제 1클럭단자에 게이트 단자가 접속되고, 제 2전원(VSS) 및 제 1노드(N1) 사이에 접속된 제 3트랜지스터(M3)와;
    상기 제 1트랜지스터(M1)의 출력단에 게이트 단자가 접속되고, 제 1클럭단자 및 제 1노드 사이(N1)에 접속된 제 4트랜지스터(M4)와;
    상기 제 1노드(N1)에 게이트 단자가 접속되고, 제 1전원(VDD) 및 상기 출력 라인(OUT) 사이에 접속된 제 5트랜지스터(M5)가 포함되어 구성됨을 특징으로 하는 주사 구동회로.
  3. 제 2항에 있어서,
    상기 제 1트랜지스터(M1)의 출력단 및 상기 출력 라인(OUT) 사이에 접속된 제 1캐패시터(C1)가 더 포함되어 구성됨을 특징으로 하는 주사 구동회로.
  4. 제 1항에 있어서,
    상기 제 1 또는 제 2주사 구동부를 구성하는 각 스테이지들은, 위상이 반전되고 하이 레벨에서 소정부분 오버랩되어 제공되는 제1 및 제2 클럭신호(CLK1,CLK2) 또는 제 3 및 제 4클럭신호(CLK3, CLK4)를 각각 입력받는 제1 클럭단자(CLKa)와 제2 클럭단자(CLKb)를 구비함을 특징으로 하는 주사 구동회로.
  5. 제 4항에 있어서,
    상기 각 스테이지들 중 기수번째 스테이지들의 제1 클럭단자(CLKa)에는 제1클럭신호(CLK1) 또는 제 3클럭신호(CLK3)가 공급되고, 제2 클럭단자(CLKb)에는 제2 클럭신호(CLK2) 또는 제 4클럭신호(CLK4)가 공급됨을 특징으로 하는 주사 구동회로.
  6. 제 5항에 있어서,
    상기 제 1 또는 3클럭신호(CLK1, 3)가 로우 레벨로, 상기 제 2 또는 4클럭신호(CLK2, 4)가 하이 레벨로 입력되는 기간에 프리차지(Precharge)가 수행되고, 상기 제 1 또는 3클럭신호(CLK1, 3)가 하이 레벨로, 상기 제 2 또는 4클럭신호(CLK2, 4)가 로우 레벨로 입력되는 기간에 평가(Evaluation) 수행됨을 특징으로 하는 주사 구동회로.
  7. 제 6항에 있어서,
    상기 프리차지 기간에는 하이 레벨이 출력되고, 상기 평가 기간에는 상기 프리차지 기간에 받은 입력에 해당하는 레벨의 신호가 출력되며,
    상기 제 1, 2클럭신호(CLK1,CLK2) 또는 제 3,4클럭신호(CLK3, CLK4)가 하이 레벨일 때 이전이 프리차지 기간이면 이전 출력을 유지하고, 평가 기간이면 하이 레벨이 출력됨을 특징으로 하는 주사 구동회로.
  8. 제 1항에 있어서,
    상기 제 2주사 구동부의 각 스테이지에 포함되는 컨버전 회로(CC)는,
    제 1 전원(VDD)과 출력단(N2) 사이에 접속된 제 1 스위칭소자(SW1)와;
    출력단(N2)과 제 2 전원(VSS) 사이에 접속된 제 2 스위칭소자(SW2)와;
    제 1 노드(N1)와 출력단(N2) 사이에 연결되고, 게이트 전극이 상기 제 1 스 위칭소자(SW1)의 게이트 전극에 접속된 제 3 스위칭소자(SW3)와;
    제 1 노드(N1)와 제 2 전원(VSS) 또는 이 제 3클럭신호(CLK3) 입력단자 사이에 접속되고 게이트 전극이 컨버전부의 출력단에 접속된 제 4 스위칭소자(SW4)와;
    제 1입력단자 및 상기 제 1 스위칭소자(SW1)의 게이트 전극 사이에 접속된 제 5스위치소자(SW5)와;
    상기 출력단(N2) 및 제 1노드(N1) 사이에 접속된 제 1캐패시터(C1)와;
    상기 제 1전원(VDD) 및 제 1스위치소자(SW1)의 게이트 전극 사이에 접속된 제 2캐패시터(C2)를 포함하여 구성됨을 특징으로 하는 주사 구동회로.
  9. 제 8항에 있어서,
    상기 제 1 내지 제 5 스위칭소자(SW1 내지 SW5)는 PMOS 트랜지스터로 구현됨을 특징으로 하는 주사 구동회로.
  10. 제 8항에 있어서,
    상기 제 5스위칭소자(SW5)의 소스 전극과 접속되는 상기 제 1입력단자로는 최초 입력신호(IN)또는 이전단 출력신호가 입력되며, 상기 제 5스위칭소자(SW5)의 게이트 전극으로는 제 3클럭신호(CLK3)이 입력됨을 특징으로 하는 주사 구동회로.
  11. 제 8항에 있어서,
    상기 컨버전부는 제 1 전원(VDD) 또는 제 4클럭신호(CLK4) 입력단자와 제 3 노드(N3) 사이에 접속된 제 6스위칭소자(SW6)와; 제 3노드(N3)와 제 2입력단자 사이에 접속된 제 7스위칭소자(SW7)와; 컨버전부 출력단(N4)과 제 3입력단자 사이에 접속되고, 게이트전극이 제 3노드(N3)에 접속된 제 8스위칭소자(SW8)와; 상기 제 3노드(N3)과 컨버전부 출력단(N4) 사이에 접속된 제 3캐패시터(C3)가 포함되어 구성됨을 특징으로 하는 주사 구동회로.
  12. 제 11항에 있어서,
    상기 제 6스위칭소자(SW6)의 게이트 전극으로는 최초 입력신호(IN) 또는 이전단 출력전압이 입력되며, 상기 제 7스위칭소자(SW7)의 게이트전극으로는 제 4클럭신호(CLK4) 또는 제 2전원(VSS)가 인가됨을 특징으로 하는 주사 구동회로.
  13. 제 11항에 있어서,
    상기 제 2입력단자로는 제 4클럭신호(CLK4)가 입력되고, 제 3입력단자로는 제 3클럭신호(CLK3)가 입력됨을 특징으로 하는 주사 구동회로.
  14. 제 8항에 있어서,
    상기 컨버전 회로는 제 3클럭신호(CLK3)가 로우 레벨로 입력되면 입력 신호와 반대되는 레벨의 신호를 출력하고, 상기 제 3클럭신호(CLK3)가 하이 레벨로 입력되면 이전 구간의 출력을 그대로 유지하도록 동작됨을 특징으로 하는 주사 구동회로.
  15. 선택 신호선들, 데이터선들, 발광 신호선들과 접속되도록 위치되는 복수의 화소를 포함하는 화소부와;
    상기 데이터선들로 데이터신호를 공급하는 데이터 구동회로와;
    입력 신호라인 또는 이전단 출력전압 라인에 종속 접속되고, 클럭신호 입력라인에 각각 접속된 다단의 스테이지들로 구성된 주사 구동회로가 포함되며,
    상기 주사 구동회로는, 쉬프트 레지스터 유닛(SRU)을 포함하는 상기 다단의 스테이지를 통해 순차적으로 선택 신호를 출력하는 제 1주사 구동부와; 쉬프트 레지스터 유닛(SRU) 및 상기 쉬프트 레지스터 유닛(SRU)의 출력을 입력으로 받는 컨버전 회로(CC)를 포함하는 상기 다단의 스테이지를 통해 순차적으로 발광 신호를 출력하는 제 2주사 구동부를 포함하여 구성됨을 특징으로 하는 유기 전계발광 표시시장치.
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