JP4402080B2 - シフトレジスタ回路 - Google Patents

Description

本発明は、シフトレジスタ回路に関し、より詳細には、有機電界発光表示装置に備えられて相異なる極性の信号を順次出力するシフトレジスタ回路に関する。

一般に、有機電界発光装置のようなアクティブマトリックス表示装置は、各データラインと各スキャンラインとの各交差部にマトリックス状に配列された画素アレイ（ａｒｒａｙ）を備える。

ここで、各スキャンラインは、マトリックス画素部の各水平ライン（ローライン）を構成し、これは、スキャンドライバに備えられたシフトレジスタ回路によって順次に所定の信号をマトリックス画素アレイに提供する。

このようなシフトレジスタは、大きくダイナミック（Ｄｙｎａｍｉｃ）シフトレジスタと、スタティック（Ｓｔａｔｉｃ）シフトレジスタに大別されるが、ダイナミックシフトレジスタは、ステージ当たりに構成されるＴＦＴの数が少なく、単純な構造を持つことが特徴であるが、使用クロックの周波数範囲が狭くて電力の消費が相対的に大きいという短所を持つ。

一方、スタティックシフトレジスタは、ステージ当たりに多くのＴＦＴを要するが、広範囲の周波数帯で使用が可能で、電力の消費面から見て相対的に有利であるという特徴を持つ。

有機電界発光装置のようなアクティブマトリックス表示装置に内蔵され得るシフトレジスタを設計する場合、機能上の特別な低下がない限り、できる限り少ない数のＴＦＴから構成される回路を設計しなければならないことが重要な課題であるが、それよりもっと重要な課題は、回路動作において高信頼性（Ｈｉｇｈ ｒｅｌｉａｂｉｌｉｔｙ）と少ない電力消耗の確保である。

また、近年、有機電界発光表示装置が大型パネルであるほど、サイズ、重さ、及び製造費用を節減するためにシフトレジスタを含んだ走査駆動部がパネルに実装されなければならない。しかし、一般的なシフトレジスタは、Ｐ型ＭＯＳ（ＰＭＯＳ）電界効果トランジスタ及びＮ型ＭＯＳ（ＮＭＯＳ）電界効果トランジスタから構成されるため、パネルに実装されにくかった。また、Ｐ型ＭＯＳ電界効果トランジスタ及びＮ型ＭＯＳ電界効果トランジスタから構成された一般的なシフトレジスタは、出力信号を生成する場合、所定の静電流（Ｓｔａｔｉｃ Ｃｕｒｒｅｎｔ）が流れるため、多くの消費電力を消耗するという問題点があった。

一方、一般的なシフトレジスタ回路に関する技術を記載した文献としては、下記の特許文献１がある。
大韓民国特許第０４３８５２５号明細書

本発明の目的は、複数のＰ型ＭＯＳ電界効果トランジスタ及びキャパシタで具現される２相（２−ｐｈａｓｅ）シフトレジスタ回路であって、歩留まりを向上させて、原価を節減し、低消費電力を具現し得るシフトレジスタ回路を提供することである。

上記目的を達成するために、本発明に係るシフトレジスタ回路は、入力信号ＩＮまたは直前ステージの出力信号とともに、第１及び第２クロック信号ＣＬＫ１，ＣＬＫ２がそれぞれ供給される複数のステージＳＲＵ１〜ＳＲＵｎを備えるシフトレジスタ回路であって、前記ステージは、第１電源ＶＤＤと出力端Ｎ２との間に接続された第１スイッチング素子ＳＷ１と、出力端Ｎ２と第２電源ＶＳＳとの間に接続された第２スイッチング素子ＳＷ２と、第１ノードＮ１と出力端Ｎ２との間に連結され、ゲート電極が第１スイッチング素子ＳＷ１のゲート電極に接続された第３スイッチング素子ＳＷ３と、第１ノードＮ１と第２電源ＶＳＳとの間に接続され、ゲート電極がコンバージョン部の出力端に接続された第４スイッチング素子ＳＷ４と、第１入力端子と第１スイッチング素子ＳＷ１のゲート電極との間に接続された第５スイッチング素子ＳＷ５と、出力端Ｎ２と第１ノードＮ１との間に接続された第１キャパシタＣ１と、第１電源ＶＤＤと第１スイッチング素子ＳＷ１のゲート電極との間に接続された第２キャパシタＣ２と、を有することを特徴とする。

上述したように、本発明のシフトレジスタ回路によれば、製造歩留まりが向上して、原価を節減し、低消費電力を具現し得るという効果がある。

以下、添付された図面を参照して本発明の実施形態について詳しく説明する。

図１は、本発明の第１実施形態によるシフトレジスト回路の概略構成を示すブロック図である。

図１に示したように、本実施形態によるシフトレジスタは、複数のステージ（ＳＲＵ１〜ＳＲＵｎ：Ｓｈｉｆｔ Ｒｅｓｉｓｔｅｒ Ｕｎｉｔ）から構成され、第１ステージには、最初の入力信号ＩＮが供給され、第１〜第ｎ−１ステージの出力信号は、それぞれ後続する（後端の）ステージに入力信号として供給される。

また、各ステージＳＲＵは、位相が反転されて提供される第１及び第２クロック信号ＣＬＫ１，ＣＬＫ２がそれぞれ供給される第１クロック端子ＣＬＫａ及び第２クロック端子ＣＬＫｂを備え、奇数番目の各ステージの第１クロック端子ＣＬＫａには、第１クロック信号ＣＬＫ１が供給され、第２クロック端子ＣＬＫｂには、第２クロック信号ＣＬＫ２が供給される。これと反対に、偶数番目の各ステージの第１クロック端子ＣＬＫａには、第２クロック信号ＣＬＫ２が供給され、第２クロック端子ＣＬＫｂには、第１クロック信号ＣＬＫ１が供給される。

すなわち、最初の入力信号ＩＮまたは直前のステージの出力端（以前端）の出力信号（出力電圧）と、第１及び第２クロック信号ＣＬＫ１，ＣＬＫ２の供給を受けた各ステージは、各ステージの出力ラインを通じて順次に所定の信号を出力する。

なお、本実施形態によるシフトレジスタ回路は、奇数番目のステージを通じて最初の入力信号と反対レベルの信号、すなわち、極性が反転された信号を順次にシフトして出力（Ｐ１，Ｐ２，…，Ｐｎ）し、偶数番目のステージを通じて最初の入力信号と同一の位相の信号を順次にシフトして出力（Ｓ１，Ｓ２，…，Ｓｎ）することを特徴とする。

したがって、シフトレジスタ回路は、奇数番目の各ステージから順次に出力される信号（Ｐ１，Ｐ２，…，Ｐｎ）または偶数番目の各ステージから順次に出力される信号（Ｓ１，Ｓ２，…，Ｓｎ）を選択して使用することができる。

すなわち、シフトレジスタ回路を通常的なシフトレジスタ回路に使用する場合には、偶数番目のステージを通じて出力される信号（Ｓ１，Ｓ２，…，Ｓｎ）を選択すると良い。

また、シフトレジスタ回路の各ステージＳＲＵからの出力ラインには、図示したように、所定のキャパシタＣが備えられることが好ましい。

図２は、図１に示されたシフトレジスタの第１実施形態による任意のステージＳＲＵの回路図で、図３は、本実施形態によるシフトレジスタ回路の入出力信号波形に対するタイミング図である。

なお、図２は、一実施形態としてシフトレジスタの第１ステージの回路構成を示していて、シフトレジスタ回路の第１ステージＳＲＵ１は、第１及び第２クロック信号と最初の入力信号ＩＮが入力される。

図２及び図３を参照すると、シフトレジスタ回路を構成するステージＳＲＵは、第１電源ＶＤＤと出力端Ｎ２との間に接続された第１スイッチング素子ＳＷ１と、出力端Ｎ２と第２電源ＶＳＳとの間に接続された第２スイッチング素子ＳＷ２と、第１ノードＮ１と出力端Ｎ２との間に接続され、ゲート電極が第１スイッチング素子ＳＷ１のゲート電極に接続された第３スイッチング素子ＳＷ３と、第１ノードＮ１と第２電源ＶＳＳとの間に接続され、ゲート電極がコンバージョン部の出力端に接続された第４スイッチング素子ＳＷ４と、第１入力端子と第１スイッチング素子ＳＷ１のゲート電極との間に接続された第５スイッチング素子ＳＷ５と、出力端Ｎ２と第１ノードＮ１との間に接続された第１キャパシタＣ１と、第１電源ＶＤＤと第１スイッチング素子ＳＷ１のゲート電極との間に接続された第２キャパシタＣ２と、を備える。

ここで、第１電源ＶＤＤの電圧レベルは、第２電源ＶＳＳの電圧レベルよりも高い。また、第１〜第５スイッチング素子（ＳＷ１〜ＳＷ５）は、Ｐ型ＭＯＳ電界効果トランジスタである。

第５スイッチング素子ＳＷ５の第１電極と接続される第１入力端子には、最初の入力信号ＩＮまたは直前ステージの出力端の出力信号が入力され、第５スイッチング素子ＳＷ５のゲート電極には、第１クロック信号ＣＬＫ１が入力される。

また、第４スイッチング素子ＳＷ４の第１電極は第１ノードＮ１に接続され、第２電極は第２電源ＶＳＳに接続され、ゲート電極にはコンバージョン部（ｃｏｎｖｅｒｓｉｏｎ ｐａｒｔ）の出力端Ｎ４が接続される。

ここで、コンバージョン部は、第１電源ＶＤＤと第３ノードＮ３との間に接続された第６スイッチング素子ＳＷ６と、第３ノードＮ３と第２入力端子との間に接続された第７スイッチング素子ＳＷ７と、コンバージョン部の出力端Ｎ４と第３入力端子との間に接続され、ゲート電極が第３ノードＮ３に接続された第８スイッチング素子ＳＷ８と、第３ノードＮ３とコンバージョン部の出力端Ｎ４との間に接続された第３キャパシタＣ３と、を有する。なお、第６〜第８スイッチング素子（ＳＷ６〜ＳＷ８）は、Ｐ型ＭＯＳ電界効果トランジスタである。

ここで、第６スイッチング素子ＳＷ６のゲート電極には、第１入力端子と同様に最初の入力信号ＩＮまたは直前ステージの出力端の出力信号が入力される。

また、第７スイッチング素子ＳＷ７のゲート電極には第２クロック信号ＣＬＫ２が入力され、第２入力端子には第２クロック信号ＣＬＫ２が入力され、第３入力端子には第１クロック信号ＣＬＫ１が入力される。

すなわち、第４スイッチング素子ＳＷ４は、コンバージョン部の出力信号によってオンオフが制御される。

また、出力端Ｎ２と第１ノードＮ１との間に接続された第１キャパシタＣ１は、第２スイッチング素子ＳＷ２の第１電極とゲート電極との間に接続されるもので、これは、第２スイッチング素子ＳＷ２のターンオンまたはターンオフに対応する電圧を充電する。なお、第２スイッチング素子ＳＷ２のゲート電極は、第１ノードＮ１に接続される。

すなわち、第２スイッチング素子ＳＷ２がターンオンされる場合、第１キャパシタＣ１は、第２スイッチング素子ＳＷ２がターンオンされ得る電圧を充電し、第２スイッチング素子ＳＷ２がターンオフされる場合、第１キャパシタＣ１は、第２スイッチング素子ＳＷ２がターンオフされ得る電圧を充電する。

同様に、第１電源ＶＤＤと第１スイッチング素子ＳＷ１のゲート電極との間に接続された第２キャパシタＣ２は、第１スイッチング素子ＳＷ１の第１電極とゲート電極との間に接続されるもので、これは、第１スイッチング素子ＳＷ１のターンオンまたはターンオフに対応する電圧を充電する。

すなわち、第１スイッチング素子ＳＷ１がターンオンされる場合、第２キャパシタＣ２は、第１スイッチング素子ＳＷ１がターンオンされ得る電圧を充電し、第１スイッチング素子ＳＷ１がターンオフされる場合、第２キャパシタＣ２は、第１スイッチング素子ＳＷ１がターンオフされ得る電圧を充電する。

また、第３ノードＮ３とコンバージョン部の出力端Ｎ４との間に接続された第３キャパシタＣ３は、第８スイッチング素子ＳＷ８の第１電極とゲート電極との間に接続されるもので、これは、第８スイッチング素子ＳＷ８のターンオンまたはターンオフに対応する電圧を充電する。

すなわち、第８スイッチング素子ＳＷ８がターンオンされる場合、第３キャパシタＣ３は、第８スイッチング素子ＳＷ８がターンオンされ得る電圧を充電し、第８スイッチング素子ＳＷ８がターンオフされる場合、第３キャパシタＣ３は、第８スイッチング素子ＳＷ８がターンオフされ得る電圧を充電する。

以下、図２及び図３を用いて、シフトレジスタ回路の第１ステージＳＲＵ１の動作について説明する。

まず、第１クロック信号ＣＬＫ１がローレベルで入力され、第２クロック信号ＣＬＫ２がハイレベルで入力され、最初の入力信号がハイレベルで入力される第１区間Ｔ１の動作について説明する。

この場合、第６及び第７スイッチング素子ＳＷ６，ＳＷ７がターンオフされ、直前の区間で第３キャパシタＣ３に既格納された電圧によって第８スイッチング素子ＳＷ８がターンオンされてコンバージョン部の出力端Ｎ４にローレベルの第１クロック信号ＣＬＫ１が出力される。

これによって、コンバージョン部の出力端とゲート電極とが接続された第４スイッチング素子ＳＷ４がターンオンされる。

また、第１クロック信号ＣＬＫ１によって第５スイッチング素子ＳＷ５がターンオンされ、これによってハイレベルの入力信号ＩＮが第１スイッチングＳＷ１のゲート電極に入力されるから、第１スイッチング素子ＳＷ１は、ターンオフされる。

したがって、第２キャパシタＣ２には、第１区間Ｔ１の間に第１スイッチング素子ＳＷ１がターンオフされ得る電圧、すなわち、第１スイッチング素子ＳＷ１のターンオフに対応する電圧が格納される。

また、入力信号ＩＮがハイレベルであるから、第３スイッチングＳＷ３もターンオフされ、前述したように、ターンオンされた第４スイッチング素子ＳＷ４によって第２電源ＶＳＳが第２スイッチング素子ＳＷ２のゲート電極に入力されて第２スイッチング素子ＳＷ２がターンオンされ、回路の最終出力は、第２スイッチング素子ＳＷ２の第２電極に連結された第２電源ＶＳＳ、すなわち、ローレベル値が出力される。

したがって、第１キャパシタＣ１には、第１区間Ｔ１の間に第２スイッチング素子ＳＷ２がターンオンされ得る電圧、すなわち、第２スイッチング素子ＳＷ２のターンオンに対応する電圧が格納される。

次に、第１クロック信号ＣＬＫ１がハイレベルで入力され、第２クロック信号ＣＬＫ２がローレベルで入力され、最初の入力信号がローレベルで入力される第２区間Ｔ２の動作について説明する。

この場合、第６及び第７スイッチング素子ＳＷ６，ＳＷ７がターンオンされ、第７スイッチング素子ＳＷ７のターンオンによってローレベルの第２クロック信号が第８スイッチング素子ＳＷ８のゲート電極に印加されて該第８スイッチング素子ＳＷ８もターンオンされる。

これによって、第３キャパシタＣ３には、第２区間Ｔ２の間に第８スイッチング素子ＳＷ８がターンオンされ得る電圧、すなわち、第８スイッチング素子ＳＷ８のターンオンに対応する電圧が格納される。

また、第８スイッチング素子ＳＷ８のターンオンによって結果的にコンバージョン部の出力端Ｎ４には、ハイレベルの第１クロック信号ＣＬＫ１が出力される。

これによって、コンバージョン部の出力端とゲート電極とが接続された第４スイッチング素子ＳＷ４がターンオフされる。

また、第１クロック信号ＣＬＫ１によって第５スイッチング素子ＳＷ５がターンオフされ、これによって第２キャパシタＣ２に既格納された第１スイッチング素子ＳＷ１のターンオフ電圧に対応して第１及び第３スイッチング素子ＳＷ１，ＳＷ３がターンオフされる。

そして、第４スイッチング素子ＳＷ４がターンオフされることで、第１キャパシタＣ１に既格納された第２スイッチング素子ＳＷ２のターンオン電圧に対応して第２スイッチング素子ＳＷ２がターンオンされ、それによって出力端には第２電源ＶＳＳ、すなわち、ローレベル値が出力される。結果的に、第２区間Ｔ２では、第１区間Ｔ１における出力が維持される。

次に、第１クロック信号ＣＬＫ１がローレベルで入力され、第２クロック信号ＣＬＫ２がハイレベルで入力され、最初の入力信号がローレベルで入力される第３区間Ｔ３の動作について説明する。

この場合、第６スイッチング素子ＳＷ６はターンオンされ、第７スイッチング素子ＳＷ７はターンオフされ、それによって第８スイッチング素子ＳＷ８のゲート電圧は第６スイッチング素子ＳＷ６の第１電極から印加される第１電源ＶＤＤに上昇するようになる。このように第８スイッチング素子ＳＷ８のゲート電圧がＶＤＤに上昇すると、第８スイッチング素子ＳＷ８の第１電極電圧がＶＤＤ以下に下降し得なくて、結果的に、コンバージョン部の出力端Ｎ４にハイレベルの第１電源ＶＤＤが出力される。

これによって、コンバージョン部の出力端とゲート電極とが接続された第４スイッチング素子ＳＷ４がターンオフされる。

また、第１クロック信号ＣＬＫ１によって第５スイッチング素子ＳＷ５はターンオンされ、該第５スイッチング素子ＳＷ５のターンオンによって第１及び第３スイッチング素子ＳＷ１，ＳＷ３のゲート電極にはローレベルの入力信号が印加され、第１及び第３スイッチング素子ＳＷ１，ＳＷ３もターンオンされる。

したがって、第２キャパシタＣ２には、第３区間Ｔ３の間に第１スイッチング素子ＳＷ１がターンオンされ得る電圧、すなわち、第１スイッチング素子ＳＷ１のターンオンに対応する電圧が格納される。

このように第１及び第３スイッチング素子ＳＷ１，ＳＷ３がターンオンされると、ハイレベルの第１電源ＶＤＤが出力端及び第２スイッチング素子ＳＷ２のゲート電極に伝達される。

これによって、第２スイッチング素子ＳＷ２はターンオフされ、第１キャパシタＣ１には、第３区間Ｔ３の間に第２スイッチング素子ＳＷ２がターンオフされ得る電圧、すなわち、第２スイッチング素子ＳＷ２のターンオフに対応する電圧が格納され、出力端には、ハイレベルの第１電源ＶＤＤが出力される。

次に、第１クロック信号ＣＬＫ１がハイレベルで入力され、第２クロック信号ＣＬＫ２がローレベルで入力され、最初の入力信号がハイレベルで入力される第４区間Ｔ４の動作について説明する。

この場合、第６スイッチング素子ＳＷ６がターンオフされ、第７スイッチング素子ＳＷ７がターンオンされてローレベルの第２クロック信号ＣＬＫ２が第８スイッチング素子ＳＷ８のゲート電極に入力されて第８スイッチング素子ＳＷ８がターンオンされ、結果的に、コンバージョン部の出力端Ｎ４には、ハイレベルの第１クロック信号ＣＬＫ１が出力される。

これによって、コンバージョン部の出力端とゲート電極とが接続された第４スイッチング素子ＳＷ４がターンオフされる。

また、第１クロック信号ＣＬＫ１によって第５スイッチング素子ＳＷ５がターンオフされ、第２キャパシタＣ２に既格納された電圧、すなわち、第３区間Ｔ３の間に既格納された第１スイッチング素子ＳＷ１のターンオン電圧に対応して第１及び第３スイッチング素子ＳＷ１，ＳＷ３がターンオンされる。

そして、第４スイッチング素子ＳＷ４がターンオフされることで、第１キャパシタＣ１に既格納された第２スイッチング素子ＳＷ２のターンオフ電圧に対応して第２スイッチング素子ＳＷ２がターンオフされ、それによって出力端では、第１電源ＶＤＤ、すなわち、ハイレベル値が出力される。結果的に、第４区間Ｔ４では、第３区間Ｔ３における出力が維持される。

このような第１区間Ｔ１〜第４区間Ｔ４における出力は、継続して順次に遂行されて図３に示されたような出力波形を生成する。

本発明によるシフトレジスタ回路の各ステージの動作を整理すると、各区間において第１クロック信号ＣＬＫ１（または、第２クロック信号ＣＬＫ２）がローレベルで入力されると、入力信号ＩＮ（または、直前ステージの出力信号）と反対のレベルの信号を出力し、第１クロック信号ＣＬＫ１（または、第２クロック信号ＣＬＫ２）がハイレベルで入力されると、直前の区間の出力をそのまま維持するように動作されることを特徴とする。

図４Ａ及び図４Ｂは、図１に示されたシフトレジスタ回路の第２及び第３実施形態による任意のステージＳＲＵの回路図である。

なお、図２を用いて説明したステージと同一の構成に対しては、同一の図面符号を使用し、具体的な構成及び動作の説明は第１実施形態と同様であるため省略する。

図２を用いて説明したシフトレジスタ回路の第１実施形態の場合、第６スイッチング素子ＳＷ６と第７スイッチング素子ＳＷ７が同時にターンオンされて消費電力が増加する問題が発生することがある。

ただし、第６スイッチング素子ＳＷ６と第７スイッチング素子ＳＷ７が同時にターンオンされる時、第１クロック信号がハイレベルであるから、第４スイッチング素子ＳＷ４がターンオフされて最終的な出力には影響を及ぼさない。

図４Ａ及び図４Ｂに示された第２及び第３実施形態は、このような問題点を克服するためのもので、各ステージを構成する回路に入力される信号を変更して入力させるようにすることを特徴とし、上記事項の他には、その動作及び構成が前述した第１実施形態と等しい。

すなわち、図４Ａに示された第２実施形態の場合、第６スイッチング素子ＳＷ６の第１電極（ソース）に連結される第１電源ＶＤＤが第２クロック信号ＣＬＫ２に変更されることを特徴とし、図４Ｂに示された第３実施形態の場合には、第４スイッチング素子ＳＷ４の第２電極（ドレイン）に連結される第２電源ＶＳＳが第１クロック信号ＣＬＫ１に変更されることを特徴とする。

図４Ａ及び図２を結付して本発明の第２実施形態の動作過程について簡略に説明すると、先ず、第１期間Ｔ１の間に供給されるハイレベルの入力電圧によって第６スイッチング素子ＳＷ６がターンオフされる。

そして、第２期間Ｔ２の間に供給されるローレベルの入力電圧によって第６スイッチング素子ＳＷ６がターンオンされる。そして、第２期間Ｔ２の間に第７スイッチング素子ＳＷ７のゲート電極にローレベルの第２クロック信号ＣＬＫ２が供給されて第７スイッチング素子ＳＷ７がターンオンされる。次いで、第６及び第７スイッチング素子ＳＷ６，ＳＷ７のターンオンによって第８スイッチング素子ＳＷ８のゲート電極にローレベルの電圧が供給される。この場合、第８スイッチング素子ＳＷ８がターンオンされてハイレベルの電圧がコンバージョン部の出力端に供給される。

ここで、本発明の第２実施形態においては、第２期間Ｔ２の間に第６スイッチング素子ＳＷ６及び第７スイッチング素子ＳＷ７が同時にターンオンされる場合にも第６スイッチング素子ＳＷ６の第１電極に第２クロック信号ＣＬＫ２の供給を受けるから、消費電力の消耗が減少する。すなわち、図２に示された本発明の第１実施形態においては、第６及び第７スイッチング素子ＳＷ６，ＳＷ７が同時にターンオンされる場合に第６スイッチング素子ＳＷ６の第１電極に入力される第１電源ＶＤＤと第７スイッチング素子ＳＷ７の第１電極に入力される第２クロック信号ＣＬＫ２が連結されるため、高い消費電力が消耗された。しかし、本発明の第２実施形態においては、第６スイッチング素子ＳＷ６の第１電極に入力される第１電源ＶＤＤが第２クロック信号ＣＬＫ２に変更されるから、消費電力の消耗を減少させることができる。

第３期間Ｔ３の間には、ローレベルの入力電圧が入力されて第６スイッチング素子ＳＷ６がターンオンされる。該第６スイッチング素子ＳＷ６がターンオンされると、ハイレベルの電圧が第８スイッチング素子ＳＷ８のゲート電極に供給される。次いで、第８スイッチング素子ＳＷ８の第１電極の電圧がハイレベル以下に下降されないから、第４スイッチング素子ＳＷ４がターンオフされる。

第４期間Ｔ４の間には、ハイレベルの入力電圧が入力されて第６スイッチング素子ＳＷ６がターンオフされる。

上述したように、本発明の第２実施形態による回路は、図２に示された本発明の第１実施形態による回路と等しく駆動される。しかしながら、本発明の第２実施形態による回路においては、第６スイッチング素子ＳＷ６及び第７スイッチング素子ＳＷ７が同時にターンオンされる場合、消費電力の消耗を減少し得る追加的な長所がある。

同様に、図４Ｂと図２とを結付して、本発明の第３実施形態の動作過程について簡略に説明すると、先ず、第１期間Ｔ１の間には、コンバージョン部からローレベルの電圧が供給されて第４スイッチング素子ＳＷ４がターンオンされる。この時、第４スイッチング素子ＳＷ４の第１電極に第２電源ＶＳＳではないローレベルの第１クロック信号ＣＬＫ１が供給されることを特徴とし、この場合、第２スイッチング素子ＳＷ２のゲート電極にローレベルの電圧が供給されて第２スイッチング素子ＳＷ２がターンオンされる。第２期間Ｔ２、第３期間Ｔ３、及び第４期間Ｔ４の間には、コンバージョン部からハイレベルの電圧が供給されて第４スイッチング素子ＳＷ４がターンオフされる。

すなわち、本発明の第３実施形態による回路は、図２に示された本発明の第１実施形態による回路と等しく駆動される。このような本発明によるシフトレジスタ回路は、奇数番目のステージを通じて最初の入力信号と反対レベルの信号、すなわち、極性が反転された信号を順次にシフトして出力（Ｐ１，Ｐ２，…，Ｐｎ）し、偶数番目のステージを通じて最初の入力信号と同一の信号を順次にシフトして出力（Ｓ１，Ｓ２，…，Ｓｎ）するから、これを通常的なシフトレジスタ回路に使用する場合には、偶数番目のステージを通じて出力される信号（Ｓ１，Ｓ２，…，Ｓｎ）のみを選択するように奇数番目のステージの出力ラインを除去して構成することもできる。

以上、説明した内容を通じて当業者なら本発明の技術思想を脱しない範囲で多様な変更及び修正が可能であることが分かるであろう。したがって、本発明の技術的な範囲は、明細書の詳細な説明に記載した内容に限定されるものではなく、特許請求の範囲によって決定されなければならない。

本発明の第１実施形態によるシフトレジスト回路の概略構成を示すブロック図である。 図１に示すシフトレジスタ回路における任意のステージＳＲＵの回路図である。 図１に示すシフトレジスタ回路の入出力信号波形に対するタイミング図である。 本発明の第２実施形態における任意のステージＳＲＵの回路図である。 本発明の第３実施形態における任意のステージＳＲＵの回路図である。

Claims (14)

1. 入力信号または直前ステージの出力信号とともに、第１及び第２クロック信号がそれぞれ供給される複数のステージを備えるシフトレジスタ回路であって、
   前記ステージは、
   第１電源と出力端との間に接続された第１スイッチング素子と、
   前記出力端と第２電源との間に接続された第２スイッチング素子と、
   第１ノードと前記出力端との間に接続され、ゲート電極が前記第１スイッチング素子のゲート電極に接続された第３スイッチング素子と、
   前記第１ノードと前記第２電源との間に接続され、ゲート電極がコンバージョン部の出力端に接続された第４スイッチング素子と、
   第１入力端子と前記第１スイッチング素子のゲート電極との間に接続された第５スイッチング素子と、
   前記出力端と前記第１ノードとの間に接続された第１キャパシタと、
   前記第１電源と前記第１スイッチング素子のゲート電極との間に接続された第２キャパシタと、
   を有することを特徴とするシフトレジスタ回路。
2. 前記第１〜第５スイッチング素子は、Ｐ型ＭＯＳ電界効果トランジスタであることを特徴とする請求項１記載のシフトレジスタ回路。
3. 前記第１入力端子には、前記入力信号または前記直前ステージの出力信号が入力され、前記第５スイッチング素子のゲート電極には、前記第１クロック信号が入力されることを特徴とする請求項１記載のシフトレジスタ回路。
4. 前記第１キャパシタは、前記第２スイッチング素子の第１電極とゲート電極との間に接続され、前記第２スイッチング素子のターンオンまたはターンオフに対応する電圧が充電されることを特徴とする請求項１記載のシフトレジスタ回路。
5. 前記第２キャパシタは、前記第１スイッチング素子の第１電極とゲート電極との間に接続され、前記第１スイッチング素子のターンオンまたはターンオフに対応する電圧が充電されることを特徴とする請求項１記載のシフトレジスタ回路。
6. 前記コンバージョン部は、
   前記第１電源と第３ノードとの間に接続された第６スイッチング素子と、
   前記第３ノードと第２入力端子との間に接続された第７スイッチング素子と、
   前記コンバージョン部の出力端と第３入力端子との間に接続され、ゲート電極が第３ノードに接続された第８スイッチング素子と、
   前記第３ノードと前記コンバージョン部の出力端との間に接続された第３キャパシタと、を有することを特徴とする請求項１記載のシフトレジスタ回路。
7. 前記第６〜第８スイッチング素子は、Ｐ型ＭＯＳ電界効果トランジスタであることを特徴とする請求項６記載のシフトレジスタ回路。
8. 前記第３キャパシタは、前記第８スイッチング素子の第１電極とゲート電極との間に接続され、前記第８スイッチング素子のターンオンまたはターンオフに対応する電圧が充電されることを特徴とする請求項６記載のシフトレジスタ回路。
9. 前記第６スイッチング素子のゲート電極には、前記入力信号または前記直前ステージの出力信号が入力され、前記第７スイッチング素子のゲート電極には、前記第２クロック信号が入力されることを特徴とする請求項６記載のシフトレジスタ回路。
10. 前記第２入力端子には前記第２クロック信号が入力され、前記第３入力端子には前記第１クロック信号が入力されることを特徴とする請求項６記載のシフトレジスタ回路。
11. 前記ステージは、位相が相互に反転されて提供される前記第１及び第２クロック信号の入力をそれぞれ受ける第１及び第２クロック端子を備えることを特徴とする請求項１記載のシフトレジスタ回路。
12. 前記複数のステージのうち奇数番目の各ステージの第１クロック端子には前記第１クロック信号、かつ第２クロック端子には前記第２クロック信号が供給され、
    偶数番目の各ステージの第１クロック端子には前記第２クロック信号、かつ第２クロック端子には前記第１クロック信号が供給されることを特徴とする請求項１１記載の走査駆動回路。
13. 前記奇数番目の各ステージは、前記入力信号と反対レベルの信号を順次にシフトして出力し、
    前記偶数番目の各ステージは、前記入力信号と同一の信号を順次にシフトして出力することを特徴とする請求項１２記載のシフトレジスタ回路。
14. 前記ステージは、前記第１クロック信号がローレベル、かつ前記第２クロック信号がハイレベルで入力されると、前記入力信号または前記直前ステージの出力信号と反対レベルの信号を出力し、
    前記第１クロック信号がハイレベル、かつ前記第２クロック信号がローレベルで入力されると、直前の区間の出力をそのまま維持するように動作されることを特徴とする請求項１記載のシフトレジスタ回路。

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