KR100759686B1 - 쉬프트 레지스터 회로 - Google Patents

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Abstract

본 발명의 제 1측면은, 입력 신호(IN) 또는 이전단 출력 전압에 종속 접속됨과 아울러 제 1 및 제 2클럭신호(CLK1, CLK2)에 각각 접속된 n개의 스테이지들(SRU1 내지 SRUn)을 구비하는 쉬프트 레지스터 회로에 있어서, 상기 스테이지는, 제 1 전원(VDD)과 출력단(N2) 사이에 접속된 제 1 스위칭소자(SW1)와; 출력단(N2)과 제 2 전원(VSS) 사이에 접속된 제 2 스위칭소자(SW2)와; 제 1 노드(N1)와 출력단(N2) 사이에 연결되고, 게이트 전극이 상기 제 1 스위칭소자(SW1)의 게이트 전극에 접속된 제 3 스위칭소자(SW3)와; 제 1 노드(N1)와 제 2 전원(VSS) 사이에 접속되고 게이트 전극이 컨버전부의 출력단에 접속된 제 4 스위칭소자(SW4)와; 제 1입력단자 및 상기 제 1 스위칭소자(SW1)의 게이트 전극 사이에 접속된 제 5스위치소자(SW5)와; 상기 출력단(N2) 및 제 1노드(N1) 사이에 접속된 제 1캐패시터(C1)와; 상기 제 1전원(VDD) 및 제 1스위치소자(SW1)의 게이트 전극 사이에 접속된 제 2캐패시터(C2)를 포함하여 구성됨을 특징으로 하는 쉬프트 레지스터 회로를 제공한다.
이와 같은 본 발명에 의하면, 제조 수율이 향상되고, 원가를 절감하며, 저소비 전력을 구현할 수 있게 되는 장점이 있다.

Description

쉬프트 레지스터 회로{shift register circuit}
도 1은 본 발명의 실시예에 의한 쉬프트 레지스트 회로의 구성 블록도.
도 2는 도 1에 도시된 쉬프트 레지스터의 제 1실시예에 의한 임의 스테이지(SRU)의 회로도.
도 3은 본 발명의 실시예에 의한 쉬프트 레지스터 회로의 입출력 신호 파형에 대한 타이밍도.
도 4a 및 도 4b는 도 1에 도시된 쉬프트 레지스터 회로의 제 2 및 제 3실시예에 의한 임의 스테이지(SRU)의 회로도.
본 발명은 쉬프트 레지스터 회로에 관한 것으로, 특히 유기 전계발광 표시장치에 구비되어 서로 다른 극성의 신호를 순차적으로 출력하는 쉬프트 레지스터 회로에 관한 것이다.
일반적으로 유기 전계발광 장치와 같은 액티브 매트릭스 표시장치는 데이터 라인들과 스캔 라인들과의 교차부들에 매트릭스 형태로 배열된 화소 어레이(array)를 구비한다.
여기서, 상기 스캔 라인들은 상기 매트릭스 화소부의 수평라인(로우라인)들을 구성하며, 이는 스캔 드라이버에 구비된 쉬프트 레지스터 회로에 의해 순차적으로 소정의 신호를 상기 매트릭스 화소 어레이에 제공한다.
이와 같은 쉬프트 레지스터는 크게 다이나믹(Dynamic) 쉬프트 레지스터와, 스태틱(Static) 쉬프트 레지스터로 대별되는데, 상기 다이나믹 쉬프트 레지스터는 스테이지당 구성되는 TFT의 수가 작고, 단순한 구조를 갖는 것이 특징이나, 사용 클럭의 주파수 범위가 좁고 전력 소비가 상대적으로 큰 단점을 갖는다.
반면 상기 스태틱 쉬프트 레지스터는 스테이지 당 많은 TFT를 필요로 하지만 넓은 범위의 주파수 대에서 사용이 가능하며 전력 소비면에서 상대적으로 유리한 특징을 갖는다.
유기 전계발광 장치와 같은 액티브 매트릭스 표시장치에 내장될 수 있는 상기 쉬프트 레지스터를 설계함에 있어 기능상 특별한 저하가 없는 한 가능한 작은 수의 TFT로 구성되는 회로를 설계해야 하는 것이 중요한 과제이기는 하나, 그보다 더 중요한 과제는 회로 동작에 있어 고신뢰성(High reliability)와 적은 전력 소모 확보이다.
또한, 최근 유기 발광 표시장치가 대형 패널로 갈수록 사이즈, 무게 및 제조비용을 절감하기 위하여 쉬프트 레지스터를 포함한 주사 구동부가 패널에 실장되어야 한다. 하지만, 종래의 쉬프트 레지스터는 피모스(PMOS) 트랜지스터 및 엔모스(NMOS) 트랜지스터로 구성되기 때문에 패널에 실장되기 곤란했다. 또한, 피모스(PMOS) 트랜지스터 및 엔모스(NMOS) 트랜지스터로 구성된 종래의 쉬프트 레지스터 는 출력신호를 생성할 때 소정의 정적전류(Static Current)가 흐르기 때문에 많은 소비전력이 소모되는 문제점이 있다.
본 발명은 다수의 PMOS 트랜지스터 및 캐패시터로 구현되는 2상(2-phase) 쉬프트 레지스터 회로로서, 수율을 향상시키고, 원가를 절감하며, 저소비 전력을 구현할 수 있는 쉬프트 레지스터 회로를 제공함에 목적이 있다.
상기 목적을 달성하기 위하여 본 발명의 제 1측면은, 입력 신호(IN) 또는 이전단 출력 전압에 종속 접속됨과 아울러 제 1 및 제 2클럭신호(CLK1, CLK2)에 각각 접속된 n개의 스테이지들(SRU1 내지 SRUn)을 구비하는 쉬프트 레지스터 회로에 있어서, 상기 스테이지는, 제 1 전원(VDD)과 출력단(N2) 사이에 접속된 제 1 스위칭소자(SW1)와; 출력단(N2)과 제 2 전원(VSS) 사이에 접속된 제 2 스위칭소자(SW2)와; 제 1 노드(N1)와 출력단(N2) 사이에 연결되고, 게이트 전극이 상기 제 1 스위칭소자(SW1)의 게이트 전극에 접속된 제 3 스위칭소자(SW3)와; 제 1 노드(N1)와 제 2 전원(VSS) 사이에 접속되고 게이트 전극이 컨버전부의 출력단에 접속된 제 4 스위칭소자(SW4)와; 제 1입력단자 및 상기 제 1 스위칭소자(SW1)의 게이트 전극 사이에 접속된 제 5스위치소자(SW5)와; 상기 출력단(N2) 및 제 1노드(N1) 사이에 접속된 제 1캐패시터(C1)와; 상기 제 1전원(VDD) 및 제 1스위치소자(SW1)의 게이트 전극 사이에 접속된 제 2캐패시터(C2)를 포함하여 구성됨을 특징으로 하는 쉬프트 레지스터 회로를 제공한다.
여기서, 상기 컨버전부는 제 1 전원(VDD)과 제 3노드(N3) 사이에 접속된 제 6스위칭소자(SW6)와; 제 3노드(N3)와 제 2입력단자 사이에 접속된 제 7스위칭소자(SW7)와; 컨버전부 출력단(N4)과 제 3입력단자 사이에 접속되고, 게이트전극이 제 3노드(N3)에 접속된 제 8스위칭소자(SW8)와; 상기 제 3노드(N3)과 컨버전부 출력단(N4) 사이에 접속된 제 3캐패시터(C3)가 포함되어 구성됨을 특징으로 한다.
또한, 상기 제 6스위칭소자(SW6)의 게이트 전극으로는 최초 입력신호(IN) 또는 이전단 출력전압이 입력되며, 상기 제 7스위칭소자(SW7)의 게이트전극으로는 제 2클럭신호(CLK2)가 인가된다.
또한, 상기 제 2입력단자로는 제 2클럭신호(CLK2)가 입력되고, 제 3입력단자로는 제 1클럭신호(CLK1)가 입력된다.
또한, 상기 각 스테이지들은 제 1클럭신호(CLK1)가 로우 레벨, 제 2클럭신호(CLK2)가 하이 레벨로 입력되면 입력 신호(IN)와 반대되는 레벨의 신호를 출력하고, 상기 제 1클럭신호(CLK1)가 하이 레벨, 제 2클럭신호(CLK2)가 로우 레벨로 입력되면 이전 구간의 출력을 그대로 유지하도록 동작됨을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명하도록 한다.
도 1은 본 발명의 실시예에 의한 쉬프트 레지스트 회로의 구성 블록도이다.
도 1에 도시된 바와 같이 본 발명의 실시예에 의한 쉬프트 레지스터는, 다수의 스테이지(SRU1 ~ SRUn, Shift Resister Unit)로 구성되며, 제 1 스테이지에는 최초 입력 신호(IN)가 공급되고 제 1 내지 제 n-1 스테이지들의 출력신호는 각각 후단의 스테이지들에 입력 신호로서 공급된다.
또한, 상기 각 스테이지들(SRU)은 위상이 반전되어 제공되는 제1 및 제2 클럭신호(CLK1,CLK2)가 각각 공급되는 제1 클럭단자(CLKa) 와 제2 클럭단자(CLKb)를 구비하며, 기수번째 스테이지들의 제1 클럭단자(CLKa)에는 제1클럭신호(CLK1)가 공급되고, 제2 클럭단자(CLKb)에는 제2 클럭신호(CLK2)가 공급된다. 이와 반대로 우수번째 스테이지 들의 제1 클럭단자(CLKa)에는 제2 클럭신호(CLK2)가 공급되며, 제2 클럭단자(CLKb)에는 제1 클럭신호(CLK1)가 공급된다.
즉, 최초 입력 신호(IN) 또는 이전단 출력전압과, 제1 및 제2 클럭신호(CLK1,CLK2)를 공급 받은 각 스테이지는 상기 각 스테이지의 출력라인을 통해 순차적으로 소정의 신호를 출력한다.
단, 본 발명의 실시예에 의한 쉬프트 레지스터 회로는 기수번째 스테이지를 통해 상기 최초 입력 신호와 반대 레벨의 신호 즉, 극성이 반전된 신호를 순차적으로 쉬프트하여 출력(P1, P2, …, Pn)하고, 우수번째 스테이지를 통해 상기 최초 입력 신호와 동일한 위상의 신호를 순차적으로 쉬프트 하여 출력(S1, S2, …, Sn)함을 특징으로 한다.
따라서, 상기 쉬프트 레지스터 회로는 기수번째 스테이지들에서 순차적으로 출력되는 신호(P1, P2, …, Pn) 또는 우수번째 스테이지들에서 순차적으로 출력되는 신호(S1, S2, …, Sn)를 선택하여 사용할 수 있는 것이다.
즉, 상기 쉬프트 레지스터 회로를 통상적인 쉬프트 레지스터 회로로 사용할 경우에는 상기 우수번째 스테이지를 통해 출력되는 신호(S1, S2, …, Sn)를 선택하 면 된다.
또한, 상기 쉬프트 레지스터 회로의 각 스테이지(SRU)로부터의 출력라인에는 도시된 바와 같이 소정의 캐패시터(C)가 구비되는 것이 바람직하다.
도 2는 도 1에 도시된 쉬프트 레지스터의 제 1실시예에 의한 임의 스테이지(SRU)의 회로도이고, 도 3은 본 발명의 실시예에 의한 쉬프트 레지스터 회로의 입출력 신호 파형에 대한 타이밍도이다.
단, 도 2는 하나의 예로서 쉬프트 레지스터의 제 1스테이지의 회로 구성을 도시하고 있으며, 이에 상기 쉬프트 레지스터 회로의 제 1스테이지(SRU1)는 제 1 및 제 2클럭신호와 최초 입력신호(IN)가 입력된다.
도 2 및 도 3을 참조하면, 상기 쉬프트 레지스터 회로를 구성하는 스테이지(SRU)는, 제 1 전원(VDD)과 출력단(N2) 사이에 접속된 제 1 스위칭소자(SW1)와; 출력단(N2)과 제 2 전원(VSS) 사이에 접속된 제 2 스위칭소자(SW2)와; 제 1 노드(N1)와 출력단(N2) 사이에 연결되고, 게이트 전극이 상기 제 1 스위칭소자(SW1)의 게이트 전극에 접속된 제 3 스위칭소자(SW3)와; 제 1 노드(N1)와 제 2 전원(VSS) 사이에 접속되고 게이트 전극이 컨버전부의 출력단에 접속된 제 4 스위칭소자(SW4)와; 제 1입력단자 및 상기 제 1 스위칭소자(SW1)의 게이트 전극 사이에 접속된 제 5스위치소자(SW5)와; 상기 출력단(N2) 및 제 1노드(N1) 사이에 접속된 제 1캐패시터(C1)와; 상기 제 1전원(VDD) 및 제 1스위치소자(SW1)의 게이트 전극 사이에 접속된 제 2캐패시터(C2)를 구비한다.
여기서, 제 1 전원(VDD)의 전압레벨은 제 2 전원(VSS)의 전압레벨보다 높다. 또한, 제 1 내지 제 5 스위칭소자(SW1 내지 SW5)는 PMOS 트랜지스터로 구현된다.
상기 제 5스위칭소자(SW5)의 제 1 전극과 접속되는 상기 제 1입력단자로는 최초 입력신호(IN)또는 이전단 출력신호가 입력되며, 상기 제 5스위칭소자(SW5)의 게이트 전극으로는 제 1클럭신호(CLK1)이 입력된다.
또한, 상기 제 4 스위칭소자(SW4)의 제 1전극은 제 1 노드(N1)에 접속되고 제 2전극은 제 2 전원(VSS)에 접속되며 게이트 전극에는 컨버전부(conversion part)의 출력단(N4)과 접속된다.
여기서, 상기 컨버전부는 제 1 전원(VDD)과 제 3노드(N3) 사이에 접속된 제 6스위칭소자(SW6)와; 제 3노드(N3)와 제 2입력단자 사이에 접속된 제 7스위칭소자(SW7)와; 컨버전부 출력단(N4)과 제 3입력단자 사이에 접속되고, 게이트전극이 제 3노드(N3)에 접속된 제 8스위칭소자(SW8)와; 상기 제 3노드(N3)과 컨버전부 출력단(N4) 사이에 접속된 제 3캐패시터(C3)가 포함되어 구성된다.
여기서, 상기 제 6스위칭소자(SW6)의 게이트전극으로는 앞서 제 1입력단자와 동일하게 최초 입력신호(IN) 또는 이전단 출력전압이 입력되며, 상기 제 7스위칭소자(SW7)의 게이트전극으로는 제 2클럭신호(CLK2)가 인가된다.
또한, 상기 제 2입력단자로는 제 2클럭신호(CLK2)가 입력되고, 제 3입력단자로는 제 1클럭신호(CLK1)가 입력된다.
즉, 상기 제 4스위칭소자(SW4)는 상기 컨버전부의 출력 신호에 의해 온-오프가 제어된다.
또한, 상기 출력단(N2) 및 제 1노드(N1) 사이에 접속된 제 1캐패시터(C1)는 제 2스위칭소자(SW2)의 제 1전극 및 게이트 전극 사이에 접속되는 것으로, 이는 상기 제 2스위칭소자(SW2)의 턴-온 또는 턴-오프에 대응되는 전압을 충전한다.
즉, 상기 제 2스위칭소자(SW2)가 턴-온되는 경우 상기 제 1캐패시터(C1)는 상기 제 2스위칭소자(SW2)가 턴-온될 수 있는 전압을 충전하고, 제 2스위칭소자(SW2)가 턴-오프되는 경우 상기 제 1캐패시터(C1)는 상기 제 2스위칭소자(SW2)가 턴-오프될 수 있는 전압을 충전한다.
마찬가지로, 상기 제 1전원(VDD) 및 제 1스위치소자(SW1)의 게이트 전극 사이에 접속된 제 2캐패시터(C2)는 상기 제 1스위칭소자(SW1)의 제 1전극 및 게이트 전극 사이에 접속되는 것으로, 이는 상기 제 1스위칭소자(SW1)의 턴-온 또는 턴-오프에 대응되는 전압을 충전한다.
즉, 상기 제 1스위칭소자(SW1)가 턴-온되는 경우 상기 제 2캐패시터(C2)는 상기 제 1스위칭소자(SW1)가 턴-온될 수 있는 전압을 충전하고, 제 1스위칭소자(SW1)가 턴-오프되는 경우 상기 제 2캐패시터(C2)는 상기 제 1스위칭소자(SW1)가 턴-오프될 수 있는 전압을 충전한다.
또한, 상기 제 3노드(N3)과 컨버전부 출력단(N4) 사이에 접속된 제 3캐패시터(C3)는 상기 제 8스위칭소자(SW8)의 제 1전극 및 게이트 전극 사이에 접속되는 것으로, 이는 상기 제 8스위칭소자(SW8)의 턴-온 또는 턴-오프에 대응되는 전압을 충전한다.
즉, 상기 제 8스위칭소자(SW8)가 턴-온되는 경우 상기 제 3캐패시터(C3)는 상기 제 8스위칭소자(SW8)가 턴-온될 수 있는 전압을 충전하고, 제 8스위칭소자(SW8)가 턴-오프되는 경우 상기 제 3캐패시터(C3)는 상기 제 8스위칭소자(SW8)가 턴-오프될 수 있는 전압을 충전한다.
도 2 및 도 3을 통해 상기 쉬프트 레지스터 회로의 제 1스테이지(SRU1)의 동작을 설명하면 다음과 같다.
삭제
먼저 제 1클럭신호(CLK1)가 로우 레벨로 입력되고, 제 2클럭신호(CLK2)가 하이 레벨로 입력되며, 최초 입력신호가 하이 레벨로 입력되는 제 1구간(T1)의 동작을 설명한다.
이 경우 SW6, SW7이 턴 오프가 되고, 이전 구간에서 C3에 기 저장된 전압에 의해 SW8이 턴 온되어 상기 컨버전부의 출력단(N4)으로 로우 레벨의 제 1클럭신호(CLK1)가 출력된다.
이에 따라 상기 컨버전부의 출력단과 게이트 전극이 접속된 SW4가 턴 온된다.
또한, 상기 제 1클럭신호(CLK1)에 의해 SW5가 턴 온되며, 이에 따라 상기 하이레벨의 입력신호(IN)가 SW1의 게이트 전극에 입력되므로 상기 SW1은 턴-오프된다.
따라서, 상기 C2에는 상기 제 1구간(T1) 동안 상기 SW1이 턴-오프될 수 있는 전압 즉, 상기 SW1의 턴-오프에 대응되는 전압이 저장된다.
또한, 입력신호(IN)가 하이 레벨이므로 SW3 역시 턴 오프되고, 앞서 설명한 바와 같이 턴 온된 SW4에 의해 제 2전원(VSS)이 SW2의 게이트 전극에 인가되어 상기 SW2가 턴 온되므로, 상기 회로의 최종 출력은 SW2의 제 2전극에 연결된 제 2전원(VSS) 즉, 로우 레벨 값이 출력된다.
따라서, 제 1캐패시터(C1)에는 상기 제 1구간(T1) 동안 상기 SW2가 턴-온될 수 있는 전압 즉, 상기 SW2의 턴-온에 대응되는 전압이 저장된다.
다음으로 제 1클럭신호(CLK1)가 하이 레벨로 입력되고, 제 2클럭신호(CLK2)가 로우 레벨로 입력되며, 최초 입력신호가 로우 레벨로 입력되는 제 2구간(T2)의 동작을 설명한다.
삭제
이 경우 SW6, SW7이 턴 온 되며, 상기 SW7의 턴 온에 의해 로우레벨의 제 2클럭신호가 SW8의 게이트 전극에 인가되어 상기 SW8도 턴 온된다. 이에 따라 상기 C3에는 상기 제 2구간(T2) 동안 상기 SW8이 턴-온될 수 있는 전압 즉, 상기 SW8의 턴-온에 대응되는 전압이 저장된다.
또한, 상기 SW8의 턴 온에 의해 결과적으로 상기 컨버전부의 출력단(N4)으로는 하이 레벨의 제 1클럭신호(CLK1)가 출력된다. 이에 따라 상기 컨버전부의 출력단과 게이트 전극이 접속된 SW4가 턴 오프된다.
삭제
또한, 상기 제 1클럭신호(CLK1)에 의해 SW5가 턴 오프되며, 이에 따라 상기 C2에 기 저장된 SW1 턴-오프 전압에 대응하여 SW1 및 SW3이 턴 오프된다.
그리고, 상기 SW4가 턴 오프됨에 따라 상기 C1에 기 저장된 SW2 턴-온 전압에 대응하여 SW2가 턴 온되고, 그에 따라 출력단으로는 제 2전원(VSS) 즉, 로우 레벨 값이 출력된다. 결과적으로 상기 제 2구간(T2)에서는 상기 제 1구간(T1)에서의 출력이 유지된다.
다음으로 제 1클럭신호(CLK1)가 로우 레벨로 입력되고, 제 2클럭신호(CLK2) 가 하이 레벨로 입력되며, 최초 입력신호가 로우 레벨로 입력되는 제 1구간(T1)의 동작을 설명한다.
이 경우 SW6은은 턴-온되고, SW7은 턴-오프되며, 그에 따라 SW8의 게이트 전압은 상기 SW6의 제 1전극으로부터 인가되는 제 1전원(VDD)으로 상승하게 된다. 이와 같이 상기 SW8의 게이트 전압이 VDD로 상승하게 되면 SW8의 제 1전극 전압이 상기 VDD 이하로 하강되지 못하여, 결과적으로 상기 컨버전부의 출력단(N4)으로 하이 레벨의 제 1전원(VDD)이 출력된다.
이에 따라 상기 컨버전부의 출력단과 게이트 전극이 접속된 SW4가 턴 오프된다.
또한, 상기 제 1 클럭신호(CLK1)에 의해 SW5가 턴 온되며, 상기 SW5의 턴 온에 의해 상기 SW1 및 SW3의 게이트 전극으로는 로우레벨의 입력신호가 인가되어 상기 SW1 및 SW3도 턴 온된다.
따라서, 상기 C2에는 상기 제 3구간(T3) 동안 상기 SW1이 턴-온될 수 있는 전압 즉, 상기 SW1의 턴-온에 대응되는 전압이 저장된다.
이와 같이 상기 SW1 및 SW3이 턴 온되면 하이 레벨의 제 1전원(VDD)이 출력단 및 SW2의 게이트전극으로 전달된다.
이에 따라 상기 SW2는 턴 오프되어, 상기 C1에는 상기 제 3구간(T3) 동안 상기 SW2이 턴-오프될 수 있는 전압 즉, 상기 SW2의 턴-오프에 대응되는 전압이 저장되고, 출력단으로는 하이 레벨의 제 1전원(VDD)이 출력된다.
삭제
다음으로 제 1클럭신호(CLK1)가 하이 레벨로 입력되고, 제 2클럭신호(CLK2)가 로우 레벨로 입력되며, 최초 입력신호가 하이 레벨로 입력되는 제 4구간(T4)의 동작을 설명한다.
이 경우 SW6이 턴 오프되고, SW7이 턴 온 되어 로우 레벨의 제 2클럭신호(CLK2)가 SW8의 게이트전극으로 입력되어 상기 SW8이 턴 온되고, 결과적으로 상기 컨버전부의 출력단(N4)으로는 하이 레벨의 제 1클럭신호(CLK1)가 출력된다.
이에 따라 상기 컨버전부의 출력단과 게이트 전극이 접속된 SW4가 턴 오프된다.
또한, 상기 제 1클럭신호(CLK1)에 의해 SW5가 턴 오프되며, 상기 C2에 기 저장된 전압 즉, 상기 제 3구간(T3) 동안 저장된 SW1 턴-온 전압에 대응하여 SW1 및 SW3이 턴 온된다.
그리고, 상기 SW4가 턴 오프됨에 따라 상기 C1에 기 저장된 SW2 턴-오프 전압에 대응하여 SW2가 턴 오프되고, 그에 따라 출력단으로는 제 1전원(VDD) 즉, 하이 레벨 값이 출력된다. 결과적으로 상기 제 4구간(T4)에서는 상기 제 3구간(T3)에서의 출력이 유지된다.
이와 같은 상기 제 1구간(T1) 내지 제 4구간(T4)에서의 출력은 계속 순차적으로 수행되어 도 3에 도시된 바와 같은 출력 파형을 생성한다.
본 발명에 의한 쉬프트 레지스터 회로의 각 스테이지의 동작을 정리하면, 각 구간에 있어서 제 1클럭신호(CLK1)가 로우 레벨로 입력되면 입력 신호(IN)와 반대되는 레벨의 신호를 출력하고, 상기 제 1클럭신호(CLK1)가 하이 레벨로 입력되면 이전 구간의 출력을 그대로 유지하도록 동작됨을 특징으로 한다.
도 4a 및 도 4b는 도 1에 도시된 쉬프트 레지스터 회로의 제 2 및 제 3실시예에 의한 임의 스테이지(SRU)의 회로도이다.
단, 이는 앞서 도 2를 통해 설명한 스테이지와 동일한 구성에 대해서는 동일한 도면부호를 사용하도록 하며, 구체적인 구성 및 동작의 설명은 이전과 동일하므로 생략토록 한다.
앞서 도 2를 통해 설명한 쉬프트 레지스터 회로의 제 1실시예의 경우 SW6과 SW7이 동시에 턴 온되어 소비전력이 증가되는 문제가 발생될 수 있다.
단, 상기 SW6과 SW7이 동시에 턴 온될 때 제 1클럭신호가 하이 레벨이므로 SW4가 턴 오프되어 최종 출력에는 영향을 미치지 않는다.
이에 도 4a 및 도 4b에 도시된 각 실시예는 이러한 문제점을 극복하기 위한 것으로, 각 스테이지를 구성하는 회로에 입력되는 신호를 변경하여 입력 시키도록 하는 것을 특징으로 하며, 상기 사항 외에는 그 동작 및 구성이 앞서 설명한 제 1실시예와 동일하다.
즉, 상기 도 4a에 도시된 제 2실시예의 경우 SW8의 소스에 연결되는 제 1전원(VDD)이 제 2클럭신호(CLK2)로 변경됨을 특징으로 하며, 도 4b에 도시된 제 3실시예의 경우에서는 SW4의 드레인에 연결되는 제 2전원(VSS)이 제 1클럭신호(CLK1)로 변경됨을 특징으로 한다.
도 4a 및 도 2를 결부하여 본 발명의 제 2실시예의 동작과정을 간략히 설명하면, 먼저 제 1기간(T1) 동안 공급되는 하이 레벨의 입력 전압에 의하여 SW6이 턴-오프된다.
그리고, 제 2기간(T2) 동안 공급되는 로우 레벨의 입력전압에 의하여 SW6이 턴-온된다. 그리고, 제 2기간(T2) 동안 SW7의 게이트 전극에 로 로우 레벨의 제 2클럭신호(CLK2)가 공급되어 SW7이 턴-온된다. 그러면, SW6 및 SW7의 턴-온에 의하여 SW8의 게이트전극으로 로우레벨의 전압이 공급된다. 이 경우, SW8이 턴-온되어 하이레벨의 전압이 컨버전부의 출력단으로 공급된다.
한편, 본 발명의 제 2실시예에서는 제 2기간(T2) 동안 SW6 및 SW7이 동시에 턴-온되는 경우에도 SW6의 제 1전극으로 제 2클럭신호(CLK2)를 공급받기 때문에 소비전력의 소모가 감소된다. 다시 말하여, 도 2에 도시된 본 발명의 제 1실시예에서는 SW6 및 SW7이 동시에 턴-온되는 경우에 SW6의 제 1전극으로 입력되는 제 1전원(VDD)과 SW7의 제 1전극으로 입력되는 제 2클럭신호(CLK2)가 연결되기 때문에 높은 소비전력이 소모되었다. 하지만, 본 발명의 제 2실시예에서는 SW6의 제 1전극으로 입력되는 제 1전원(VDD)이 제 2클럭신호(CLK2)로 변경되기 때문에 소비전력의 소모를 감소킬 수 있다.
제 3기간(T3) 동안에는 로우 레벨의 입력전압이 입력되어 SW6이 턴-온된다. 상기 SW6이 턴-온되면 하이 레벨의 전압이 SW8의 게이트전극으로 공급된다. 그러면, SW8의 제 1전극의 전압이 하이레벨 이하로 하강되지 않기 때문에 SW4가 턴-오프된다.
제 4기간(T4) 동안에는 하이레벨의 입력전압이 입력되어 SW6이 턴-오프된다.
상술한 바와 같이 본 발명의 제 2실시예에 의한 회로는 도 2에 도시된 본 발명의 제 1실시예에 의한 회로와 동일하게 구동된다. 다만, 본 발명의 제 2실시예에 의한 회로에서는 SW6 및 SW7이 동시에 턴-온되는 경우 소비전력의 소모를 감소시킬 수 있는 추가적인 장점이 있다.
마찬가지로, 도 4b와 도 2를 결부하여 본 발명의 제 3실시예의 동작과정을 간략히 설명하면, 먼저 제 1기간(T1) 동안에는 컨버전부로부터 로우 레벨의 전압이 공급되어 SW4가 턴-온된다. 이때, 상기 SW4의 제 1전극으로 제 2전원(VSS)가 아닌 로우 레벨의 제 1클럭신호(CLK1)이 공급됨을 특징으로 하며, 이 경우 SW2의 게이트전극으로 로우 레벨의 전압이 공급되어 SW2가 턴-온된다. 제 2기간(T2), 제 3기간(T2) 및 제 4기간(T2) 동안에는 컨버전부로부터 하이레벨의 전압이 공급되어 SW4가 턴-오프된다.
즉, 본 발명의 제 3실시예에 의한 회로는 도 2에 도시된 본 발명의 제 1실시예에 의한 회로와 동일하게 구동된다.
이와 같은 본 발명에 의한 쉬프트 레지스터 회로는 기수번째 스테이지를 통해 상기 최초 입력 신호와 반대 레벨의 신호 즉, 극성이 반전된 신호를 순차적으로 쉬프트하여 출력(P1, P2, …, Pn)하고, 우수번째 스테이지를 통해 상기 최초 입력 신호와 동일한 신호를 순차적으로 쉬프트 하여 출력(S1, S2, …, Sn)하므로 이를 통상적인 쉬프트 레지스터 회로로 사용할 경우에는 상기 우수번째 스테이지를 통해 출력되는 신호(S1, S2, …, Sn)만을 선택하도록 기수번째 스테이지의 출력라인을 제거하여 구성할 수도 있다.
이와 같은 본 발명에 의하면, 제조 수율이 향상되고, 원가를 절감하며, 저소비 전력을 구현할 수 있게 되는 장점이 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의하여 정하여져야만 한다.

Claims (10)

  1. 입력 신호(IN) 또는 이전단 출력 전압에 종속 접속됨과 아울러 제 1 및 제 2클럭신호(CLK1, CLK2)에 각각 접속된 n개의 스테이지들(SRU1 내지 SRUn)을 구비하는 쉬프트 레지스터 회로에 있어서,
    상기 스테이지는, 제 1 전원(VDD)과 출력단(N2) 사이에 접속된 제 1 스위칭소자(SW1)와; 출력단(N2)과 제 2 전원(VSS) 사이에 연결되고, 게이트 전극이 제 1노드(N1)에 접속된 제 2 스위칭소자(SW2)와; 상기 제 1 노드(N1)와 출력단(N2) 사이에 연결되고, 게이트 전극이 상기 제 1 스위칭소자(SW1)의 게이트 전극에 접속된 제 3 스위칭소자(SW3)와; 제 1 노드(N1)와 제 2 전원(VSS) 사이에 접속되고 게이트 전극이 컨버전부의 출력단에 접속된 제 4 스위칭소자(SW4)와; 제 1입력단자 및 상기 제 1 스위칭소자(SW1)의 게이트 전극 사이에 연결되고, 게이트 전극으로는 상기 제 1클럭신호(CLK1)가 입력되는 제 5스위치소자(SW5)와; 상기 출력단(N2) 및 제 1노드(N1) 사이에 접속된 제 1캐패시터(C1)와; 상기 제 1전원(VDD) 및 제 1스위치소자(SW1)의 게이트 전극 사이에 접속된 제 2캐패시터(C2)를 포함하며,
    상기 컨버전부는 제 1 전원(VDD)과 제 3노드(N3) 사이에 연결되고, 게이트 전극으로는 최초 입력신호(IN) 또는 이전단 출력전압이 입력되는 제 6스위칭소자(SW6)와; 제 3노드(N3)와 제 2입력단자 사이에 연결되고, 게이트 전극으로는 상기 제 2클럭신호(CLK2)가 인가되는 제 7스위칭소자(SW7)와; 컨버전부 출력단(N4)과 제 3입력단자 사이에 접속되고, 게이트전극이 제 3노드(N3)에 접속된 제 8스위칭소자(SW8)와; 상기 제 3노드(N3)과 컨버전부 출력단(N4) 사이에 접속된 제 3캐패시터(C3)가 포함됨을 특징으로 하는 쉬프트 레지스터 회로.
  2. 제 1항에 있어서,
    상기 제 1 내지 제 5 스위칭소자(SW1 내지 SW5)는 PMOS 트랜지스터로 구현됨을 특징으로 하는 쉬프트 레지스터 회로.
  3. 제 1항에 있어서,
    상기 제 5스위칭소자(SW5)의 제 1 전극과 접속되는 상기 제 1입력단자로는 최초 입력신호(IN)또는 이전단 출력신호가 입력됨을 특징으로 하는 쉬프트 레지스터 회로.
  4. 삭제
  5. 삭제
  6. 제 1항에 있어서,
    상기 제 2입력단자로는 제 2클럭신호(CLK2)가 입력되고, 제 3입력단자로는 제 1클럭신호(CLK1)가 입력됨을 특징으로 하는 쉬프트 레지스터 회로.
  7. 제 1항에 있어서,
    상기 각 스테이지들은, 위상이 반전되어 제공되는 제1 및 제2 클럭신호(CLK1,CLK2)를 각각 입력받는 제1 클럭단자(CLKa)와 제2 클럭단자(CLKb)를 구비함을 특징으로 하는 쉬프트 레지스터 회로.
  8. 제 7항에 있어서,
    상기 각 스테이지들 중 기수번째 스테이지들의 제1 클럭단자(CLKa)에는 제1클럭신호(CLK1), 제2 클럭단자(CLKb)에는 제2 클럭신호(CLK2)가 공급되며, 우수번째 스테이지들에는 이와 반대로 공급됨을 특징으로 하는 쉬프트 레지스터 회로.
  9. 제 8항에 있어서,
    상기 기수번째 스테이지들은 최초 입력 신호(IN)와 반대 레벨의 신호를 순차적으로 쉬프트하여 출력(P1, P2, …, Pn)하고, 우수번째 스테이지들은 상기 최초 입력 신호와 동일한 신호를 순차적으로 쉬프트 하여 출력(S1, S2, …, Sn)함을 특징으로 하는 쉬프트 레지스터 회로.
  10. 제 1항에 있어서,
    상기 각 스테이지들은 제 1클럭신호(CLK1)가 로우 레벨, 제 2클럭신호(CLK2)가 하이 레벨로 입력되면 입력 신호(IN)와 반대되는 레벨의 신호를 출력하고, 상기 제 1클럭신호(CLK1)가 하이 레벨, 제 2클럭신호(CLK2)가 로우 레벨로 입력되면 이전 구간의 출력을 그대로 유지하도록 동작됨을 특징으로 하는 쉬프트 레지스터 회로.
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