CN110176217B - 移位寄存器单元及其驱动方法、栅极驱动电路及显示装置 - Google Patents

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Abstract

一种移位寄存器单元、栅极驱动电路、显示装置及驱动方法。该移位寄存器单元，包括输入电路、上拉控制电路和输出电路。输入电路配置为接收输入信号且响应于第一时钟信号根据输入信号对上拉节点的电平进行控制；上拉控制电路配置为在上拉节点的电平以及第一时钟信号的控制下，对第一节点的电平进行控制；输出电路配置为接收第一电压端的第一电压，且在第一节点的电平的控制下将第一电压输出至输出端。该移位寄存器单元可以实现与晶体管开启电压相反的电平信号的移位输出。

Description

移位寄存器单元及其驱动方法、栅极驱动电路及显示装置
技术领域
本公开的实施例涉及一种移位寄存器单元及其驱动方法、栅极驱动电路及显示装置。
背景技术
在显示技术领域，例如液晶显示面板的像素阵列通常包括多行栅线和与之交错的多列数据线。对栅线的驱动可以通过绑定的集成驱动电路实现。近几年随着非晶硅薄膜晶体管或氧化物薄膜晶体管及低温多晶硅薄膜晶体管制备工艺的不断提高，也可以将栅线驱动电路直接集成在薄膜晶体管阵列基板上构成GOA(Gate driver On Array)来对栅线进行驱动。例如，可以采用由多个级联的移位寄存器单元构成的GOA为像素阵列的多行栅线提供开关态电压信号，从而例如控制多行栅线依序打开，并且同时由数据线向像素阵列中对应行的像素单元提供数据信号，以在各像素单元形成显示图像的各灰阶所需要的灰度电压，进而显示一帧图像。目前的显示面板越来越多地采用GOA技术来对栅线进行驱动。GOA技术有助于实现显示面板的窄边框设计，并且可以降低显示面板的生产成本。
发明内容
本公开至少一实施例提供一种移位寄存器单元，包括输入电路、上拉控制电路和输出电路。所述输入电路配置为接收输入信号且响应于第一时钟信号根据所述输入信号对上拉节点的电平进行控制；所述上拉控制电路配置为在所述上拉节点的电平以及所述第一时钟信号的控制下，对第一节点的电平进行控制；所述输出电路配置为接收第一电压端的第一电压，且在所述第一节点的电平的控制下将所述第一电压输出至输出端。
例如，在本公开一实施例提供的移位寄存器单元中，所述上拉控制电路包括第二节点控制子电路、下拉节点控制子电路、下拉子电路以及第一节点控制子电路。所述第二节点控制子电路配置为在所述上拉节点的电平和所述第一时钟信号的控制下，对第二节点的电平进行控制；所述下拉节点控制子电路配置为在所述上拉节点的电平和所述第二节点的电平的控制下，对下拉节点的电平进行控制；所述下拉子电路配置为在所述下拉节点的电平的控制下，对所述上拉节点的电平进行控制；所述第一节点控制子电路配置为在所述上拉节点的电平以及所述下拉节点的电平的控制下，对所述第一节点的电平进行控制。
例如，在本公开一实施例提供的移位寄存器单元中，所述输入电路包括第一晶体管，所述第一晶体管的栅极和所述第一时钟信号端连接以接收所述第一时钟信号，所述第一晶体管的第一极和输入端连接以接收所述输入信号，所述第一晶体管的第二极和所述上拉节点连接。
例如，在本公开一实施例提供的移位寄存器单元中，所述输出电路包括第二晶体管，所述第二晶体管的栅极和所述第一节点连接，所述第二晶体管的第一极和所述第一电压端连接以接收所述第一电压，所述第二晶体管的第二极和所述输出端连接。
例如，在本公开一实施例提供的移位寄存器单元中，所述第二节点控制子电路包括第三晶体管和第一电容。所述第三晶体管的栅极和所述上拉节点连接，所述第三晶体管的第一极和所述第一电压端连接以接收所述第一电压，所述第三晶体管的第二极和所述第二节点连接；所述第一电容的第一极和第一时钟信号端连接以接收所述第一时钟信号，所述第一电容的第二极和所述第二节点连接。
例如，在本公开一实施例提供的移位寄存器单元中，所述下拉节点控制子电路包括第四晶体管、第五晶体管和第二电容。所述第四晶体管的栅极和所述上拉节点连接，所述第四晶体管的第一极和所述第一电压端连接以接收所述第一电压，所述第四晶体管的第二极和所述下拉节点连接；所述第五晶体管的栅极和所述第二节点连接，所述第五晶体管的第一极和第二电压端连接以接收第二电压，所述第五晶体管的第二极和所述下拉节点连接；所述第二电容的第一极和所述下拉节点连接，所述第二电容的第二极和所述第一节点连接。
例如，在本公开一实施例提供的移位寄存器单元中，所述下拉子电路包括第六晶体管，所述第六晶体管的栅极和所述下拉节点连接，所述第六晶体管的第一极和所述第一电压端连接以接收所述第一电压，所述第六晶体管的第二极和所述上拉节点连接。
例如，在本公开一实施例提供的移位寄存器单元中，所述第一节点控制子电路包括第七晶体管、第八晶体管和第三电容。所述第七晶体管的栅极和所述下拉节点连接，所述第七晶体管的第一极和第二时钟信号端连接以接收所述第二时钟信号，所述第七晶体管的第二极和所述第一节点连接；所述第八晶体管的栅极和所述上拉节点连接，所述第八晶体管的第一极和所述第一电压端连接以接收所述第一电压，所述第八晶体管的第二极和所述第一节点连接；所述第三电容的第一极和所述第一节点连接，所述第三电容的第二极和所述第一电压端连接以接收所述第一电压。
例如，本公开一实施例提供的移位寄存器单元，还包括下拉维持电路；所述下拉维持电路配置为在所述上拉节点的电平的控制下，对所述输出端进行降噪。
例如，在本公开一实施例提供的移位寄存器单元中，所述下拉维持电路包括第九晶体管和第四电容。所述第九晶体管的栅极和所述上拉节点连接，所述第九晶体管的第一极和第二电压端连接以接收第二电压，所述第九晶体管的第二极和所述输出端连接；所述第四电容的第一极和第二时钟信号端连接以接收第二时钟信号，所述第四电容的第二极和所述上拉节点连接。
例如，在本公开一实施例提供的移位寄存器单元中，所述下拉维持电路包括第九晶体管和第四电容。所述第九晶体管的栅极和所述上拉节点连接，所述第九晶体管的第一极和第二电压端连接以接收第二电压，所述第九晶体管的第二极和所述输出端连接；所述第四电容的第一极和所述上拉节点连接，所述第四电容的第二极和所述输出端连接。
本公开至少一实施例还提供一种栅极驱动电路，包括多个级联的本公开任一实施例提供的移位寄存器单元；除第一级移位寄存器单元外，其余各级移位寄存器单元的输入端和上一级移位寄存器单元的输出端连接。
本公开至少一实施例还提供一种显示装置，包括本公开任一实施例提供的栅极驱动电路。
本公开至少一实施例还提供一种的移位寄存器单元的驱动方法，包括：第一阶段，所述输入电路响应于所述第一时钟信号并根据所述输入信号对所述上拉节点进行充电，所述上拉控制电路在所述上拉节点的电平以及所述第一时钟信号的控制下，对所述第一节点进行充电，所述输出端输出低电平；第二阶段，所述上拉控制电路在所述上拉节点的电平和所述第一时钟信号的控制下，对所述第一节点进行放电，所述输出端输出所述第一电压；第三阶段，所述输入电路响应于所述第一时钟信号且根据所述输入信号对所述上拉节点进行放电，所述上拉控制电路在所述上拉节点的电平以及所述第一时钟信号的控制下，对所述第一节点进行充电，所述输出端输出所述低电平。
例如，在本公开一实施例提供的驱动方法中，在所述移位寄存器单元包括下拉维持电路的情况下，所述驱动方法的第三阶段还包括：所述下拉维持电路在所述上拉节点的电平的控制下，对所述输出端进行降噪。
附图说明
为了更清楚地说明本公开实施例的技术方案，下面将对实施例的附图作简单地介绍，显而易见地，下面描述中的附图仅仅涉及本公开的一些实施例，而非对本公开的限制。
图1A为一种移位寄存器单元的示意图；
图1B为图1A中所示的移位寄存器单元工作时的信号时序图；
图2为本公开一实施例提供的一种移位寄存器单元的示意图；
图3为图2中所示的上拉控制电路的示意图；
图4为本公开一实施例提供的另一种移位寄存器单元的示意图；
图5A为图4中所示的移位寄存器单元的一种具体实现示例的电路示意图；
图5B为图4中所示的移位寄存器单元的另一种具体实现示例的电路示意图；
图6A为图5A中所示的移位寄存器单元工作时的信号时序图；
图6B为图5B中所示的移位寄存器单元工作时的信号时序图；
图7为本公开一实施例提供的一种栅极驱动电路的示意图；以及
图8为本公开一实施例提供的一种显示装置的示意图。
具体实施方式
为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例的附图，对本公开实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部的实施例。基于所描述的本公开的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本公开保护的范围。
除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“一个”、“一”或者“该”等类似词语也不表示数量限制，而是表示存在至少一个。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。
现有的集成于显示面板上的多个级联的LTPS(低温多晶硅)移位寄存单元通常都能实现高电平脉冲或低电平脉冲的移位输出功能。例如，多个级联的由N型晶体管构建的移位寄存器单元可以实现高电平脉冲的移位输出，多个级联的由P型晶体管构建的移位寄存器单元可以实现低电平脉冲信号的移位输出。
图1A为一种移位寄存器单元的示意图。如图1A所示，该移位寄存器单元包括的晶体管均为P型晶体管，可以实现低电平脉冲的输出。图1B为图1A中所示的移位寄存器单元工作时的信号时序图。如图1B所示，该移位寄存器单元的工作过程包括第一阶段1、第二阶段2以及第三阶段3共三个阶段，下面结合图1A和图1B对该三个阶段进行简单的描述。
在第一阶段1(即输入阶段)，第一时钟信号端CLKA提供低电平信号，第二时钟信号端CLKB提供高电平信号，输入端INPUT提供低电平信号，第一晶体管T1响应于第一时钟端CLKA低电平信号而导通，使得上拉节点PU和输入端INPUT电连接，从而对上拉节点PU进行放电；第七晶体管T7在上拉节点PU的电平的控制下导通，使得第二时钟信号端CLKB和输出端OUT电连接，因此，在此阶段，输出端OUT输出第二时钟端CLKB提供的高电平信号。
在第二阶段2(即输出阶段)，第一时钟端CLKA提供高电平信号，第二时钟信号端CLKB提供低电平信号，输入端INPUT提供高电平信号。在此阶段，第七晶体管T7在上拉节点PU的电平的控制下导通，使得第二时钟信号端CLKB和输出端OUT电连接，因此，输出端OUT输出第二时钟端CLKB提供的低电平信号。
在第三阶段3，输入端INPUT提供高电平，第一时钟信号端CLKA提供的第一时钟信号每半个周期将第三晶体管T3开启，第一电压端VGL提供的低电平通过第三晶体管T3写入到第一电容C1中，从而使得第六晶体管T6和第八晶体管T8一直处于导通状态。由于第六晶体管T6处于一直处于导通状态，且在第二时钟信号端CLKB提供的低电平将第五晶体管T5导通时，使得上拉节点PU和第二电压端VGH连接，从而通过第二电压端VGH提供的高电平对上拉节点PU进行充电，因此在上拉节点PU的高电平的控制下，第七晶体管T7截止；同时，由于第八晶体管T8一直处于导通状态，使得输出端OUT与第二电压端VGH一直电连接，因此，在此阶段，输出端OUT保持输出高电平。
有机发光二极管(Organic Light Emitting Diode，OLED)显示面板可以使用P型晶体管(例如低温多晶硅P型晶体管)工艺来实现显示装置的驱动电路(例如，用于驱动像素电路发光的栅极驱动电路)的构建。例如，该驱动电路包括如图1A所示的移位寄存器单元，因此，由P型晶体管构建的驱动电路通常可以用来实现低电平脉冲的移位输出。在实际应用中经常需要高电平脉冲来实现对例如像素电路的发光控制，因此就需要利用多个级联的由P型晶体管构建的移位寄存器单元来实现高电平脉冲的移位输出，即需要由图1A所示的移位寄存器单元在第二阶段2输出高电平信号，在其他阶段输出低电平信号。然而实现上述技术的困难在于：在多个级联的由P型晶体管构建的移位寄存器单元中，上一级移位寄存器单元的输出端OUT例如连接下一级移位寄存器单元的输入端INPUT，由于上一级移位寄存器单元的输出端OUT输出高电平信号，且由于移位寄存器单元中包括的晶体管是P型晶体管(响应于低电平导通)，因此该高电平信号无法使得下一级移位寄存器单元中的输出晶体管(例如，图1A中所示的第七晶体管T7)提前开启，即在第一阶段1中无法提前导通，从而导致该多个级联的由P型晶体管构建的移位寄存器单元无法实现高电平信号的移位输出。
本公开一实施例提供一种移位寄存器单元，包括输入电路、上拉控制电路和输出电路。输入电路配置为接收输入信号且响应于第一时钟信号根据输入信号对上拉节点的电平进行控制；上拉控制电路配置为在上拉节点的电平以及第一时钟信号的控制下，对第一节点的电平进行控制；输出电路配置为接收第一电压端的第一电压，且在第一节点的电平的控制下将第一电压输出至输出端。本公开的实施例还提供对应于上述移位寄存器单元的栅极驱动电路、显示装置及驱动方法。
本公开上述实施例提供的移位寄存器单元、栅极驱动电路、显示装置以及驱动方法，可以实现与晶体管的开启电压相反的电平信号的移位输出，例如，当多个级联的移位寄存器单元由P型晶体管实现时，可以实现高电平信号的移位输出；当多个级联的移位寄存器单元由N型晶体管实现时，可以实现低电平信号的移位输出。
下面结合附图对本公开的实施例及其示例进行详细说明。
图2为本公开一实施例提供的一种移位寄存器单元的示意图。如图2所示，该移位寄存器单元100包括输入电路110、上拉控制电路120和输出电路130。
输入电路110配置为接收输入信号且响应于第一时钟信号根据输入信号对上拉节点PU的电平进行控制。例如，输入电路110与输入端INPUT、上拉节点PU以及第一时钟信号端CLKA连接，配置为在第一时钟信号端CLKA提供的第一时钟信号的控制下使上拉节点PU和输入端INPUT电连接以接收输入信号，从而可以使输入端INPUT输入的输入信号对上拉节点PU的电平进行控制。例如，在输入信号为高电平时，可以对上拉节点PU进行充电，在输入信号为低电平时，可以对上拉节点PU进行放电，从而实现对上拉节点PU的电平的控制。
上拉控制电路120配置为在上拉节点PU的电平、第一时钟信号和第二时钟信号的控制下，对第一节点N1的电平进行控制。例如，该上拉控制电路120配置为和第一时钟信号端CLKA、第二时钟信号端CLKB、上拉节点PU、第一节点N1、第一电压端VGH以及第二电压端VGL连接，从而可以在上拉节点PU的电平以及第一时钟信号的控制下，使得第一节点N1和第一电压端VGH或第二时钟信号端CLKB电连接，以使得第一节点N1的电压升高或降低，从而控制输出电路130是否导通。
输出电路130配置为接收第一电压端VGH的第一电压，且在第一节点N1的电平的控制下将第一电压输出至输出端OUT，作为该移位寄存器单元100的输出信号，以驱动例如与该输出端OUT连接的栅线。例如，输出电路130与第一电压端VGH、第一节点N1和输出端OUT连接，配置为在第一节点N1的电平的控制下导通，使时第一电压端VGH和输出端OUT电连接，从而可以将第一电压端VGH提供的第一电压输出至输出端OUT。
图3为图2中所示的移位寄存器单元的上拉控制电路120的一个示例的示意图。如图2所示，该上拉控制电路120包括第二节点控制子电路121、下拉节点控制子电路122、下拉子电路123以及第一节点控制子电路124。
第二节点控制子电路121配置为在上拉节点PU的电平和第一时钟信号的控制下，对第二节N2点的电平进行控制。例如，第二节点控制子电路121和上拉节点PU、第一时钟信号端CLKA、第一电压端VGH以及第二节点N2连接，配置为在上拉节点PU的电平的控制下使第二节点N2和第一电压端VGH连接，从而可以使第一电压端VGH提供的高电平信号(即第一电压)对第二节点N2充电；第二节点控制子电路121还配置为在第一时钟信号端CLKA提供的第一时钟信号的控制下对第二节点N2进行充电或放电，从而在第二节点N2为高电平时，使得下拉节点控制子电路122截止，在第二节点N2为低电平时，使得下拉节点控制子电路122导通。
下拉节点控制子电路122配置为在上拉节点PU的电平和第二节点N2的电平的控制下，对下拉节点PD的电平进行控制。例如，下拉节点控制子电路122和上拉节点PU、第一电压端VGH、第二电压端VGL、第一节点N1、第二节点N2以及下拉节点PD连接，配置为在上拉节点PU的电平的控制下使下拉节点PD和第一电压端VGH连接，从而可以使第一电压端VGH提供的高电平信号(即第一电压)对下拉节点PD充电；还配置为在第二节点N2的电平的控制下，使得下拉节点PD和第二电压端VGL连接，从而对下拉节点PD进行放电。
下拉子电路123配置为在下拉节点PD的电平的控制下，对上拉节点PU的电平进行控制。例如，下拉子电路123可以和下拉节点PD以及第一电压端VGH连接，配置为在下拉节点PD的电平的控制下使上拉节点PU和第一电压端VGH电连接，从而可以使第一电压端VGH提供的高电平信号(即第一电压)对上拉节点PU进行充电，使其保持在高电平。
第一节点控制子电路124配置为在上拉节点PU的电平以及下拉节点PD的电平的控制下，对第一节点N1的电平进行控制。例如，第一节点控制子电路124和上拉节点PU、下拉节点PD、第一电压端VGH、第二时钟信号端CLKB以及第一节点N1连接，且配置为在上拉节点PU的电平的控制下，使得第一节点N1和第一电压端VGH电连接，从而可以对第一节点N1进行充电，还可以配置为在下拉节点PD的电平的控制下，使得第一节点N1和第二时钟信号端CLKB连接，从而可以对第一节点N1进行充电或放电。
图4为本公开一实施例提供的另一种移位寄存器单元的示意图。如图4所示，在图2所示的示例的基础上，该移位寄存器单元100还可以包括下拉维持电路140，其他结构与图2中所示的移位寄存器单元100类似，在此不再赘述。
下拉维持电路140配置为在上拉节点PU的电平的控制下，对输出端OUT进行降噪。例如，下拉维持电路140连接第二电压端VGL、第二时钟信号端CLKB、上拉节点PU和输出端OUT，以在上拉节点PU的电平的控制下，使得输出端OUT和第二电压端VGL电连接，从而对输出端OUT进行降噪。
需要说明的是，第一电压端VGH例如可以配置为保持输入直流高电平信号，例如，将该直流高电平信号称为第一电压，第二电压端VGL例如可以配置为保持输入直流低电平信号，例如，将该直流低电平信号称为第二电压，第二电压低于第一电压，以下各实施例与此相同，不再赘述。
例如，图4中所示的移位寄存器单元100在一个示例中可以具体实现为图5A所示的电路结构。在下面的说明中以各晶体管为P型晶体管为例进行说明，但这并不构成对本公开实施例的限制。例如，P型晶体管响应于低电平信号而导通，响应于高电平信号而截止，以下实施例与此相同，不再赘述。如图5A所示，该移位寄存器单元100包括第一晶体管至第九晶体管T1-T9以及还包括第一电容至第四电容C1-C4。
输入电路110可以实现为第一晶体管T1。第一晶体管T1的栅极和第一时钟信号端CLKA连接以接收第一时钟信号，第一晶体管T1的第一极和输入端INPUT连接以接收输入信号，第一晶体管T1的第二极和上拉节点PU连接，从而当第一晶体管T1由于第一时钟信号端CLKA接收到的导通信号(低电平信号)导通时，使用输入信号端INPUT提供的输入信号对上拉节点PU的电平进行控制。
输出电路130可以实现为第二晶体管T2。第二晶体管T2的栅极和第一节点N1连接，第二晶体管T2的第一极和第一电压端VGH连接以接收第一电压，第二晶体管T2的第二极和输出端OUT连接。
第二节点控制子电路121可以实现为第三晶体管T3和第一电容C1。第三晶体管T3的栅极和上拉节点PU连接，第三晶体管T3的第一极和第一电压端VGH连接以接收第一电压，第三晶体管T3的第二极和第二节点N2连接；第一电容C1的第一极和第一时钟信号端CLKA连接以接收第一时钟信号，第一电容C1的第二极和第二节点N2连接。由此，第二节点N2在第三晶体管T3导通时保持高电平(例如，第一电压端VGH提供的第一电压)，在第三晶体管T3截止时，由于第一电容C1的耦合作用，在第一时钟信号端CLKA提供的第一时钟信号为低电平时，保持低电平，在第一时钟信号端CLKA提供的第一时钟信号为高电平时，保持高电平。
下拉节点控制子电路122可以实现为第四晶体管T4、第五晶体管T5以及第二电容C2。第四晶体管T4的栅极和上拉节点PU连接，第四晶体管T4的第一极和第一电压端VGH连接以接收第一电压，第四晶体管T4的第二极和下拉节点PD连接；第五晶体管T5的栅极和第二节点N2连接，第五晶体管T5的第一极和第二电压端VGL连接以接收第二电压，第五晶体管T5的第二极和下拉节点PD连接；第二电容C2的第一极和下拉节点PD连接，第二电容C2的第二极和第一节点N1连接。由此，下拉节点PD在第四晶体管T4导通时保持高电平(例如，第一电压端VGH提供的第一电压)，在第四晶体管T4截止时，第五晶体管T5在第二节点N2的电平的控制下导通，从而使得下拉节点PD与第二电压端VGL电连接，从而可以对下拉节点PD进行放电。
下拉子电路123可以实现为第六晶体管T6。第六晶体管T6的栅极和下拉节点PD连接，第六晶体管T6的第一极和第一电压端VGH连接以接收第一电压，第六晶体管T6的第二极和上拉节点PU连接。第六晶体管T6在下拉节点PD处于低电平时导通，将上拉节点PU和第一电压端VGH连接，从而保持上拉节点PU的高电平不会因为第二时钟信号或其他晶体管的漏电而降低，保证了电路的可靠性。
第一节点控制子电路124可以实现为第七晶体管T7、第八晶体管T8以及第三电容C3。第七晶体管T7的栅极和下拉节点PD连接，第七晶体管T7的第一极和第二时钟信号端CLKB连接以接收第二时钟信号，第七晶体管T7的第二极和第一节点N1连接；第八晶体管T8的栅极和上拉节点PU连接，第八晶体管T8的第一极和第一电压端VGH连接以接收第一电压，第八晶体管T8的第二极和第一节点N1连接；第三电容C3的第一极和第一节点N1连接，第三电容C3的第二极和第一电压端VGH连接以接收第一电压。第七晶体管T7在下拉节点PD处于低电平时导通，将第一节点N1与第二时钟信号端CLKB连接，且在第二时钟信号端CLKB提供的第二时钟信号为低电平时，使得第一节点N1保持为低电平，从而使得第九晶体管T9在第一节点N1的电平的控制下导通，将输出端OUT与第一电压端VGH连接，从而使得输出端OUT在输出阶段输出高电平。第八晶体管T8在上拉节点PU处于低电平时导通，将第一节点N1和第一电压端VGH连接，使得第一节点N1保持为高电平，从而使得第九晶体管T9截止，保证了输出端OUT在非输出阶段输出低电平。
例如，在图5A所示的示例中，下拉维持电路140可以实现为第九晶体管T9和第四电容C4，第九晶体管T9的栅极和上拉节点PU连接，第九晶体管T9的第一极和第二电压端VGL连接以接收第二电压，第九晶体管T9的第二极和输出端OUT连接；第四电容C4的第一极和第二时钟信号端CLKB连接以接收第二时钟信号，第四电容C4的第二极和上拉节点PU连接。第九晶体管T9在上拉节点PU的控制下导通，将输出端OUT与第二电压端VGL电连接，从而对输出端OUT进行降噪。
图5B为图4中所示的移位寄存器单元的另一种具体实现示例的电路示意图。如图5B所示，该移位寄存器单元100的结构与图5A中所示的移位寄存器单元100类似。下拉维持电路140可以实现为第九晶体管T9和第四电容C4，第九晶体管T9的栅极和上拉节点PU连接，第九晶体管T9的第一极和第二电压端VGL连接以接收第二电压，第九晶体管T9的第二极和输出端OUT连接；然而，区别在于，第四电容C4的第一极和上拉节点PU连接，第四电容C4的第二极和输出端OUT连接。
需要说明的是，本公开的实施例中采用的晶体管均可以为薄膜晶体管或场效应晶体管或其他特性相同的开关器件，本公开的实施例中均以薄膜晶体管为例进行说明。这里采用的晶体管的源极、漏极在结构上可以是对称的，所以其源极、漏极在结构上可以是没有区别的。在本公开的实施例中，为了区分晶体管除栅极之外的两极，直接描述了其中一极为第一极，另一极为第二极。
另外，在本公开的实施例中的晶体管均以P型晶体管为例进行说明，此时，晶体管第一极是源极，第二极是漏极。该P型晶体管响应于低电平而导通，响应于高电平而截止，以下实施例与此相同，不再赘述。需要说明的是，本公开包括但不限于此。例如，本公开的实施例提供的移位寄存器单元中的一个或多个晶体管也可以采用N型晶体管，此时，晶体管第一极是漏极，第二极是源极，只需将选定类型的晶体管的各极的极性按照本公开的实施例中的相应晶体管的各极的极性相应连接即可。
需要注意的是，在本公开的实施例中，例如，当各个电路实现为P型晶体管时，术语“上拉”表示对一个节点或一个晶体管的一个电极进行放电，以使得该节点或该电极的电平的绝对值降低，从而实现相应晶体管的操作(例如导通)；术语“下拉”表示对一个节点或一个晶体管的一个电极进行充电，以使得该节点或该电极的电平的绝对值升高，从而实现相应晶体管的操作(例如截止)。
又例如，当各个电路实现为N型晶体管时，术语“上拉”表示对一个节点或一个晶体管的一个电极进行充电，以使得该节点或该电极的电平的绝对值升高，从而实现相应晶体管的操作(例如导通)；“下拉”表示对一个节点或一个晶体管的一个电极进行放电，以使得该节点或该电极的电平的绝对值降低，从而实现相应晶体管的操作(例如截止)。
需要注意的是，在本公开的各个实施例的说明中，上拉节点PU、下拉节点PD、第一节点N1和第二节点N2并非表示实际存在的部件，而是表示电路图中相关电路连接的汇合点。
图6A为图5A中所示的移位寄存器单元工作时的信号时序图。下面结合图6A所示的信号时序图，对图5A所示的移位寄存器单元100的工作原理进行说明，并且这里以各个晶体管为P型晶体管为例进行说明，但是本公开的实施例不限于此。在图6A所示的第一阶段1、第二阶段2以及第三阶段3共三个阶段中，该移位寄存器单元100可以分别进行如下操作。
在第一阶段1(即输入阶段)，输入端INPUT提供高电平信号，第一时钟信号端CLKA提供低电平的第一时钟信号，第二时钟信号端CLKB提供高电平的第二时钟信号，第一晶体管T1响应于第一时钟信号端CLKA的低电平信号而导通，使得上拉节点PU和输入端INPUT连接，从而使得上拉节点PU被充电至高电平；第三晶体管T3、第四晶体管T4以及第八晶体管T8在上拉节点PU的高电平的控制下截止。
在此第一阶段，在第一时钟信号端CLKA变为低电平的瞬间，由于第一电容C1的耦合效应，第二节点N2的电平为低电平，第五晶体管T5响应于第二节点N2的低电平而导通，将下拉节点PD和第二电压端VGL连接，从而使得下拉节点PD被放电至低电平，且将该低电平存储在第二电容C2中。
在此第一阶段，第六晶体管T6响应于下拉节点PD的低电平而导通，使得上拉节点PU和第一电压端VGH连接，从而使得上拉节点PU的电压保持在高电平以确保第三晶体管T3、第四晶体管T4以及第八晶体管T8保持在截止状态；同时，第七晶体管T7也响应于下拉节点PD的低电平而导通，使得第一节点N1与第二时钟信号端CLKB连接，从而将第二时钟信号端CLKB提供的高电平写入第三电容C3以使第一节点N1的电平保持为高电平；第二晶体管T2响应于第一节点N1的高电平截止，从而使得输出端OUT在此阶段输出低电平。
在第二阶段2(即输出阶段)，输入端INPUT提供低电平信号，第一时钟信号端CLKA提供高电平的第一时钟信号，第二时钟信号端CLKB提供低电平的第二时钟信号，第一晶体管T1在第一时钟信号端CLKA的高电平信号的控制下截止，上拉节点PU保持在高电平状态，因此在此阶段，第三晶体管T3、第四晶体管T4以及第八晶体管T8在上拉节点PU的高电平的控制下依然截止。
在此第二阶段，第一时钟信号端CLKA在此阶段提供高电平信号，由于第一电容C1的耦合效应，第二节点N2被充电至高电平，第五晶体管T5在第二节点N2的高电平的控制下截止，第二电容C2存储的电荷不变，使得下拉节点PD的电平依然保持在低电平状态，因此，第六晶体管T6依然响应于下拉节点PD的低电平而导通，使得上拉节点PU和第一电压端VGH连接，从而使得上拉节点PU的电压不会因为与第四电容C4连接的第二时钟信号端CLKB提供的第二时钟信号的变低而降低，以确保第三晶体管T3、第四晶体管T4以及第八晶体管T8保持在截止状态。
在此第二阶段，第七晶体管T7也依然响应于下拉节点PD的低电平而导通，使得第一节点N1与第二时钟信号端CLKB连接，由于第二时钟信号端CLKB提供低电平的第二时钟信号，从而使得第一节点N1通过第二时钟信号端CLKB进行放电；第二晶体管T2响应于第一节点N1的低电平而导通，从而使得输出端OUT与第一电压端VGH电连接，因此，在此阶段，输出端OUT输出第一电压(高电平)，以用于对后续例如像素电路的驱动控制。
在第三阶段3，输入端INPUT依然提供低电平信号，第一时钟信号端CLKA提供低电平的第一时钟信号，第二时钟信号端CLKB提供高电平的第二时钟信号，第一晶体管T1响应于第一时钟信号端CLKA的低电平信号而导通，使得上拉节点PU和输入端INPUT连接，从而使得上拉节点PU被放电至低电平；第三晶体管T3、第四晶体管T4以及第八晶体管T8在上拉节点PU的低电平的控制下导通；由于第三晶体管T3导通，使得第二节点N2与第一电压端VGH连接，第二节点N2不再受第一电容C1的耦合效应的影响，从而使得第二节点N2的电平为第一电压(高电平)；由于第四晶体管导通，使得下拉节点PD和第一电压端VGH连接，从而使得下拉节点PD的电压为第一电压(高电平)，同时第五晶体管T5在第二节点N2的高电平的控制下截止。
在此第三阶段，第六晶体管T6在下拉节点PD的高电平的控制下截止，从而保证上拉节点PU保持在低电平状态；同时，第七晶体管T7也在下拉节点PD的高电平的控制下截止，使得第二时钟信号端CLKB提供的低电平信号无法通过第七晶体管T7传输至第一节点N1，同时，由于第八晶体管T8导通，将第一节点N1与第一电压端VGH连接，从而使得第一节点N1被充电至第一电压(高电平)；第二晶体管T2在第一节点N1的高电平的控制下截止，从而保证在此阶段输出端OUT输出低电平。
在该移位寄存器单元100还包括下拉维持电路140(例如包括第九晶体管T9和第四电容C4)的情况下，那么在此第三阶段，第九晶体管T9响应于上拉节点PU的低电平导通，使得输出端OUT与第二电压端VGL连接，从而使得输出端OUT输出低电平，以对输出端OUT进行降噪。由于第九晶体管T9存在阈值电压，使得第九晶体管T9不会完全开启，因此该阶段的输出端OUT会输出比第二电压端VGL提供的低电平稍高的电平，但这并不影响对后续电路的驱动。在第二时钟信号端CLKB再次提供低电平信号时，通过第四电容C4的耦合作用可以使得上拉节点PU节点的电平达到更低状态以使得第九晶体管T9完全开启，从而可以使得输出端OUT输出的电平与第二电压端VGL提供的低电平完全一样。
图6B为图5B中所示的移位寄存器单元工作时的信号时序图。图5B中所示的移位寄存器单元与图5A中所示的移位寄存器单元的工作原理类似，区别在于：在第一阶段1中，第四电容C4位于上拉节点PU和输出端OUT之间，且由于第四电容C4的耦合作用，使得上拉节点PU的上拉跳变通过第四电容C4传递到输出端OUT，从而在输出端OUT输出的电平会有较小的电位上升现象，但这不会对电路的使用造成影响；在第三阶段3中，由于在该示例中，第四电容C4位于上拉节点PU和输出端OUT之间，因此在第九晶体管T9导通时，第四电容C4的自举效应会使得上拉节点PU的电平到远低于VGL的电平，从而在上拉节点PU的电平的控制下可以使得第九晶体管T9完全打开，使得在第三阶段3中输出端OUT输出的电位可以完全等于第二电压端VGL提供的低电平，而不会产生图6A中所示的电位上升现象。
本公开至少一实施例还提供一种栅极驱动电路。例如，如图7所示，该栅极驱动电路10包括第一时钟信号线CLK1、第二时钟信号线CLK2、第一电压线VGH1、第二电压线VGL2和多个级联的移位寄存器单元100。移位寄存器单元可以采用本公开任一实施例所述的移位寄存器单元100。例如，这里以每个移位寄存器单元100可以采用图5A或图5B所示电路结构，但是本公开的实施例不限于此。该栅极驱动电路10可以采用与薄膜晶体管同样制程的工艺直接集成在显示装置的阵列基板上，以实现逐行扫描驱动功能。
例如，如图7所示，该移位寄存器单元的每个还包括第一时钟信号端CLKA和第二时钟信号端CLKB，且配置为和第一时钟信号线CLK1或第二时钟信号线CLK2连接以接收第一时钟信号或第二时钟信号。第一时钟信号线CLK1和第2m-1(m为大于0的整数)级移位寄存器单元的第一时钟信号端CLKA以及第2m级移位寄存器单元的第二时钟信号端CLKB连接，第二时钟信号线CLK2和第2m级移位寄存器单元的第一时钟信号端CLKA以及第2m-1级移位寄存器单元的第二时钟信号端CLKB连接。需要说明的是，本公开的实施例包括但不限于上述连接方式，例如还可以采用：第一时钟信号线CLK1和第2m级移位寄存器单元的第一时钟信号端CLKA以及第2m-1级移位寄存器单元的第二时钟信号端CLKB连接，第二时钟信号线CLK2和第2m-1级移位寄存器单元的第一时钟信号端CLKA以及第2m级移位寄存器单元的第二时钟信号端CLKB连接，本公开的实施例对此不作限制。
例如，如图7所示，该移位寄存器单元的每个还包括第一电压端VGH和第二电压端VGL，且第一电压端VGH配置为和第一电压线VGH1连接以接收第一电压，第二电压端VGL配置为和第二电压线VGL2连接以接收第二电压。
需要说明的是，图7中所示的OUT(1)表示第1级移位寄存器单元的输出端，OUT(n-1)表示第n-1级移位寄存器单元的输出端(n为大于1的整数)，OUT(n)表示第n级移位寄存器单元的输出端，OUT(n+1)表示第n+1级移位寄存器单元的输出端......。以下各实施例中的附图标记与此类似，不再赘述。
例如，如图7所示，该栅极驱动电路10还可以包括时序控制器(图中未示出)。例如，该时序控制器可以被配置为和第一时钟信号线CLK1、第二时钟信号线CLK2、第一电压线VGH1、第二电压线VGL2以及触发信号线STV连接，以向各移位寄存器单元提供时钟信号、第一电压信号、第二电压信号以及触发信号。
例如，如图7所示，除第一级移位寄存器单元外，其余各级移位寄存器单元的输入端INPUT和上一级移位寄存器单元的输出端OUT连接。例如，第一级移位寄存器单元的输入端INPUT可以被配置为与触发信号线STV连接以接收触发信号。
需要注意的是，根据不同的配置，该栅极驱动电路10还可以包括四条、六条或八条时钟信号线，时钟信号线的条数视具体情况而定，本公开的实施例在此不作限定。
需要说明的是，当采用本公开的实施例提供的栅极驱动电路10驱动一显示面板时，可以将该栅极驱动电路10设置于显示面板的一侧。例如，该显示面板包括多行栅线，栅极驱动电路10中的各级移位寄存器单元的输出端可以配置为依序和该多行栅线连接，以用于输出栅极扫描信号。需要说明的是，还可以分别在显示面板的两侧设置该栅极驱动电路10，以实现双边驱动，本公开的实施例对栅极驱动电路10的设置方式不作限定。例如，可以在显示面板的一侧设置栅极驱动电路10以用于驱动奇数行栅线，而在显示面板的另一侧设置栅极驱动电路10以用于驱动偶数行栅线。
该栅极驱动电路可以实现与晶体管的开启电压相反的电平信号的移位输出，例如，当该栅极驱动电路包括的移位寄存器单元由P型晶体管实现时，可以实现高电平信号的移位输出；当该栅极驱动电路包括的移位寄存器单元由N型晶体管实现时，可以实现低电平信号的移位输出。
本公开的实施例还提供一种显示装置1，如图8所示，该显示装置1包括本公开实施例提供的栅极驱动电路10。该显示装置1包括由多个像素单元30构成的像素阵列。例如，该显示装置1还可以包括数据驱动电路20。数据驱动电路20用于提供数据信号给像素阵列；栅极驱动电路10用于提供栅极扫描信号给像素阵列。数据驱动电路20通过数据线21与像素单元30电连接，栅极驱动电路10通过栅线11与像素单元30电连接。
需要说明的是，本实施例中的显示装置1可以为：液晶面板、液晶电视、显示器、OLED面板、OLED电视、电子纸显示装置、手机、平板电脑、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。该显示装置1还可以包括显示面板等其他常规部件，本公开的实施例对此不作限定。
本公开的实施例提供的显示装置1的技术效果可以参考上述实施例中关于栅极驱动电路10的相应描述，这里不再赘述。
需要说明的是，为表示清楚、简洁，并没有给出该显示装置1的全部结构。为实现显示装置的必要功能，本领域技术人员可以根据具体应用场景进行设置其他未示出的结构，本发明的实施例对此不做限制。
本公开一实施例还提供一种移位寄存器单元的驱动方法，例如用于显示装置的移位寄存器单元，例如，在图2所示的示例中，该移位寄存器单元的驱动方法包括如下操作：
第一阶段，输入电路110响应于第一时钟信号并根据输入信号对上拉节点PU进行充电，上拉控制电路120在上拉节点PU的电平以及第一时钟信号的控制下，对第一节点N1进行充电，输出端OUT输出低电平。
第二阶段，上拉控制电路120在上拉节点PU的电平和第一时钟信号的控制下，对第一节点N1进行放电，输出端OUT输出第一电压。
第三阶段，输入电路110响应于第一时钟信号并根据输入信号对上拉节点PU进行放电，上拉控制电路120在上拉节点PU的电平以及第一时钟信号的控制下，对第一节点N1进行充电，输出端OUT输出低电平。
例如，在图4所示的示例中，即在移位寄存器单元100包括下拉维持电路140的情况下，该移位寄存器单元100的驱动方法的第三阶段还包括如下操作：下拉维持电路140在上拉节点PU的电平的控制下，对输出端OUT进行降噪。
需要说明的是，关于该驱动方法的详细描述以及技术效果可以参考本公开的实施例中对于移位寄存器单元100的工作原理以及技术效果的描述，这里不再赘述。
有以下几点需要说明：
(1)本公开实施例附图只涉及到本公开实施例涉及到的结构，其他结构可参考通常设计。
(2)在不冲突的情况下，本公开的实施例及实施例中的特征可以相互组合以得到新的实施例。
以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，本公开的保护范围应以所述权利要求的保护范围为准。

Claims (15)

1.一种移位寄存器单元，包括：输入电路、上拉控制电路和输出电路；其中，
所述输入电路配置为接收输入信号且响应于第一时钟信号根据所述输入信号对上拉节点的电平进行控制；
所述上拉控制电路配置为在所述上拉节点的电平以及所述第一时钟信号的控制下，对第一节点的电平进行控制；
所述输出电路配置为接收第一电压端的第一电压，且在所述第一节点的电平的控制下将所述第一电压输出至输出端；
其中，所述第一电压与所述输出电路的导通电压相反。
2.根据权利要求1所述的移位寄存器单元，其中，所述上拉控制电路包括第二节点控制子电路、下拉节点控制子电路、下拉子电路以及第一节点控制子电路；其中，
所述第二节点控制子电路配置为在所述上拉节点的电平和所述第一时钟信号的控制下，对第二节点的电平进行控制；
所述下拉节点控制子电路配置为在所述上拉节点的电平和所述第二节点的电平的控制下，对下拉节点的电平进行控制；
所述下拉子电路配置为在所述下拉节点的电平的控制下，对所述上拉节点的电平进行控制；
所述第一节点控制子电路配置为在所述上拉节点的电平以及所述下拉节点的电平的控制下，对所述第一节点的电平进行控制。
3.根据权利要求1或2所述的移位寄存器单元，其中，所述输入电路包括：
第一晶体管，其中，所述第一晶体管的栅极和第一时钟信号端连接以接收所述第一时钟信号，所述第一晶体管的第一极和输入端连接以接收所述输入信号，所述第一晶体管的第二极和所述上拉节点连接。
4.根据权利要求1或2所述的移位寄存器单元，其中，所述输出电路包括：
第二晶体管，其中，所述第二晶体管的栅极和所述第一节点连接，所述第二晶体管的第一极和所述第一电压端连接以接收所述第一电压，所述第二晶体管的第二极和所述输出端连接。
5.根据权利要求2所述的移位寄存器单元，其中，所述第二节点控制子电路包括：
第三晶体管，其中，所述第三晶体管的栅极和所述上拉节点连接，所述第三晶体管的第一极和所述第一电压端连接以接收所述第一电压，所述第三晶体管的第二极和所述第二节点连接；
第一电容，其中，所述第一电容的第一极和第一时钟信号端连接以接收所述第一时钟信号，所述第一电容的第二极和所述第二节点连接。
6.根据权利要求2所述的移位寄存器单元，其中，所述下拉节点控制子电路包括：
第四晶体管，其中，所述第四晶体管的栅极和所述上拉节点连接，所述第四晶体管的第一极和所述第一电压端连接以接收所述第一电压，所述第四晶体管的第二极和所述下拉节点连接；
第五晶体管，其中，所述第五晶体管的栅极和所述第二节点连接，所述第五晶体管的第一极和第二电压端连接以接收第二电压，所述第五晶体管的第二极和所述下拉节点连接；
第二电容，其中，所述第二电容的第一极和所述下拉节点连接，所述第二电容的第二极和所述第一节点连接。
7.根据权利要求2所述的移位寄存器单元，其中，所述下拉子电路包括：
第六晶体管，其中，所述第六晶体管的栅极和所述下拉节点连接，所述第六晶体管的第一极和所述第一电压端连接以接收所述第一电压，所述第六晶体管的第二极和所述上拉节点连接。
8.根据权利要求2所述的移位寄存器单元，其中，所述第一节点控制子电路包括：
第七晶体管，其中，所述第七晶体管的栅极和所述下拉节点连接，所述第七晶体管的第一极和第二时钟信号端连接以接收第二时钟信号，所述第七晶体管的第二极和所述第一节点连接；
第八晶体管，其中，所述第八晶体管的栅极和所述上拉节点连接，所述第八晶体管的第一极和所述第一电压端连接以接收所述第一电压，所述第八晶体管的第二极和所述第一节点连接；
第三电容，其中，所述第三电容的第一极和所述第一节点连接，所述第三电容的第二极和所述第一电压端连接以接收所述第一电压。
9.根据权利要求1-2、5-8任一所述的移位寄存器单元，还包括：下拉维持电路；
其中，所述下拉维持电路配置为在所述上拉节点的电平的控制下，对所述输出端进行降噪。
10.根据权利要求9所述的移位寄存器单元，其中，所述下拉维持电路包括：
第九晶体管，其中，所述第九晶体管的栅极和所述上拉节点连接，所述第九晶体管的第一极和第二电压端连接以接收第二电压，所述第九晶体管的第二极和所述输出端连接；
第四电容，其中，所述第四电容的第一极和第二时钟信号端连接以接收第二时钟信号，所述第四电容的第二极和所述上拉节点连接。
11.根据权利要求9所述的移位寄存器单元，其中，所述下拉维持电路包括：
第九晶体管，其中，所述第九晶体管的栅极和所述上拉节点连接，所述第九晶体管的第一极和第二电压端连接以接收第二电压，所述第九晶体管的第二极和所述输出端连接；
第四电容，其中，所述第四电容的第一极和所述上拉节点连接，所述第四电容的第二极和所述输出端连接。
12.一种栅极驱动电路，包括多个级联的如权利要求1-11任一所述的移位寄存器单元；其中，
除第一级移位寄存器单元外，其余各级移位寄存器单元的输入端和上一级移位寄存器单元的输出端连接。
13.一种显示装置，包括如权利要求12所述的栅极驱动电路。
14.一种如权利要求1-11任一所述的移位寄存器单元的驱动方法，包括：
第一阶段，所述输入电路响应于所述第一时钟信号并根据所述输入信号对所述上拉节点进行充电，所述上拉控制电路在所述上拉节点的电平以及所述第一时钟信号的控制下，对所述第一节点进行充电，所述输出端输出低电平；
第二阶段，所述上拉控制电路在所述上拉节点的电平和所述第一时钟信号的控制下，对所述第一节点进行放电，所述输出端输出所述第一电压；
第三阶段，所述输入电路响应于所述第一时钟信号且根据所述输入信号对所述上拉节点进行放电，所述上拉控制电路在所述上拉节点的电平以及所述第一时钟信号的控制下，对所述第一节点进行充电，所述输出端输出所述低电平。
15.根据权利要求14所述的移位寄存器单元的驱动方法，在所述移位寄存器单元包括下拉维持电路的情况下，所述驱动方法的第三阶段还包括：
所述下拉维持电路在所述上拉节点的电平的控制下，对所述输出端进行降噪。
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