CN114067729B - 发光驱动电路及显示面板 - Google Patents

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Abstract

本申请公开了一种发光驱动电路及显示面板，该发光驱动电路包括上拉控制模块、上拉模块、下拉控制模块、下拉模块以及第一存储模块，通过上拉控制模块、上拉模块、下拉控制模块、下拉模块、第一存储模块及其对应的连接关系即可调制出所需的发光控制信号，所采用的模块/元器件数量少，简化了发光驱动电路的架构。

Description

发光驱动电路及显示面板
技术领域
本申请涉及显示技术领域，具体涉及一种发光驱动电路及显示面板。
背景技术
当今显示技术迅猛发展，各种类型显示面板也被广泛应用到各种领域和场景，如手机，电脑，电视，显示器，户外显示屏，车载显示屏和飞机显示屏等等。其中，显示技术可以包括液晶显示技术和主动发光显示技术，主动发光显示技术如OLED(Organic Light-Emitting Diode，有机电激光显示)显示技术，MiniLED显示技术，MicroLED显示技术等。而且主动发光技术更是被作为下一代显示技术，各家面板厂商都在加速开发。
与液晶显示技术不同，主动发光显示技术除了需要行扫描驱动电路提供对应的扫描信号之外，通常还需要发光驱动电路提供对应的发光控制信号，而发光控制信号的有效脉冲持续时间远大于扫描信号的有效脉冲持续时间，基于此，扫描驱动电路与发光驱动电路的结构、工作原理存在实质区别。
然而，传统技术方案中发光驱动电路的架构复杂，需要较多的模块或者元器件才能够实现所需的发光控制信号。
需要注意的是，上述关于背景技术的介绍仅仅是为了便于清楚、完整地理解本申请的技术方案。因此，不能仅仅由于其出现在本申请的背景技术中，而认为上述所涉及到的技术方案为本领域所属技术人员所公知。
发明内容
本申请提供一种发光驱动电路及显示面板，以缓解发光驱动电路的架构较为复杂的技术问题。
第一方面，本申请提供一种发光驱动电路，其包括上拉控制模块、上拉模块、下拉控制模块、下拉模块以及第一存储模块，上拉模块的控制端与上拉控制模块的输出端电性连接，上拉模块的输入端用于接入高电位信号，上拉模块的输出端用于输出对应的发光控制信号；下拉控制模块的输入端用于接入高电位信号；下拉模块的控制端与下拉控制模块的输出端电性连接，下拉模块的输出端与上拉模块的输出端电性连接，下拉模块的输入端用于接入低电位信号；第一存储模块的一端与上拉模块的控制端电性连接，第一存储模块的另一端与上拉模块的输出端电性连接。
在其中一些实施方式中，发光驱动电路还包括第一防漏电模块，第一防漏电模块的输入端用于接入低电位信号，第一防漏电模块的控制端与下拉模块的控制端电性连接，第一防漏电模块的输出端与下拉模块的输入端电性连接；其中，第一防漏电模块与下拉模块同步关断或者同步导通。
在其中一些实施方式中，发光驱动电路还包括第二防漏电模块，第二防漏电模块的输入端用于接入高电位信号，第二防漏电模块的控制端与上拉模块的输出端电性连接，第二防漏电模块的输出端与下拉模块的输入端电性连接。
在其中一些实施方式中，发光驱动电路还包括反馈模块，反馈模块的输入端用于接入低电位信号，反馈模块的控制端与上拉控制模块的输出端电性连接，反馈模块的输出端与下拉控制模块的输出端电性连接。
在其中一些实施方式中，发光驱动电路还包括第二存储模块，第二存储模块的一端与下拉模块的控制端电性连接，第二存储模块的另一端与反馈模块的输入端电性连接。
在其中一些实施方式中，上拉控制模块的输入端用于接入第一控制信号；上拉控制模块的控制端用于接入第一时钟信号；下拉控制模块的控制端用于接入第二时钟信号；第一时钟信号与第二时钟信号反相。
第二方面，本申请提供一种发光驱动电路，其包括上拉控制晶体管、上拉晶体管、下拉控制晶体管、下拉晶体管以及第一存储电容，上拉晶体管的栅极与上拉控制晶体管的源极/漏极中的一个电性连接，上拉晶体管的源极/漏极中的一个用于接入高电位信号，上拉晶体管的源极/漏极中的另一个用于输出对应的发光控制信号；下拉控制晶体管的源极/漏极中的一个用于接入高电位信号；下拉晶体管的栅极与下拉控制晶体管的源极/漏极中的另一个电性连接，下拉晶体管的源极/漏极中的一个与上拉晶体管的源极/漏极中的另一个电性连接，下拉晶体管的源极/漏极中的另一个用于接入低电位信号；第一存储电容的一端与上拉晶体管的栅极电性连接，第一存储电容的另一端与上拉晶体管的源极/漏极中的另一个电性连接。
在其中一些实施方式中，发光驱动电路还包括第一防漏电晶体管，第一防漏电晶体管的源极/漏极中的一个用于接入低电位信号，第一防漏电晶体管的源极/漏极中的另一个与下拉晶体管的源极/漏极中的另一个电性连接，第一防漏电晶体管的栅极与下拉晶体管的栅极电性连接；其中，第一防漏电晶体管的沟道类型与下拉晶体管的沟道类型相同。
在其中一些实施方式中，发光驱动电路还包括第二防漏电晶体管，第二防漏电晶体管的源极/漏极中的一个用于接入高电位信号，第二防漏电晶体管的源极/漏极中的另一个与下拉晶体管的源极/漏极中的另一个电性连接，第二防漏电晶体管的栅极与上拉晶体管的源极/漏极中的另一个电性连接；其中，第二防漏电晶体管的沟道类型与第一防漏电晶体管的沟道类型相同。
第三方面，本申请提供一种显示面板，其包括上述至少一个实施方式中的发光驱动电路和像素电路，像素电路中发光控制晶体管的栅极用于接入发光控制信号。
本申请提供的发光驱动电路及显示面板，通过上拉控制模块、上拉模块、下拉控制模块、下拉模块、第一存储模块及其对应的连接关系即可调制出所需的发光控制信号，所采用的模块/元器件数量少，简化了发光驱动电路的架构；同时，由于下拉控制模块的输入端接入了高电位信号，下拉晶体管的栅极不容易通过下拉控制模块发生漏电流，有利于保持下拉晶体管的栅极电位。
附图说明
下面结合附图，通过对本申请的具体实施方式详细描述，将使本申请的技术方案及其它有益效果显而易见。
图1为本申请实施例提供的发光驱动电路的一种结构示意图。
图2为本申请实施例提供的发光驱动电路的另一种结构示意图。
图3为本申请实施例提供的发光驱动电路的时序示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
请参阅图1至图3，如图1或者图2所示，本实施例提供了一种发光驱动电路，其包括上拉控制模块10、上拉模块20、下拉控制模块30、下拉模块以及第一存储模块50，上拉模块20的控制端与上拉控制模块10的输出端电性连接，上拉模块20的输入端用于接入高电位信号VGH，上拉模块20的输出端用于输出对应的发光控制信号EM；下拉控制模块30的输入端用于接入高电位信号VGH；下拉模块的控制端与下拉控制模块30的输出端电性连接，下拉模块的输出端与上拉模块20的输出端电性连接，下拉模块的输入端用于接入低电位信号VGL；第一存储模块50的一端与上拉模块20的控制端电性连接，第一存储模块50的另一端与上拉模块20的输出端电性连接。
可以理解的是，本实施例提供的发光驱动电路，通过上拉控制模块10、上拉模块20、下拉控制模块30、下拉模块、第一存储模块50及其对应的连接关系即可调制出所需的发光控制信号EM，所采用的模块数量少，简化了发光驱动电路的架构；同时，由于下拉控制模块30的输入端接入了高电位信号VGH，下拉晶体管T10的栅极不容易通过下拉控制模块30发生漏电流，有利于保持下拉晶体管T10的栅极电位。
在其中一个实施例中，上拉控制模块10的输入端用于接入第一控制信号；上拉控制模块10的控制端用于接入第一时钟信号XCK；下拉控制模块30的控制端用于接入第二时钟信号CK；第一时钟信号XCK与第二时钟信号CK反相。
其中，第一控制信号可以但不限于为初始信号STV，也可以为与本实施例中不同的其他发光控制信号EM。在本实施例中，发光驱动电路还可以包括反相模块，反相模块的一端与上拉控制模块10的输入端电性连接，反相模块的另一端与与下拉控制模块30的控制端电性连接，基于此，本申请仅需要第一时钟信号XCK、第二时钟信号CK中的一个即可正常工作。
在其中一个实施例中，上拉控制模块10可以包括上拉控制晶体管T1，上拉控制晶体管T1的源极/漏极中的另一个用于接入第一控制信号，上拉控制晶体管T1的栅极用于接入第一时钟信号XCK，上拉控制晶体管T1的源极/漏极中的一个与上拉模块20的控制端电性连接。
在其中一个实施例中，上拉模块20可以包括上拉晶体管T9，上拉晶体管T9的栅极与上拉控制晶体管T1的源极/漏极中的一个电性连接，上拉晶体管T9的源极/漏极中的一个用于接入高电位信号VGH，上拉晶体管T9的源极/漏极中的另一个用于输出对应的发光控制信号EM。
在其中一个实施例中，下拉控制模块30还可以包括下拉控制晶体管T8，下拉控制晶体管T8的源极/漏极中的一个用于接入高电位信号VGH，下拉控制晶体管T8的源极/漏极中的另一个与下拉模块的控制端电性连接，下拉控制晶体管T8的栅极用于接入第二时钟信号CK。
在其中一个实施例中，下拉模块可以包括下拉晶体管T10，下拉晶体管T10的栅极与下拉控制晶体管T8的源极/漏极中的另一个电性连接，下拉晶体管T10的源极/漏极中的一个与上拉晶体管T9的源极/漏极中的另一个电性连接，下拉晶体管T10的源极/漏极中的另一个用于接入低电位信号VGL。
在其中一个实施例中，第一存储模块50可以包括第一存储电容C1，第一存储电容C1的一端与上拉晶体管T9的栅极电性连接，第一存储电容C1的另一端与上拉晶体管T9的源极/漏极中的另一个电性连接。
在其中一个实施例中，发光驱动电路还包括反馈模块60，反馈模块60的输入端用于接入低电位信号VGL，反馈模块60的控制端与上拉控制模块10的输出端电性连接，反馈模块60的输出端与下拉控制模块30的输出端电性连接。
在其中一个实施例中，反馈模块60可以包括反馈晶体管T6，反馈晶体管T6的源极/漏极中的一个用于接入低电位信号VGL，反馈晶体管T6的栅极与上拉控制晶体管T1的源极/漏极中的一个电性连接，反馈晶体管T6的源极/漏极中的另一个与下拉晶体管T10的栅极电性连接。
在其中一个实施例中，发光驱动电路还包括第二存储模块70，第二存储模块70的一端与下拉模块的控制端电性连接，第二存储模块70的另一端与反馈模块60的输入端电性连接。
在其中一个实施例中，第二存储模块70可以包括第二存储电容C2，第二存储电容C2的一端与下拉晶体管T10的栅极电性连接，第二存储电容C2的另一端与反馈晶体管T6的源极/漏极中的一个电性连接。
如图2所示，在其中一个实施例中，发光驱动电路还包括第一防漏电模块80，第一防漏电模块80的输入端用于接入低电位信号VGL，第一防漏电模块80的控制端与下拉模块的控制端电性连接，第一防漏电模块80的输出端与下拉模块的输入端电性连接；其中，第一防漏电模块80与下拉模块同步关断或者同步导通。
可以理解的是，由于下拉模块与第一防漏电模块80的串联连接，且第一防漏电模块80与下拉模块同步关断或者同步导通，因此，第一防漏电模块80分担了原本属于下拉模块所承受的电压差，则下拉模块的输入端与输出端之间所承受的压差降低，可以降低上拉模块20的输出端通过下拉模块漏电流，当发光控制信号EM为高电位时，有利于保持该发光控制信号EM的电位输出稳定性。
在其中一个实施例中，第一防漏电模块80可以包括第一防漏电晶体管T12，第一防漏电晶体管T12的源极/漏极中的一个用于接入低电位信号VGL，第一防漏电晶体管T12的源极/漏极中的另一个与下拉晶体管T10的源极/漏极中的另一个电性连接，第一防漏电晶体管T12的栅极与下拉晶体管T10的栅极电性连接；其中，第一防漏电晶体管T12的沟道类型与下拉晶体管T10的沟道类型相同。
同理可知，由于下拉晶体管T10与第一防漏电晶体管T12的串联连接，且第一防漏电晶体管T12与下拉晶体管T10同步关断或者同步导通，因此，第一防漏电晶体管T12分担了原本属于下拉晶体管T10所承受的电压差，则下拉晶体管T10的输入端与输出端之间所承受的压差降低，可以降低上拉晶体管T9的输出端通过下拉晶体管T10漏电流，当发光控制信号EM为高电位时，有利于保持该发光控制信号EM的电位输出稳定性。
在其中一个实施例中，发光驱动电路还包括第二防漏电模块90，第二防漏电模块90的输入端用于接入高电位信号VGH，第二防漏电模块90的控制端与上拉模块20的输出端电性连接，第二防漏电模块90的输出端与下拉模块的输入端电性连接。
需要进行说明的是，当发光控制信号EM为高电位时，第二防漏电模块90可以导通，高电位信号VGH输出至下拉模块的输入端、第一防漏电模块80的输出端，此时，下拉模块、第一防漏电模块80均处于关断状态，缩小了下拉模块的输入端与输出端的电位差，使得上拉模块20的输出端更不易发生漏电流现象，有利于进一步保持该发光控制信号EM的电位输出稳定性。
在其中一个实施例中，第二防漏电模块90包括第二防漏电晶体管T13，第二防漏电晶体管T13的源极/漏极中的一个用于接入高电位信号VGH，第二防漏电晶体管T13的源极/漏极中的另一个与下拉晶体管T10的源极/漏极中的另一个电性连接，第二防漏电晶体管T13的栅极与上拉晶体管T9的源极/漏极中的另一个电性连接；其中，第二防漏电晶体管T13的沟道类型与第一防漏电晶体管T12的沟道类型相同。
同理，当发光控制信号EM为高电位时，第二防漏电晶体管T13可以导通，高电位信号VGH输出至下拉晶体管T10的源极/漏极中的另一个、第一防漏电晶体管T12的第一防漏电晶体管T12的源极/漏极中的另一个，此时，下拉晶体管T10、第一防漏电晶体管T12均处于关断状态，缩小了下拉晶体管T10的源极与漏极之间的电位差，使得上拉晶体管T9的输出端更不易发生漏电流现象，有利于进一步保持该发光控制信号EM的电位输出稳定性。
如图1或者图2所示，在其中一个实施例中，本申请提供一种发光驱动电路，其包括上拉控制晶体管T1、上拉晶体管T9、下拉控制晶体管T8、下拉晶体管T10以及第一存储电容C1，上拉晶体管T9的栅极与上拉控制晶体管T1的源极/漏极中的一个电性连接，上拉晶体管T9的源极/漏极中的一个用于接入高电位信号VGH，上拉晶体管T9的源极/漏极中的另一个用于输出对应的发光控制信号EM；下拉控制晶体管T8的源极/漏极中的一个用于接入高电位信号VGH；下拉晶体管T10的栅极与下拉控制晶体管T8的源极/漏极中的另一个电性连接，下拉晶体管T10的源极/漏极中的一个与上拉晶体管T9的源极/漏极中的另一个电性连接，下拉晶体管T10的源极/漏极中的另一个用于接入低电位信号VGL；第一存储电容C1的一端与上拉晶体管T9的栅极电性连接，第一存储电容C1的另一端与上拉晶体管T9的源极/漏极中的另一个电性连接。
可以理解的是，本实施例提供的发光驱动电路，通过上拉控制晶体管T1、上拉晶体管T9、下拉控制晶体管T8、下拉晶体管T10、第一存储电容C1及其对应的连接关系即可调制出所需的发光控制信号EM，所采用的元器件数量少，简化了发光驱动电路的架构；同时，由于下拉控制晶体管T8的源极/漏极中的另一个接入了高电位信号VGH，下拉晶体管T10的栅极不容易通过下拉控制晶体管T8发生漏电流，有利于保持下拉晶体管T10的栅极电位。
如图1、图2以及图3所示，上述发光驱动电路的工作过程可以包括以下阶段：
第一工作阶段P1：初始信号STV维持高电位，发光控制信号EM一直处于高电位，像素电路中发光器件可以维持发光状态。
第二工作阶段P2：初始信号STV从高电位变为低电位，此时第一时钟信号XCK为高电位，所以节点Q的电位变为低电位，上拉晶体管T9关闭或者关断；另外，第二时钟信号CK为低电位，所以节点P依然为低电位，下拉晶体管T10也处于关闭或者关断状态，因此，此时发光控制信号EM的电位没有变化，仍然维持高电位。
第三工作阶段P3：再接下来，初始信号STV一直处于低电位，节点Q的电位仍然为低电位；第二时钟信号CK由低电位变为高电位，所以节点P的电位被拉高成高电位,下拉晶体管T10打开或者导通，发光控制信号EM处于低电位。
第四工作阶段P4：这段时间，初始信号STV或者第一时钟信号XCK总有一个处于低电位状态，所以上拉控制晶体管T1无法打开或者导通，节点Q的电位仍然处于低电位，发光控制信号EM依然处于低电位。
第五工作阶段P5：初始信号STV和第一时钟信号XCK同时变为高电位，因此，节点Q的电位被拉高成高电位，上拉晶体管T9打开或者导通，发光控制信号EM跳变为高电位。
在此基础上增加的第一防漏电晶体管T12、第二防漏电晶体管T13可以用于降低下拉晶体管T10的漏电。这是因为在正常工作中，发光控制信号EM长期处于高电位，如此对于下拉晶体管T10来说，其漏极与源极之间的电压差很大，因此漏电比较严重。因此，与下拉晶体管T10串联的第一防漏电晶体管T12可以减小下拉晶体管T10的漏极与源极之间的电压差，进而改善下拉晶体管T10的漏电现象，使得发光控制信号EM的电位稳定。当发光控制信号EM为高电位时，第二防漏电晶体管T13处于打开或者导通状态，高电位信号VGH抬高了下拉晶体管T10的源极电位，使得下拉晶体管T10的源极电位与漏极电位相等或者相近，降低了下拉晶体管T10的漏极与源极之间的电压差，进一步改善了下拉晶体管T10的漏电现象，使得发光控制信号EM的电位更加稳定。
需要进行说明的是，上述实施例中的上拉控制晶体管T1、上拉晶体管T9、下拉控制晶体管T8、下拉晶体管T10、反馈晶体管T6、第一防漏电晶体管T12以及第二防漏电晶体管T13均可以但不限于为N沟道型薄膜晶体管。
在其中一个实施例中，上述实施例中的上拉控制晶体管T1、上拉晶体管T9、下拉控制晶体管T8、下拉晶体管T10、反馈晶体管T6、第一防漏电晶体管T12以及第二防漏电晶体管T13均还可以为P沟道型薄膜晶体管，对应地，上述各信号进行反相即可。
在其中一个实施例中，本实施例提供一种显示面板，其包括上述至少一个实施例中的发光驱动电路和像素电路，像素电路中发光控制晶体管的栅极用于接入发光控制信号EM。
可以理解的是，本实施例提供的发光驱动电路及显示面板，通过上拉控制模块10、上拉模块20、下拉控制模块30、下拉模块、第一存储模块50及其对应的连接关系即可调制出所需的发光控制信号EM，所采用的模块/元器件数量少，简化了发光驱动电路的架构；同时，由于下拉控制模块30的输入端接入了高电位信号VGH，下拉晶体管T10的栅极不容易通过下拉控制模块30发生漏电流，有利于保持下拉晶体管T10的栅极电位。
在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其他实施例的相关描述。
以上对本申请实施例所提供的发光驱动电路及显示面板进行了详细介绍，本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的技术方案及其核心思想；本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例的技术方案的范围。

Claims (8)

1.一种发光驱动电路，其特征在于，包括：
上拉控制模块；
上拉模块，所述上拉模块的控制端与所述上拉控制模块的输出端电性连接，所述上拉模块的输入端用于接入高电位信号，所述上拉模块的输出端用于输出对应的发光控制信号；
下拉控制模块，所述下拉控制模块的输入端用于接入所述高电位信号；
下拉模块，所述下拉模块的控制端与所述下拉控制模块的输出端电性连接，所述下拉模块的输出端与所述上拉模块的输出端电性连接，所述下拉模块的输入端用于接入低电位信号；
第一存储模块，所述第一存储模块的一端与所述上拉模块的控制端电性连接，所述第一存储模块的另一端与所述上拉模块的输出端电性连接；以及
第一防漏电模块，所述第一防漏电模块的输入端用于接入所述低电位信号，所述第一防漏电模块的控制端与所述下拉模块的控制端电性连接，所述第一防漏电模块的输出端与所述下拉模块的输入端电性连接；
其中，所述第一防漏电模块与所述下拉模块同步关断或者同步导通。
2.根据权利要求1所述的发光驱动电路，其特征在于，所述发光驱动电路还包括：
第二防漏电模块，所述第二防漏电模块的输入端用于接入所述高电位信号，所述第二防漏电模块的控制端与所述上拉模块的输出端电性连接，所述第二防漏电模块的输出端与所述下拉模块的输入端电性连接。
3.根据权利要求2所述的发光驱动电路，其特征在于，所述发光驱动电路还包括：
反馈模块，所述反馈模块的输入端用于接入所述低电位信号，所述反馈模块的控制端与所述上拉控制模块的输出端电性连接，所述反馈模块的输出端与所述下拉控制模块的输出端电性连接。
4.根据权利要求3所述的发光驱动电路，其特征在于，所述发光驱动电路还包括：
第二存储模块，所述第二存储模块的一端与所述下拉模块的控制端电性连接，所述第二存储模块的另一端与所述反馈模块的输入端电性连接。
5.根据权利要求1所述的发光驱动电路，其特征在于，所述上拉控制模块的输入端用于接入第一控制信号；所述上拉控制模块的控制端用于接入第一时钟信号；所述下拉控制模块的控制端用于接入第二时钟信号；所述第一时钟信号与所述第二时钟信号反相。
6.一种发光驱动电路，其特征在于，包括：
上拉控制晶体管；
上拉晶体管，所述上拉晶体管的栅极与所述上拉控制晶体管的源极/漏极中的一个电性连接，所述上拉晶体管的源极/漏极中的一个用于接入高电位信号，所述上拉晶体管的源极/漏极中的另一个用于输出对应的发光控制信号；
下拉控制晶体管，所述下拉控制晶体管的源极/漏极中的一个用于接入所述高电位信号；
下拉晶体管，所述下拉晶体管的栅极与所述下拉控制晶体管的源极/漏极中的另一个电性连接，所述下拉晶体管的源极/漏极中的一个与所述上拉晶体管的源极/漏极中的另一个电性连接，所述下拉晶体管的源极/漏极中的另一个用于接入低电位信号；
第一存储电容，所述第一存储电容的一端与所述上拉晶体管的栅极电性连接，所述第一存储电容的另一端与所述上拉晶体管的源极/漏极中的另一个电性连接；以及
第一防漏电晶体管，所述第一防漏电晶体管的源极/漏极中的一个用于接入所述低电位信号，所述第一防漏电晶体管的源极/漏极中的另一个与所述下拉晶体管的源极/漏极中的另一个电性连接，所述第一防漏电晶体管的栅极与所述下拉晶体管的栅极电性连接；
其中，所述第一防漏电晶体管的沟道类型与所述下拉晶体管的沟道类型相同。
7.根据权利要求6所述的发光驱动电路，其特征在于，所述发光驱动电路还包括：
第二防漏电晶体管，所述第二防漏电晶体管的源极/漏极中的一个用于接入所述高电位信号，所述第二防漏电晶体管的源极/漏极中的另一个与所述下拉晶体管的源极/漏极中的另一个电性连接，所述第二防漏电晶体管的栅极与所述上拉晶体管的源极/漏极中的另一个电性连接；
其中，所述第二防漏电晶体管的沟道类型与所述第一防漏电晶体管的沟道类型相同。
8.一种显示面板，其特征在于，包括：
如权利要求1至7任一项所述的发光驱动电路；和
像素电路，所述像素电路中发光控制晶体管的栅极用于接入所述发光控制信号。
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