TWI500265B

TWI500265B - 移位暫存器

Info

Publication number: TWI500265B
Application number: TW101143724A
Authority: TW
Inventors: Shih Song Cheng; Chun Yen Liu
Original assignee: Au Optronics Corp
Priority date: 2012-11-22
Filing date: 2012-11-22
Publication date: 2015-09-11
Also published as: CN103137207B; US20140140468A1; CN103137207A; TW201421906A

Description

移位暫存器

本發明是有關於一種移位暫存器，且特別是有關於一種具有穩定輸出控制電壓的移位暫存器。

移位暫存器是一種被廣泛使用的電子元件，在許多的電子產品中都可以見到它的蹤跡。簡單來說，一般都是將多個移位暫存器級連在一起以組成一個移位暫存器組，並使一個電子訊號從前一級的移位暫存器傳輸到次一級的移位暫存器中。如此一來，藉由移位暫存器組內的訊號傳遞的延遲時間，就可以使得一個電子訊號在不同的時間在不同的位置上發揮正確的功效。

請參照圖1A與圖1B，其中圖1A為一種常見之移位暫存器的電路圖，而圖1B則是此移位暫存器各對應節點的訊號波形圖。如圖1A與圖1B所示，移位暫存器10接收前一級移位暫存器的輸出訊號N-1、後一級移位暫存器的輸出訊號N+1、時脈訊號CLK以及反相時脈訊號XCLK等，以將這些訊號做為移位暫存器10的控制訊號。電位源VGL與VGH所輸出的電位則控制了移位暫存器10的輸出節點所輸出的輸出訊號N的振幅。值得注意的是，在圖1A中，輸出訊號N在時間區間t₁ (如圖1B所示)內的穩定輸出電位是由P型電晶體P1與P2的啟/閉所控制。其中，P型電晶體P1的啟/閉是被節點Q的電位所控制，而P型電晶體P2的啟/閉則是由反相時脈訊號XCK所控制。

如圖1B所示，反相時脈訊號XCK與節點Q的電位皆為週期性反覆的電位；藉由此種設計，P型電晶體P1與P2將可輪流提供電位源VGH的電位至輸出節點。然而，由於電晶體的啟/閉操作需要轉換時間(transition time)，所以在P型電晶體P1與P2進行啟/閉切換時，輸出訊號N上的電位就容易出現不穩定的現象。

本發明的目的之一就是在提供一種移位暫存器，其可降低本身輸出訊號的電位不穩定的現象。

本發明的目的之一是提供一種移位暫存器，其可動態調整本身輸出訊號的致能期間長度。

本發明提出一種移位暫存器，包括前級訊號接收單元、後級訊號接收單元、控制單元以及穩壓開關。其中，前級訊號接收單元具有前級訊號輸入端、前級第一預設電位輸入端、前級第二預設電位輸入端、前級第一控制訊號輸出端以及前級第二控制訊號輸出端。前級訊號輸入端接收前級訊號，前級第一預設電位輸入端電性耦接至第一預設電壓源，而前級第二預設電位輸入端則電性耦接至第二預設電壓源；另外，此前級訊號接收單元根據前級訊號的電位以控制前級第一預設電位輸入端與前級第一控制訊號輸出端之間的電性導通程度，並根據前級訊號的電位以控制前級第二預設電位輸入端與前級第二控制訊號輸出端之間的電性導通程度。後級訊號接收單元具有後級訊號輸入端、後級第二預設電位輸入端以及後級控制訊號輸出端；後級訊號輸入端接收後級訊號，後級第二預設電位輸入端電性耦接至第二預設電壓源，而後級控制訊號輸出端則電性耦接至前級第一控制訊號輸出端；另外，後級訊號接收單元根據後級訊號的電位，控制後級第二預設電位輸入端與後級控制訊號輸出端之間的電性導通程度。控制單元具有第一預設電位輸入端、時脈訊號輸入端、反相時脈訊號輸入端、第一控制訊號輸入端、第二控制訊號輸入端以及輸出端；第一預設電位輸入端電性耦接至第一預設電壓源，時脈訊號輸入端接收時脈訊號，反相時脈訊號輸入端接收與時脈訊號的相位互為反相的反相時脈訊號，第一控制訊號輸入端電性耦接至前級第一控制訊號輸出端，而第二控制訊號輸入端則電性耦接至前級第二控制訊號輸出端；另外，控制單元根據反相時脈訊號的電位、第一控制訊號輸入端的電位以及第二控制訊號輸入端的電位來控制時脈訊號輸入端與輸出端之間的電性導通程度。穩壓開關具有控制端、第一通路端與第二通路端；控制端電性耦接至控制單元的輸出端，第一通路端電性耦接至前級第一控制訊號輸出端，且第二通路端電性耦接至前級訊號接收單元的前級第一預設電位輸入端。

本發明還提出一種移位暫存器，包括驅動控制訊號產生模組以及驅動模組。驅動控制訊號產生模組提供互為反相的第一驅動控制訊號及第二驅動控制訊號。驅動模組具有第一輸入端、第二輸入端、驅動模組第一預設電位輸入端、驅動模組第二預設電位輸入端、致能訊號輸入端以及驅動訊號輸出端。驅動模組電性耦接至驅動控制訊號產生模組以使第一輸入端接收第一驅動控制訊號，並使第二輸入端接收第二驅動控制訊號；其中，驅動模組根據第一驅動控制訊號控制驅動模組第一預設電位輸入端與驅動訊號輸出端之間的電性導通程度，並根據第二驅動控制訊號控制致能訊號輸入端與驅動訊號輸出端之間的電性導通程度，而致能訊號輸入端的致能期間長度則決定驅動訊號輸出端的致能期間長度。

本發明利用各單元的連接關係以及操作特性，使提供電位至輸出端的導電路徑被以穩定的方式持續開啟著，相較於先前藉由電晶體不斷啟/閉以提供輸出節點電位的方式來說，本發明所提供的方式無疑能使輸出電位更為穩定。此外，能隨意調整輸出端的致能期間長度的設計方式，能夠使得此種移位暫存器在運用上有更大的彈性。

為讓本發明之上述和其他目的、特徵和優點能更明顯易懂，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下。

請參照圖2，其為根據本發明一實施例之移位暫存器的電路方塊圖。在本實施例中，移位暫存器20包括了一個前級訊號接收單元210、一個後級訊號接收單元220、一個控制單元230以及一個穩壓開關240。前級訊號接收單元210上有一個前級訊號輸入端I₁ 、一個前級第一預設電位輸入端V_P1 、一個前級第二預設電位輸入端V_P2 、一個前級第一控制訊號輸出端O_P1 以及一個前級第二控制訊號輸出端O_P2 。前級訊號輸入端I₁ 接收來自前一級移位暫存器所輸出的前級訊號N-1。前級第一預設電位輸入端V_P1 電性耦接至預設電壓源VGH。前級第二預設電位輸入端V_P2 電性耦接至預設電壓源VGL。前級訊號接收單元210內的詳細電路設計將在後續參考其他圖式舉例說明，但總括來說，其電路設計需使前級訊號接收單元210能根據前級訊號N-1的電位來控制前級第一預設電位輸入端V_P1 與前級第一控制訊號輸出端O_P1 之間的電性導通程度，並能根據前級訊號N-1的電位來控制前級第二預設電位輸入端V_P2 與前級第二控制訊號輸出端O_P2 之間的電性導通程度。

後級訊號接收單元220上有一個後級訊號輸入端I₂ 、一個後級第二預設電位輸入端V_f 以及一個後級控制訊號輸出端O_f 。後級訊號輸入端I₂ 接收來自後一級移位暫存器所輸出的後級訊號N+1。後級第二預設電位輸入端V_f 電性耦接至預設電壓源VGL。後級控制訊號輸出端O_f 電性耦接至前級訊號接收單元210上的前級第一控制訊號輸出端O_P1 。後級訊號接收單元220內的詳細電路設計將在後續參考其他圖式舉例說明，但總括來說，其電路設計需使後級訊號接收單元220能根據後級訊號N+1的電位，控制後級第二預設電位輸入端V_f 與後級控制訊號輸出端O_f 之間的電性導通程度。

控制單元230上有一個第一預設電位輸入端V_C 、一個時脈訊號輸入端C_C 、一個反相時脈訊號輸入端C_X 、一個第一控制訊號輸入端I_C1 、一個第二控制訊號輸入端I_C2 以及一個輸出端O_C 。第一預設電壓輸入端V_C 電性耦接至預設電壓源VGH。時脈訊號輸入端C_C 接收時脈訊號CLK，而反相時脈訊號輸入端C_X 則接收與時脈訊號CLK的相位互為反相的反相時脈訊號XCLK。第一控制訊號輸入端I_C1 電性耦接至前級訊號接收單元210上的前級第一控制訊號輸出端O_P1 ，而第二控制訊號輸入端I_C2 則電性耦接至前級訊號接收單元210上的前級第二控制訊號輸出端O_P2 。控制單元230內的詳細電路設計將在後續參考其他圖式舉例說明，但總括來說，其電路設計需使控制單元230能根據反相時脈訊號XCLK的電位、第一控制訊號輸入端I_C1 的電位以及第二控制訊號輸入端I_C2 的電位來控制時脈訊號輸入端C_C 與輸出端O_C 之間的電性導通程度。

穩壓開關240上有一個控制端C_S 以及兩個通路端S₁ 與S₂ 。控制端C_S 電性耦接至控制單元230的輸出端O_C ，通路端S₁ 電性耦接至前級訊號接收單元210上的前級第一控制訊號輸出端O_P1 ，且通路端S₂ 電性耦接至前級訊號接收單元210的前級第一預設電位輸入端V_P1 。

請接著參照圖3A，其為根據本發明一實施例之移位暫存器的電路圖。在本實施例中，先前圖2所示的前級訊號接收單元210包括了P型電晶體T₁ 與T₄ ，後級訊號接收單元220包括了P型電晶體T₃ 與電容C₂ ，控制單元230包括了P型電晶體T₅ 、T₆ 、T₇ 與T₈ 以及電容C₁ ，穩壓開關240則包括了P型電晶體T₂ 。

如圖3A所示，所有的P型電晶體T₁ ~T₈ 各自具有一個控制端與兩個通路端，電容C₁ 與C₂ 則各有兩個通路端。在本實施例中，P型電晶體T₁ 的控制端電性耦接至前級訊號輸入端I₁ ，或是換句話說，P型電晶體T₁ 的控制端可以直接做為前級訊號輸入端I₁ 之用。再者，P型電晶體T₁ 的一個通路端電性耦接至前級第一控制訊號輸出端O_P1 ，並且電性耦接至節點Q；P型電晶體T₁ 的另一個通路端則電性耦接至前級第一預設電位輸入端V_P1 以接收由預設電壓源VGH所提供的電位。P型電晶體T₂ 的控制端電性耦接至圖2中的控制單元230的輸出端O_C ；P型電晶體T2的其中一個通路端電性耦接至前級第一控制訊號輸出端O_P1 以及節點Q，另一個通路端則電性耦接至前級第一預設電位輸入端V_P1 以與預設電壓源VGH電性耦接。

P型電晶體T₃ 的控制端電性耦接至後級訊號輸入端I₂ ，或是換句話說，P型電晶體T₃ 的控制端可以直接做為前級訊號輸入端I₂ 之用。再者，P型電晶體T₃ 的一個通路端電性耦接至後級第二預設電位輸入端V_f ，另一個通路端則電性耦接至後級控制訊號輸出端O_f ，並且與前級第一控制訊號輸出端O_P1 同樣電性耦接至節點Q。P型電晶體T₄ 的控制端與P型電晶體T₁ 的控制端同樣電性耦接至前級訊號輸入端I₁ ，其中一個通路端電性耦接至前級第二預設電位輸入端V_P2 ，另一個通路端則電性耦接至前級第二控制訊號輸出端O_P2 。

P型電晶體T₅ 的控制端電性耦接至第二控制訊號輸入端I_C2 ，並因此與前級第二控制訊號輸出端O_P2 相電性耦接；P型電晶體T₅ 的其中一個通路端電性耦接至時脈訊號輸入端C_C 以接收時脈訊號CLK，另一通路端則電性耦接至輸出端O_C 。P型電晶體T₆ 的控制端電性耦接至第一控制訊號輸入端I_C1 ，並因此與前級第一控制訊號輸出端O_P1 相電性耦接；P型電晶體T₆ 的其中一個通路端電性耦接至第二控制訊號輸入端I_C2 並因此與前級第二控制訊號輸出端O_P2 相電性耦接，另一通路端則電性耦接至第一預設電位輸入端V_P1 以接收預設電壓源VGH所提供的電位。

P型電晶體T₇ 的控制端電性耦接至第一控制訊號輸入端I_C1 ，並因此與P型電晶體T₆ 的控制端同樣與前級第一控制訊號輸出端O_P1 相電性耦接。P型電晶體T₇ 的一個通路端電性耦接至輸出端O_C ，另一通路端則電性耦接至第一預設電位輸入端V_C 。P型電晶體T₈ 的兩個通路端分別與P型電晶體T₇ 的兩個通路端電性耦接在一起，但P型電晶體T₈ 的控制端是電性耦接到反相時脈訊號輸入端C_X 以接收反相時脈訊號XCLK。最後，電容C₁ 的一端電性耦接至輸出端O_C ，另一端電性耦接至第二控制訊號輸入端I_C2 ；電容C₂ 的一端電性耦接至後級第二預設電位輸入端V_f ，且另一端電性耦接至後級控制訊號輸出端O_f 並因此與前級第一控制訊號輸出端O_P1 相電性耦接。

接下來請一併參照圖3A與圖3B。圖3B為圖3A所示之電路的操作時序圖，其中假設了邏輯低電位為致能電位而邏輯高電位為非致能電位，且由預設電壓源VGH提供邏輯高電位，而由預設電壓源VGL提供邏輯低電位。如此二圖所示，在時間點T_A 之前，移位暫存器20的前一級移位暫存器所輸出的前級訊號N-1與移位暫存器20的後一級移位暫存器所輸出的後級訊號N+1都為邏輯高電位(亦即非致能狀態)，而時脈訊號CLK與反相時脈訊號XCLK則持續互為反相的週期性變化。在此時，P型電晶體T₁ 、T₃ 與T₄ 因受前級訊號N-1與後級訊號N+1的控制而關閉，其他P型電晶體與節點Q、Boost及輸出端O_C 所輸出的輸出訊號N的電位則維持在特定的電位上。簡單來說，在時間點T_A 之前，移位暫存器20中的各點電位會被維持在初始化狀況、前次移位暫存器20的操作結果或因反相時脈訊號XCK啟/閉P型電晶體T₈ 所造成的電位變化等三種特定電位狀態的其中一種狀態中。

接著，在時間點T_A 與T_B 之間，由於前級訊號N-1從邏輯高電位轉換為邏輯低電位，所以P型電晶體T₁ 與T₄ 會轉為開啟。節點Q的電位因為P型電晶體T₁ 的開啟而被上拉至接近預設電壓源VGH所提供的電位(也就是邏輯高電位)；相對地，節點Boost的電位則因為P型電晶體T₄ 的開啟而被下拉至接近預設電壓源VGL所提供的電位(也就是邏輯低電位)。此時呈現邏輯高電位的節點Q將使得P型電晶體T₆ 與T₇ 為關閉狀態。相反地，呈現邏輯低電位的節點Boost使得P型電晶體T₅ 為開啟狀態，而呈現邏輯低電位的反相時脈訊號XCK也使得P型電晶體T₈ 為開啟狀態。據此，輸出訊號N會被上拉至邏輯高電位並使得P型電晶體T₂ 為關閉狀態。

在時間點T_B 與T_C 之間，前級訊號N-1從邏輯低電位轉換為邏輯高電位，所以P型電晶體T₁ 與T₄ 會轉為關閉狀態；此外，由於後級訊號N+1持續保持在邏輯高電位，所以P型電晶體T₃ 也持續保持在關閉狀態。在這段期間，隨著反相時脈訊號XCK由邏輯低電位轉換為邏輯高電位，P型電晶體T₈ 也隨之轉為關閉狀態而使預設電壓源VGH無法透過電晶體T₈ 來影響輸出訊號N的電位。然而，隨著時脈訊號CLK由邏輯高電位轉換為邏輯低電位，除了節點Boost的電位會被進一步拉低之外，P型電晶體T₅ 的持續開啟就使得輸出訊號N的電位被下拉至與時脈訊號CLK幾近相同的邏輯低電位。電位被下拉的輸出訊號N使得P型電晶體T₂ 轉為開啟狀態，並使節點Q的電位因此保持在接近預設電壓源VGH所提供的電位。如此還可進一步回過頭來維持P型電晶體T₆ 與T₇ 於關閉狀態，以藉此保證整個電路的穩定運作。

在時間點T_C 與T_D 之間，由於後級訊號N+1從邏輯高電位轉換為邏輯低電位，因此P型電晶體T₃ 隨之轉為開啟狀態並使節點Q的電位被下拉至接近預設電壓源VGL所提供的電位。由於節點Q的電位被下拉至邏輯低電位，因此P型電晶體T₆ 與T₇ 轉為開啟狀態，進而使節點Boost以及輸出訊號N的電位被對應上拉至接近邏輯高電位。在這種狀況下，P型電晶體T₅ 因為節點Boost為邏輯高電位而轉為關閉狀態並因此使得時脈訊號CK不會影響輸出訊號N的電位轉換。相對地，處於邏輯低電位的反相時脈訊號XCK使得P型電晶體T₈ 隨之轉換為開啟狀態，而輸出訊號N則因為透過P型電晶體T₈ 而電性耦接至預設電壓源VGH所以同樣被上拉至接近邏輯高電位。再者，由於輸出訊號N轉換為邏輯高電位，P型電晶體T₂ 即因此而關閉，再加上因為前級訊號N-1仍處於邏輯高電位而造成P型電晶體T₁ 處於關閉狀態，因此節點Q的電位將保持在邏輯低電位而不被上拉至預設電壓源VGH所提供的邏輯高電位。

在時間點T_D 之後，前級訊號N-1與後級訊號N+1都維持在邏輯高準位，於是對應的P型電晶體T₁ 、T₃ 與T₄ 都被關閉。而節點Q在邏輯低電位的狀況下使得P型電晶體T₆ 與T₇ 為開啟狀態，故此造成了節點Boost與輸出訊號N都為邏輯高電位。輸出訊號N的邏輯高電位控制了P型電晶體T₂ 為關閉狀態。在P型電晶體T₁ 與T₂ 都被關閉的狀況下，節點Q與預設電壓源VGH間為電性不導通，所以節點Q的電位會被維持在邏輯低電位，進而保證了整個電路的穩定狀態。

綜上所述，Q點電位在時間點T_C 之後的整個期間t₁ 內都保持穩定電位，於是P型電晶體T₇ 就能保持穩定開啟的狀態，進而使得輸出訊號N能有一個穩定的上拉電壓源(即預設電壓源VGH)。相較於在圖1B的期間t₁ 中的Q點電位週期性變化所引起的輸出訊號N的不穩定現象，上述實施例所提供的電路架構無疑的能使輸出訊號N的電位更為穩定。

值得注意的是，雖然在前述實施例中都是以P型電晶體為例來進行說明，但實際上也可以採用全N型電晶體所組成的電路來組成相關電路。請參照圖4，其為根據本發明另一實施例之移位暫存器的電路圖。在此實施例中，各電晶體之間的連接關係與圖3A所示者相同，在此不予贅述。惟，因為邏輯低電位對N型電晶體而言為致能的較佳選擇，所以原本在圖3A 中電性耦接至預設電壓源VGH的部分，在圖4中就被改為電性耦接至預設電壓源VGL；而在圖3A中電性耦接至預設電壓源VGL的部分，在圖4中則被改為電性耦接至預設電壓源VGH。圖4所示之電路在運作時的訊號時序圖與圖3B所示者雷同，僅需將邏輯高、低電位互換即可將圖3B所示的訊號時序圖轉成適用於圖4的訊號時序圖；再者，圖4所示之電路的操作原理與先前藉圖3A與3B所述之實施例者相當，在此同樣不再贅述。

除了上述以持續穩定的節點Q的電位來達成穩定輸出訊號N的電位的目標之外，還可以進一步考量因為電晶體漏電而造成的電位不穩定現象。請參照圖5，其為根據本發明又一實施例之移位暫存器的電路圖。本實施例是以圖3A所示之電路圖另外加上三個P型電晶體P₃ 、P₄ 與P₅ 來減少節點Q因為電晶體的漏電流而產生之電位變化的程度。在本實施例中，P型電晶體P₃ 電性耦接在P型電晶體T₁ (相當於圖3A所示的P型電晶體T₁ )與預設電壓源VGH之間，P型電晶體P₄ 電性耦接在P型電晶體T₂ (相當於圖3A所示的P型電晶體T₂ )與預設電壓源VGH之間，而P型電晶體P₅ 則電性耦接在P型電晶體T₂ 與預設電壓源VGL之間。

請同時參照圖2。如圖2與圖5所示，P型電晶體P₃ 的控制端與P型電晶體T₁ 的控制端同樣接收前級訊號N-1，或者說兩個P型電晶體P₃ 與T₁ 的控制端都電性耦接至圖2所示的前級訊號輸入端I₁ 。P型電晶體P₃ 的一個通路端電性耦接到節點Q，或者也可以說成電性耦接至圖2所示的前級訊號接收單元210的前級第一預設電位輸入端V_P1 ，並因此與P型電晶體T₁ 的一個通路端互相電性耦接；而P型電晶體P₃ 的另一個通路端則電性耦接到預設電壓源VGH。藉此，P型電晶體T₁ 與P₃ 將同時啟/閉，所以P型電晶體P₃ 對於節點Q的電位的影響時間與P型電晶體T₁ 對於節點Q的電位的影響時間相當。

請同時參照圖3B。由於P型電晶體T₁ 在圖3B所示的時間點T_B 之後就因為前級訊號N-1轉為邏輯高電位而被關閉，所以P型電晶體P₃ 在時間點T_B 之後也會被關閉，而P型電晶體T₁ 與P₃ 之間的電位也因此會被維持在邏輯高電位。當節點Q的電位在時間點T_C 被下拉至邏輯低電位之後，雖然在初期P型電晶體T₁ 以及T₂ 各自的兩個通路端之間的電位差造成了可能出現的漏電流，但P型電晶體P₃ 的兩個通路端之間幾乎相同的電位就能夠阻斷這種漏電流通過。

請再參照圖2與圖5。P型電晶體P₄ 的控制端與P型電晶體T₂ 的控制端同樣接收輸出訊號N，或者說兩個P型電晶體P₄ 與T₂ 的控制端都電性耦接至圖2所示的控制單元230上的輸出端O_C 。P型電晶體P₄ 的一個通路端電性耦接至圖2所示的前級第一預設電位輸入端V_P1 ，並因此與P型電晶體T₂ 的其中一個通路端互相電性耦接；P型電晶體P₄ 的另一個通路端則電性耦接到預設電壓源VGH。藉此，P型電晶體T₂ 與P₄ 將同時啟/閉，所以P型電晶體P₄ 對於節點Q的電位的影響時間與P型電晶體T₂ 對於節點Q的電位的影響時間相當。

請同時參照圖3B。由於P型電晶體T₂ 在圖3B所示的時間點T_C 之後就因為輸出訊號N轉為邏輯高電位而被關閉，所以P型電晶體P₄ 在時間點T_C 之後也會被關閉，而P型電晶體T₂ 與P₄ 之間的電位也因此會被維持在邏輯高電位。當節點Q的電位在時間點T_C 被下拉至邏輯低電位之後，雖然在初期P型電晶體T₁ 以及T₂ 各自的兩個通路端之間的電位差造成了可能出現的漏電流，但P型電晶體P₄ 的兩個通路端之間幾乎相同的電位就能夠阻斷這種漏電流的通過。

接下來仍請參照圖2與圖5。P型電晶體P₅ 的控制端電性耦接至圖2所示的前級訊號接收單元210中的前級第一控制訊號輸出端O_P1 ，並因此也電性耦接至節點Q；P型電晶體P₅ 的其中一個通路端電性耦接至預設電壓源VGL，而另一個通路端則電性耦接至前級訊號接收單元210中的前級第一預設電位輸入端V_P1 。

請同時參照圖3B，因為節點Q的電位在時間點T_C 之後被下拉至邏輯低電位，所以控制端電性耦接至節點Q的P型電晶體P₅ 在時間點T_C 之後就會開啟。隨著P型電晶體P₅ 的開啟，原本P型電晶體T₁ 接觸P型電晶體P₃ 的那一個通路端，以及P型電晶體T₂ 接觸P型電晶體P₄ 的那一個通路端上的高電位，就會被下拉至接近於預設電壓源VGL所提供的邏輯低電位。如此一來，原本由於P型電晶體T₁ 的兩個通路端之間的電位差距所造成的漏電流就會減少甚至消失。類似的，原本由於P型電晶體T₂ 的兩個通路端之間的電位差距所造成的漏電流也會減少甚至消失。

綜上所述，在圖3B所示的時間點T_C 之後，初期可以先藉由新增加的P型電晶體P₃ 與P₄ 來阻斷漏電流的通過，而在後期則可以進一步藉由P型電晶體P₅ 來降低或消滅在P型電晶體T₁ 與T₂ 上所產生的漏電流。

類似的，在全N型電晶體的架構上也可以增加幾個N型電晶體來達到同樣的目的。此種電路架構與操作方式與前述實施例極為類似，在此就不多加說明。

接下來請參照圖6，其為根據本發明再一實施例之移位暫存器的電路方塊圖。在本實施例中所提到的移位暫存器60，除了先前在圖2中顯示出來的移位暫存器20所包含的電路架構之外，更進一步包括了一個驅動控制訊號產生模組600以及一個驅動模組610。驅動控制訊號產生模組600用以提供一個驅動控制訊號DRV₁ ，而此驅動控制訊號DRV₁ 與圖2所示之控制單元230的輸出端O_C 上的電位所組成的驅動控制訊號DRV₂ (也就是前述的輸出訊號N)的相位相反。

在本實施例中，驅動模組610具有兩個輸入端I_d1 與I_d2 、一個驅動模組第一預設電位輸入端V_d1 、一個驅動模組第二預設電位輸入端V_d2 、一個致能訊號輸入端I_EN 以及一個驅動訊號輸出端O_d 。輸入端I_d1 電性耦接至驅動控制訊號產生模組600以接收驅動控制訊號DRV₁ ，輸入端I_d2 電性耦接至前述控制單元230的輸出端O_C 以接收驅動控制訊號DRV₂ 。驅動模組610內的詳細電路設計將在後續參考其他圖式舉例說明，但總括來說，其電路設計需使驅動模組610能根據第一驅動控制訊號DRV₁ 而控制驅動模組第一預設電位輸入端V_d1 與驅動訊號輸出端O_d 之間的電性導通程度，並能根據第二驅動控制訊號DRV₂ 而控制致能訊號輸入端I_EN 與驅動訊號輸出端O_d 之間的電性導通程度。

請參照圖7A，其為根據本發明一實施例之驅動控制訊號產生模組的電路圖。在本實施例中，驅動控制訊號產生模組70包括了兩個P型電晶體D1與D2，且每個P型電晶體各具有一個控制端與兩個通路端。請一併參照圖3A，電晶體D₁ 的控制端電性耦接至前級第一控制訊號輸出端O_P1 ，並因此相當於電性耦接至節點Q；電晶體D₁ 的其中一個通路端電性耦接至前述驅動模組610的輸入端I_d1 ，而另一個通路端則電性耦接至預設電壓源VGL。電晶體D₂ 的控制端電性耦接至前級第二控制訊號輸出端O_P2 ，並因此相當於電性耦接至節點Boost；電晶體D₂ 的其中一個通路端接收反相時脈訊號XCK，而另一個通路端則電性耦接至前述驅動模組610的輸入端I_d1 。

請參照圖7B，其為根據本發明一實施例之驅動模組的電路圖。在本實施例中，驅動模組75包括了四個P型電晶體D₃ 、D₄ 、D₅ 與D₆ ，以及一個電容D_C 。如圖所示，P型電晶體D₃ 的控制端電性耦接至輸入端I_d1 以接收驅動控制訊號DRV₁ ，其中一個通路端電性耦接至驅動訊號輸出端O_d ，另一個通路端則電性耦接至預設電壓源VGH。P型電晶體D4的控制端同樣電性耦接至輸入端I_d1 以接收驅動控制訊號DRV₁ ，其中一個通路端電性耦接至預設電壓源VGH，另一個通路端與電容D_C 的其中一端電性耦接於節點S，而電容D_C 的另一端則電性耦接至驅動訊號輸出端O_d 。P型電晶體D₅ 的控制端電性耦接至輸入端I_d2 以接收驅動控制訊號DRV₂ ，其中一個通路端電性耦接至預設電壓源VGL，另一個通路端則與P型電晶體D₄ 的一個通路端以及電容D_C 的一端電性耦接在節點S。P型電晶體D6的控制端電性耦接至節點S，其中一個通路端電性耦接至致能訊號輸入端I_EN ，另一個通路端則電性耦接至驅動訊號輸出端O_d 。

請合併參照圖7B與圖7C，其中圖7C為圖7B之電路運作時的各節點波形時序圖。如圖7C所示，在時間點T_G 與T_H 之間的時候，驅動控制訊號DRV₁ 為邏輯高電位而驅動控制訊號DRV₂ 則相對的為邏輯低電位，因此P型電晶體D₃ 與D₄ 相應地被關閉，而P型電晶體D₅ 則相應地被開啟。因此，節點S的電位首先被P型電晶體D₅ 影響而被下拉至約相當於預設電壓源VGL所提供的邏輯低電位，之後隨著致能訊號輸入端I_EN 上的訊號EN被致能為邏輯低電位，節點S上的電位會進一步被往下拉以確保訊號EN的電位能被適當地傳遞到驅動訊號輸出端O_d 。

在時間點T_G 到T_H 這一段時間以外的時段內，由於驅動控制訊號DRV₁ 為邏輯低電位而驅動控制訊號DRV₂ 為邏輯高電位，因此P型電晶體D₃ 與D₄ 相應地被開啟，而P型電晶體D₅ 則相應地被關閉。如此一來，節點S的電位將被上拉至約略等同於由預設電壓源VGH所提供的邏輯高電位，進而使得驅動訊號輸出端O_d 也維持在約略等同於由預設電壓源VGH所提供的邏輯高電位。

綜上所述，只有在時間點T_G 到T_H 這一段時間內，驅動訊號輸出端O_d (或者說驅動訊號SCAN)的電位才可能被致能(在本實施例中，被致能意指處於邏輯低電位附近)；而致能訊號輸入端I_EN 上的致能訊號EN的期間長度也就決定了驅動訊號SCAN被致能的期間長度t₂ 。換言之，藉由圖6或圖7A與圖7B的電路設計，可以使得移位暫存器之輸出訊號中的致能期間長短得到適當地動態調整空間。

另外值得注意的是，如圖7C所示般，驅動控制訊號DRV₁ 以及DRV₂ 只要是互為反相的訊號就可以，並不一定必須嚴格依照圖2或圖6的方式來建構對應的電路。換言之，只要有兩個互為反相的訊號做為驅動控制訊號DRV₁ 與DRV₂ 而被分別提供到輸入端I_d1 與I_d2 ，那麼就可以藉由圖7B所示的電路來達到使用不同致能期間的致能訊號來調整驅動訊號SCAN的致能期間長度的目標。再者，圖7A與7B所示之電路雖然是以P型電晶體來設計，但此技術領域者當能輕易將此設計轉換為以N型電晶體為主的電路。由於這類轉換可在有限度的調整下完成，在此就不另加說明。

接下來請參照圖8A，其為根據本發明再一實施例之移位暫存器的電路圖。本實施例中的移位暫存器80除了包括前述的移位暫存器20的所有電路之外，更進一步包括了一個發光訊號產生單元800。發光控制訊號產生單元800中有一個發光控制訊號輸出端O_EM 以輸出發光控制訊號EM。在本實施例中，發光訊號產生單元800包括了八個P型電晶體E₁ ~E₈ 以及一個電容E_C ，其中每一個P型電晶體各具有一個控制端與兩個通路端。

如圖所示，P型電晶體E₁ 、E₂ 與E₃ 的控制端都是電性耦接至移位暫存器20內的前級第二控制訊號輸出端O_P2 (相當於節點Boost)，並各有一個通路端電性耦接至預設電壓源VGH。P型電晶體E₁ 的另一個通路端與P型電晶體E₄ 的其中一個通路端電性耦接於節點J，而P型電晶體E₄ 的另一個通路端則電性耦接至預設電壓源VGL，且P型電晶體E₄ 的控制端電性耦接至前級第一控制訊號輸出端O_P1 (相當於節點Q)。P型電晶體E₂ 的另一個通路端與P型電晶體E₅ 及E₆ 的控制端電性耦接於節點U，而P型電晶體E₃ 的另一個通路端則電性耦接至發光控制訊號輸出端O_EM 。再者，P型電晶體E₅ 的一個通路端電性耦接至節點J，P型電晶體E₆ 的一個通路端電性耦接至預設電壓源VGL，而P型電晶體E₆ 的另一個通路端電性耦接至發光控制訊號輸出端O_EM 。P型電晶體E₇ 的控制端接收時脈訊號CK，其中一個通路端電性耦接至預設電壓源VGL，另一個通路端則與電容E_C 的一端以及P型電晶體E₅ 的另一個通路端電性耦接於節點U’。P型電晶體E₈ 的控制端接收後級訊號N+1，其中一個通路端電性耦接至預設電壓源VGL，另一個通路端則與P型電晶體E₂ 的一個通路端一起電性耦接至節點U。最後，電容E_C 的兩端分別電性耦接至節點U以及U’。

請合併參照圖8A與圖8B，其中圖8B為移位暫存器80運作時的各節點波形時序圖。關於前級訊號N-1、後級訊號N+1、時脈訊號CK、反相時脈訊號XCK、節點Boost的電位變化波形、節點Q的電位變化波形以及輸出訊號N的波形等，都已經在先前的實施例中說明過，在此就不再重述。以下將重點放在介紹發光訊號產生單元800的操作原理。

如圖8B所示，在時間點T_A ，節點Q的電位以及時脈訊號CK由邏輯低電位轉換為邏輯高電位、後級訊號N+1的電位維持在邏輯高電位，而節點Boost的電位則由邏輯高電位轉換為邏輯低電位。相對應的，P型電晶體E₁ 、E₂ 、與E₃ 會由關閉狀態轉為開啟狀態、P型電晶體E₄ 與E₇ 由開啟狀態轉為關閉狀態，而P型電晶體E₈ 則維持在關閉狀態。於是，在時間點T_A 到時間點T_B 之間的這一段期間內，節點J、節點U以及發光控制訊號輸出端O_EM 的電位將分別透過P型電晶體E₁ 、E₂ 與E₃ 而被上拉至接近預設電壓源VGH的邏輯高電位並因此使P型電晶體E₅ 與E₆ 處於關閉狀態。

在時間點T_B ，節點Q維持在邏輯高電位，時脈訊號CK由邏輯高電位轉換為邏輯低電位、後級訊號N+I維持在邏輯高電位，而節點Boost的電位則由邏輯低電位轉換至更低的電位。相應的，P型電晶體E₁ 、E₂ 與E₃ 會維持在開啟狀態、P型電晶體E₄ 與E₈ 維持在關閉狀態，而P型電晶體E₇ 則由關閉狀態轉換為開啟狀態。於是，在時間點T_B 到時間點T_C 之間的這一段期間內，節點J、節點U以及發光控制訊號輸出端O_EM 的電位將分別透過P型電晶體E₁ 、E₂ 與E₃ 而被上拉至接近預設電壓源VGH的邏輯高電位並因此使P型電晶體E₅ 與E₆ 處於關閉狀態，而節點U’的電位則會透過P型電晶體E₇ 而被下拉至接近預設電壓源VGL的邏輯低電位。

在時間點TC，節點Q的電位以及後級訊號N+1都由邏輯高電位轉換為邏輯低電位、時脈訊號CK由邏輯低電位轉換為邏輯高電位，而節點Boost的電位則被上拉至邏輯高電位。相應的，P型電晶體E₁ 、E₂ 、E₃ 與E₇ 會由開啟狀態轉換為關閉狀態，而P型電晶體E₄ 與E₈ 則會由關閉狀態轉換為開啟狀態。於是，在時間點T_C 到時間點T_D 之間的這一段期間內，節點U的電位將透過P型電晶體E₈ 而被下拉至接近預設電壓源VGL的邏輯低電位，並進而使得P型電晶體E₅ 與E₆ 成為開啟狀態。而由於P型電晶體E₆ 開啟，所以發光控制訊號輸出端O_EM 的電位將透過P型電晶體E₆ 而被下拉至接近預設電壓源VGL的邏輯低電位。

藉由上述的電路設計，可以得到一個致能時間長度為時脈訊號CK的兩倍的發光控制訊號EM(在此實施例中，發光控制訊號EM在邏輯高電位時稱為被致能)。藉由一些電路元件的調整與增減，發光控制訊號EM的致能時間長度可以被設計為時脈訊號CK的致能時間的整數倍。此類變化設計為此技術領域者可以根據上述實施例內容而設計得出，在此不一一說明。

圖8A與圖8B所提出的設計能夠在時脈訊號CK與發光控制號EM之間提供一種準確的倍率關係，相當適於使用在所有必需透過類比電路(例如AMOLED的補償電路)來進行操作的顯示器驅動控制中。

綜上所述，本發明使提供電位至輸出端的導電路徑被以穩定的方式持續開啟著，相較於先前藉由電晶體不斷啟/閉以提供輸出節點電位的方式來說，本發明所提供的方式無疑能使輸出電位更為穩定。此外，能隨意調整輸出端的致能期間長度的設計方式，能夠使得此種移位暫存器在運用上有更大的彈性。

雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

20、60、80‧‧‧移位暫存器

70‧‧‧驅動控制訊號產生模組

75‧‧‧驅動模組

210‧‧‧前級訊號接收單元

220‧‧‧後級訊號接收單元

230‧‧‧控制單元

240‧‧‧穩壓開關

600‧‧‧驅動控制訊號產生模組

610‧‧‧驅動模組

800‧‧‧發光訊號產生單元

I₁ ‧‧‧前級訊號輸入端

I₂ ‧‧‧後級訊號輸入端

V_P1 ‧‧‧前級第一預設電位輸入端

V_P2 ‧‧‧前級第二預設電位輸入端

O_P1 ‧‧‧前級第一控制訊號輸出端

O_P2 ‧‧‧前級第二控制訊號輸出端

N-1‧‧‧前級訊號

VGH、VGL‧‧‧預設電壓源

V_f ‧‧‧後級第二預設電位輸入端

O_f ‧‧‧後級控制訊號輸出端

N+1‧‧‧後級訊號

V_C ‧‧‧第一預設電位輸入端

C_C ‧‧‧時脈訊號輸入端

C_X ‧‧‧反相時脈訊號輸入端

I_C1 ‧‧‧第一控制訊號輸入端

I_C2 ‧‧‧第二控制訊號輸入端

O_C ‧‧‧輸出端

CLK‧‧‧時脈訊號

XCLK‧‧‧反相時脈訊號

C_S ‧‧‧控制端

S₁ 、S₂ ‧‧‧通路端

Q、Boost、J、U、U’、S‧‧‧節點

P₁ ~P₅ 、T₁ ~T₈ 、D₁ ~D₆ 、E₁ ~E₈ ‧‧‧P型電晶體

D_C 、C₁ 、C₂ 、E_C ‧‧‧電容

EN‧‧‧致能訊號

Od‧‧‧驅動訊號輸出端

I_d1 、I_d2 ‧‧‧輸入端

V_d1 ‧‧‧驅動模組第一預設電位輸入端

V_d2 ‧‧‧驅動模組第二預設電位輸入端

I_EN ‧‧‧致能訊號輸入端

DRV₁ 、DRV₂ ‧‧‧驅動控制訊號

t₁ 、t₂ ‧‧‧期間

T_A 、T_B 、T_C 、T_D 、T_G 、T_H ‧‧‧時間點

O_EM ‧‧‧發光控制訊號輸出端

EM‧‧‧發光控制訊號

圖1A為一種常見之移位暫存器的電路圖。

圖1B為圖1A所示之移位暫存器中各對應節點的訊號波形圖。

圖2為根據本發明一實施例之移位暫存器的電路方塊圖。

圖3A為根據本發明一實施例之移位暫存器的電路圖。

圖3B為圖3A所示之電路的操作時序圖。

圖4為根據本發明另一實施例之移位暫存器的電路圖。

圖5為根據本發明又一實施例之移位暫存器的電路圖。

圖6為根據本發明再一實施例之移位暫存器的電路方塊圖。

圖7A為根據本發明一實施例之驅動控制訊號產生模組的電路圖。

圖7B為根據本發明一實施例之驅動模組的電路圖。

圖7C為圖7B之電路運作時的各節點波形時序圖。

圖8A為根據本發明再一實施例之移位暫存器的電路圖。

圖8B為移位暫存器800運作時的各節點波形時序圖。

20‧‧‧移位暫存器