CN105096836A - 显示屏驱动装置及包括该驱动装置的amold显示屏 - Google Patents

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Abstract

本发明为显示屏驱动装置及包括该驱动装置的AMOLD显示屏，主要是关于显示器领域，更确切地说，是涉及到一种用于阵列基板行驱动电路及相关的显示装置和涉及到由基本的驱动电路构成的多级移位寄存器。在多级驱动模块中，任意一级驱动模块的输出信号同时作为与其相邻的上一级驱动模块的重置信号和作为与其相邻的下一级驱动模块的输入信号，由多级驱动模块对应产生的多个输出信号的集合构成一系列非交叠的时序脉冲信号。

Description

显示屏驱动装置及包括该驱动装置的AMOLD显示屏
技术领域
本发明主要是关于显示器领域，更确切地说，是涉及到一种用于阵列基板行驱动电路及相关的显示装置和涉及到由基本的驱动电路构成的多级移位寄存器。
背景技术
在较为传统的现有技术中，随着业界将无源矩阵有机发光二极管PMOLED广泛地应用在显示器，如果试图增加显示器的面板尺寸来迎合消费者的需求，则需要使单个像素的驱动时间变得更短，就会相应要求增大瞬态电流，但功耗和ITO走线上的压降都变大，从而降低了显示的工作效率。作为另一些较佳的显示替代方案，业界还设计了有源矩阵有机发光二极管AMOLED通过开关管逐行扫描输入OLED电流，能够很好的解决该等问题。以及所应用的AMOLED由于具有高亮度和宽视角、快响应速度等优势，越来越广泛的被高性能显示装置采用。阵列基板行驱动电路GOA(GateonArray)是将栅极开关电路集成在一个阵列基板上，从而实现驱动电路的高度集成。
图1是现有技术的典型GOA电路设计方案，该驱动电路整体上主要由7个薄膜型的晶体管TFT组成，也即包括图1所示的PMOS晶体管M10～M16，并且驱动电路还包括了2个电容C10和C20。现有技术面临的问题之一是该GOA驱动电路使用的晶体管数量过多导致其所用的版图空间变大，显然这无法满足显示器的较窄边框设计需求，况且晶体管数量过多也使良率大幅度降低。再者另一个疑虑是，该GOA驱动电路中因为M13在一帧时间段内基本上一直为接通的状态，但如果该MOS器件长期处于导通状态很容易就会造成M13的阈值电压略有漂移，从而诱发该GOA电路发生异常。本发明在后文中将介绍设计总晶体管数量不变甚至更少的驱动电路，来避免该等问题。
发明内容
为了解决上述技术问题，本申请提供了一种显示屏驱动装置，该驱动装置包括多级驱动模块，所述驱动模块包括：
串联的第一晶体管和第二晶体管，且在该第二晶体管与所述第一晶体管之间的互连处设置有第一节点；
具有控制端的第三晶体管，所述第一节点与该第三晶体管的控制端连接；
并联的第四晶体管和第五晶体管，且在该第五晶体管与所述第四晶体管之间的互连处的设置有第二节点；
第一电容，连接在所述第一节点与所述第二节点之间；
其中，所述第三晶体管与所述第二节点连接，以在该第二节点处产生输出信号。
作为一个优选的实施例，上述显示屏驱动装置中，所述驱动模块还包括：
串联的第二电容和第六晶体管，所述第六晶体管的控制端连接到所述第一节点；以及
所述第六晶体管的第一端与所述第二电容的第二端的互连处设置有第三节点，且该第三节点还分别与所述第二晶体管和所述第四晶体管各自的控制端连接；
参考电压端，分别与所述第二晶体管的第二端、所述第四晶体管的第二端、所述第五晶体管的第二端和所述第六晶体管的第二端连接；
其中，所述第二电容的第一端与所述第三晶体管的第一端连接，且所述第三晶体管的第二端与所述第二节点连接。
作为一个优选的实施例，上述显示屏驱动装置中：
所述第一晶体管的第二端和所述第二晶体管的第一端均与所述第一节点连接，且所述第一晶体管的第一端用于接收一个输入信号，所述第一晶体管的控制端和所述第五晶体管的控制端均与所述驱动模块的一个第一时钟控制端连接，所述第二电容和所述第三晶体管各自的第一端均与所述驱动模块的一个第二时钟控制端连接。
作为一个优选的实施例，上述显示屏驱动装置中，在前后相邻的驱动模块中：
前一级驱动模块的输出信号端与后一级驱动模块中第一晶体管的第一端连接，以使所述前一级驱动模块的输出信号用作所述后一级驱动模块的输入信号。
作为一个优选的实施例，上述显示屏驱动装置中，所述驱动模块还包括：
第七晶体管，与所述第二晶体管并联；
其中，所述第七晶体管的第一端与所述第一节点连接，该第七晶体管的第二端还与所述参考电压端连接。
作为一个优选的实施例，上述显示屏驱动装置中，在前后相邻的驱动模块中：
所述前一级驱动模块的输出信号传送到所述后一级驱动模块中第一晶体管的第一端，以用作所述后一级驱动模块的输入信号；以及
所述后一级驱动模块的输出信号传送到所述前一级驱动模块中第七晶体管的控制端，以用作所述前一级驱动模块的复位信号。
作为一个优选的实施例，上述显示屏驱动装置中，在前后相邻的驱动模块中：
所述前一级驱动模块的第一时钟控制端由一个第一时钟信号驱动，且该前一级驱动模块的第二时钟控制端由与所述第一时钟信号反相的一个第二时钟信号的驱动；以及
所述后一级驱动模块的第一时钟控制端由所述第二时钟信号驱动，且该后一级驱动模块的第二时钟控制端由所述第一时钟信号驱动。
作为一个优选的实施例，上述显示屏驱动装置中，在配置成一列的多级驱动模块中：
为奇数行的所述驱动模块的第一时钟控制端由一个第一时钟信号驱动，且该奇数行的所述驱动模块的第二时钟控制端由与所述第一时钟信号互补的第二时钟信号驱动；以及
为偶数行的所述驱动模块的第一时钟控制端由所述第二时钟信号驱动，且该偶数行的所述驱动模块的第二时钟控制端由所述第一时钟信号驱动。
作为一个优选的实施例，上述显示屏驱动装置中：
所述第一晶体管、所述第二晶体管、所述第三晶体管、所述第四晶体管、所述第五晶体管和所述第六晶体管均为PMOS薄膜晶体管。
作为一个优选的实施例，上述显示屏驱动装置中：
所述第一晶体管、所述第二晶体管、所述第三晶体管、所述第四晶体管、所述第五晶体管、所述第六晶体管和所述第七晶体管均为PMOS薄膜晶体管。
本申请还提供了一种AMOLED显示屏，可包括上述任意一项所述的显示屏驱动装置阵列基板，所述AMOLED显示屏还包括：
阵列基板，设置有显示区和GOA区；
显示模组，设置在位于所述显示区的所述阵列基板之上；以及
所述显示屏驱动装置设置在位于所述GOA区的所述阵列基板上，以驱动所述显示模组发光。
附图说明
阅读以下详细说明并参照以下附图之后，本发明的特征和优势将显而易见：
图1是现有技术中GOA电路的基本架构；
图2是本发明中一个可选实施例的驱动模块的电路结构；
图3是基于图2的多级驱动模块串联的示意图；
图4是采用的时序控制程序的示意图；
图5A～5E是执行时序控制程序阶段基于图2的驱动模块各晶体管的响应动作；
图6是本发明中另一个可选实施例的驱动模块的电路结构；
图7是基于图6的多级驱动模块串联的示意图；
图8A～8E是执行时序控制程序阶段基于图6的驱动模块各晶体管的响应动作。
具体实施方式
下面将结合各实施例，对本发明的技术方案进行清楚、完整的阐述，但所描述的实施例仅是本发明的一部分用作说明叙述所用的实施例而非全部的实施例，基于该等实施例，本领域的技术人员在没有做出创造性劳动的前提下所获得的方案都属于本发明的保护范围。在业界阵列基板行驱动电路(GateonArray，简称GOA)主要是将栅极开关电路集成在同一个阵列基板上，从而实现驱动电路的高度集成，无论是节省材料方面还是降低工艺步骤方面都是极佳的选择途径，尤其是AMOLED多大是基于低温多晶硅技术，驱动面板的薄膜晶体管TFT具有较高的迁移率，可以更利于GOA电路的集成。
实施例一
本实施例提供了一种显示屏驱动装置，可包括图2展示的一种依据本发明的GOA驱动电路。在驱动模块/电路中主要包括了第一至第七晶体管M1～M7。第二晶体管M2和第七晶体管M7并联，并且第二晶体管M2的第一端和第七晶体管M7的第一端互连于一个第一公共节点N1处，以及第二晶体管M2的第二端和第七晶体管M7的第二端互连后都连接到一个第一参考电压VDD。其中第二晶体管M2和第七晶体管M7先行并联后它们两者再与第一晶体管M1串联，第一晶体管M1的第二端连接到第一公共节点N1处。此外，第四晶体管M4和第五晶体管M5并联，并且第四晶体管M4的第一端和第五晶体管M5的第一端互连于一个第二公共节点N2处，以及第四晶体管M4的第二端和第五晶体管M5的第二端互连后都连接到一个第一参考电压VDD。其中第四晶体管M4和第五晶体管M5先行并联后它们两者再与第三晶体管M3串联，第三晶体管M3的第二端连接到第二公共节点N2处。
另外，第三晶体管M3的控制端连接到第一公共节点N1，而第二公共节点N2与第一公共节点N1之间还连接有一个第一电容C1，我们设定驱动模块最终将在第二公共节点N2处输出该驱动模块的输出信号Sn。再者，驱动模块中还设置有一个第二电容C2和一个第六晶体管M6串联，第二电容C2的第一端和第三晶体管M3的第一端互连，第二电容C2的第二端和第六晶体管M6的第一端连接于一个第三公共节点Q处，并且第二晶体管M2和第四晶体管M4各自的控制端也都连接于第三公共节点Q处，以及第六晶体管M6的控制端连接到第一公共节点N1和第六晶体管M6的第二端连接到第一参考电压VDD。在一些实施例中，这里的第一晶体管至第七晶体管M1～M7都可以选择P型的薄膜晶体管TFT。此外，本文还设定第一晶体管至第七晶体管M1～M7各自的控制端可以例如是栅极，以及该等晶体管各自的第一端可以例如是源极(或漏极)而第二端则对应为漏极(或源极)，作为电子开关，晶体管的控制端可以控制它的第一端与第二端之间的接通或关断。
参见图2，在驱动模块中，第一晶体管M1的控制端和第五晶体管M5的控制端相互连接，并且共同连接到驱动模块的第一时钟控制端CK1，而第三晶体管M3的第一端和第二电容C2的第一端则共同连接到驱动模块的第二时钟控制端CK2。在一种驱动方式中，当第一时钟信号CLK施加于第一时钟控制端CK1，即施加于第一晶体管M1、第五晶体管M5各自的栅极控制端的时候，还要求第一时钟信号的一个反相信号或说是互补信号也即第二时钟信号CLKB也同步施加于第二时钟控制端CK2，即施加于第三晶体管M3和第二电容C2各自的第一端，例如图3的一个驱动模块101适用于第一、第二时钟控制端CK1、CK2的这种连接或驱动方式。另外一种驱动方式是，当第二时钟信号CLKB施加于第一时钟控制端CK1的时候，即施加于第一晶体管M1、第五晶体管M5各自的栅极控制端的时候，还要求第一时钟信号CLK同步施加于第二时钟控制端CK2，即施加于第三晶体管M3和第二电容C2各自的第一端，例如图3的一个驱动模块102适用于第一、第二时钟控制端CK1、CK2的这种连接或驱动方式。
在图3中，可以发现前一级驱动模块101的第一时钟控制端CK1由第一时钟信号CLK驱动但它的第二时钟控制端CK2由反相的第二时钟信号CLKB驱动，与此相对，后一级驱动模块102的第一时钟控制端CK1由第二时钟信号CLKB驱动但它的第二时钟控制端CK2则由第一时钟信号CLK驱动，换言之，相邻两级驱动模块的时钟控制端的连接方式相反，对于此点下文还将继续详细介绍。
在图2中，在并联的第二、第七晶体管(M2、M7)和并联的第四、第五晶体管(M4、M5)各自的第二端都输入一个为高电平水准的参考电压VDD，在第六晶体管M6的第二端也输入该参考电压VDD。针对多级驱动模块而言，在一个被选定的本级驱动模块中，它的第一晶体管M1的第一端用于接收一个输入信号IN，我们定义该本级驱动模块的输入信号IN实质上是该本级驱动模块的上一级驱动模块的输出信号Sn-1，所以该本级驱动模块的第一晶体管M1的第一端应当耦合到上一级驱动模块的第二公共节点N2处，用于接收上一级驱动模块的输出信号Sn-1。
同样，仍然是在被选定的本级驱动模块中，它的第七晶体管M7的栅极控制端用作接收一个重置信号或说是复位信号RESET，定义该本级驱动模块的复位信号RESET实质上是该本级驱动模块的下一级驱动模块的输出信号Sn+1，所以该本级驱动模块的第七晶体管M7的栅极控制端理应连接到下一级驱动模块的第二公共节点N2处，用于接收下一级驱动模块的输出信号Sn+1。与此同时，本级驱动模块的输出信号Sn同时作为本级驱动模块的上一级驱动模块的复位信号RESET和作为本级驱动模块的下一级驱动模块的输入信号IN。
在一个移位寄存器或在一个完整的阵列基板行驱动电路GOA中，应当是包括多级的由图2展示的单个驱动模块。以图3为例进行阐释，以级联方式设置的多级驱动模块串联，多级驱动模块至少是包括了首行的驱动模块101、第二行的驱动模块102、第三行的驱动模块103、第四行的驱动模块104、……及第N行的驱动模块等等，这些多级驱动模块被串联在一起配制成一列。该等级联的驱动模块满足一些规则，例如图3中的一个本级驱动模块102的输出信号作为与其相邻的上一级驱动模块101的复位信号RESET和同时作为与其相邻的下一级驱动模块103的输入信号IN，其他的驱动模块103、104等都遵循这样的规律。较为特殊的是，业界实质上一般会将第一个也即首行驱动模块101的输入信号IN指定施加某一帧开启信号STP-1，相应地，在多级驱动模块中处于末尾位置的末行驱动模块的复位信号RESET也可以被指定施加另一个相类似的帧开启信号STP-2，在不太严格的情况下，末行驱动模块的复位端RESET无输入信号也被允许，只不过它的输出端可能一直都处于输出状态也即Multi-out状态。
为了避免用语或措辞引起歧义或理解偏差，定义本级驱动模块和上一级、下一级驱动模块的位置关系，以及定义相邻前一级和后一级驱动模块的位置关系。譬如在图3中，除了位置较为特殊的首行和末行驱动模块外，以一个本级驱动模块N(如103)为例，该本级驱动模块N(如103)具有与其相邻的上一级驱动模块N－1(如102)和具有与其相邻的下一级驱动模块N+1(如104)，N为大于等于2的自然数。针前后对相邻的两级驱动模块N、N+1(如103、104)两者而言，驱动模块N(如103)属于前一级驱动模块而驱动模块N+1(如104)则属于后一级驱动模块。
下文中将以这种示例进行示范性阐述：一个本级驱动模块N的输出信号SN同时作为与其相邻上一级驱动模块N－1的复位信号RESET和作为与其相邻下一级驱动模块N+1的输入信号IN。还假设在前后相邻的两级驱动模块N、N+1中，前一级驱动模块N－1的第一时钟控制端CK1由第一时钟信号CLK驱动且其第二时钟控制端CK2由第二时钟信号CLKB的驱动，后一级驱动模块N的第一时钟控制端CK1由第二时钟信号CLKB驱动且其第二时钟控制端CK2由第一时钟信号CLK驱动。在一些可选的实施例中，在配置成一列的多级驱动模块中，属奇数行的驱动模块101、103……等的第一时钟控制端CK1由第一时钟信号CLK驱动且它们的第二时钟控制端CK2由第二时钟信号CLKB驱动。相对的是，偶数行的驱动模块102、104……等的第一时钟控制端CK1则由第二时钟信号CLKB驱动且它们的第二时钟控制端CK2则由第一时钟信号CLK驱动。
参见图4，以一个预定的周期时段(如一个常规的半帧周期)为例对多级驱动模块的工作机制进行范例说明。在该预设的时段内，第一时钟信号CLK、第二时钟信号CLKB在每个单位时间段都互为反相信号，而且第一时钟信号CLK在下一个单位时间段内的逻辑状态与它在相邻的上一个单位时间段的逻辑状态相反，第二时钟信号CLKB同样也如此，这是时钟信号的特性。在该预设的时段内，以在第一至第五单位时间段T1～T5执行的一个时序控制程序为例，来展示第一时钟信号CLK、第二时钟信号CLKB的周期性变化带来的移位效果，其中第一至第五单位时间段T1～T5在时间轴上是连续的。在第一、第三、第五单位时间段T1、T3、T5的阶段，第一时钟信号CLK是处于逻辑低电平状态而第二时钟信号CLKB则是处于逻辑高电平状态，同样在第二、第四单位时间段T2、T4的阶段，第一时钟信号CLK是处于逻辑高电平状态而第二时钟信号CLKB则是处于逻辑低电平状态。在一些可选的实施例中，第一时钟信号CLK或第二时钟信号CLKB在高电平时可以达到第一参考电压VDD的如5.5V～7.5V的水准，而它们在低电平的时候则可降至第二参考电压VEE的如为负值的－7V～－9V水准。
图5A中的一个本级驱动模块111和相邻的下一级驱动模块112中各个晶体管的开关响应动作将配合于图4中的第一单位时间段T1。此时设定第一单位时间段T1内多级驱动模块中的每一级驱动模块的输出信号S1、……SN-1、SN、SN+1……都处于初始化的高电平。针对本级驱动模块111而言，第一晶体管M1的栅极和第五晶体管M5的栅极都处于第一时钟信号CLK的低电位状态，则第一晶体管M1和第五晶体管M5被接通。第三晶体管M3、第六晶体管M6因为它们的栅极连接到导通的第一晶体管M1的第一端的一个输入信号IN(即驱动模块111的上一级驱动模块的输出信号SN-1)，而此时输出信号SN-1的高电平电位将第三晶体管M3、第六晶体管M6关断，同时，驱动模块111的上一级驱动模块的输出信号SN-1的高电位水准还被第一电容C1存储在第一公共节点N1处。此时因为连接于第二电容C2第一端的第二时钟信号CLKB为高电平，则第二电容C2的耦合作用会将第二电容C2第二端的第三公共节点Q钳制在高电位，使得第二晶体管M2、第四晶体管M4因为它们的栅极处于第三公共节点Q的高电位而被关断。
再者，第七晶体管M7的栅极由于是连接到下一级驱动模块112的第二公共节点N'2处，并且因为驱动模块112的输出信号SN+1为高电平而关断第七晶体管M7，从而本级驱动模块111的输出信号SN实质是导通的第五晶体管M5的第二端所输入的高电平参考电压VDD，此时第一电容C1藉由其电压保持作用Bootstrapping也会因为输出信号SN为高电平而同步推高第一公共节点N1处的电压水准。
在图5A中，针对下一级驱动模块112而言，其第一晶体管M'1的栅极和第五晶体管M'5的栅极都处于第二时钟信号CLKB的高电位状态，则第一晶体管M'1和第五晶体管M'5被关断。上一帧动作在第一公共节点N'1保留的高电平会关闭第三晶体管M'3和第六晶体管M'6，而且第二电容C'2的第一端输入的第一时钟信号CLK为低电平，由第二电容C'2的耦合作用而将第二电容C'2第二端处的第三公共节点Q'钳制在低电平，所以栅极连接到第三公共节点Q'的第二晶体管M'2和第四晶体管M'4是导通的。并且，第三晶体管M'3、第六晶体管M'6因为它们的栅极连接到导通的第二晶体管M'2的第二端的参考电压VDD，而确保是关断的，同时，参考电压VDD的高电平还藉此被第一电容C'1同步存储在第一公共节点N'1处。
再者，第七晶体管M'7的栅极由于是连接到驱动模块112的下一级驱动模块的第二公共节点处，并且驱动模块112的下一级驱动模块的输出信号SN+2为高电平而关断第七晶体管M'7。从而驱动模块112的输出信号SN+1实质是导通的第四晶体管M'4的第二端所输入的高电平参考电压VDD。
图5B是配合于图4中的第二单位时间段T2引发的各个晶体管的响应，并且第二单位时间段T2紧随着第一单位时间段T1，此阶段每一级驱动模块各自的输出信号S1、……SN-1、SN、SN+1……仍然都处于初始化的高电平。针对本级驱动模块111而言，第一晶体管M1的栅极和第五晶体管M5的栅极都处于第一时钟信号CLK的高电位状态，则第一晶体管M1和第五晶体管M5被关断。第三晶体管M3、第六晶体管M6因为它们的栅极处于到第一电容C1存储在第一公共节点N1处的高电平而关断，同时，因为第二电容C2第一端的第二时钟信号CLKB为低电平，则第二电容C2的耦合作用会将第二电容C2第二端的第三公共节点Q钳制在低电位，使得第二晶体管M2、第四晶体管M4因为它们的栅极处于第三公共节点Q的低电位而被接通，接通的第二晶体管M2保障了第一公共节点N1处的高电平水准。再者，第七晶体管M7的栅极由于是连接到下一级驱动模块112的第二公共节点N'2处，并且因为驱动模块112的输出信号SN+1为高电平而关断第七晶体管M7，从而本级驱动模块111的输出信号SN实质是导通的第四晶体管M4的第二端所输入的高电平参考电压VDD。
在图5B中，针对下一级驱动模块112而言，其第一晶体管M'1的栅极和第五晶体管M'5的栅极都处于第二时钟信号CLKB的低电位状态，则第一晶体管M'1和第五晶体管M'5都被接通。驱动模块111的高电平输出信号SN通过导通的第一晶体管M'1传输到第一公共节点N'1和传输到第三晶体管M'3和第六晶体管M'6各自的栅极，则第三晶体管M'3和第六晶体管M'6被关断，第一电容C'1仍然会在第一公共节点N'1处存储高电平。另外鉴于第二电容C'2的第一端输入的第一时钟信号CLK为高电平，由第二电容C'2的耦合作用而将第二电容C'2第二端处的第三公共节点Q'钳制在高电平，所以栅极连接到第三公共节点Q'的第二晶体管M'2和第四晶体管M'4都是关闭的。
再者，第七晶体管M'7的栅极由于是连接到驱动模块112的下一级驱动模块的第二公共节点处，并且驱动模块112的下一级驱动模块的输出信号SN+2为高电平，从而关断第七晶体管M'7。在此阶段驱动模块112的输出信号SN+1实质是导通的第五晶体管M'5的第二端所输入的高电平参考电压VDD。
图5C是配合于图4中的第三单位时间段T3引发的各个晶体管的响应动作，并且第三单位时间段T3紧随着第二单位时间段T2，注意本级驱动模块111的上一级驱动模块的输出信号SN-1此时翻转成低电平，但驱动模块111、112的输出信号SN、SN+1仍然都处于高电平。针对本级驱动模块111而言，第一晶体管M1的栅极和第五晶体管M5的栅极都处于第一时钟信号CLK的低电位状态，则第一晶体管M1和第五晶体管M5被接通。第三晶体管M3、第六晶体管M6因为它们的栅极连接到导通的第一晶体管M1的第一端的一个输入信号IN(即驱动模块111的上一级驱动模块的输出信号SN-1)，而此时输出信号SN-1的低电平电位将第三晶体管M3、第六晶体管M6接通，同时，驱动模块111的上一级驱动模块的输出信号SN-1的低电位水准还被第一电容C1存储在第一公共节点N1处。此时因为第六晶体管M6接通使得它的第一端处的第三公共节点Q实质是通过第六晶体管M6连接到参考电压VDD，导致第二晶体管M2、第四晶体管M4因为它们的栅极处于第三公共节点Q的高电位而被关断。
再者，第七晶体管M7的栅极由于是连接到下一级驱动模块112的第二公共节点N'2处，并且因为驱动模块112的输出信号SN+1为高电平而关断第七晶体管M7。此阶段第三晶体管M3被接通使得本级驱动模块111的输出信号SN可以连接到第三晶体管M3的第一端所输入的高电位的第二时钟信号CLKB，同时第五晶体管M5此时也是导通的，可确保本级驱动模块111的输出信号SN的高电平状态的稳定性，维持在导通的第五晶体管M5的第二端所输入的参考电压VDD水准。
在图5C中，针对下一级驱动模块112而言，其第一晶体管M'1的栅极和第五晶体管M'5的栅极都处于第二时钟信号CLKB的高电位状态，则第一晶体管M'1和第五晶体管M'5被关断。在第一公共节点N'1处保留的高电平关闭第三晶体管M'3和第六晶体管M'6，而且第二电容C'2的第一端输入的第一时钟信号CLK为低电平，则由第二电容C'2的耦合作用将第二电容C'2第二端处的第三公共节点Q'钳制在低电平，所以栅极连接到第三公共节点Q'的第二晶体管M'2和第四晶体管M'4是导通的，第二晶体管M'2的导通可确保第一公共节点N'1维持在第二晶体管M'2的第二端输入的参考电压VDD水准。再者，第七晶体管M'7的栅极由于是连接到驱动模块112的下一级驱动模块的第二公共节点处，并且驱动模块112的下一级驱动模块的输出信号SN+2为高电平，从而关断第七晶体管M'7。在此阶段驱动模块112的输出信号SN+1实质是导通的第四晶体管M'4的第二端所输入的高电平参考电压VDD。
图5D是配合于图4中的第四单位时间段T4引发的各个晶体管的响应动作，并且第四单位时间段T4紧随着第三单位时间段T3。注意在上文提及的预定的周期时段内，该本级驱动模块111的上一级驱动模块的输出信号SN-1在第三单位时间段T3内翻转成低电平，但输出信号SN-1在第三单位时间段T3之前具有高电平逻辑状态并且在第三单位时间段T3结束之后仍然返回至高电平逻辑状态。在时间段T4的阶段，驱动模块112的输出信号SN+1以及驱动模块112的下一级的驱动模块的输出信号SN+2仍然都处于高电平，而且输出信号SN-1也处于高电平。针对本级驱动模块111而言，第一晶体管M1的栅极和第五晶体管M5的栅极都处于第一时钟信号CLK的高电位状态，则第一晶体管M1和第五晶体管M5被关断。第三晶体管M3、第六晶体管M6因为它们的栅极此时处于第一电容C1存储在第一公共节点N1的低电平状态，所以第三晶体管M3、第六晶体管M6接通。
同时，导通的第六晶体管M6使得它的第一端处的第三公共节点Q连接到第六晶体管M6的第二端输入的参考电压VDD，则导致第二晶体管M2、第四晶体管M4因为它们的栅极处于第三公共节点Q的高电位而被关断。再者，第七晶体管M7的栅极由于是连接到下一级驱动模块112的第二公共节点N'2处，并且因为驱动模块112的输出信号SN+1为高电平而关断第七晶体管M7。此阶段由于第三晶体管M3被接通，使得本级驱动模块111的第二公共节点N2可以连接到第三晶体管M3的第一端所输入的低电位的第二时钟信号CLKB，可确保本级驱动模块111的输出信号SN维持在导通的第三晶体管M3的第一端所输入的第二时钟信号CLKB低电平电压水准，如等于参考电压VEE。
在图5D中，针对下一级驱动模块112而言，其第一晶体管M'1的栅极和第五晶体管M'5的栅极都处于第二时钟信号CLKB的低电位状态，则第一晶体管M'1和第五晶体管M'5被接通。鉴于导通的第一晶体管M'1的第一端输入的输出信号SN维持低电平状态，则第三晶体管M'3和第六晶体管M'6被接通，并且第一电容C'1在第一公共节点N'1处存储低电平。导通的第六晶体管M'6使得它的第一端处的第三公共节点Q'连接到第六晶体管M6的第二端输入的参考电压VDD，则导致第二晶体管M'2、第四晶体管M'4因为它们的栅极处于第三公共节点Q'的高电位而被关断。再者，第七晶体管M'7的栅极由于是连接到驱动模块112的下一级驱动模块的第二公共节点处，并且驱动模块112的下一级驱动模块的输出信号SN+2为高电平，从而关断第七晶体管M'7。此阶段第三晶体管M'3被接通使得驱动模块112的第二公共节点N'2可以连接到第三晶体管M'3的第一端所输入的高电位的第二时钟信号CLKB，同时第五晶体管M'5此时也是导通的，从而可确保驱动模块112的输出信号SN+1的高电平状态的稳定性，并维持在导通的第五晶体管M5的第二端所输入的参考电压VDD水准。
图5E是配合于图4中的第五单位时间段T5引发的各个晶体管的响应动作，并且第五单位时间段T5紧随着第四单位时间段T4，注意本级驱动模块111的上一级驱动模块的输出信号SN-1在此阶段返回至高电平。针对本级驱动模块111而言，第一晶体管M1的栅极和第五晶体管M5的栅极都处于第一时钟信号CLK的低电位状态，则第一晶体管M1和第五晶体管M5被接通。第三晶体管M3、第六晶体管M6因为它们的栅极连接到导通的第一晶体管M1的第一端的一个输入信号IN(即驱动模块111的上一级驱动模块的输出信号SN-1)，而此时输出信号SN-1的高电平电位将第三晶体管M3、第六晶体管M6关断。此时因为连接于第二电容C2第一端的第二时钟信号CLKB为高电平，则第二电容C2的耦合作用会将第二电容C2第二端的第三公共节点Q钳制在高电位，使得第二晶体管M2、第四晶体管M4因为它们的栅极处于第三公共节点Q的高电位而被关断。
再者，第七晶体管M7的栅极由于是连接到下一级驱动模块112的第二公共节点N'2处，并且因为驱动模块112的输出信号SN+1为低电平(下文将介绍输出信号SN+1翻转至低电平的缘由)，从而接通第七晶体管M7，使得第一公共节点N1藉由导通的第七晶体管M7而连接到第七晶体管M7第二端输入的高电平的参考电压VDD，确保第三晶体管M3和第六晶体管M6是关断的。在此阶段本级驱动模块111的输出信号SN实质是导通的第五晶体管M5的第二端所输入的高电平参考电压VDD。
在图5E中，针对下一级驱动模块112而言，其第一晶体管M'1的栅极和第五晶体管M'5的栅极都处于第二时钟信号CLKB的高电位状态，则第一晶体管M'1和第五晶体管M'5被关断。鉴于图5D告知第一电容C'1在第一公共节点N'1处存储低电平，则第三晶体管M'3和第六晶体管M'6被接通。导通的第六晶体管M'6使得它的第一端处的第三公共节点Q'连接到第六晶体管M6的第二端输入的参考电压VDD，则进一步导致第二晶体管M'2、第四晶体管M'4因为它们的栅极处于第三公共节点Q'的高电位而被关断。再者，第七晶体管M'7的栅极由于是连接到驱动模块112的下一级驱动模块的第二公共节点处，并且驱动模块112的下一级驱动模块的输出信号SN+2为高电平，从而关断第七晶体管M'7。此阶段第三晶体管M'3被接通，使得驱动模块112的第二公共节点N'2可以连接到第三晶体管M'3的第一端所输入的低电位的第二时钟信号CLKB，例如该低电位等于参考电压VEE，从而可确保驱动模块112的输出信号SN+1等于导通的第三晶体管M'3的第一端所输入的参考电压VEE。显而易见，在第四单位时间段T4原本触发驱动模块111产生的输出信号SN的一个逻辑低电平在第五单位时间段T5移位到驱动模块112的输出信号SN+1。
再参见图4，在第五单位时间段T5结束之后紧接着的一个单位时间段内，第一时钟信号CLK翻转成高电平而第二时钟信号CLKB翻转成低电平，也就说在整个预设时段中执行完T1～T5的时序控制程序后的其他时段内，第一时钟信号CLK、第二时钟信号CLKB重复T2、T1单位时间段的动作，但本级驱动模块111的输出信号SN一直为VDD高电平不变。相当于针对任意相邻的两级驱动模块N－1、N而言，前一级驱动模块N－1的输出信号SN-1在一个预设单位时间段T3之前具有高电平逻辑状态，但在预设单位时间段T3内翻转至低电平逻辑状态并在预设单位时间段T3结束后返回至高电平逻辑状态，而相邻的后一级驱动模块N的输出信号SN在该预设单位时间段T3的下一个单位时间段T4之前具有高电平逻辑状态，但在该下一个单位时间段T4内翻转至低电平逻辑状态并在该下一个单位时间段T4结束后返回至高电平逻辑状态。这种规律对于前后相邻的两级驱动模块都适用，因为从本质上来说，实现移位就是本发明多级驱动模块的目标之一。
最终我们会发现，多级驱动模块各自的输出信号S1、……SN-1、SN、SN+1……的集合构成一系列非交叠的时序脉冲信号。例如任选一个输出信号SN-1它在预设的单位时间段T3具有低电平状态，相邻的输出信号SN在下一个单位时间段T4具有的低电平状态，但输出信号SN-1、SN却不会在同一个单位时间段上交叠而同步进入低电平。该驱动电路GOA产生的一系列非交叠的时序脉冲信号[S1、…SN-1、SN、SN+1…]典型的用作像素电路阵列的行选通控制信号，例如为AMOLED的像素电路提供栅极控制信号。
在一些可选的实施例中，驱动模块101是一列中的一个首行驱动模块，相当于驱动模块101并无相邻的上一级驱动模块，则驱动模块101的输入信号IN端所耦合的一个输入信号(例如需要提供的输出信号SN-1)并不能从上一级驱动模块撷取，但可以采用由某一帧开启信号STP-1用作输出信号SN-1来提供给驱动模块101，即利用其他驱动元件传送的帧开启信号STP-1(输出信号SN-1)用来触发启动图4中的首个驱动模块101，并产生输出信号SN-1在后续的每个单元时间段的逐步移位效果。
显而易见，从图5A～5E的实施例中，可以检视到第四晶体管M4和第五晶体管M5进行切换而交替上拉输出信号SN，解决了背景技术中图1的单个晶体管M13长时间导通而诱发的阈值电压漂移的疑虑。在图6的另一个可选实施例中，较之图2的实施例，仅仅是将第七晶体管M7摒弃掉，也就是说第一晶体管M1和第二晶体管M2直接串联，在第一公共节点N1和第二晶体管M2的第二端之间再也不需要任何晶体管与第二晶体管M2并联。相应的多级驱动模块的级联方式如图7所示，较之图3的实施例区别仅仅在于，在前后相邻的驱动模块N、N+1中，前一级驱动模块N的输出信号SN可以传送到后一级驱动模块N+1中的第一晶体管M1的第一端用作后一级驱动模块N+1的输入信号IN，但是后一级驱动模块N+1无须再回授复位信号给前一级驱动模块N的被省略掉的第七晶体管M7。
基于上文阐释的基础，图8A～8E不再同步赘述前后相邻的驱动模块N、N+1的晶体管切换动作，仅仅以一个驱动模块N为例进行简单叙述。
在图8A的驱动模块211中，在T1阶段，第一晶体管M1的栅极和第五晶体管M5的栅极都处于第一时钟信号CLK的低电位状态，则第一晶体管M1和第五晶体管M5被接通。第三晶体管M3、第六晶体管M6因为它们的栅极连接到导通的第一晶体管M1的第一端的一个输入信号IN(即输出信号SN-1)，输出信号SN-1的高电平电位将第三晶体管M3、第六晶体管M6关断，同时输出信号SN-1的高电位水准还被第一电容C1存储在第一公共节点N1处。因为连接于第二电容C2第一端的第二时钟信号CLKB为高电平，则第二电容C2的耦合作用会将第三公共节点Q钳制在高电位，第二晶体管M2、第四晶体管M4因为它们的栅极处于第三公共节点Q的高电位而被关断。从而驱动模块211的输出信号SN实质是导通的第五晶体管M5的第二端所输入的高电平参考电压VDD。
在图8B的T2阶段，第一晶体管M1的栅极和第五晶体管M5的栅极都处于第一时钟信号CLK的高电位状态，则第一晶体管M1和第五晶体管M5被关断。第三晶体管M3、第六晶体管M6因为它们的栅极处于到第一电容C1存储在第一公共节点N1处的高电平而关断。同时，因为第二电容C2第一端的第二时钟信号CLKB为低电平，则第二电容C2的耦合作用会将第二电容C2第二端的第三公共节点Q钳制在低电位，使得第二晶体管M2、第四晶体管M4被接通，接通的第二晶体管M2保障了第一公共节点N1处的高电平水准。从而驱动模块211的输出信号SN实质是导通的第四晶体管M4的第二端所输入的高电平参考电压VDD。
在图8C的T3阶段，第一晶体管M1的栅极和第五晶体管M5的栅极都处于第一时钟信号CLK的低电位状态，则第一晶体管M1和第五晶体管M5被接通。第三晶体管M3、第六晶体管M6因为它们的栅极连接到导通的第一晶体管M1的第一端的一个输入信号IN(即输出信号SN-1)，此时输出信号SN-1的低电平电位将第三晶体管M3、第六晶体管M6接通，同时输出信号SN-1的低电位水准还被第一电容C1存储在第一公共节点N1处。因为第六晶体管M6接通使得它的第一端处的第三公共节点Q实质是通过第六晶体管M6连接到参考电压VDD，导致第二晶体管M2、第四晶体管M4因为栅极处于的高电位而关断。此阶段第三晶体管M3被接通使得本级驱动模块111的输出信号SN可以连接到第三晶体管M3的第一端所输入的高电位的第二时钟信号CLKB，同时第五晶体管M5此时也是导通的，可确保本级驱动模块111的输出信号SN的高电平状态的稳定性，输出信号SN维持在导通的第五晶体管M5的第二端所输入的参考电压VDD水准。
在图8D的T4阶段，第一晶体管M1的栅极和第五晶体管M5的栅极都处于第一时钟信号CLK的高电位状态，则第一晶体管M1和第五晶体管M5被关断。第三晶体管M3、第六晶体管M6因为它们的栅极此时处于第一电容C1存储在第一公共节点N1的低电平状态，所以第三晶体管M3、第六晶体管M6接通。同时，导通的第六晶体管M6使得它的第一端处的第三公共节点Q连接到参考电压VDD，则导致第二晶体管M2、第四晶体管M4因为它们的栅极处于高电位而被关断。由于第三晶体管M3被接通，使得驱动模块211的第二公共节点N2可以连接到第三晶体管M3的第一端所输入的低电位的第二时钟信号CLKB，可确保驱动模块211的输出信号SN维持在第二时钟信号CLKB的低电平电压水准，如等于参考电压VEE。
在图8E的T5阶段，第一晶体管M1的栅极和第五晶体管M5的栅极都处于第一时钟信号CLK的低电位状态，则第一晶体管M1和第五晶体管M5被接通。第三晶体管M3、第六晶体管M6的栅极连接到导通的第一晶体管M1的第一端的一个输入信号IN(即输出信号SN-1)，输出信号SN-1的高电平电位将第三晶体管M3、第六晶体管M6关断。此时因为连接于第二电容C2第一端的第二时钟信号CLKB为高电平，则第二电容C2的耦合作用会将第二电容C2第二端的第三公共节点Q钳制在高电位，使得第二晶体管M2、第四晶体管M4被关断。在此阶段驱动模块211的输出信号SN实质是导通的第五晶体管M5的第二端所输入的高电平参考电压VDD。
实施例二
本实施例提供了一种AMOLED显示屏(如液晶面板、电子纸、OLED面板及电视机显示屏等显示器件)，且该显示屏可包括上述实施例一中所记载的显示屏驱动装置，且该AMOLED显示屏还可包括设置有显示区和GOA区的阵列基板，且在位于显示区的阵列基板上设置有如OLED等的显示模组，而在位于GOA区的阵列基板之上则可设置有如实施例一中所记载的显示屏驱动装置，以使得该显示屏驱动装置驱动上述的显示模组发光；即本实施例中所记载的AMOLED显示屏包括上述实施例一中记载的显示屏驱动装置技术方案，而为了阐述简明故在此重复的技术特征便不予累述，但本领域技术人员应该知悉实施例一中记载的相关技术特征均可适用于本实施例的技术方案中。
以上，通过说明和附图，给出了具体实施方式的特定结构的典型实施例，上述发明提出了现有的较佳实施例，但这些内容并不作为局限。对于本领域的技术人员而言，阅读上述说明后，各种变化和修正无疑将显而易见。因此，所附的权利要求书应看作是涵盖本发明的真实意图和范围的全部变化和修正。在权利要求书范围内任何和所有等价的范围与内容，都应认为仍属本发明的意图和范围内。

Claims (11)

1.一种显示屏驱动装置，其特征在于，包括多级驱动模块，所述驱动模块包括：
串联的第一晶体管和第二晶体管，且在该第二晶体管与所述第一晶体管之间的互连处设置有第一节点；
具有控制端的第三晶体管，所述第一节点与该第三晶体管的控制端连接；
并联的第四晶体管和第五晶体管，且在该第五晶体管与所述第四晶体管之间的互连处的设置有第二节点；
第一电容，连接在所述第一节点与所述第二节点之间；
其中，所述第三晶体管与所述第二节点连接，以在该第二节点处产生输出信号。
2.根据权利要求1所述的显示屏驱动装置，其特征在于，所述驱动模块还包括：
串联的第二电容和第六晶体管，所述第六晶体管的控制端连接到所述第一节点；以及
所述第六晶体管的第一端与所述第二电容的第二端的互连处设置有第三节点，且该第三节点还分别与所述第二晶体管和所述第四晶体管各自的控制端连接；
参考电压端，分别与所述第二晶体管的第二端、所述第四晶体管的第二端、所述第五晶体管的第二端和所述第六晶体管的第二端连接；
其中，所述第二电容的第一端与所述第三晶体管的第一端连接，且所述第三晶体管的第二端与所述第二节点连接。
3.根据权利要求2所述的显示屏驱动装置，其特征在于，所述第一晶体管的第二端和所述第二晶体管的第一端均与所述第一节点连接，且所述第一晶体管的第一端用于接收一个输入信号，所述第一晶体管的控制端和所述第五晶体管的控制端均与所述驱动模块的一个第一时钟控制端连接，所述第二电容和所述第三晶体管各自的第一端均与所述驱动模块的一个第二时钟控制端连接。
4.根据权利要求3所述的显示屏驱动装置，其特征在于，在前后相邻的驱动模块中：
前一级驱动模块的输出信号端与后一级驱动模块中第一晶体管的第一端连接，以使所述前一级驱动模块的输出信号用作所述后一级驱动模块的输入信号。
5.根据权利要求3所述的显示屏驱动装置，其特征在于，所述驱动模块还包括：
第七晶体管，与所述第二晶体管并联；
其中，所述第七晶体管的第一端与所述第一节点连接，该第七晶体管的第二端还与所述参考电压端连接。
6.根据权利要求5所述的显示屏驱动装置，其特征在于，在前后相邻的驱动模块中：
所述前一级驱动模块的输出信号传送到所述后一级驱动模块中第一晶体管的第一端，以用作所述后一级驱动模块的输入信号；以及
所述后一级驱动模块的输出信号传送到所述前一级驱动模块中第七晶体管的控制端，以用作所述前一级驱动模块的复位信号。
7.根据权利要求3或5所述的显示屏驱动装置，其特征在于，在前后相邻的驱动模块中：
所述前一级驱动模块的第一时钟控制端由一个第一时钟信号驱动，且该前一级驱动模块的第二时钟控制端由与所述第一时钟信号反相的一个第二时钟信号的驱动；以及
所述后一级驱动模块的第一时钟控制端由所述第二时钟信号驱动，且该后一级驱动模块的第二时钟控制端由所述第一时钟信号驱动。
8.根据权利要求4或6所述的显示屏驱动装置，其特征在于，在配置成一列的多级驱动模块中：
为奇数行的所述驱动模块的第一时钟控制端由一个第一时钟信号驱动，且该奇数行的所述驱动模块的第二时钟控制端由与所述第一时钟信号互补的第二时钟信号驱动；以及
为偶数行的所述驱动模块的第一时钟控制端由所述第二时钟信号驱动，且该偶数行的所述驱动模块的第二时钟控制端由所述第一时钟信号驱动。
9.根据权利要求2所述的显示屏驱动装置，其特征在于，所述第一晶体管、所述第二晶体管、所述第三晶体管、所述第四晶体管、所述第五晶体管和所述第六晶体管均为PMOS薄膜晶体管。
10.根据权利要求5所述的显示屏驱动装置，其特征在于，所述第一晶体管、所述第二晶体管、所述第三晶体管、所述第四晶体管、所述第五晶体管、所述第六晶体管和所述第七晶体管均为PMOS薄膜晶体管。
11.一种AMOLED显示屏，其特征在于，包括如权利要求1～10中任意一项所述的显示屏驱动装置，所述AMOLED显示屏还包括：
阵列基板，设置有显示区和GOA区；
显示模组，设置在位于所述显示区的所述阵列基板之上；以及
所述显示屏驱动装置设置在位于所述GOA区的所述阵列基板上，以驱动所述显示模组发光。
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