CN102867475A - 移位寄存器单元、栅极驱动电路及显示装置 - Google Patents

移位寄存器单元、栅极驱动电路及显示装置 Download PDF

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黄炜赟
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Abstract

本发明公开了一种移位寄存器单元、栅极驱动电路及显示装置，其中的移位寄存器单元包括：T1，其第一电极连接输入端，栅极连接第二时钟信号输入端；T2，其第一电极连接T1的第二电极，栅极连接复位端，第二电极连接低电位连接端；T3，其第二电极连接输出端，第一电极连接第一时钟信号输入端，栅极连接T1的第二电极；T4，其第一电极连接输出端，栅极连接复位端，第二电极连接低电位连接端；T5，其栅极连接第二时钟信号输入端，第一电极连接输出端，第二电极连接低电位连接端；电容，连接在T3的栅极和第二电极之间；第一时钟信号和第二时钟信号互为周期相同的反相信号，用以较好地控制电路输出栅驱动方波中的毛刺杂峰。

Description

移位寄存器单元、栅极驱动电路及显示装置
技术领域
本发明涉及液晶屏制造领域，特别涉及一种移位寄存器单元、栅极驱动电路及显示装置。
背景技术
现阶段越来越多的手机屏幕都采用窄边框的设计，而目前使得手机屏幕中的TFT-LCD（Thin Film Transistor-Liquid Crystal Display，薄膜晶体管-液晶显示器）实现窄边框的主流技术是栅极驱动技术。栅极驱动技术是通过省略栅极扇出（gate fan-out）的方式，实现使得手机屏幕的TFT-LCD为窄边框的目的。与其它技术相比，它不需要引入新的光掩模，无需增加额外的工序，因此与现有的TFT-LCD制程完全兼容，且栅极驱动电路的制作成本较低、可靠性较高。鉴于以上原因，栅极驱动技术已成为目前实现TFT-LCD窄边框的主流技术。
现有的栅极驱动电路主要是由移位寄存器单元和具有拉高电位（即pullup，提高输出节点电位）和拉低电位（即pull down降低输出节点电位）功能的反相器组成，它的基本工作原理是通过输入IC（Integrated Circuit，集成电路）信号来输入一定宽度的方形波，从上到下依次实现对每一行像素的扫描，并将每一行像素的扫描后的输出电压以方形波的形式显示出来。一种现有的移位寄存器单元电路的工作原理图如图1所示。由于这种移位寄存器单元电路中时钟信号CLK（Clock，时钟）1串联大电容C1，会增加电路的功耗，此外，输出端Row（n）大多数时间处于电位悬空状态，并没有强制拉低电位，因此其输出电压的波形的毛刺和杂峰较多，这样会降低显示品质。
发明内容
本发明旨在提供一种基于栅极驱动电路的显示装置，用以控制电路输出栅驱动方波中的毛刺、杂峰，提高显示品质，同时减少电路排版的空间，减小电路功耗。
本发明实施例提供一种移位寄存器单元，包括输入端、输出端、第一时钟信号输入端、第二时钟信号输入端、低电位连接端以及复位端，该移位寄存器单元还包括：第一薄膜晶体管，其第一电极连接输入端，栅极连接第二时钟信号输入端；第三薄膜晶体管，其第二电极连接输出端，第一电极连接第一时钟信号输入端，栅极连接第一薄膜晶体管的第二电极；第二薄膜晶体管，其第一电极连接第一薄膜晶体管的第二电极，栅极连接复位端，第二电极连接低电位连接端；第四薄膜晶体管，其第一电极连接输出端，栅极连接复位端，第二电极连接低电位连接端；第五薄膜晶体管，其栅极连接第二时钟信号输入端，第一电极连接输出端，第二电极连接低电位连接端；电容，其连接在所述第三薄膜晶体管的栅极和第二电极之间；其中，从第一时钟信号输入端输入的第一时钟信号和从第二时钟信号输入端输入的第二时钟信号互为周期相同的反相信号。
进一步地，上述第一薄膜晶体管、上述第二薄膜晶体管、上述第三薄膜晶体管、上述第四薄膜晶体管和上述第五薄膜晶体管中的任意t个的第一电极为漏极，第二电极为源极，上述五个薄膜晶体管中的任意5-t个第一电极为源极，第二电极为漏极，其中，t为整数且0≤t≤5。
进一步地，上述第一薄膜晶体管、上述第二薄膜晶体管、上述第三薄膜晶体管、上述第四薄膜晶体管和上述第五薄膜晶体管均为N型晶体管。
进一步地，采用多晶硅、非晶硅或氧化物半导体作为其中的薄膜晶体管中的半导体层的材料。
一种栅极驱动电路，包括：n个上述移位寄存器单元，其中：第一个移位寄存器单元的输入端连接到起始信号输入端；第m个移位寄存器单元的输入端连接到第m-1个移位寄存器单元的输出端，第m个移位寄存器单元的复位端连接到第m+1个移位寄存器单元的输出端，其中，m、n均为整数且1<m<n。
本发明实施例还提供一种显示装置，包括上述栅极驱动电路。
本发明提出了一种栅极驱动电路，包括n个移位寄存器单元，其移位寄存器单元仅采用了5个TFT（Thin Film Transistor，薄膜晶体管）和一个电容，结构简单，可以有效减少电路排版面积，降低电路功耗，并且通过将第一薄膜晶体管的栅极与第二时钟信号输入端相连，第一电极与输入端相连，第二电极与电容、第三薄膜晶体管的栅极以及第二薄膜晶体管的第一电极相连的结构，提高了输出电压的电位，再辅以连接在输出端和低电位之间的由第二时钟控制开关的第五薄膜晶体管用以强制下拉输出电位，能够较好地控制电路输出栅驱动方波中的毛刺杂峰。
附图说明
图1为现有技术中的基本栅极驱动电路中的移位寄存器单元电路原理图；
图2为本发明实施例中的栅极驱动电路中的移位寄存器单元的电路原理图；
图3为本发明实施例中的栅极驱动电路的示意图；
图4为本发明实施例中的栅极驱动电路从上至下扫描的时序波形图；
图5为本发明实施例中的栅极驱动电路单级波形图。
具体实施方式
本发明实施例设计了一种栅极驱动电路，其中的移位寄存器单元中的薄膜晶体管数目较少，结构简单，可以减少电路排版的空间；且相对于现有技术而言，本发明实施例没有串联的电容，只有一个起上拉第三薄膜晶体管的栅极电位作用的电容，电路功耗较小，再辅以连接在输出端和低电位之间的由第二时钟控制开关的第五薄膜晶体管用以强制下拉输出电位，能够较好地控制电路输出栅驱动方波中的毛刺杂峰。
下面结合附图说明本发明中的优选实施例。
本发明实施例设计的栅极驱动电路中的移位寄存器单元，包括输入端Start（起始）、复位端Reset、输出端Output第一薄膜晶体管T1、第二薄膜晶体管T2、上拉电位部分（由第三薄膜晶体管T3组成）、下拉电位部分（由第四薄膜晶体管T4和第五薄膜晶体管T5）三个部分。图中T3的栅极与C1的连接点被称为Q点。
由于在实际应用中采用N型结构的晶体管能够获得跟好的显示效果，因此，本发明的优选实施例提供的基于n个移位寄存器单元的栅极驱动电路中的薄膜晶体管采用的都是N型的晶体管。
本发明实施例提出的栅极驱动电路的移位寄存器单元如图2所示，具体包括：
输入端Start，与T1的第一电极相连，在扫描启动时输入电压为半个时钟信号输入端周期的高电平，之后一直为低电平；
复位端Reset，与T2和T4的栅极均相连；
输出端Output，与T5的第一电极、T4的第一电极、T3的第二电极以及电容C1的一端均相连；
电容C1，其一端与T1的第二电极、T2的第一电极以及T3的栅极相连，其另一端与输出端、T3的第二电极、T4的第一电极以及T5的第一电极相连；
第一时钟信号输入端CLKA，与T3的第一电极相连；
第二时钟信号输入端CLKB，与T1的栅极以及T5的栅极相连；
第一薄膜晶体管T1，其栅极与CLKB和T3的栅极相连，其第一电极与Start相连，其第二电极与T2的第一电极以及T3的栅极和C1的一端相连；
第二薄膜晶体管T2，其第一电极与T1的第二电极相连，其第二电极与Vss相连；
第三薄膜晶体管T3，其第一电极与CLKA相连，第二电极与T4的第一电极相连；
第四薄膜晶体管T4，其栅极与T2的栅极以及Reset相连，第一电极与T3的第二电极相连；
第五薄膜晶体管T5，其栅极与CLKB以及T1的栅极相连；
低电位连接端Vss，与T2的第二电极、T4的第二电极以及T5的第二电极均相连。
上述移位寄存器单元工作于CLKA和CLKB双时钟单周期差分输入的情况下，即第一时钟信号和第二时钟信号互为周期相同的反向信号。
上述5个薄膜晶体管中的任意t个的第一电极为漏极，第二电极为源极，任意5-t个第一电极为源极，第二电极为漏极，其中，t为整数且0≤t≤5。
本领域的技术人员应当明白，可以根据所述薄膜晶体管的沟道类型，而可以对所述薄膜晶体管的源/漏极在上述电路中的连接位置作出适当的变化。例如，在实际应用中，上述5个薄膜晶体管的第一电极均为漏极，第二电极均为源极；或者，上述5个薄膜晶体管的第一电极均为源极，第二电极均为漏极。
基于上述移位寄存器单元本发明实施例设计了一种栅极驱动电路，包括n个上述移位寄存器单元，其中：每个移位寄存器单元的第一时钟信号输入端均连接到第一公共时钟信号输入端，第二时钟信号输入端均连接到第二公共时钟信号输入端，低电位连接端均连接到公共低电位连接端；每个移位寄存器单元的输出端分别连接到对应的信号输出端；第一个移位寄存器单元的输入端连接到起始信号输入端；第m个移位寄存器单元的输入端连接到第m-1个移位寄存器单元的输出端，第m个移位寄存器单元的复位端连接到第m+1个移位寄存器单元的输出端，其中，m、n均为整数且1<m<n。
基于上述栅极驱动电路本发明实施例还设计了一种TFT-LCD。
基于上述移位寄存器单元和栅极驱动电路，本发明实施例设计的栅极驱动电路的应用方法，其中，栅极驱动电路从上至下扫描的时序波形图如图4所示，包括：在第一个时钟周期的前半周期A内，通过起始信号输入端向第1个移位寄存器单元的输入端输入高电平的起始信号；
在第一个时钟周期的前半周期A以后，通过起始信号输入端始终向第1个移位寄存器单元的输入端输入低电平的起始信号；
在每个时钟周期的后半周期（如B、D等），通过第一公共时钟信号输入端向每个移位寄存器单元的第一时钟信号输入端输入高电平的时钟信号，通过第二公共时钟信号输入端向每个移位寄存器单元的第二时钟信号输入端输入低电平的时钟信号，第m-1个移位寄存器单元始终将输出端的输出信号输入至第m个移位寄存器单元的输入端；
在第一个时钟周期后的每个时钟周期的前半周期（如C）中，通过第一公共时钟信号输入端向每个移位寄存器单元的第一时钟信号输入端输入低电平的时钟信号，通过第二公共时钟信号输入端向每个移位寄存器单元的第二时钟信号输入端输入高电平的时钟信号，第m+1个移位寄存器单元的输出端将输出信号输出至第m个移位寄存器单元的复位端；
其中，m、n均为整数且1<m<n。
下面结合图2对本发明实施例设计的移位寄存器单元进行详细描述。
在栅极驱动开始从上到下扫描每一行像素时，Start发出半个时钟周期的高电平脉冲信号。在此半个时钟周期内，CLKA为低电平，CLKB为高电平，此时T1、T5导通，Start输入的高电平通过T1对C1进行预充电，并且，由于此时T3被导通，由于T3的第二电极直接与Output相连，低电平由CLKA输入T3的第一电极，再经过T3的第二电极，通过Output输出。
在此之后，即半个时钟周期之后，CLKA为高电平，经过T3通过Output输出，同时，电容C1使得T3的栅极电位被拉高，使得T3更好地传输CLKA的高电平。
上述过程是移位寄存器单元输出一级栅驱动方波的过程，在此之后，即半个时钟周期之后，Reset控制T2的导通对Q点进行放电，同时控制T4的导通，对Output进行拉低；CLKB的高电平使T1导通，由于此时Start信号为低电平，所以Q点也被放电，同时，CLKB的高电平使T5导通，对Output的输出电位进行拉低。
栅极驱动从上至下扫描时，T1属于预充电部分，T2、T4属于复位部分。预充电部分在CLKB为高电平的半个时钟周期内，对与T3的栅极相连的C1进行预充电，使得C1在半个时钟周期后，对T3的栅极进行充电。
上拉电位部分的作用是在预充电后，即Start通过T1对C1进行了半个时钟周期的充电后，在CLKA为高电平的半个时钟周期内，输出栅极驱动的高电平信号。
下拉电位部分的作用是在CLKB和Reset信号的控制下，对输出Output节点电位进行交流下拉。
图3所示为本发明的栅极驱动电路原理图，Output n-1为当前级移位寄存器单元的输入端，其接上一级的输出，Output n+1为当前级移位寄存器单元的复位端，其接下一级的输出，栅极驱动电路的第一级移位寄存器单元的Outputn-1接Start起始信号。
图4所示为本发明实施例中的栅极驱动电路从上至下扫描的时序波形图。Start在第一周期的前半周期内输出高电平，之后一直输出低电平。CLKA在每个时钟周期的前半周期内输出低电平的时钟信号，在每个时钟周期的后半周期输出高电平的时钟信号。CLKB在每个时钟周期的前半周期内输出高电平的时钟信号，在每个时钟周期的后半周期输出低电平的时钟信号。GL0会在第一个时钟周期的后半周期内输出高电平的时钟信号，GL1会在第二个时钟周期的前半周期内输出高电平的时钟信号，而GL2会在第二个时钟周期的后半周期内输出高电平的时钟信号。
图5为本发明实施例中的栅极驱动电路的第一级移位寄存器单元的单级波形图，其中，CLKA、CLKB和Start的输出波形与图4相同。而Q点在第一时钟周期的前半周期内处于预充电状态，在第二时钟周期的后半周期内处于高电平状态。Output在第一时钟周期的后半周期内输出高电平。在第二时钟周期的前半周期内会有由后一级移位寄存器单元的输出端输出的高电平输入Reset。
下面根据图2所示的本发明实施例的移位寄存器单元电路、图3所示的本发明实施例的栅极驱动电路原理图、图4所示的本发明实施例的栅极驱动从上至下扫描时序图和图5所示的本发明实施例的栅极驱动电路的第一级移位寄存器单元的单级波形图，分析本发明的栅极驱动电路工作原理。
第一阶段如图4和图5中的A所示，其为栅极驱动电路开始工作的半个时钟周期，此时Start输入的起始信号为高电平，CLKA的时钟信号为低电平，CLKB的时钟信号为高电平。Start输入第一个移位寄存器单元SR0（ShiftRegister，移位寄存器单元）的输入端Output n-1，CLKB发出的高电平的时钟信号使T1导通，Start对SR0的T3栅极Q进行预充电，使得T3的Q点电压上升。此时，SR0的Output n+1（即Reset）的复位信号为低电平，T2、T4均处于截止状态，T3的Q点保持预充电状态，CLKB通过控制T5导通使得SR0将输出信号Output置位至低电平。
第二阶段如图4和图5中的B所示，其在预充电结束后，是第一阶段后的半个时钟周期，此时CLKA输出的时钟信号为高电平，CLKB输出的时钟信号为低电平，Start的输入信号为低电平，此时，GL1的信号为第一阶段的复位电压Output n+1，因此GL1为低电平，SR0的T1、T2、T4、T5截止，T3导通，电容C1使SR0的T3的Q点电位升高，从而使CLKA的输出的高电平信号经过T3传输出去的过程中损耗极少。在第二阶段由于GL0输出高电平信号，与SR0的Start起始信号相比，GL0输出的高电平信号进行了移位。同时，GL0将SR0的输出信号输入SR1的Ouput n-1，SR1的Start通过T1对SR1的T3的Q点进行预充电，使T3的Q点电压上升。
第三阶段如图4和图5中的C所示，其是第二阶段后的半个时钟周期，此时SR1的T3开启，电容C1使SR1的T3的Q点电位升高，GL1输出高电平信号，与GL0的输出信号相比，GL1的输出信号进行了移位。对于SR0，GL1输入SR0的Output n+1（即SR0的Reset），Start的输入信号为低电平，CLKA输出的时钟信号为低电平，CLKB输出的时钟信号为高电平，T1导通，由于Start端处于低电位，会通过T1对T3的Q点放电；同时，CLKB将T5导通将GL0的输出信号的电位拉低。Reset信号将T2导通，对T3的Q点放电；Reset信号将T4导通，将GL0的输出信号的电位拉低。同时，GL1的输出信号输入SR2的Output n-1，SR2的Start的输入信号（即Output n-1）通过T1对SR2的T3的Q点进行预充电，使Q点电压上升。
第四阶段如图4和图5中的D所示，其为第三阶段后的半个时钟周期，此时SR2的T3导通，电容C1使SR2的T3的Q点电位升高，GL2输出高电平信号，与GL1的输出信号相比，GL2的输出信号进行了移位。
SR3、SR4……SRn、SRn+1重复上述过程，以此实现了栅极驱动从上至下扫描，即在Start（Output n-1）/Reset（Output n+1）、CLKA/CLKB的高低电平控制下实现从上而下的栅驱动扫描输出。
本发明实施例中的移位寄存器单元中薄膜晶体管的半导体层的材料可以采用非晶硅、多晶硅或者氧化物半导体等。
本发明实施例提供的栅极驱动电路，结构简单，其移位寄存器单元中的薄膜晶体管数目较少，可以减少电路排版的空间，降低电路的功耗；且只有一个起上拉第三薄膜晶体管的栅极电位作用的电容，电路功耗较小，再辅以由第五薄膜晶体管组成的、用以下拉输出电位的结构单元，可以较好地控制电路输出栅驱动方波中的毛刺杂峰。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (6)

1.一种移位寄存器单元，包括输入端、输出端、第一时钟信号输入端、第二时钟信号输入端、低电位连接端以及复位端，其特征在于，该移位寄存器单元还包括：
第一薄膜晶体管，其第一电极连接输入端，栅极连接所述第二时钟信号输入端；
第二薄膜晶体管，其第一电极连接所述第一薄膜晶体管的第二电极，栅极连接所述复位端，第二电极连接所述低电位连接端；
第三薄膜晶体管，其第二电极连接所述输出端，第一电极连接第一时钟信号输入端，栅极连接所述第一薄膜晶体管的第二电极；
第四薄膜晶体管，其第一电极连接所述输出端，栅极连接所述复位端，第二电极连接所述低电位连接端；
第五薄膜晶体管，其栅极连接第二时钟信号输入端，第一电极连接所述输出端，第二电极连接所述低电位连接端；
电容，其连接在所述第三薄膜晶体管的栅极和第二电极之间；
其中，从所述第一时钟信号输入端输入的第一时钟信号和从所述第二时钟信号输入端输入的第二时钟信号互为周期相同的反相信号。
2.如权利要求1所述的移位寄存器单元，其特征在于，所述第一薄膜晶体管、所述第二薄膜晶体管、所述第三薄膜晶体管、所述第四薄膜晶体管和所述第五薄膜晶体管中的任意t个的第一电极为漏极，第二电极为源极，上述五个薄膜晶体管中的任意5-t个第一电极为源极，第二电极为漏极，其中，t为整数且0≤t≤5。
3.如权利要求1所述的移位寄存器单元，其特征在于，第一薄膜晶体管、所述第二薄膜晶体管、所述第三薄膜晶体管、所述第四薄膜晶体管和所述第五薄膜晶体管均为N型晶体管。
4.如权利要求1-3中的任一项所述的移位寄存器单元，其特征在于，采用多晶硅、非晶硅或氧化物半导体作为其中的薄膜晶体管中的半导体层的材料。
5.一种栅极驱动电路，其特征在于，包括：n个如权利要求1-4中的任一项所述的移位寄存器单元，其中：
第一个移位寄存器单元的输入端连接到起始信号输入端；
第m个移位寄存器单元的输入端连接到第m-1个移位寄存器单元的输出端，第m个移位寄存器单元的复位端连接到第m+1个移位寄存器单元的输出端，其中，m、n均为整数且1<m<n。
6.一种显示装置，其特征在于，包括如权利要求5所述的栅极驱动电路。
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