KR101544051B1 - 게이트 라인 구동 방법, 이를 수행하는 게이트 라인 구동회로 및 이를 포함하는 표시장치 - Google Patents

게이트 라인 구동 방법, 이를 수행하는 게이트 라인 구동회로 및 이를 포함하는 표시장치 Download PDF

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Abstract

복수의 스테이지들이 연결되고, 첫 번째 스테이지에는 수직 개시신호가 입력단에 제공되며, 각 스테이지들의 출력신호들을 게이트 라인에 출력하는 게이트 라인 구동 방법에서, 이전 스테이지에서 제공되는 캐리 신호 또는 수직 개시신호에 기초하여 제1 노드를 부스트 업 시킨다. 제1 노드가 하이 레벨로 부스트 업됨에 따라, 제1 클럭신호의 하이 레벨이 게이트 신호를 풀-업시켜 현재 스테이지의 출력단을 통해 출력한다. 다음 스테이지에서 출력되는 출력신호 또는 수직 개시신호에 응답하여 현재 스테이지의 출력단으로 오프 전압을 출력한다. 다음 스테이지에서 출력되는 출력신호 또는 마지막 스테이지에서 제공되는 캐리 신호에 응답하여 제1 노드를 방전한다. 제1 클럭신호에 따라 방전된 제1 노드에 음의 리플 전압을 인가하여 제1 노드의 양의 리플 전압을 상쇄시킨다. 이에 따라, 구동 신뢰성이 향상된다.
Figure R1020090012800
게이트 라인 구동회로, 스테이지, 클럭신호

Description

게이트 라인 구동 방법, 이를 수행하는 게이트 라인 구동회로 및 이를 포함하는 표시장치{METHOD OF DRIVING A GATE LINE, GATE LINE DRIVING CIRCUIT FOR PERFORMING THE SAME AND DISPLAY DEVICE HAVING THE SAME}
본 발명은 게이트 라인 구동 방법, 이를 수행하는 게이트 라인 구동회로 및 이를 포함하는 표시장치 에 관한 것으로, 보다 상세하게는 구동 신뢰성을 향상시키기 위한 게이트 라인 구동 방법, 이를 수행하는 게이트 라인 구동회로 및 이를 포함하는 표시장치 에 관한 것이다.
최근 들어, 표시장치용 패널 모듈의 제조 원가를 절감하고 전체 사이즈를 줄이기 위하여, 패널의 표시 영역에 위치하는 스위칭 소자 형성 공정 진행 시 패널의 주변 영역에 게이트 라인 구동회로를 동시에 형성하는 어몰퍼스 실리콘 게이트(Amorphous Silicon Gate; 이하 ASG) 기술이 적용되고 있다.
이러한 ASG는 지속적으로 위상이 변화하는 클럭신호를 선택적으로 출력하여 게이트 신호를 생성하므로 비구동시에도 지속적으로 변하는 클럭신호에 의해 노이즈가 발생하는 문제를 기본적으로 안고 있다. 따라서 비구동시 발생하는 노이즈를 최소화하기 위해 다양한 구조가 제시되어 왔다.
그러나 지금까지 제안된 ASG 구조는 장시간 동안의 구동으로 인하여 게이트 라인 구동부가 고온으로 올라간 경우 발생하는 노이즈까지는 효과적으로 제어하지 못하였다. 이러한 게이트 신호의 노이즈는 결과적으로 표시 품질을 떨어뜨리게 되므로 이의 개선이 요구된다.
이에 본 발명의 기술적 과제는 이러한 점에 착안한 것으로, 본 발명의 목적은 구동 신뢰성을 향상시켜 표시 품질을 향상시키기 위한 게이트 라인 구동회로들을 제공하는 것이다
본 발명의 다른 목적은 상기 게이트 라인 구동회로들을 구동하는 구동 방법들을 제공하는 것이다.
상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 게이트 라인 구동 방법에 따라, 복수의 스테이지들이 연결되고, 첫 번째 스테이지에는 수직 개시신호가 입력단에 제공되며, 각 스테이지들의 출력신호들을 게이트 라인에 출력된다. 우선, 이전 스테이지에서 제공되는 캐리 신호 또는 수직 개시신호에 기초하여 제1 노드이 부스트 업 시킨다. 이어서, 상기 제1 노드가 하이 레벨로 부스트 업 됨에 따라, 상기 제1 클럭신호의 하이 레벨이 게이트 신호를 풀-업시켜 현재 스테이지의 출력단을 통해 게이트 신호가 출력된다. 이어서, 다음 스테이지에서 출력되는 출력신호 또는 상기 수직 개시신호에 응답하여 상기 현재 스테이지의 출력단으로 오프 전압이 출력된다. 이어서, 다음 스테이지에서 출력되는 출력신호 또는 마지막 스테이지에서 제공되는 캐리 신호에 응답하여 상기 제1 노드가 방전된다. 이어서, 상기 제1 클럭신호에 따라 방전된 상기 제1 노드에 음의 리플 전압을 인가하여 상기 제1 노드의 양의 리플 전압을 상쇄시킨다.
본 발명의 실시예에서, 상기 양의 리플 전압을 상쇄시키는 단계는, 반전된 상기 제1 클럭신호인 제2 클럭신호가 하이 레벨이면, 상기 제2 클럭신호를 충전하는 단계와, 상기 제2 클럭신호가 로우 레벨이면, 상기 제2 클럭신호를 방전하여 상기 제1 노드에 음의 리플 전압을 인가하는 단계를 포함할 수 있다.
본 발명의 실시예에서, 상기 제1 클럭신호에 응답하여, 방전된 상기 제1 노드의 신호의 전위를 로우 레벨로 유지시키는 단계와, 방전된 상기 제1 노드의 전위가 로우 레벨로 유지되는 동안, 제2 노드에 상기 제1 클럭신호와 동일한 신호를 제공하는 단계와, 상기 제2 노드의 신호 또는 제2 클럭신호가 하이 레벨인 경우, 상기 출력단의 신호의 전위를 로우 레벨로 유지시키는 단계를 더 포함할 수 있다.
상기한 본 발명의 다른 목적을 실현하기 위한 일 실시예에 따른 게이트 라인 구동회로는 복수의 스테이지들이 연결되고, 첫 번째 스테이지에는 수직 개시신호가 입력단에 제공되며, 각 스테이지들의 출력신호들을 게이트 라인에 출력한다. 상기 각 스테이지는, 이전 스테이지에서 제공되는 캐리 신호 또는 수직 개시신호에 기초하여 제1 노드를 부스트 업시키는 충전부와, 상기 제1 노드가 하이 레벨로 부스트 업됨에 따라, 하이 레벨의 상기 제1 클럭신호에 응답하여 게이트 신호를 풀-업시키고 출력단을 통해 상기 게이트 신호를 출력하는 풀업부와, 다음 스테이지에서 출력 되는 출력신호 또는 상기 수직 개시신호에 응답하여 상기 출력단으로 오프 전압을 출력하는 풀다운부와, 다음 스테이지에서 출력되는 출력신호 또는 마지막 스테이지에서 제공되는 캐리 신호에 응답하여 상기 제1 노드를 방전하는 방전부와, 상기 제1 클럭신호에 따라 방전된 상기 제1 노드에 음의 리플 전압을 인가하여 상기 제1 노드의 양의 리플 전압을 상쇄하는 리플 상쇄부를 포함한다.
본 발명의 실시예에서, 상기 리플 상쇄부는, 반전된 상기 제1 클럭신호인 제2 클럭신호가 하이 레벨이면, 상기 제2 클럭신호를 충전하고, 상기 제2 클럭신호가 로우 레벨이면, 상기 제2 클럭신호를 방전하는 리플 상쇄 캐패시터를 포함할 수 있다. 여기서, 상기 리플 상쇄 캐패시터의 용량은 0.1pF 내지 2.0pF일 수 있다.
본 발명의 실시예에서, 상기 제1 클럭신호에 응답하여, 방전된 상기 제1 노드의 신호의 전위를 로우 레벨로 유지시키는 제1 홀딩부와, 방전된 상기 제1 노드의 전위가 로우 레벨로 유지되는 동안, 제2 노드에 상기 제1 클럭신호와 동일한 신호를 제공하는 스위칭부와, 상기 제2 노드의 신호 또는 제2 클럭신호가 하이 레벨인 경우, 상기 출력단의 신호의 전위를 로우 레벨로 유지시키는 제2 홀딩부를 더 포함할 수 있다.
상기한 본 발명의 또 다른 목적을 실현하기 위한 일 실시예에 따른 표시장치는 게이트 라인들 및 상기 게이트 라인들과 교차하는 데이터 라인들에 의해 복수의 화소부가 형성된 표시 영역과, 상기 표시 영역을 둘러싸는 주변 영역을 포함하는 표시패널과, 상기 데이터 라인들에 데이터 신호를 출력하는 데이터 라인 구동부와, 복수의 스테이지들이 연결되고, 각 스테이지들의 출력신호들을 순차적으로 출력하 는 게이트 라인 구동회로를 포함한다. 여기서, 상기 게이트 라인 구동회로의 상기 각 스테이지는, 이전 스테이지에서 제공되는 캐리 신호 또는 수직 개시신호에 기초하여 제1 노드를 부스트 업시키는 충전부와, 상기 제1 노드가 하이 레벨로 부스트 업됨에 따라, 하이 레벨의 상기 제1 클럭신호에 응답하여 게이트 신호를 풀-업시키고 출력단을 통해 상기 게이트 신호를 출력하는 풀업부와, 다음 스테이지에서 출력되는 출력신호 또는 상기 수직 개시신호에 응답하여 상기 출력단으로 오프 전압을 출력하는 풀다운부와, 다음 스테이지에서 출력되는 출력신호 또는 마지막 스테이지에서 제공되는 캐리 신호에 응답하여 상기 제1 노드를 방전하는 방전부와, 상기 제1 클럭신호에 따라 방전된 상기 제1 노드에 음의 리플 전압을 인가하여 상기 제1 노드의 양의 리플 전압을 상쇄시키는 리플 상쇄부를 포함한다.
본 발명의 실시예에서, 상기 리플 상쇄부는 반전된 상기 제1 클럭신호인 제2 클럭신호가 하이 레벨이면, 상기 제2 클럭신호를 충전하고, 상기 제2 클럭신호가 로우 레벨이면, 상기 제2 클럭신호를 방전하는 리플 상쇄 캐패시터를 포함할 수 있다. 상기 게이트 라인 구동회로는 상기 표시패널의 일측에 실장될 수 있다.
본 발명의 실시예에서, 상기 제1 클럭신호에 응답하여, 방전된 상기 제1 노드의 신호의 전위를 로우 레벨로 유지시키는 제1 홀딩부와, 방전된 상기 제1 노드의 전위가 로우 레벨로 유지되는 동안, 제2 노드에 상기 제1 클럭신호와 동일한 신호를 제공하는 스위칭부와, 상기 제2 노드의 신호 또는 제2 클럭신호가 하이 레벨인 경우, 상기 출력단의 신호의 전위를 로우 레벨로 유지시키는 제2 홀딩부를 더 포함할 수 있다.
본 발명의 실시예에서, 상기 제1 홀딩부는 상기 제1 클럭신호에 응답하여 상기 제1 노드 및 상기 출력단을 전기적으로 연결시키는 제1 홀드 트랜지스터를 포함할 수 있다. 상기 제2 홀딩부는 상기 제2 클럭신호에 응답하여 상기 출력단의 출력신호를 로우 레벨로 유지시키는 제2 홀드 트랜지스터를 포함할 수 있다.
본 발명의 실시예에서, 상기 제1 홀드 트랜지스터는 상기 출력단에 전기적으로 연결된 제1 소스 전극과, 상기 제1 노드에 전기적으로 연결된 제1 드레인 전극과, 상기 제1 클럭신호를 인가받는 제1 게이트 전극을 포함할 수 있다. 여기서, 상기 제1 게이트 전극의 폭은 175 um 내지 225 um일 수 있다.
본 발명의 실시예에서,상기 제2 홀드 트랜지스터는 오프 전압이 인가되는 제2 소스 전극과 상기 제1 소스 전극에 전기적으로 연결된 제2 드레인 전극과, 제2 클럭신호를 인가받는 제2 게이트 전극을 포함할 수 있다. 상기 리플 상쇄 캐패시터는 상기 제2 드레인 전극 및 상기 제2 게이트 전극이 서로 중첩되도록 연장되어 형성될 수 있다. 상기 제2 드레인 전극은 상기 제1 소스 전극을 감싸도록 U자 형상을 가질 수 있다.
본 발명의 실시예들에 따르면, 제1 클럭신호에 따라 음의 리플 전압을 제1 노드에 인가하는 리플 상쇄부에 의해 풀업부의 드레인 및 게이트 사이를 흐름으로써 발생될 수 있는 양의 리플 전압을 줄일 수 있어 구동 신뢰성이 향상된다. 따라서, 표시 품질이 향상된다.
이하, 도면들을 참조하여 본 발명의 바람직한 실시예들을 보다 상세하게 설명하기로 한다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 고안의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 위에 있다고 할 경우, 이는 다른 부분 바로 위에 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 층, 막, 영역, 판 등의 부분이 다른 부분 아래에 있다고 할 경우, 이는 다른 부분 바로 아래에 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
이하, 첨부한 도면들을 참조하여, 본 발명을 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 실시예에 따른 표시 장치를 도시한 평면도이다.
도 1을 참조하면, 본 실시예에 따른 표시 장치는 표시 패널(100)과 표시 패널(100)을 구동하기 위한 게이트 라인 구동회로(200) 및 데이터 라인 구동회로(130)를 포함한다.
상기 표시 패널(100)은 어레이 기판(110)과, 상기 어레이 기판(110)에 대향 결합되는 대향 기판(120, 예컨대 컬러필터 기판) 및 상기 어레이 기판(110)과 상기 대향 기판(120) 사이에 개재된 액정층(미도시)을 포함한다. 여기서, 상기 표시 패널(100)은 표시 영역(DA)과 상기 표시 영역(DA)을 둘러싸는 제1 및 제2 주변 영역(PA1, PA2)으로 구분된다.
상기 표시 패널(100)의 상기 표시 영역(DA)에는 게이트 라인(GL)들 및 데이터 라인(DL)들에 의해 복수의 화소부가 형성되어 영상을 표시한다. 각 화소부에는 박막트랜지스터(TFT)를 포함하는 스위칭 소자(SW)와, 상기 스위칭 소자(SW)와 전기적으로 연결된 액정 커패시터(CLC) 및 스토리지 커패시터(CST)가 형성된다.
예를 들어, 상기 스위칭 소자(SW)의 게이트 전극 및 소스 전극은 상기 게이트 라인(GL) 및 상기 데이터 라인(DL)에 각각 전기적으로 연결되고, 드레인 전극에 는 상기 액정 커패시터(CLC) 및 상기 스토리지 커패시터(CST)가 전기적으로 연결된다.
여기서, 상기 제1 주변 영역(PA1)은 상기 데이터 라인(DL)들의 일단부에 위치하고 상기 제2 주변 영역(PA2)은 상기 게이트 라인(GL)들의 일단부에 위치한다.
상기 게이트 라인 구동회로(200)는 복수의 스테이지들이 종속적으로 연결된 쉬프트 레지스터를 포함하며, 상기 게이트 라인(GL)들에 순차적으로 게이트 신호를 출력한다. 이러한 상기 게이트 라인 구동회로(200)는 상기 표시 패널(100)의 상기 제2 주변 영역(PA2)에 집적되는 집적회로 형태로 형성된다.
상기 데이터 라인 구동회로(130)는 상기 게이트 신호에 동기하여 상기 데이터 라인(DL)들에 아날로그 형태의 데이터 신호를 출력하며, 적어도 하나 이상의 데이터 라인 구동칩(132)으로 이루어진다. 상기 데이터 라인 구동칩(132)은 연성회로기판(134) 상에 실장되어 인쇄회로기판(140) 및 상기 제1 주변 영역(PA1)에 연결된다.
본 실시예에서는 상기 데이터 라인 구동칩(132)이 상기 연성회로기판(134) 상에 실장되는 테이프 캐리어 패키지(TCP: Tape Carrier Package) 방식을 예로 들었지만, 상기 데이터 라인 구동칩(132)는 상기 어레이 기판(110) 상에 칩 온 글래스(COG: Chip on Glass) 방식으로 실장될 수도 있다. 이에 따르면, 부품 실장 공간을 따로 확보할 필요가 없으므로, 표시 장치의 박형화가 가능하다.
도 2는 도 1에 도시된 게이트 라인 구동회로의 상세 블록도이다.
도 2를 참조하면, 본 실시예에 따른 상기 게이트 라인 구동회로(200)는 서로 종속적으로 연결된 복수의 스테이지들로 이루어진 회로부(CS)와, 상기 회로부(CS)에 각종 제어신호를 제공하는 라인부(LS)를 포함한다.
상기 회로부(CS)는 제1 내지 제n+1 스테이지(SRC1~SRCn+1)를 포함하며, n 개의 구동 스테이지(SRC1~SRCn)와 하나의 더미(dummy) 스테이지(SRCn+1)로 이루어진다. 여기서, n은 자연수이다.
각 스테이지(SRC)는 제1 클럭단(CK1), 제2 클럭단(CK2), 제1 입력단(IN1), 제2 입력단(IN2), 전압단(V), 리셋단(RE), 제1 출력단(OUT) 및 제2 출력단(CR)을 포함한다.
제m 스테이지(SRCm)의 제1 클럭단(CK1) 및 제2 클럭단(CK2)에는 서로 반대 위상의 클럭신호가 제공된다. 여기서, m은 자연수이다.
예를 들어, 홀수 번째 스테이지(SRC1, SRC3...)의 제1 클럭단(CK1)에는 제1 클럭신호(CKV)가 제공되고, 제2 클럭단(CK2)에는 상기 제1 클럭신호(CKV)와 위상이 반대인 제2 클럭신호(CKVB)가 제공된다. 반대로 짝수 번째 스테이지(SRC2, SRC4...)의 제1 클럭단(CK1) 및 제2 클럭단(CK2)에는 각각 상기 제2 클럭신호(CKVB) 및 상기 제1 클럭신호(CKV)가 제공된다.
상기 제m 스테이지(SRCm)의 제1 입력단(IN1)에는 제m-1 스테이지(SRCm-1)의 캐리 신호가 제공되며, 첫 번째 스테이지(SRC1)의 경우에 상기 제1 입력단(IN1)으로 수직 개시신호(STV)가 제공된다.
상기 제m 스테이지(SRCm)의 제2 입력단(IN2)에는 제m+1 스테이지(SRCm+1)의 게이트 신호가 제공되며, 마지막 스테이지(SRCn+1)의 경우에 제2 입력단(IN2)으로 수직 개시신호(STV)가 제공된다.
전압단(V)에는 오프 전압(VOFF)이 제공되며, 리셋단(RE)에는 마지막 스테이지(SRCn+1)의 캐리 신호가 공통으로 제공된다. 리셋단(RE)에는 마지막 스테이지(SRCn+1)의 게이트 신호가 제공될 수 있다.
제1 출력단(OUT)은 상기 제1 클럭단(CK1)으로 제공되는 클럭신호의 하이 구간이 출력된다. 즉, 상기 홀수 번째 스테이지(SRC1, SRC3...)의 제1 출력단(OUT)은 상기 제1 클럭신호(CKV)의 하이 구간이 출력되고, 상기 짝수 번째 스테이지(SRC2, SRC4...)의 제1 출력단(OUT)은 상기 제2 클럭신호(CKVB)의 하이 구간이 출력된다.
제2 출력단(CR)은 상기 제1 출력단(OUT)과 동일한 클럭신호에 기초한 캐리 신호가 출력된다.
한편, 상기 게이트 라인 구동회로(200)는 상기 회로부(CS)의 일측에 형성되어 상기 제1 내지 제n+1 스테이지(SRC1~SRCn+1)에 동기신호 및 구동전압을 제공하기 위한 복수의 라인들로 이루어진 라인부(LS)를 포함한다.
상기 라인부(LS)는 개시신호 라인(SL1), 제1 클럭 라인(SL2), 제2 클럭 라인(SL3), 전압 라인(SL4) 및 리셋 라인(SL5)을 포함한다.
상기 개시신호 라인(SL1)은 외부로부터 상기 수직 개시신호(STV)를 제공받으며, 제공받은 상기 수직 개시신호(STV)를 첫 번째 스테이지의 제1 입력단(IN1) 및 마지막 스테이지의 제2 입력단(IN2)에 제공한다.
상기 제1 클럭 라인(SL2)은 외부로부터 상기 제1 클럭신호(CKV)를 제공받으며, 제공받은 상기 제1 클럭신호(CKV)를 상기 홀수 번째 스테이지(SRC1, SRC3...) 의 제1 클럭단(CK1) 및 상기 짝수 번째 스테이지(SRC2, SRC4...)의 제2 클럭단(CK2)에 제공한다.
상기 제2 클럭 라인(SL3)은 외부로부터 상기 제1 클럭신호(CKV)와 위상이 반대인 상기 제2 클럭신호(CKVB)를 제공받으며, 제공받은 상기 제2 클럭신호(CKVB)를 상기 홀수 번째 스테이지(SRC1, SRC3...)의 제2 클럭단(CK2) 및 짝수 번째 스테이지(SRC2, SRC4...)의 제1 클럭단(CK1)에 제공한다.
상기 전압 라인(SL4)은 외부로부터 오프 전압(VOFF)을 제공받아 상기 제1 내지 제n+1 스테이지(SRC1~SRCn+1)의 전압단(V)에 제공하며, 상기 리셋 라인은(SL5)은 상기 마지막 스테이지(SRCn+1)의 캐리 신호를 제공받아 상기 제1 내지 제n+1 스테이지(SRC1~SRCn+1)의 리셋단(RE)에 제공한다. 상기 리셋 라인은(SL5)은 상기 마지막 스테이지(SRCn+1)의 게이트 신호를 제공받아 상기 제1 내지 제n+1 스테이지(SRC1~SRCn+1)의 리셋단(RE)에 제공할 수도 있다.
도 3은 도 2에 도시된 스테이지의 상세 회로도이다. 도 4는 도 2에 도시된 스테이지의 신호 파형도들이다.
여기서, 설명의 편의를 위해 제1 클럭단(CK1)에 상기 제1 클럭신호(CKV)가 제공되고, 제2 클럭단(CK2)에 상기 제2 클럭신호(CKVB)가 제공되는 경우를 실시예로 설명한다. 상기 제2 클럭신호(CKVB)는 상기 제1 클럭신호(CKV)에 대해 위상이 반전된 신호이다. 도 4를 참조하면, 제1 스테이지(SRC1) 및 제2 스테이지(SRC2)의 신호 파형도들을 예로 들어 나타내었다.
도 2 내지 도 4를 참조하면, 상기 게이트 라인 구동회로(200)의 상기 제m 스 테이지(SRCm)는 풀업부(210) 및 풀다운부(220)를 포함한다.
상기 풀업부(210)는 제1 출력단(OUT)으로 제1 클럭단(CK1)으로 입력되는 상기 제1 클럭신호(CKV)의 하이 구간을 출력하여 제m 게이트 신호(GOUTm)를 풀-업(pull-up) 시킨다. 상기 풀다운부(220)는 제m+1 스테이지(SRCm+1)의 게이트 신호(GOUTm+1)에 응답하여 상기 제1 출력단(OUT)을 상기 오프 전압(VOFF)으로 방전시켜 풀다운(pull-down) 시킨다.
상기 풀업부(210)는 게이트 전극이 제1 노드(N1)에 연결되고, 드레인 전극이 상기 제1 클럭단(CK1)에 연결되며, 소스 전극은 상기 제1 출력단(OUT)에 연결된 제1 트랜지스터(T1)로 이루어진다. 상기 풀다운부(220)는 게이트 전극이 제2 입력단(IN2)에 연결되고, 드레인 전극이 상기 제1 출력단(OUT)에 연결되며, 소스 전극이 전압단(V)에 연결되어 상기 오프 전압(VOFF)이 제공되는 제2 트랜지스터(T2)로 이루어진다.
제m 스테이지(SRCm)는 제m-1 스테이지(SRCm-1)의 제m-1 캐리 신호(COUTm-1)에 응답하여 상기 풀업부(210)를 턴-온 시키고, 제m+1 스테이지(SRCm+1)의 제m+1 게이트 신호(GOUTm+1)에 응답하여 상기 풀업부(210)를 턴-오프 시키는 풀업 구동부를 더 포함한다. 풀업 구동부는 버퍼부(230), 충전부(212) 및 방전부(240)를 포함한다.
상기 버퍼부(230)는 게이트 전극 및 드레인 전극이 상기 제1 입력단(IN1)에 공통으로 연결되고, 소스 전극이 상기 제1 트랜지스터(T1)의 게이트 전극과 연결되어 제1 노드(N1)를 이루는 제3 트랜지스터(T3)로 이루어진다. 여기서, 상기 제1 노 드(N1)는 상기 풀업부(210)의 온/오프를 제어하는 상기 풀업부(210)의 제어 노드로 정의할 수 있다. 또한, 상기 제1 노드(N1)의 신호를 상기 제1 노드 신호(N1Sm)로 정의할 수 있다.
제m 스테이지(SRCm)의 m 값이 1이라면, 상기 버퍼부(230)에 상기 수직 개시신호(STV)가 인가되고, 상기 제1 트랜지스터(T1)는 상기 수직 개시신호(STV)에 동기되어 턴-온(turn-on)되고, 상기 제1 노드(N1)에 하이 레벨의 신호가 인가된다.
한편, 상기 제2 내지 제m+1 스테이지(SRC2~SRCm+1)의 경우에 상기 버퍼부(210)는 상기 제1 입력신호로 제m-1 캐리 신호(COUTm-1)를 인가 받는다.
상기 충전부(212)는 제1 전극이 제1 노드(N1)에 연결되고, 제2 전극이 상기 제1 출력단(OUT)에 연결된 충전 커패시터(Cgs)로 정의된다. 즉, 상기 충전 커패시터(Cgs)는 상기 제1 트랜지스터(T1)의 게이트 전극과 소스 전극 사이에 형성된다.
상기 방전부(240)는 게이트 전극이 상기 제2 입력단(IN2)에 연결되고, 드레인 전극이 상기 제1 노드(N1)에 연결되며, 소스 전극은 상기 전압단(V)에 연결되어 오프 전압(VOFF)이 제공되는 제4 트랜지스터(T4)로 이루어진다.
이러한 상기 풀업 구동부는 상기 수직 개시신호(STV) 또는 상기 제m-1 캐리 신호(COUTm-1)에 응답하여 제3 트랜지스터(T3)가 턴-온 되면, 상기 제m-1 캐리 신호(COUTm-1)로 충전 커패시터(Cgs)가 충전된다. 상기 충전 커패시터(Cgs)에 상기 제1 트랜지스터(T1)의 문턱전압 이상의 전하가 충전되고, 상기 제1 클럭신호(CKV)가 하이 값이 되면, 상기 제1 트랜지스터(T1)의 게이트 전극인 제1 노드가 부스트 업되어 상기 제1 클럭신호(CKV)의 하이 구간을 상기 제1 출력단(OUT)으로 출력한 다. 즉, 상기 제m-1 캐리 신호(COUTm-1)가 인가되고 1H(여기서, H는 수평구간) 경과 후에 제m 게이트 신호(GOUTm)가 풀-업 된다. 이 후, 제m+1 게이트 신호(GOUTm+1)에 응답하여 상기 제4 트랜지스터(T4)가 턴-온 되면, 상기 충전 커패시터(Cgs)에 충전된 전하는 상기 전압단(V)의 상기 오프 전압(VOFF)으로 풀다운(방전)되어 상기 제1 트랜지스터(T1)는 턴-오프 된다.
상기 제m 스테이지(SRCm)는 제1 홀딩부(250), 스위칭부(260), 제2 홀딩부(270) 및 리플 상쇄부(275)를 더 포함한다.
상기 제1 홀딩부(250)는 게이트 오프 신호 구간에 상기 제1 노드(N1)의 전위를 상기 오프 전압(VOFF)으로 유지시킨다. 상기 스위칭부(260)는 상기 제2 홀딩부(270)의 온/오프 동작을 제어한다. 상기 제2 홀딩부(270)는 상기 제1 출력단(OUT)의 상기 제m 게이트 신호(GOUTm)를 상기 오프 전압(VOFF)으로 유지시킨다. 상기 리플 상쇄부(275)는 상기 제2 클럭신호(CKVB)에 따라 상기 제1 노드(N1)에 음의 리플 전압을 인가하여 상기 제1 노드(N1)의 양의 리플 전압을 상쇄시킨다.
상기 제1 홀딩부(250)는 제5 트랜지스터(T5) 및 제1 홀드 트랜지스터(Th1)로 이루어진다. 상기 제5 트랜지스터(T5)는 게이트 전극이 상기 제2 클럭단(CK2)에 연결되고, 드레인 전극은 상기 제1 입력단(IN1)에 연결되며, 소스 전극은 상기 제1 노드(N1)에 연결된다. 상기 제1 홀드 트랜지스터(Th1)는 게이트 전극이 상기 제1 클럭단(CK1)에 연결되고, 드레인 전극이 상기 제1 노드(N1)에 연결되며, 소스 전극이 상기 출력단(OUT)에 연결된다.
상기 제1 홀딩부(250)는 상기 제m 게이트 신호(GOUTm)가 풀-다운된 후에 상 기 제1 노드(N1)의 신호를 상기 오프 전압(VOFF)으로 유지시킨다. 즉, 상기 제1 클럭신호(CKV)에 응답하여 상기 제1 홀드 트랜지스터(Th1)가 턴-온되면, 상기 오프 전압(VOFF)으로 방전된 상기 제m 게이트 신호(GOUTm)가 인가되어 상기 제1 노드(N1)의 신호를 상기 오프 전압(VOFF)으로 유지시킨다. 또한, 상기 제2 클럭신호(CKVB)에 응답하여 상기 제5 트랜지스터(T5)가 턴-온 되면, 상기 오프 전압(VOFF) 상태의 상기 제m-1 캐리 신호(COUTm-1)를 인가하여 상기 제1 노드(N1)의 신호를 상기 오프 전압(VOFF)으로 유지시킨다.
이처럼, 상기 제5 트랜지스터(T5) 및 상기 제1 홀드 트랜지스터(Th1)는 각각 상기 제2 클럭신호(CKVB) 및 상기 제1 클럭신호(CKV)에 응답하여 교대로 턴-온되어 상기 제1 노드(N1)의 전위를 상기 오프 전압(VOFF)으로 유지시킨다.
상기 스위칭부(260)는 제6 트랜지스터(T6), 제7 트랜지스터(T7), 제8 트랜지스터(T8) 및 제9 트랜지스터(T9)와 제1 및 제2 커패시터(C1, C2)로 이루어진다.
상기 제6 트랜지스터(T6)의 게이트 전극과 드레인 전극은 공통으로 상기 제1 클럭단(CK1)에 연결되고, 소스 전극은 상기 제8 트랜지스터(T8)의 게이트 전극과 연결된다. 상기 제7 트랜지스터(T7)의 드레인 전극은 상기 제6 트랜지스터(T6)의 소스 전극과 연결되고, 게이트 전극은 상기 출력단(OUT)에 연결되며, 소스 전극은 상기 전압단(V)에 연결되어 상기 오프 전압(VOFF)을 제공받는다. 상기 제8 트랜지스터(T8)의 드레인 전극은 상기 제1 클럭단(CK1)에 연결되고, 게이트 전극은 상기 제1 커패시터(C1)를 통해 상기 제1 클럭단(CK1)에 연결되며, 소스 전극은 상기 제9 트랜지스터(T9)의 드레인 전극과 연결되어 상기 제2 노드(N2)를 이룬다. 또한, 상 기 제8 트랜지스터(T8)의 게이트 전극과 소스 전극 사이에는 제2 커패시터(C2)가 연결된다. 상기 제9 트랜지스터(T9)는 게이트 전극은 상기 출력단(OUT)에 연결되고, 소스 전극은 상기 전압단(V)에 연결되어 상기 오프 전압(VOFF)을 제공받는다.
여기서, 상기 제m 스테이지의 상기 제2 노드(N2)에 인가되는 신호를 제2 노드 신호(N2Sm)라 정의한다.
상기 제1 클럭신호(CKV)에 의해 상기 제6 및 제8 트랜지스터(T6, T8)가 턴-온된 상태에서 상기 출력단(OUT, 예컨대 제m 게이트 신호)이 풀-업 되면, 상기 제7 및 제9 트랜지스터(T7, T9)가 턴-온 되어 상기 제6 및 제8 트랜지스터(T6, T8)에서 출력된 전압은 상기 오프 전압(VOFF)으로 방전된다. 따라서, 상기 제2 노드(N2)의 전위는 로우 값이 된다.
상기 제2 홀딩부(270)는 제2 홀드 트랜지스터(Th2) 및 제10 트랜지스터(T10)로 이루어지며, 상기 제2 홀드 트랜지스터(Th2)는 게이트 전극이 상기 제2 클럭단(CK2)에 연결되고, 드레인 전극은 상기 출력단(OUT)에 연결되며, 소스 전극은 상기 전압단(V)에 연결되어 상기 오프 전압(VOFF)을 제공받는다. 상기 제10 트랜지스터(T10)는 드레인 전극이 상기 출력단(OUT)에 연결되고, 소스 전극은 상기 전압단(V)에 연결되어 상기 오프 전압(VOFF)을 제공받으며, 게이트 전극은 상기 스위칭부(260)의 제2노드(N2)와 연결된다.
로우 값을 갖는 상기 제2 노드(N2)의 전위에 의해 상기 제10 트랜지스터(T10)는 턴-오프 된다.
이 후, 상기 출력단(OUT)의 상기 제m 게이트 신호(GOUTm)가 풀다운 되면, 상 기 제7 및 제9 트랜지스터(T7, T9)는 턴-오프 된다. 이 때, 상기 제1 클럭신호(CKV)가 하이 레벨일 경우, 상기 제6 및 제8 트랜지스터(T6, T8)에서 출력된 전압에 의해 상기 제2 노드(N2)의 전위는 하이 값으로 전환된다. 따라서, 상기 제10 트랜지스터(T10)가 턴-온 되어 상기 출력단(OUT)의 전위는 상기 오프 전압(VOFF)으로 더욱 빠르게 방전된다.
상기 제1 클럭신호(CKV)가 로우 값으로 전환되면, 상기 제2 노드(N2)의 전위도 로우 값으로 전환되어 상기 제10 트랜지스터(T10)는 턴-오프 된다. 반면에 상기 제2 클럭신호(CKVB)에 응답하여 상기 제2 홀드 트랜지스터(Th2)가 턴-온 되어 상기 출력단(OUT)의 전위를 상기 오프 전압(VOFF)으로 방전시킨다.
이처럼, 상기 제2 홀드 트랜지스터(Th2) 및 상기 제10 트랜지스터(T10)는 각각 상기 제2 클럭신호(CKVB) 및 상기 제2 노드(N2)의 신호에 응답하여 교대로 상기 출력단(OUT)을 상기 오프 전압(VOFF)으로 방전시킨다.
상기 리플 상쇄부(275)는 리플 상쇄 캐패시터(Cr)로 이루어지며, 상기 리플 상쇄 캐패시터(Cr)의 일단은 상기 제2 홀드 트랜지스터(Th2)의 드레인 전극에 연결되고, 상기 리플 상쇄 캐패시터(Cr)의 타단은 상기 제2 클럭단(CK2)에 연결된다. 여기서, 상기 리플 상쇄 캐패시터(Cr)의 용량은 0.1pF 내지 2.0pF일 수 있다. 따라서, 상기 리플 상쇄 캐패시터(Cr)는 상기 제2 클럭신호(CKVB)가 하이 레벨일 때, 상기 제2 클럭신호(CKVB)를 충전하고, 상기 제2 클럭신호(CKVB)가 로우 레벨일 때, 충전된 상기 제2 클럭신호(CKVB)를 방전한다.
여기서, 상기 제2 클럭신호(CKVB)가 로우 레벨이라면, 상기 제1 클럭신 호(CKV)는 하이 레벨이므로, 상기 제1 클럭신호(CKV)가 하이 레벨일 때 상기 제1 노드(N1)에 생기는 양의 리플 전압을 충전된 상기 제2 클럭신호(CKVB)를 방전함으로써 제거할 수 있다. 또한, 상기 제2 클럭신호(CKVB)를 방전함으로써, 상기 충전 커패시터(Cgs)의 용량이 커지는 효과가 나타날 수 있다.
상기 게이트 라인 구동회로(200)의 상기 제m 스테이지(SRCm)는 리셋부(280) 및 캐리부(290)를 더 포함한다.
상기 리셋부(280)는 게이트 전극이 리셋단(RE)에 연결되고, 드레인 전극이 상기 제1 노드(N1)에 연결되며, 소스 전극은 상기 전압단(V)에 연결되어 상기 오프 전압(VOFF)이 제공되는 제11 트랜지스터(T11)로 이루어진다. 상기 리셋단(RE)으로 제n+1 캐리 신호(COUTn+1)가 제공되면, 상기 제11 트랜지스터(T11)가 턴-온 되어 상기 제1 노드(N1)의 전위를 상기 오프 전압(VOFF)으로 방전시킨다. 상기 리셋단(RE)으로 제n+1 게이트 신호(GOUTn+1)가 제공되면, 상기 제11 트랜지스터(T11)가 턴-온 되어 상기 제1 노드(N1)의 전위를 상기 오프 전압(VOFF)으로 방전시킬 수 있다.
상기 캐리부(290)는 게이트 전극이 상기 제1 노드(N1)에 연결되고, 드레인 전극은 상기 제1 클럭단(CK1)에 연결되며, 소스 전극은 캐리단(CR)에 연결되는 제12 트랜지스터(T12)로 이루어진다. 여기서, 상기 제12 트랜지스터(T12)의 게이트 전극 및 소스 전극 사이에 제3 커패시터(C3)가 연결될 수 있다. 상기 캐리부(290)는 상기 제1 노드(N1)의 전위가 하이 값으로 전환됨에 따라서 상기 캐리단(CR)으로 상기 제1 클럭신호(CKV)의 하이 구간을 출력한다. 여기서, 상기 제m 스테이지의 상 기 캐리단(CR)으로부터 출력되는 캐시 신호를 제m 캐리 신호(COUTm)이라 정의한다.
상기 캐리부(290)는 상기 출력단(OUT)의 신호가 왜곡되어도 상기 출력단(OUT)과 전기적으로 분리된 상기 제1 클럭단(CK1)의 신호에 기초하므로, 정상적인 캐리 신호를 출력하여 다음 스테이지인 제m+1 스테이지(SRCm+1)의 정상적인 동작을 유도한다.
이와 같은, 본 실시예에 따른 상기 게이트 라인 구동회로(200)의 형성은 상기 표시 영역(DA)의 신호 라인 및 화소부에 형성된 트랜지스터의 형성 공정시에 함께 형성한다.
한편, 상기 충전 커패시터(Cgs)를 별도의 블록으로 도시하였으나, 상기 충전 커패시터(Cgs)는 상기 제1 트랜지스터(T1)의 게이트 전극과 소스 전극에서 연장되어 형성되는 기생 커패시터로 정의할 수 있다.
도 5는 도 3에 도시된 스테이지의 리플 상쇄부의 레이 아웃이다. 도 6은 도 5에 도시된 Ⅰ-Ⅰ선을 따라 자른 단면도이며, 도 7은 도 5에 도시된 Ⅱ-Ⅱ선을 따라 자른 단면도이다.
첨부된, 도 5 내지 도 7은 본 실시예에 따른 상기 제1 홀드 트랜지스터(Th1), 상기 제2 홀드 트랜지스터(Th2) 및 상기 리플 상쇄 캐패시터(Cr)를 설명하기 위한 도면이다.
설명의 편의를 위해 상기 제1 홀드 트랜지스터(Th1)의 게이트 전극, 소스 전극 및 드레인 전극을 각각 제1 게이트 전극(GE1), 제1 소스 전극(SE1) 및 제1 드레인 전극(DE1)으로 하고, 상기 제2 홀드 트랜지스터(Tc2)의 게이트 전극, 소스 전극 및 드레인 전극을 각각 제2 게이트 전극(GE2), 제2 소스 전극(SE2) 및 제2 드레인 전극(DE2)으로 하여 설명한다.
도 3, 도 5, 도 6 및 도 7을 참조하면, 기판(110) 상에 상기 제1 클럭단(CK1)과 전기적으로 연결된 상기 제1 게이트 전극(GE1)이 형성된다. 또한, 기판(110) 상에 상기 제2 클럭단(CK2)과 전기적으로 연결된 상기 제2 게이트 전극(GE2)은 상기 제1 게이트 전극(GE1)과 인접하여 형성된다.
상기 제1 게이트 전극(GE1) 및 상기 제2 게이트 전극(GE2) 상에 제1 절연층(112)이 형성된다.
상기 제1 절연층(112) 상에 상기 제1 게이트 전극(GE1)과 중첩되도록 상기 출력단(OUT)과 전기적으로 연결된 상기 제1 소스 전극(SE1)이 형성된다. 상기 제1 소스 전극(SE1)과 이격되고, 상기 제1 게이트 전극(GE1)과 중첩되도록 상기 제1 드레인 전극(DE1)이 형성된다.
상기 제1 절연층(112) 상에 상기 제2 게이트 전극(GE2)과 중첩되도록 상기 전압단(V)과 전기적으로 연결된 상기 제2 소스 전극(SE2)이 형성된다. 상기 제2 소스 전극(SE2)과 이격되고, 상기 제2 게이트 전극(GE2)과 중첩되도록 상기 제2 드레인 전극(DE2)이 형성된다.
여기서, 상기 제1 소스 전극(SE1) 및 상기 제2 드레인 전극(DE1)은 전기적으로 연결된다. 또한, 상기 제1 소스 전극(SE1), 상기 제1 드레인 전극(DE1), 상기 제2 소스 전극(SE2) 및 상기 제2 드레인 전극(DE2)을 포함하는 데이터 금속층과 상기 제1 게이트 전극(GE1) 및 상기 제2 게이트 전극(GE2)을 포함하는 게이트 금속층 사이에 반도체층(116) 및 오믹 콘택층(118)이 더 형성된다.
여기서, 상기 제1 게이트 전극(GE1)의 폭(W)은 175 um 내지 225 um가 될 수 있다.
상기 제1 소스 전극(SE1), 상기 제1 드레인 전극(DE1), 상기 제2 소스 전극(SE2) 및 상기 제2 드레인 전극(DE2) 상에 제2 절연층(114)이 형성된다.
도 7을 다시 참조하면, 상기 제2 홀드 트랜지스터(Th2)의 상기 제2 드레인 전극(DE2) 및 상기 제2 게이트 전극(GE2)은 각각 중첩되도록 연장된다. 따라서, 상기 제2 홀드 트랜지스터(Tc2)의 일측에 상기 리플 상쇄 캐패시터(Cr)가 형성될 수 있다.
여기서, 상기 리플 상쇄 캐패시터(Cr)는 다른 라인이 존재하지 않는 영역인 상기 제2 홀드 트랜지스터(Th2)의 일측에 배치되므로, 상기 리플 상쇄 캐패시터(Cr)가 보다 효율적으로 사용될 수 있다.
또한, 상기 제2 드레인 전극(DE2)은 상기 제2 소스 전극(SE2)을 감싸도록 U자 형상을 가질 수 있다. 상기 U자형상에 의해 상기 제2 드레인 전극(DE2)의 면적을 늘어날 수 있다. 따라서, 상기 제2 드레인 전극(DE2) 및 상기 제2 게이트 전극(GE2) 사이에 형성될 수 있는 커패시터에 의해 상기 리플 상쇄 캐패시터(Cr)의 용량이 더 커질 수 있다.
도 8은 도 3에 도시된 스테이지의 신호 파형도들의 실질적인 측정 값들을 설명하는 그래프이다. 도 9는 도 8의 리플 상쇄부에서의 보상된 양의 리플 전압들을 설명하는 그래프이다.
도 3, 도 4 및 도 8을 참조하면, X축은 시간(T)을 나타내고, Y축은 전압(V)을 나타낸다. 도 8으로부터, 측정이 시작된 후 132 s가 지난 후의 신호 파형도들의 변화를 알 수 있다.
상기 제1 노드(N1)의 신호인 상기 제1 노드 신호(N1Sm)의 전압은 약 155 s에 상기 수직 개시신호(STV) 또는 제m-1 캐리 신호(COUTm-1)에 기초하여 약 18V로 레벨이 상승한다. 이 때, 상기 제1 트랜지스터(T1)가 턴-온된다.
이어서, 상기 제1 노드 신호(N1Sm)의 전압은 약 180 s에 상기 제1 클럭신호(CKV)에 기초하여 약 43V로 레벨이 상승한다.
이어서, 상기 제1 노드 신호(N1Sm)는 약 205 s에 제m+1 게이트 신호(GOUTm+1)에 응답하여 -8V로 레벨이 하강한다. 여기서, 상기 제1 트랜지스터(T1)은 로우 레벨의 상기 제1 노드 신호(N1Sm)에 의해 턴-오프 된다.
이어서, 상기 제1 노드 신호(N1Sm)는 -8V를 유지하는데, 상기 제1 트랜지스터(T1)의 드레인 전극으로 인가되는 상기 제1 클럭신호(CKV)가 턴-오프된 상기 제1 트랜지스터(T1)를 조금씩 흐르는 현상이 발생된다. 이를 상기 양의 리플 전압이라 한다.
본 실시예에 따라, 상기 리플 상쇄 캐패시터(Cr)에 의해 상기 제1 노드(N1)에 음의 리플 전압이 인가되면, 상기 양의 리플 전압은 줄어들 수 있다.
도 9를 다시 참조하면, 상기 리플 상쇄 캐패시터(Cr)의 용량이 0pF인 경우 측정된 상기 제1 노드 신호(N1Sm)를 제1 상쇄 노드 신호(N1Sma)라 나타내고, 상기 리플 상쇄 캐패시터(Cr)의 용량이 0.5pF인 경우 측정된 상기 제1 노드 신호(N1Sm) 를 제2 상쇄 노드 신호(N1Smb)라 나타낸다. 또한, 상기 리플 상쇄 캐패시터(Cr)의 용량이 1.0pF인 경우 측정된 상기 제1 노드 신호(N1Sm)를 제3 상쇄 노드 신호(N1Smc)라 나타내고 상기 리플 상쇄 캐패시터(Cr)의 용량이 1.5pF인 경우 측정된 상기 제1 노드 신호(N1Sm)를 제4 상쇄 노드 신호(N1Smd)라 나타낸다.
예를 들어, 약 288.7 s에 상기 제1 상쇄 노드 신호(N1Sma), 상기 제2 상쇄 노드 신호(N1Smb), 상기 제3 상쇄 노드 신호(N1Smc) 및 상기 제4 상쇄 노드 신호(N1Smd)의 전압 값은 각각 -5.5990V, -5.6820V, -5.7576V 및 -5.8329V이다.
따라서, 상기 리플 상쇄 캐패시터(Cr)의 용량이 증가함에 따라, 상기 제1 노드(N1)의 양의 리플 전압이 감소되어 게이트 신호의 신뢰성이 증가하는 것을 알 수 있었다.
도 10은 도 2에 도시된 게이트 라인 구동회로의 구동 방법을 설명하기 위해 도시한 흐름도이다.
도 1, 도 2, 도 3 및 도 10을 참조하면, 상기 표시패널(200)이 포함하는 게이트 라인들을 액티브시키는 방법은 다음과 같다.
상기 충전부(212)는 이전 스테이지에서 제공되는 캐리 신호(COUT) 또는 수직 개시신호(STV)에 기초하여 제1 노드(N1)를 충전시킨다(단계 S110).
이어서, 상기 제1 노드(N1)에 상기 제1 클럭신호가 하이 레벨로 인가됨에 따라 상기 제1 노드(N1)는 상기 충전부(212)에 의해 부스트 업되며, 또한, 상기 제1 클럭신호(CKV)의 하이 레벨은 현재 스테이지의 출력단(OUT)을 통해 게이트 신호를 풀-업시켜 출력한다(단계S120). 이어서, 상기 풀다운부(220)는 다음 스테이지에서 출력되는 출력신호(GOUT) 또는 상기 수직 개시신호(STV)에 응답하여 상기 현재 스테이지의 출력단(OUT)으로 오프 전압을 출력한다 (단계 S130).
이어서, 상기 방전부(240)는 다음 스테이지에서 출력되는 출력신호(GOUT) 또는 마지막 스테이지에서 제공되는 캐리 신호(COUT)에 응답하여 상기 제1 노드(N1)를 방전시킨다(단계 S140).
이어서, 상기 제1 홀딩부(250)는 상기 제1 클럭신호(CKV) 및 상기 제2 클럭신호(CKVB)에 응답하여, 방전된 상기 제1 노드(N1)의 신호의 전위를 로우 레벨로 유지시킨다(단계 S150). 이어서, 상기 스위칭부(260)는 방전된 상기 제1 노드(N1)의 전위가 로우 레벨로 유지되는 동안, 제2 노드(N2)에 상기 제1 클럭신호(CKV)와 동일한 신호를 제공한다(단계 S160).
이어서, 상기 제2 홀딩부(270)는 상기 제2 노드(N2)의 신호 또는 상기 제2 클럭신호(CKVB)가 하이 레벨인 경우, 상기 출력단(OUT)의 신호의 전위가 로우 레벨로 유지된다(단계 S170). 여기서, 상기 제2 클럭신호(CKVB)는 상기 제1 클럭신호(CKV)와 위상이 반전된 신호이다.
이어서, 상기 리플 상쇄부(275)는 상기 제1 클럭신호(CKV)에 따라 방전된 상기 제1 노드(N1)에 음의 리플 전압을 인가하여 상기 제1 노드(N1)의 양의 리플 전압을 상쇄시킨다(단계 S180)
여기서, 상기 리플 상쇄부(275)는 상기 제2 클럭신호(CKVB)가 하이 레벨이면, 상기 제2 클럭신호(CKVB)를 충전하고, 상기 제2 클럭신호(CKVB)가 로우 레벨이면, 상기 제2 클럭신호(CKVB)를 방전할 수 있다. 이때, 방전된 상기 제1 노드(N1) 에 음의 리플 전압의 인가가 수행된다.
즉, 상기 리플 상쇄 캐패시터(Cr)에 의해 상기 제1 노드(N1)에 음의 리플 전압이 인가될 수 있다. 제1 노드(N1)가 방전된 후에 상기 제1 클럭신호(CKV)의 전류가 상기 제1 트랜지스터(T1)의 드레인 및 게이트 사이를 흐름으로써 발생될 수 있는 양의 리플 전압을 줄일 수 있다.
상기 제1 홀드 트랜지스터(Th1)의 폭을 늘림으로써, 상기 제1 클럭신호(CKV)의 전류가 상기 제1 트랜지스터(T1)의 드레인 및 게이트 사이를 흐르는 것을 방지할 수 있으나, 이는 상기 충전부(212)의 충전률을 감소시킬 수 있으므로, 상기 제1 홀드 트랜지스터(Th1)의 폭 및 상기 리플 상쇄 캐패시터(Cr)의 용량을 적절히 조절 하여 상기 양의 리플 전압을 효과적으로 줄일 수 있다. 이에 따라, 게이트 라인 구동회로(200)의 출력 신호인 게이트 신호의 신뢰성을 향상시킬 수 있다.
본 실시예들에 따르면, 리플 방지부에 의해 제1 노드에 음의 리플 전압이 인가됨으로써, 상기 제1 노드가 방전된 후에 상기 제1 클럭신호의 전류가 상기 풀업부가 포함하는 제1 트랜지스터의 드레인 및 게이트 사이를 흐름으로써 발생될 수 있는 양의 리플 전압을 줄일 수 있다. 따라서, 게이트 라인 구동회로의 출력 신호인 게이트 신호의 신뢰성을 향상시킬 수 있다.
이상에서는 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 실시예에 따른 표시 장치를 도시한 평면도이다.
도 2는 도 1에 도시된 게이트 라인 구동회로의 상세 블록도이다.
도 3은 도 2에 도시된 스테이지의 상세 회로도이다.
도 4는 도 2에 도시된 스테이지의 신호 파형도들이다.
도 5는 도 3에 도시된 스테이지의 상쇄 영역의 레이 아웃이다.
도 6은 도 5에 도시된 Ⅰ-Ⅰ선을 따라 자른 단면도이다.
도 7은 도 5에 도시된 Ⅱ-Ⅱ선을 따라 자른 단면도이다.
도 8은 도 3에 도시된 스테이지의 신호 파형도들의 실질적인 측정 값들을 설명하는 그래프이다.
도 9는 도 8의 상쇄 영역에서의 보상된 양의 리플 전압들을 설명하는 그래프이다.
도 10은 도 2에 도시된 게이트 라인 구동회로의 구동 방법을 설명하기 위해 도시한 흐름도이다.
<도면의 주요부분에 대한 부호의 설명>
100 : 표시 패널 130 : 데이터 라인 구동부
200 : 게이트 라인 구동회로 SRCm : 제m 스테이지
SRCm+1 : 제m+1 스테이지 210 : 풀업부
212 : 충전부 220 : 풀다운부
230 : 버퍼부 240 : 방전부
250 : 제1 홀딩부 260 : 스위칭부
270 : 제2 홀딩부 275 : 리플 상쇄부
280 : 리셋부 290 : 캐리부

Claims (18)

  1. 복수의 스테이지들이 연결되고, 첫 번째 스테이지에는 수직 개시신호가 입력단에 제공되며, 각 스테이지들의 출력신호들을 게이트 라인에 출력하여 상기 게이트 라인을 액티브시키는 게이트 라인 구동 방법에서,
    이전 스테이지에서 제공되는 캐리 신호 또는 상기 수직 개시신호에 기초하여 제1 노드를 부스트 업시키는 단계;
    상기 제1 노드가 하이 레벨로 부스트 업 됨에 따라, 제1 클럭신호의 하이 레벨이 게이트 신호를 풀-업시켜 현재 스테이지의 출력단을 통해 출력하는 단계;
    다음 스테이지에서 출력되는 출력신호 또는 상기 수직 개시신호에 응답하여 상기 현재 스테이지의 출력단으로 오프 전압을 출력하는 단계;
    상기 다음 스테이지에서 출력되는 출력신호 또는 마지막 스테이지에서 제공되는 캐리 신호에 응답하여 상기 제1 노드를 방전하는 단계; 및
    상기 제1 클럭신호가 반전된 제2 클럭신호가 입력되는 클럭단 및 상기 현재 스테이지의 출력단 사이에 연결된 리플 상쇄 캐패시터에 기초하여, 상기 제1 클럭신호에 따라 방전된 상기 제1 노드에 음의 리플 전압을 인가하여 상기 제1 노드의 양의 리플 전압을 상쇄시키는 단계를 포함하는 것을 특징으로 하는 게이트 라인 구동 방법.
  2. 제1항에 있어서, 상기 양의 리플 전압을 상쇄시키는 단계는,
    상기 제2 클럭신호가 하이 레벨이면, 상기 제2 클럭신호를 충전하는 단계; 및
    상기 제2 클럭신호가 로우 레벨이면, 상기 제2 클럭신호를 방전하여 상기 제1 노드에 상기 음의 리플 전압을 인가하는 단계를 포함하는 것을 특징으로 하는 게이트 라인 구동 방법.
  3. 제1항에 있어서,
    상기 제1 클럭신호에 응답하여, 방전된 상기 제1 노드의 신호의 전위를 로우 레벨로 유지시키는 단계;
    방전된 상기 제1 노드의 전위가 로우 레벨로 유지되는 동안, 제2 노드에 상기 제1 클럭신호와 동일한 신호를 제공하는 단계; 및
    상기 제2 노드의 신호 또는 상기 제2 클럭신호가 하이 레벨인 경우, 상기 출력단의 신호의 전위를 로우 레벨로 유지시키는 단계를 더 포함하는 것을 특징으로 하는 게이트 라인 구동 방법.
  4. 복수의 스테이지들이 연결되고, 첫 번째 스테이지에는 수직 개시신호가 입력단에 제공되며, 각 스테이지들의 출력신호들을 게이트 라인에 출력하여 상기 게이트 라인을 액티브시키는 게이트 라인 구동 회로에서,
    상기 각 스테이지는,
    이전 스테이지에서 제공되는 캐리 신호 또는 상기 수직 개시신호에 기초하여 제1 노드를 부스트 업시키는 충전부;
    상기 제1 노드가 하이 레벨로 부스트 업 됨에 따라, 하이 레벨의 제1 클럭신호에 응답하여 게이트 신호를 풀-업시키고 출력단을 통해 상기 게이트 신호를 출력하는 풀업부;
    다음 스테이지에서 출력되는 출력신호 또는 상기 수직 개시신호에 응답하여 상기 출력단으로 오프 전압을 출력하는 풀다운부;
    상기 다음 스테이지에서 출력되는 출력신호 또는 마지막 스테이지에서 제공되는 캐리 신호에 응답하여 상기 제1 노드를 방전하는 방전부; 및
    상기 제1 클럭신호가 반전된 제2 클럭신호가 입력되는 클럭단 및 상기 출력단 사이에 연결된 리플 상쇄 캐패시터를 포함하고, 상기 제1 클럭신호에 따라 방전된 상기 제1 노드에 음의 리플 전압을 인가하여 상기 제1 노드의 양의 리플 전압을 상쇄시키는 리플 상쇄부를 포함하는 것을 특징으로 하는 게이트 라인 구동 회로.
  5. 제4항에 있어서, 상기 리플 상쇄 캐패시터는,
    상기 제2 클럭신호가 하이 레벨이면, 상기 제2 클럭신호를 충전하고, 상기 제2 클럭신호가 로우 레벨이면, 상기 제2 클럭신호를 방전하는 것을 특징으로 하는 게이트 라인 구동 회로.
  6. 제5항에 있어서, 상기 리플 상쇄 캐패시터의 용량은 0.1pF 내지 2.0pF 인 것을 특징으로 하는 게이트 라인 구동 회로.
  7. 제4항에 있어서, 상기 제1 클럭신호에 응답하여, 방전된 상기 제1 노드의 신호의 전위를 로우 레벨로 유지시키는 제1 홀딩부;
    방전된 상기 제1 노드의 전위가 로우 레벨로 유지되는 동안, 제2 노드에 상기 제1 클럭신호와 동일한 신호를 제공하는 스위칭부; 및
    상기 제2 노드의 신호 또는 상기 제2 클럭신호가 하이 레벨인 경우, 상기 출력단의 신호의 전위를 로우 레벨로 유지시키는 제2 홀딩부를 더 포함하는 것을 특징으로 하는 게이트 라인 구동 회로.
  8. 게이트 라인들 및 상기 게이트 라인들과 교차하는 데이터 라인들에 의해 복수의 화소부가 형성된 표시 영역과, 상기 표시 영역을 둘러싸는 주변 영역을 포함하는 표시패널;
    상기 데이터 라인들에 데이터 신호를 출력하는 데이터 라인 구동부; 및
    복수의 스테이지들이 연결되고, 각 스테이지들의 출력신호들을 상기 게이트라인들에 순차적으로 출력하는 게이트 라인 구동회로를 포함하고,
    상기 각 스테이지는,
    이전 스테이지에서 제공되는 캐리 신호 또는 수직 개시신호에 기초하여 제1 노드를 부스트 업시키는 충전부;
    상기 제1 노드가 하이 레벨로 부스트 업됨에 따라, 하이 레벨의 제1 클럭신호에 응답하여 게이트 신호를 풀-업시켜 출력단을 통해 상기 게이트 신호를 출력하는 풀업부;
    다음 스테이지에서 출력되는 출력신호 또는 상기 수직 개시신호에 응답하여 상기 출력단으로 오프 전압을 출력하는 풀다운부;
    상기 다음 스테이지에서 출력되는 출력신호 또는 마지막 스테이지에서 제공되는 캐리 신호에 응답하여 상기 제1 노드를 방전하는 방전부; 및
    상기 제1 클럭신호가 반전된 제2 클럭신호가 입력되는 클럭단 및 상기 출력단 사이에 연결된 리플 상쇄 캐패시터를 포함하고, 상기 제1 클럭신호에 따라 방전된 상기 제1 노드에 음의 리플 전압을 인가하여 상기 제1 노드의 양의 리플 전압을 상쇄시키는 리플 상쇄부를 포함하는 것을 특징으로 하는 표시장치.
  9. 제8항에 있어서, 상기 리플 상쇄 캐패시터는 상기 제2 클럭신호가 하이 레벨이면, 상기 제2 클럭신호를 충전하고, 상기 제2 클럭신호가 로우 레벨이면, 상기 제2 클럭신호를 방전하는 것을 특징으로 하는 표시장치.
  10. 제8항에 있어서, 상기 게이트 라인 구동회로는 상기 표시패널의 일측에 실장되는 것을 특징으로 하는 표시장치.
  11. 제8항에 있어서, 상기 제1 클럭신호에 응답하여, 방전된 상기 제1 노드의 신호의 전위를 로우 레벨로 유지시키는 제1 홀딩부;
    방전된 상기 제1 노드의 전위가 로우 레벨로 유지되는 동안, 제2 노드에 상기 제1 클럭신호와 동일한 신호를 제공하는 스위칭부; 및
    상기 제2 노드의 신호 또는 상기 제2 클럭신호가 하이 레벨인 경우, 상기 출력단의 신호의 전위를 로우 레벨로 유지시키는 제2 홀딩부를 더 포함하는 것을 특징으로 하는 표시장치.
  12. 제11항에 있어서, 상기 제1 홀딩부는 상기 제1 클럭신호에 응답하여 상기 제1 노드 및 상기 출력단을 전기적으로 연결시키는 제1 홀드 트랜지스터를 포함하는 것을 특징으로 하는 표시장치.
  13. 제12항에 있어서, 상기 제2 홀딩부는 상기 제2 클럭신호에 응답하여 상기 출력단의 출력신호를 로우 레벨로 유지시키는 제2 홀드 트랜지스터를 포함하는 것을 특징으로 하는 표시장치.
  14. 제13항에 있어서, 상기 제1 홀드 트랜지스터는
    상기 출력단에 전기적으로 연결된 제1 소스 전극;
    상기 제1 노드에 전기적으로 연결된 제1 드레인 전극; 및
    상기 제1 클럭신호를 인가받는 제1 게이트 전극을 포함하는 것을 특징으로 하는 표시장치.
  15. 제14항에 있어서, 상기 제1 게이트 전극의 폭은 175 um 내지 225 um인 것을 특징으로 하는 표시장치.
  16. 제14항에 있어서, 상기 제2 홀드 트랜지스터는
    상기 오프 전압이 인가되는 제2 소스 전극;
    상기 제1 소스 전극에 전기적으로 연결된 제2 드레인 전극; 및
    상기 제2 클럭신호를 인가받는 제2 게이트 전극을 포함하는 것을 특징으로 하는 표시장치.
  17. 제16항에 있어서, 상기 리플 상쇄 캐패시터는 상기 제2 드레인 전극 및 상기 제2 게이트 전극이 서로 중첩되도록 연장되어 형성된 것을 특징으로 하는 표시장치.
  18. 제16항에 있어서, 상기 제2 드레인 전극은 상기 제2 소스 전극을 감싸도록 U자 형상을 갖는 것을 특징으로 하는 표시장치.
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