KR102525558B1 - 게이트 구동 회로 및 이를 포함하는 표시 장치 - Google Patents

게이트 구동 회로 및 이를 포함하는 표시 장치 Download PDF

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Abstract

게이트 구동 회로 내에 캐스캐이드 연결되는 복수의 스테이지들 중 제N 스테이지는, 제1 제어부, 게이트 신호 발생부, 캐리 신호 발생부, 제2 제어부, 제3 제어부 및 홀딩부를 포함한다. 제1 제어부는 제1 입력 신호에 기초하여 제1 노드의 제1 신호를 제어한다. 게이트 신호 발생부는 클럭 신호 및 제1 신호에 기초하여 제2 노드에서 제N 게이트 신호를 발생한다. 캐리 신호 발생부는 클럭 신호 및 제1 신호에 기초하여 제3 노드에서 제N 캐리 신호를 발생한다. 제2 제어부는 제2 입력 신호에 기초하여 제1 신호를 제어한다. 제3 제어부는 클럭 신호보다 낮은 주파수의 제3 입력 신호에 기초하여 제4 노드에서 홀드 제어 신호를 발생한다. 홀딩부는 홀드 제어 신호에 기초하여 제1 신호의 레벨, 제N 게이트 신호의 레벨 및 제N 캐리 신호의 레벨을 유지시킨다.

Description

게이트 구동 회로 및 이를 포함하는 표시 장치{GATE DRIVER AND DISPLAY APPARATUS INCLUDING THE SAME}
본 발명은 표시 장치에 관한 것으로서, 더욱 상세하게는 표시 장치에 포함되는 게이트 구동 회로 및 상기 게이트 구동 회로를 포함하는 표시 장치에 관한 것이다.
대면적이 용이하고 박형 및 경량화가 가능한 평판 디스플레이(flat panel display, FPD)가 표시 장치로서 널리 이용되고 있으며, 이러한 평판 디스플레이로는 액정 표시 장치(liquid crystal display, LCD), 플라스마 디스플레이 패널(plasma display panel, PDP), 유기 발광 표시 장치(organic light emitting display, OLED) 등이 사용되고 있다.
상기와 같은 표시 장치들은 복수의 게이트 라인들, 복수의 데이터 라인들 및 복수의 픽셀들이 형성된 표시 패널과, 상기 게이트 라인들에 게이트 신호들을 출력하는 게이트 구동 회로와, 상기 데이터 라인들에 데이터 신호들을 출력하는 데이터 구동 회로를 포함한다. 최근에는 구동 회로들의 크기를 감소시키고 생산성을 향상시키기 위한 다양한 방식들이 연구되고 있다.
본 발명의 일 목적은 크기가 감소될 수 있는 게이트 구동 회로를 제공하는 것이다.
본 발명의 다른 목적은 상기 게이트 구동 회로를 포함하는 표시 장치를 제공하는 것이다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 게이트 구동 회로는, 캐스캐이드 연결되고 복수의 게이트 신호들을 발생하는 복수의 스테이지들을 포함한다. 상기 복수의 스테이지들 중 제N(N은 자연수) 스테이지는, 제1 제어부, 게이트 신호 발생부, 캐리 신호 발생부, 제2 제어부, 제3 제어부 및 홀딩부를 포함한다. 상기 제1 제어부는 제1 입력 신호에 기초하여 제1 노드의 제1 신호를 제어한다. 상기 게이트 신호 발생부는 클럭 신호 및 상기 제1 신호에 기초하여 제2 노드에서 제N 게이트 신호를 발생한다. 상기 캐리 신호 발생부는 상기 클럭 신호 및 상기 제1 신호에 기초하여 제3 노드에서 제N 캐리 신호를 발생한다. 상기 제2 제어부는 제2 입력 신호에 기초하여 상기 제1 신호를 제어한다. 상기 제3 제어부는 상기 클럭 신호보다 낮은 주파수의 제3 입력 신호에 기초하여 제4 노드에서 홀드 제어 신호를 발생한다. 상기 홀딩부는 상기 홀드 제어 신호에 기초하여 상기 제1 신호의 레벨, 상기 제N 게이트 신호의 레벨 및 상기 제N 캐리 신호의 레벨을 유지시킨다.
일 실시예에서, 상기 제3 제어부는 제1 트랜지스터 및 제2 트랜지스터를 포함할 수 있다. 상기 제1 트랜지스터는 상기 제3 입력 신호와 연결되는 제1 전극, 상기 제3 입력 신호와 연결되는 제어 전극, 및 상기 제4 노드와 연결되는 제2 전극을 포함할 수 있다. 상기 제2 트랜지스터는 상기 제4 노드와 연결되는 제1 전극, 상기 제1 노드와 연결되는 제어 전극, 및 제1 오프 전압과 연결되는 제2 전극을 포함할 수 있다.
일 실시예에서, 상기 홀딩부는 제3 트랜지스터, 제4 트랜지스터 및 제5 트랜지스터를 포함할 수 있다. 상기 제3 트랜지스터는 상기 제2 노드와 연결되는 제1 전극, 상기 제4 노드와 연결되는 제어 전극, 및 제2 오프 전압과 연결되는 제2 전극을 포함할 수 있다. 상기 제4 트랜지스터는 상기 제1 노드와 연결되는 제1 전극, 상기 제4 노드와 연결되는 제어 전극, 및 상기 제1 오프 전압과 연결되는 제2 전극을 포함할 수 있다. 상기 제5 트랜지스터는 상기 제3 노드와 연결되는 제1 전극, 상기 제4 노드와 연결되는 제어 전극, 및 상기 제1 오프 전압과 연결되는 제2 전극을 포함할 수 있다.
일 실시예에서, 상기 홀딩부는 제3 트랜지스터, 제4 트랜지스터 및 제5 트랜지스터를 포함할 수 있다. 상기 제3 트랜지스터는 상기 제2 노드와 연결되는 제1 전극, 상기 제4 노드와 연결되는 제어 전극, 및 제2 오프 전압과 연결되는 제2 전극을 포함할 수 있다. 상기 제4 트랜지스터는 상기 제1 노드와 연결되는 제1 전극, 상기 제4 노드와 연결되는 제어 전극, 및 상기 제3 노드와 연결되는 제2 전극을 포함할 수 있다. 상기 제5 트랜지스터는 상기 제3 노드와 연결되는 제1 전극, 상기 제4 노드와 연결되는 제어 전극, 및 상기 제1 오프 전압과 연결되는 제2 전극을 포함할 수 있다.
일 실시예에서, 상기 제3 제어부는 제1 트랜지스터 및 제2 트랜지스터를 포함할 수 있다. 상기 제1 트랜지스터는 상기 제3 입력 신호와 연결되는 제1 전극, 상기 제3 입력 신호와 연결되는 제어 전극, 및 상기 제4 노드와 연결되는 제2 전극을 포함할 수 있다. 상기 제2 트랜지스터는 상기 제4 노드와 연결되는 제1 전극, 상기 제3 노드와 연결되는 제어 전극, 및 제1 오프 전압과 연결되는 제2 전극을 포함할 수 있다.
일 실시예에서, 상기 홀딩부는 제3 트랜지스터, 제4 트랜지스터 및 제5 트랜지스터를 포함할 수 있다. 상기 제3 트랜지스터는 상기 제2 노드와 연결되는 제1 전극, 상기 제4 노드와 연결되는 제어 전극, 및 제2 오프 전압과 연결되는 제2 전극을 포함할 수 있다. 상기 제4 트랜지스터는 상기 제1 노드와 연결되는 제1 전극, 상기 제4 노드와 연결되는 제어 전극, 및 상기 제1 입력 신호와 연결되는 제2 전극을 포함할 수 있다. 상기 제5 트랜지스터는 상기 제3 노드와 연결되는 제1 전극, 상기 제4 노드와 연결되는 제어 전극, 및 상기 제1 오프 전압과 연결되는 제2 전극을 포함할 수 있다.
일 실시예에서, 상기 제1 입력 신호는 상기 복수의 스테이지들 중 제(N-1) 스테이지에서 발생되는 제(N-1) 캐리 신호일 수 있다. 상기 제2 입력 신호는 상기 복수의 스테이지들 중 제(N+2) 스테이지에서 발생되는 제(N+2) 캐리 신호일 수 있다.
일 실시예에서, 상기 복수의 스테이지들 중 첫 번째 스테이지에서 상기 제1 입력 신호는 수직 개시 신호일 수 있다. 상기 복수의 스테이지들 중 마지막 스테이지 및 마지막에서 두 번째 스테이지에서 상기 제2 입력 신호는 상기 수직 개시 신호일 수 있다.
일 실시예에서, 상기 제N 스테이지는 제1 풀다운부 및 제2 풀다운부를 더 포함할 수 있다. 상기 제1 풀다운부는 상기 제2 입력 신호에 기초하여 상기 제N 게이트 신호의 레벨을 풀다운시킬 수 있다. 상기 제2 풀다운부는 상기 제2 입력 신호에 기초하여 상기 제N 캐리 신호의 레벨을 풀다운시킬 수 있다.
일 실시예에서, 상기 제3 제어부는 제1 트랜지스터 및 제2 트랜지스터를 포함할 수 있다. 상기 제1 트랜지스터는 상기 제3 입력 신호와 연결되는 제1 전극, 상기 제3 입력 신호와 연결되는 제어 전극, 및 상기 제4 노드와 연결되는 제2 전극을 포함할 수 있다. 상기 제2 트랜지스터는 상기 제4 노드와 연결되는 제1 전극, 상기 제1 노드와 연결되는 제어 전극, 및 제1 오프 전압과 연결되는 제2 전극을 포함할 수 있다.
일 실시예에서, 상기 제3 제어부는 제1 트랜지스터 및 제2 트랜지스터를 포함할 수 있다. 상기 제1 트랜지스터는 상기 제3 입력 신호와 연결되는 제1 전극, 상기 제3 입력 신호와 연결되는 제어 전극, 및 상기 제4 노드와 연결되는 제2 전극을 포함할 수 있다. 상기 제2 트랜지스터는 상기 제4 노드와 연결되는 제1 전극, 상기 제3 노드와 연결되는 제어 전극, 및 제1 오프 전압과 연결되는 제2 전극을 포함할 수 있다.
일 실시예에서, 상기 제1 입력 신호는 상기 복수의 스테이지들 중 제(N-1) 스테이지에서 발생되는 제(N-1) 캐리 신호일 수 있다. 상기 제2 입력 신호는 상기 복수의 스테이지들 중 제(N+1) 스테이지에서 발생되는 제(N+1) 캐리 신호일 수 있다.
상기 다른 목적을 달성하기 위해, 본 발명의 실시예들에 따른 표시 장치는 표시 패널, 데이터 구동 회로 및 게이트 구동 회로를 포함한다. 상기 표시 패널은 복수의 게이트 라인들, 복수의 데이터 라인들, 및 상기 게이트 라인들 및 상기 데이터 라인들과 연결되는 복수의 픽셀들을 포함한다. 상기 데이터 구동 회로는 상기 복수의 데이터 라인들에 인가되는 복수의 데이터 전압들을 발생한다. 상기 게이트 구동 회로는 상기 복수의 게이트 라인들에 인가되는 복수의 게이트 신호들을 발생하며, 캐스캐이드 연결되는 복수의 스테이지들을 포함한다. 상기 복수의 스테이지들 중 제N(N은 자연수) 스테이지는, 제1 제어부, 게이트 신호 발생부, 캐리 신호 발생부, 제2 제어부, 제3 제어부 및 홀딩부를 포함한다. 상기 제1 제어부는 제1 입력 신호에 기초하여 제1 노드의 제1 신호를 제어한다. 상기 게이트 신호 발생부는 클럭 신호 및 상기 제1 신호에 기초하여 제2 노드에서 제N 게이트 신호를 발생한다. 상기 캐리 신호 발생부는 상기 클럭 신호 및 상기 제1 신호에 기초하여 제3 노드에서 제N 캐리 신호를 발생한다. 상기 제2 제어부는 제2 입력 신호에 기초하여 상기 제1 신호를 제어한다. 상기 제3 제어부는 상기 클럭 신호보다 낮은 주파수의 제3 입력 신호에 기초하여 제4 노드에서 홀드 제어 신호를 발생한다. 상기 홀딩부는 상기 홀드 제어 신호에 기초하여 상기 제1 신호의 레벨, 상기 제N 게이트 신호의 레벨 및 상기 제N 캐리 신호의 레벨을 유지시킨다.
일 실시예에서, 상기 제3 제어부는 제1 트랜지스터 및 제2 트랜지스터를 포함할 수 있다. 상기 제1 트랜지스터는 상기 제3 입력 신호와 연결되는 제1 전극, 상기 제3 입력 신호와 연결되는 제어 전극, 및 상기 제4 노드와 연결되는 제2 전극을 포함할 수 있다. 상기 제2 트랜지스터는 상기 제4 노드와 연결되는 제1 전극, 상기 제1 노드와 연결되는 제어 전극, 및 제1 오프 전압과 연결되는 제2 전극을 포함할 수 있다.
일 실시예에서, 상기 홀딩부는 제3 트랜지스터, 제4 트랜지스터 및 제5 트랜지스터를 포함할 수 있다. 상기 제3 트랜지스터는 상기 제2 노드와 연결되는 제1 전극, 상기 제4 노드와 연결되는 제어 전극, 및 제2 오프 전압과 연결되는 제2 전극을 포함할 수 있다. 상기 제4 트랜지스터는 상기 제1 노드와 연결되는 제1 전극, 상기 제4 노드와 연결되는 제어 전극, 및 상기 제1 오프 전압과 연결되는 제2 전극을 포함할 수 있다. 상기 제5 트랜지스터는 상기 제3 노드와 연결되는 제1 전극, 상기 제4 노드와 연결되는 제어 전극, 및 상기 제1 오프 전압과 연결되는 제2 전극을 포함할 수 있다.
일 실시예에서, 상기 홀딩부는 제3 트랜지스터, 제4 트랜지스터 및 제5 트랜지스터를 포함할 수 있다. 상기 제3 트랜지스터는 상기 제2 노드와 연결되는 제1 전극, 상기 제4 노드와 연결되는 제어 전극, 및 제2 오프 전압과 연결되는 제2 전극을 포함할 수 있다. 상기 제4 트랜지스터는 상기 제1 노드와 연결되는 제1 전극, 상기 제4 노드와 연결되는 제어 전극, 및 상기 제3 노드와 연결되는 제2 전극을 포함할 수 있다. 상기 제5 트랜지스터는 상기 제3 노드와 연결되는 제1 전극, 상기 제4 노드와 연결되는 제어 전극, 및 상기 제1 오프 전압과 연결되는 제2 전극을 포함할 수 있다.
일 실시예에서, 상기 제3 제어부는 제1 트랜지스터 및 제2 트랜지스터를 포함할 수 있다. 상기 제1 트랜지스터는 상기 제3 입력 신호와 연결되는 제1 전극, 상기 제3 입력 신호와 연결되는 제어 전극, 및 상기 제4 노드와 연결되는 제2 전극을 포함할 수 있다. 상기 제2 트랜지스터는 상기 제4 노드와 연결되는 제1 전극, 상기 제3 노드와 연결되는 제어 전극, 및 제1 오프 전압과 연결되는 제2 전극을 포함할 수 있다.
일 실시예에서, 상기 홀딩부는 제3 트랜지스터, 제4 트랜지스터 및 제5 트랜지스터를 포함할 수 있다. 상기 제3 트랜지스터는 상기 제2 노드와 연결되는 제1 전극, 상기 제4 노드와 연결되는 제어 전극, 및 제2 오프 전압과 연결되는 제2 전극을 포함할 수 있다. 상기 제4 트랜지스터는 상기 제1 노드와 연결되는 제1 전극, 상기 제4 노드와 연결되는 제어 전극, 및 상기 제1 입력 신호와 연결되는 제2 전극을 포함할 수 있다. 상기 제5 트랜지스터는 상기 제3 노드와 연결되는 제1 전극, 상기 제4 노드와 연결되는 제어 전극, 및 상기 제1 오프 전압과 연결되는 제2 전극을 포함할 수 있다.
일 실시예에서, 상기 제N 스테이지는 제1 풀다운부 및 제2 풀다운부를 더 포함할 수 있다. 상기 제1 풀다운부는 상기 제2 입력 신호에 기초하여 상기 제N 게이트 신호의 레벨을 풀다운시킬 수 있다. 상기 제2 풀다운부는 상기 제2 입력 신호에 기초하여 상기 제N 캐리 신호의 레벨을 풀다운시킬 수 있다.
일 실시예에서, 상기 표시 패널은 상기 복수의 픽셀들이 형성되는 표시 영역 및 상기 표시 영역을 둘러싸는 주변 영역을 포함할 수 있다. 상기 게이트 구동 회로는 상기 주변 영역에 집적될 수 있다.
상기와 같은 본 발명의 실시예들에 따른 게이트 구동 회로는, 클럭 신호보다 낮은 주파수를 갖는 신호에 기초하여 상대적으로 낮은 주파수의 홀드 제어 신호를 발생하며, 따라서 상기 홀드 제어 신호에 응답하여 동작하는 홀딩부 내의 트랜지스터들의 신뢰성이 향상될 수 있다. 또한, 상대적으로 적은 개수의 트랜지스터를 이용하여 상기 홀드 제어 신호를 발생하는 회로가 구현되므로, 게이트 구동 회로의 크기가 감소될 수 있고, 상기 클럭 신호 및 게이트 신호의 지연이 감소되어 게이트 구동 회로의 성능이 향상될 수 있다.
도 1은 본 발명의 실시예들에 따른 표시 장치를 나타내는 블록도이다.
도 2는 본 발명의 실시예들에 따른 게이트 구동 회로를 나타내는 블록도이다.
도 3은 본 발명의 실시예들에 따른 게이트 구동 회로에 포함되는 하나의 스테이지의 예를 나타내는 회로도이다.
도 4는 도 3의 스테이지의 동작을 설명하기 위한 타이밍도이다.
도 5 및 6은 본 발명의 실시예들에 따른 게이트 구동 회로에 포함되는 하나의 스테이지의 예들을 나타내는 회로도들이다.
도 7은 도 6의 스테이지의 동작을 설명하기 위한 타이밍도이다.
도 8은 본 발명의 실시예들에 따른 게이트 구동 회로를 나타내는 블록도이다.
도 9는 본 발명의 실시예들에 따른 게이트 구동 회로에 포함되는 하나의 스테이지의 예를 나타내는 회로도이다.
도 10은 도 9의 스테이지의 동작을 설명하기 위한 타이밍도이다.
도 11 및 12는 본 발명의 실시예들에 따른 게이트 구동 회로에 포함되는 하나의 스테이지의 예들을 나타내는 회로도들이다.
도 13은 본 발명의 실시예들에 따른 표시 장치를 나타내는 블록도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 표시 장치를 나타내는 블록도이다.
도 1을 참조하면, 표시 장치(10)는 표시 패널(100), 타이밍 제어 회로(200), 게이트 구동 회로(300) 및 데이터 구동 회로(400)를 포함한다.
표시 패널(100)은 출력 영상 데이터(DAT)에 기초하여 구동(즉, 영상을 표시)한다. 표시 패널(100)은 복수의 게이트 라인들(GL) 및 복수의 데이터 라인들(DL)과 연결된다. 게이트 라인들(GL)은 제1 방향(DR1)으로 연장될 수 있고, 데이터 라인들(DL)은 제1 방향(DR1)과 교차하는 제2 방향(DR2)으로 연장될 수 있다. 표시 패널(100)은 매트릭스 형태로 배치된 복수의 픽셀들(PX)을 포함할 수 있다. 복수의 픽셀들(PX) 각각은 게이트 라인들(GL) 중 하나 및 데이터 라인들(DL) 중 하나와 전기적으로 연결될 수 있다.
타이밍 제어 회로(200)는 표시 패널(100)의 동작을 제어하며, 게이트 구동 회로(300) 및 데이터 구동 회로(400)의 동작을 제어한다. 타이밍 제어 회로(200)는 외부의 장치(예를 들어, 그래픽 처리 장치)로부터 입력 영상 데이터(IDAT) 및 입력 제어 신호(ICONT)를 수신한다. 입력 영상 데이터(IDAT)는 복수의 픽셀들(PX)에 대한 픽셀 데이터들을 포함할 수 있다. 입력 제어 신호(ICONT)는 마스터 클럭 신호, 데이터 인에이블 신호, 수직 동기 신호, 수평 동기 신호 등을 포함할 수 있다.
타이밍 제어 회로(200)는 입력 영상 데이터(IDAT)에 기초하여 출력 영상 데이터(DAT)를 발생한다. 예를 들어, 타이밍 제어 회로(200)는 입력 영상 데이터(IDAT)에 대한 화질 보정, 얼룩 보정, 색 특성 보상(adaptive color correction: ACC) 및/또는 능동 커패시턴스 보상(dynamic capacitance compensation: DCC) 등을 수행할 수 있다. 타이밍 제어 회로(200)는 입력 제어 신호(ICONT)에 기초하여 게이트 구동 회로(300)의 동작을 제어하기 위한 제1 제어 신호(GCONT) 및 데이터 구동 회로(400)의 동작을 제어하기 위한 제2 제어 신호(DCONT)를 발생한다. 제1 제어 신호(GCONT)는 수직 개시 신호(예를 들어, 개시 펄스 신호), 게이트 클럭 신호 등을 포함할 수 있다. 제2 제어 신호(DCONT)는 수평 개시 신호, 데이터 클럭 신호, 극성 제어 신호, 데이터 로드 신호 등을 포함할 수 있다.
게이트 구동 회로(300)는 제1 제어 신호(GCONT)에 기초하여 복수의 게이트 신호들을 발생한다. 게이트 구동 회로(300)는 상기 게이트 신호들을 게이트 라인들(GL)에 순차적으로 인가할 수 있다.
데이터 구동 회로(400)는 제2 제어 신호(DCONT) 및 디지털 형태의 출력 영상 데이터(DAT)에 기초하여 아날로그 형태의 복수의 데이터 전압들을 발생한다. 데이터 구동 회로(400)는 상기 데이터 전압들을 데이터 라인들(DL)에 순차적으로 인가할 수 있다.
실시예에 따라서, 게이트 구동 회로(300) 및/또는 데이터 구동 회로(400)는 표시 패널(100) 상에 실장되거나, 테이프 캐리어 패키지(tape carrier package: TCP) 형태로 표시 패널(100)에 연결될 수 있다. 실시예에 따라서, 게이트 구동 회로(300) 및/또는 데이터 구동 회로(400)는 표시 패널(100)에 집적될 수도 있다.
도시하지는 않았지만, 표시 장치(10)는 타이밍 제어 회로(200)가 부착되는 회로 기판(printed circuit board: PCB)(250), 데이터 구동 회로(400)가 부착되는 연성 회로 기판(flexible PCB: FPCB) 및/또는 게이트 구동 회로(300)에 제공되는 구동 전압을 발생하는 전압 발생 회로를 더 포함할 수 있다. 상기 전압 발생 회로는 전원 관리 회로(power management integrated circuit: PMIC)로 불릴 수 있다.
도 2는 본 발명의 실시예들에 따른 게이트 구동 회로를 나타내는 블록도이다.
도 2를 참조하면, 게이트 구동 회로(300a)는 캐스캐이드(cascaded) 연결된 복수의 스테이지들을 포함한다. 예를 들어, 게이트 구동 회로(300a)는 종속적으로 연결된 제1 내지 제K(K는 자연수) 스테이지들(ST1, ..., STN, ST(N+1), ST(N+2), ..., ST(K-1), STK)을 포함할 수 있다.
복수의 스테이지들(ST1~STK)은 복수의 게이트 라인들(도 1의 GL)과 연결되며, 복수의 게이트 신호들(G1, ..., GN, G(N+1), G(N+2), ..., G(K-1), GK) 및 복수의 캐리 신호들(CR1, CR3, ..., CR(N-1), CRN, CR(N+1), CR(N+2), CR(N+3), CR(N+4), ..., CR(K-2), CR(K-1), CRK)을 발생한다. 예를 들어, 제N(N은 K 이하의 자연수) 스테이지(STN)는 제N 게이트 라인과 연결될 수 있고, 제N 게이트 신호(GN) 및 제N 캐리 신호(CRN)를 발생할 수 있다. 도 4, 7 및 10을 참조하여 후술하는 것처럼, 게이트 신호들(G1~GK) 및 캐리 신호들(CR1~CRK)은 순차적으로 활성화될 수 있다.
복수의 스테이지들(ST1~STK) 각각은 클럭 단자(CT), 제1 전원 단자(VT1), 제2 전원 단자(VT2), 제1 입력 단자(IT1), 제2 입력 단자(IT2), 제3 입력 단자(IT3), 제1 출력 단자(OT1) 및 제2 출력 단자(OT2)를 포함할 수 있다. 클럭 단자(CT)는 클럭 신호(CLK)를 수신할 수 있고, 제1 전원 단자(VT1)는 제1 오프 전압(VSS1)을 수신할 수 있으며, 제2 전원 단자(VT2)는 제2 오프 전압(VSS2)을 수신할 수 있다. 제1 입력 단자(IT1)는 현재 스테이지의 전단에 배치되는 이전 스테이지들 중 하나의 캐리 신호를 제1 입력 신호로서 수신할 수 있고, 제2 입력 단자(IT2)는 상기 현재 스테이지의 후단에 배치되는 다음 스테이지들 중 하나의 캐리 신호를 제2 입력 신호로서 수신할 수 있으며, 제3 입력 단자(IT3)는 클럭 신호(CLK)보다 낮은 주파수를 갖는 제3 입력 신호(S1)를 수신할 수 있다. 제1 출력 단자(OT1)는 상기 현재 스테이지의 게이트 신호를 출력할 수 있고, 제2 출력 단자(OT2)는 상기 현재 스테이지의 캐리 신호를 출력할 수 있다.
도 2의 실시예에서, 상기 현재 스테이지의 제1 입력 단자(IT1)에서 수신되는 상기 제1 입력 신호는 상기 현재 스테이지의 바로 이전 스테이지의 캐리 신호일 수 있고, 상기 현재 스테이지의 제2 입력 단자(IT2)에서 수신되는 상기 제2 입력 신호는 상기 현재 스테이지의 다다음 스테이지의 캐리 신호일 수 있다. 예를 들어, 제N 스테이지(STN)에서, 상기 제1 입력 신호는 제(N-1) 스테이지에서 발생되는 제(N-1) 캐리 신호(CR(N-1))일 수 있고, 상기 제2 입력 신호는 제(N+2) 스테이지(ST(N+2))에서 발생되는 제(N+2) 캐리 신호(CR(N+2))일 수 있다.
일 실시예에서, 바로 이전 스테이지가 존재하지 않는 첫 번째 스테이지(ST1)에서, 상기 제1 입력 신호는 수직 개시 신호(STVP)일 수 있다. 다다음 스테이지가 존재하지 않는 마지막 스테이지(STK) 및 마지막에서 두 번째 스테이지(ST(K-1))에서, 상기 제2 입력 신호는 수직 개시 신호(STVP)일 수 있다.
도시하지는 않았지만, 복수의 스테이지들(ST1~STK) 중 적어도 일부는 클럭 신호(CLK)의 반전 신호를 수신할 수 있다. 예를 들어, 홀수번째 스테이지들은 클럭 신호(CLK)를 수신할 수 있고, 짝수번째 스테이지들은 클럭 신호(CLK)의 상기 반전 신호를 수신할 수 있다.
도 3은 본 발명의 실시예들에 따른 게이트 구동 회로에 포함되는 하나의 스테이지의 예를 나타내는 회로도이다.
도 2 및 3을 참조하면, 게이트 구동 회로(300a)에 포함되는 캐스캐이드 연결된 복수의 스테이지들(ST1~STK) 중 제N 스테이지(STNa)는, 제1 제어부(310), 게이트 신호 발생부(320), 캐리 신호 발생부(330), 제2 제어부(340), 제3 제어부(350) 및 홀딩부(362, 364, 366)를 포함한다. 제N 스테이지(STNa)는 커패시터(C)를 더 포함할 수 있다.
제1 제어부(310)는 제1 입력 단자(IT1)에서 수신되는 제1 입력 신호(CR(N-1))에 기초하여 제1 노드(Q)의 제1 신호를 제어한다. 도 2를 참조하여 상술한 것처럼, 제1 입력 신호(CR(N-1))는 제(N-1) 스테이지에서 발생되는 제(N-1) 캐리 신호일 수 있다. 제1 제어부(310)는 하나의 트랜지스터(T4)를 포함할 수 있다. 트랜지스터(T4)는 제1 입력 신호(CR(N-1))와 연결되는 제1 전극, 제1 입력 신호(CR(N-1))와 연결되는 제어 전극, 및 제1 노드(Q)와 연결되는 제2 전극을 포함할 수 있다.
제1 제어부(310)는 다이오드로서 동작할 수 있고, 제1 입력 신호(CR(N-1))를 제1 노드(Q)에 제공하여 제1 노드(Q)에 대한 풀업(pull-up) 동작을 수행할 수 있으며, 풀업 제어부로 불릴 수 있다.
게이트 신호 발생부(320)는 클럭 단자(CT)에서 수신되는 클럭 신호(CLK) 및 제1 노드(Q)의 상기 제1 신호에 기초하여 제2 노드(NO)에서 제N 게이트 신호(GN)를 발생한다. 제N 게이트 신호(GN)는 제1 출력 단자(OT1)를 통해 출력될 수 있다.
게이트 신호 발생부(320)는 하나의 트랜지스터(T1)를 포함할 수 있다. 트랜지스터(T1)는 클럭 신호(CLK)와 연결되는 제1 전극, 제1 노드(Q)와 연결되는 제어 전극, 및 제2 노드(NO)와 연결되는 제2 전극을 포함할 수 있다.
커패시터(C)는 제1 노드(Q)와 제2 노드(NO) 사이에 연결될 수 있다.
캐리 신호 발생부(330)는 클럭 신호(CLK) 및 제1 노드(Q)의 상기 제1 신호에 기초하여 제3 노드(NC)에서 제N 캐리 신호(GN)를 발생한다. 제N 캐리 신호(GN)는 제2 출력 단자(OT2)를 통해 출력될 수 있다.
캐리 신호 발생부(330)는 하나의 트랜지스터(T15)를 포함할 수 있다. 트랜지스터(T15)는 클럭 신호(CLK)와 연결되는 제1 전극, 제1 노드(Q)와 연결되는 제어 전극, 및 제3 노드(NC)와 연결되는 제2 전극을 포함할 수 있다.
도 3의 실시예에서, 하나의 트랜지스터(T1)를 이용하여 제N 게이트 신호(GN)가 발생될 수 있고, 하나의 트랜지스터(T15)를 이용하여 제N 캐리 신호(GN)가 발생될 수 있다. 다시 말하면, 도 3의 제N 스테이지(STNa)에서, 게이트 신호 발생부(320)는 하나의 트랜지스터(T1)에 기초하여 제2 노드(NO)에 대한 풀업 동작 및 풀다운 동작(pull-down)을 순차적으로 수행할 수 있고, 캐리 신호 발생부(330)는 하나의 트랜지스터(T15)에 기초하여 제3 노드(NC)에 대한 풀업 동작 및 풀다운 동작을 순차적으로 수행할 수 있으며, 따라서 제2 노드(NO)와 연결되는 풀다운부 및 제3 노드(NC)와 연결되는 풀다운부가 생략될 수 있다.
제2 제어부(340)는 제2 입력 단자(IT2)에서 수신되는 제2 입력 신호(CR(N+2))에 기초하여 제1 노드(Q)의 상기 제1 신호를 제어한다. 도 2를 참조하여 상술한 것처럼, 제2 입력 신호(CR(N+2))는 제(N+2) 스테이지(ST(N+2))에서 발생되는 제(N+2) 캐리 신호일 수 있다. 제2 제어부(340)는 하나의 트랜지스터(T9)를 포함할 수 있다. 트랜지스터(T9)는 제1 노드(Q)와 연결되는 제1 전극, 제2 입력 신호(CR(N+2))와 연결되는 제어 전극, 및 제2 오프 전압(VSS2)과 연결되는 제2 전극을 포함할 수 있다.
제2 제어부(340)는 제2 오프 전압(VSS2)을 제1 노드(Q)에 제공하여 제1 노드(Q)에 대한 풀다운 동작을 수행할 수 있으며, 풀다운 제어부로 불릴 수 있다.
제3 제어부(350)는 제3 입력 단자(IT3)에서 수신되는 제3 입력 신호(S1)에 기초하여 제4 노드(N)에서 홀드 제어 신호를 발생한다. 제3 입력 신호(S1)는 클럭 신호(CLK)보다 낮은 주파수를 가진다. 예를 들어, 제3 입력 신호(S1)는 DC(direct current) 신호일 수 있다. 제3 입력 신호(S1)는 클럭 신호(CLK)보다 낮은 주파수를 가지므로, 상기 홀드 제어 신호 또한 클럭 신호(CLK)보다 낮은 주파수를 가질 수 있다.
일 실시예에서, 제3 제어부(350)는 두 개의 트랜지스터들(T7, T8)을 포함할 수 있다. 트랜지스터(T7)는 제3 입력 신호(S1)와 연결되는 제1 전극, 제3 입력 신호(S1)와 연결되는 제어 전극, 및 제4 노드(N)와 연결되는 제2 전극을 포함할 수 있다. 트랜지스터(T8)는 제4 노드(N)와 연결되는 제1 전극, 제1 노드(Q)와 연결되는 제어 전극, 및 제2 오프 전압(VSS2)과 연결되는 제2 전극을 포함할 수 있다.
홀딩부(362, 364, 366)는 제4 노드(N)의 상기 홀드 제어 신호에 기초하여, 제1 노드(Q)의 상기 제1 신호의 레벨, 제N 게이트 신호(GN)의 레벨 및 제N 캐리 신호(CRN)의 레벨을 유지한다. 홀딩부(362, 364, 366)가 활성화되어 있는 동안에(예를 들어, 상기 홀드 제어 신호가 활성화 레벨을 유지하는 동안에), 제1 노드(Q)의 상기 제1 신호의 레벨은 제2 오프 전압(VSS2)의 레벨로 유지될 수 있고, 상기 제N 게이트 신호(GN)의 레벨은 제1 오프 전압(VSS1)의 레벨로 유지될 수 있으며, 상기 제N 캐리 신호(CRN)의 레벨은 상기 제2 오프 전압(VSS2)의 레벨로 유지될 수 있다.
일 실시예에서, 홀딩부(362, 364, 366)는 제N 게이트 신호(GN)를 발생하는 제2 노드(NO)와 연결된 제1 홀딩부(362), 제1 노드(Q)와 연결된 제2 홀딩부(364) 및 제N 캐리 신호(CRN)를 발생하는 제3 노드(NC)와 연결된 제3 홀딩부(366)를 포함할 수 있다.
제1 홀딩부(362)는 하나의 트랜지스터(T3)를 포함할 수 있고, 트랜지스터(T3)는 제2 노드(NO)와 연결되는 제1 전극, 제4 노드(N)와 연결되는 제어 전극, 및 제1 오프 전압(VSS1)과 연결되는 제2 전극을 포함할 수 있다. 제2 홀딩부(364)는 하나의 트랜지스터(T10)를 포함할 수 있고, 트랜지스터(T10)는 제1 노드(Q)와 연결되는 제1 전극, 제4 노드(N)와 연결되는 제어 전극, 및 제2 오프 전압(VSS2)과 연결되는 제2 전극을 포함할 수 있다. 제3 홀딩부(366)는 하나의 트랜지스터(T11)를 포함할 수 있고, 트랜지스터(T11)는 제3 노드(NC)와 연결되는 제1 전극, 제4 노드(N)와 연결되는 제어 전극, 및 제2 오프 전압(VSS2)과 연결되는 제2 전극을 포함할 수 있다.
일 실시예에서, 도 9, 11 및 12를 참조하여 후술하는 것처럼, 제2 제어부(340) 및 제2 홀딩부(364) 중 적어도 하나는 직렬 연결된 복수의(예를 들어, 두 개 이상의) 트랜지스터들을 포함하여 구현될 수도 있다.
일 실시예에서, 트랜지스터들(T1, T3, T4, T7, T8, T9, T10, T11, T15)은 NMOS(n-type metal oxide semiconductor) 트랜지스터일 수 있다. 이 경우, 상기 트랜지스터들의 상기 제1 전극, 상기 제어 전극 및 상기 제2 전극은 각각 드레인 전극, 게이트 전극 및 소스 전극일 수 있다.
도 4는 도 3의 스테이지의 동작을 설명하기 위한 타이밍도이다.
도 3 및 4를 참조하면, 구간들(t1, t2, t3, t4, t5) 각각은 하나의 수평 구간을 나타낼 수 있다. 하나의 수평 구간은 하나의 게이트 라인의 활성화 구간(또는 하나의 게이트 신호의 활성화 구간)에 상응할 수 있다. 예를 들어, 구간들(t1, t2, t3, t4, t5)은 제(N-2), 제(N-1), 제N, 제(N+1) 및 제(N+2) 수평 구간들을 각각 나타낼 수 있다. 클럭 신호(CLK)는 수평 구간마다 토글(toggle)될 수 있다. 다시 말하면, 클럭 신호(CLK)의 주기는 2 수평 구간에 상응할 수 있다. 도 4의 실시예에서, 제3 입력 신호(S1)는 하이 레벨을 가지는 DC 신호일 수 있다(즉, 제3 입력 신호(S1)의 주파수=0).
제(N-2) 수평 구간(t1)에서, 제(N-1) 캐리 신호인 제1 입력 신호(CR(N-1))가 로우 레벨을 가지므로, 제1 노드(Q)의 상기 제1 신호는 로우 레벨을 가진다. 제1 노드(Q)의 상기 제1 신호가 로우 레벨을 가지므로, 제4 노드(N)의 상기 홀드 제어 신호는 제3 입력 신호(S1)에 기초하여 하이 레벨을 가지며, 홀딩부(362, 364, 366) 내의 트랜지스터들(T3, T10, T11)은 턴온 상태를 유지한다. 도시하지는 않았지만, 제(N-2) 수평 구간(t1) 이전의 제1 내지 제(N-3) 수평 구간들에서의 동작도 제(N-2) 수평 구간(t1)에서의 동작과 실질적으로 동일할 수 있다.
제(N-1) 수평 구간(t2)에서, 제1 입력 신호(CR(N-1))가 하이 레벨을 가지므로, 제1 노드(Q)가 풀업되고 커패시터(C)가 충전되며 제1 노드(Q)의 상기 제1 신호의 레벨이 점차 증가한다. 제1 노드(Q)의 상기 제1 신호의 레벨이 증가하므로, 제4 노드(N)의 상기 홀드 제어 신호는 제2 오프 전압(VSS2)에 기초하여 로우 레벨을 가지며, 트랜지스터들(T3, T10, T11)은 턴오프된다.
제N 수평 구간(t3)에서, 제1 노드(Q)의 상기 제1 신호 및 클럭 신호(CLK)가 하이 레벨을 가지므로, 제N 게이트 신호(GN) 및 제N 캐리 신호(CRN)가 활성화되어 하이 레벨을 가진다. 이 때, 충전된 커패시터(C)에 의해 제1 노드(Q)의 상기 제1 신호의 레벨이 더욱 증가한다. 제1 노드(Q)의 상기 제1 신호에 기초하여, 제4 노드(N)의 상기 홀드 제어 신호는 로우 레벨을 유지하며, 트랜지스터들(T3, T10, T11)은 턴오프 상태를 유지한다.
제(N+1) 수평 구간(t4)에서, 클럭 신호(CLK)가 로우 레벨을 가지므로, 제N 게이트 신호(GN) 및 제N 캐리 신호(CRN)가 비활성화되어 로우 레벨을 가지며, 따라서 제1 노드(Q)의 상기 제1 신호의 레벨이 제N 수평 구간(t3)에서의 증가분만큼 감소한다. 또한, 커패시터(C)가 방전됨에 따라, 제1 노드(Q)의 상기 제1 신호의 레벨이 점차 감소한다. 다만, 제1 노드(Q)의 상기 제1 신호의 레벨은 여전히 하이 레벨이므로, 제4 노드(N)의 상기 홀드 제어 신호는 로우 레벨을 유지하며, 트랜지스터들(T3, T10, T11)은 턴오프 상태를 유지한다. 한편, 도시하지는 않았지만, 제(N+1) 수평 구간(t4)에서 제(N+1) 캐리 신호(CR(N+1))가 활성화되어 하이 레벨을 가진다.
제(N+2) 수평 구간(t5)에서, 제(N+2) 캐리 신호인 제2 입력 신호(CR(N+2))가 하이 레벨을 가지므로, 제1 노드(Q)에 대한 풀다운 동작이 수행되어 제1 노드(Q)의 상기 제1 신호의 레벨이 로우 레벨을 가진다. 제1 노드(Q)의 상기 제1 신호가 로우 레벨을 가지므로, 제4 노드(N)의 상기 홀드 제어 신호는 하이 레벨을 가지며, 트랜지스터들(T3, T10, T11)은 턴온된다. 도시하지는 않았지만, 제(N+2) 수평 구간(t5) 이후의 제(N+3) 내지 제K 수평 구간들에서의 동작은 제(N-2) 수평 구간(t1)에서의 동작과 실질적으로 동일할 수 있다.
도 4의 실시예에서, 트랜지스터들(T3, T10, T11)의 온오프를 제어하는 상기 홀드 제어 신호는 전체 수평 구간들 중에서 세 개의 수평 구간들(t2, t3, t4)에서만 비활성화 레벨을 가지고 나머지 수평 구간들에서는 활성화 레벨을 가지므로, 상대적으로 낮은(예를 들어, DC 신호와 유사한) 주파수를 가질 수 있다. 상기 홀드 제어 신호에 응답하여 동작하는 트랜지스터들(T3, T10, T11) 또한 세 개의 수평 구간들(t2, t3, t4)에서만 턴오프되며, 나머지 수평 구간들에서는 턴온될 수 있다.
클럭 신호(CLK)에 기초하여 홀드 제어 신호를 발생하는 종래의 게이트 구동 회로와 비교하였을 때, 본 발명의 실시예들에 따른 게이트 구동 회로(300)에서는, 제3 제어부(350)가 클럭 신호(CLK)보다 낮은 주파수를 갖는 제3 입력 신호(S1)에 기초하여 상대적으로 낮은 주파수의 홀드 제어 신호를 발생하며, 따라서 홀딩부(362, 364, 366) 내의 트랜지스터들(T3, T10, T11)의 신뢰성이 향상될 수 있다. 또한, 제3 제어부(350)가 상대적으로 적은 개수(예를 들어, 두 개)의 트랜지스터를 포함하여 구현되므로, 게이트 구동 회로(300)의 크기가 감소될 수 있다. 특히, 제3 제어부(350) 내에서 클럭 신호(CLK)와 연결되는 트랜지스터들이 생략되므로, 클럭 신호(CLK) 및 게이트 신호(GN)의 지연(delay)이 감소되어 게이트 구동 회로(300)의 성능이 향상될 수 있다.
도 5 및 6은 본 발명의 실시예들에 따른 게이트 구동 회로에 포함되는 하나의 스테이지의 예들을 나타내는 회로도들이다.
도 2 및 5를 참조하면, 게이트 구동 회로(300a)에 포함되는 캐스캐이드 연결된 복수의 스테이지들(ST1~STK) 중 제N 스테이지(STNb)는, 제1 제어부(310), 게이트 신호 발생부(320), 캐리 신호 발생부(330), 제2 제어부(340), 제3 제어부(350) 및 홀딩부(362, 364b, 366)를 포함한다. 제N 스테이지(STNb)는 커패시터(C)를 더 포함할 수 있다.
제1 노드(Q)와 연결된 제2 홀딩부(364b)가 변경되는 것을 제외하면, 도 5의 제N 스테이지(STNb)의 구조는 도 3의 제N 스테이지(STNa)의 구조와 실질적으로 동일할 수 있다.
제2 홀딩부(364b)는 하나의 트랜지스터(T10)를 포함할 수 있고, 트랜지스터(T10)는 제1 노드(Q)와 연결되는 제1 전극, 제4 노드(N)와 연결되는 제어 전극, 및 제3 노드(NC)와 연결되는 제2 전극을 포함할 수 있다.
도 5의 제N 스테이지(STNb)의 동작은 도 4를 참조하여 상술한 도 3의 제N 스테이지(STNa)의 동작과 실질적으로 동일할 수 있다.
도 2 및 6을 참조하면, 게이트 구동 회로(300a)에 포함되는 캐스캐이드 연결된 복수의 스테이지들(ST1~STK) 중 제N 스테이지(STNc)는, 제1 제어부(310), 게이트 신호 발생부(320), 캐리 신호 발생부(330), 제2 제어부(340), 제3 제어부(350c) 및 홀딩부(362, 364c, 366)를 포함한다. 제N 스테이지(STNc)는 커패시터(C)를 더 포함할 수 있다.
제1 노드(Q)와 연결된 제2 홀딩부(364c) 및 제3 제어부(350c)가 변경되는 것을 제외하면, 도 6의 제N 스테이지(STNc)의 구조는 도 3의 제N 스테이지(STNa)의 구조와 실질적으로 동일할 수 있다.
제3 제어부(350c)는 제3 입력 단자(IT3)에서 수신되는 제3 입력 신호(S1)에 기초하여 제4 노드(N)에서 홀드 제어 신호를 발생한다. 제3 제어부(350c)는 두 개의 트랜지스터들(T7, T8)을 포함할 수 있다. 트랜지스터(T7)는 제3 입력 신호(S1)와 연결되는 제1 전극, 제3 입력 신호(S1)와 연결되는 제어 전극, 및 제4 노드(N)와 연결되는 제2 전극을 포함할 수 있다. 트랜지스터(T8)는 제4 노드(N)와 연결되는 제1 전극, 제3 노드(NC)와 연결되는 제어 전극, 및 제2 오프 전압(VSS2)과 연결되는 제2 전극을 포함할 수 있다.
제2 홀딩부(364c)는 하나의 트랜지스터(T10)를 포함할 수 있고, 트랜지스터(T10)는 제1 노드(Q)와 연결되는 제1 전극, 제4 노드(N)와 연결되는 제어 전극, 및 제1 입력 신호(CR(N-1))와 연결되는 제2 전극을 포함할 수 있다.
도 7은 도 6의 스테이지의 동작을 설명하기 위한 타이밍도이다.
도 6 및 7을 참조하면, 구간들(t1, t2', t3, t4', t5) 각각은 하나의 수평 구간을 나타낼 수 있고, 클럭 신호(CLK)는 수평 구간마다 토글될 수 있으며, 제3 입력 신호(S1)는 하이 레벨을 가지는 DC 신호일 수 있다.
제(N-2) 수평 구간(t1)에서, 제N 캐리 신호(CRN)가 로우 레벨을 가지므로, 제4 노드(N)의 상기 홀드 제어 신호는 제3 입력 신호(S1)에 기초하여 하이 레벨을 가지며, 홀딩부(362, 364c, 366) 내의 트랜지스터들(T3, T10, T11)은 턴온 상태를 유지한다. 도시하지는 않았지만, 제(N-2) 수평 구간(t1) 이전의 제1 내지 제(N-3) 수평 구간들에서의 동작도 제(N-2) 수평 구간(t1)에서의 동작과 실질적으로 동일할 수 있다.
제(N-1) 수평 구간(t2')에서, 제N 캐리 신호(CRN)가 여전히 로우 레벨을 가지므로, 제4 노드(N)의 상기 홀드 제어 신호는 여전히 하이 레벨을 가지며, 홀딩부(362, 366) 내의 트랜지스터들(T3, T11)은 턴온 상태를 유지한다. 하지만, 제(N-1) 캐리 신호인 제1 입력 신호(CR(N-1))가 하이 레벨을 가지므로, 홀딩부(364c) 내의 트랜지스터(T10)에서 제어 전극과 제2 전극의 전압 차이가 매우 작아지며, 따라서 트랜지스터(T10)는 턴오프되고 제1 노드(Q)에 대한 풀업 동작 및 커패시터(C)에 대한 충전 동작이 수행된다.
제N 수평 구간(t3)에서, 하이 레벨의 클럭 신호(CLK) 및 하이 레벨의 제1 노드(Q)의 상기 제1 신호에 기초하여, 제N 게이트 신호(GN) 및 제N 캐리 신호(CRN)가 활성화되어 하이 레벨을 가진다. 하이 레벨의 제N 캐리 신호(CRN)에 기초하여, 제4 노드(N)의 상기 홀드 제어 신호는 제2 오프 전압(VSS2)에 기초하여 로우 레벨을 가지며, 트랜지스터들(T3, T10, T11)은 턴오프된다.
제(N+1) 수평 구간(t4')에서, 로우 레벨의 클럭 신호(CLK)에 기초하여, 제N 게이트 신호(GN) 및 제N 캐리 신호(CRN)가 비활성화되어 로우 레벨을 가진다. 로우 레벨의 제N 캐리 신호(CRN)에 기초하여, 제4 노드(N)의 상기 홀드 제어 신호는 하이 레벨을 가지며, 트랜지스터들(T3, T10, T11)은 턴온된다.
제(N+2) 수평 구간(t5)에서의 동작 및 제(N+2) 수평 구간(t5) 이후의 제(N+3) 내지 제K 수평 구간들에서의 동작은 도 4를 참조하여 상술한 것과 실질적으로 동일할 수 있다. 한편, 도시하지는 않았지만, 도 7의 실시예에서 제1 노드(Q)의 상기 제1 신호의 파형은 도 4에 도시된 것과 실질적으로 동일할 수 있다.
도 7의 실시예에서, 트랜지스터들(T3, T10, T11)의 온오프를 제어하는 상기 홀드 제어 신호는 하나의 수평 구간(t3)에서만 비활성화 레벨을 가지고 나머지 수평 구간들에서는 활성화 레벨을 가지므로, 상대적으로 낮은 주파수를 가질 수 있다. 상기 홀드 제어 신호에 응답하여 동작하는 트랜지스터들(T3, T10, T11) 중 트랜지스터들(T3, T11)은 하나의 수평 구간(t3)에서만 턴오프되며, 트랜지스터(T10)는 두 개의 수평 구간들(t2', t3)에서만 턴오프될 수 있다.
도 8은 본 발명의 실시예들에 따른 게이트 구동 회로를 나타내는 블록도이다.
도 8을 참조하면, 게이트 구동 회로(300b)는 캐스캐이드 연결된 복수의 스테이지들을 포함한다. 예를 들어, 게이트 구동 회로(300b)는 종속적으로 연결된 제1 내지 제K 스테이지들(ST1, ..., STN, ST(N+1), ..., STK)을 포함할 수 있다.
제2 입력 단자(IT2)에서 수신하는 제2 입력 신호가 변경되고 이에 따라 캐스캐이드 연결 방식이 변경되는 것을 제외하면, 도 8의 게이트 구동 회로(300b)에 포함되는 복수의 스테이지들(ST1~STK)의 구성 및 동작은 도 2의 게이트 구동 회로(300a)에 포함되는 복수의 스테이지들(ST1~STK)의 구성 및 동작과 유사할 수 있다.
도 8의 실시예에서, 상기 현재 스테이지의 제1 입력 단자(IT1)에서 수신되는 상기 제1 입력 신호는 상기 현재 스테이지의 바로 이전 스테이지의 캐리 신호일 수 있고, 상기 현재 스테이지의 제2 입력 단자(IT2)에서 수신되는 상기 제2 입력 신호는 상기 현재 스테이지의 바로 다음 스테이지의 캐리 신호일 수 있다. 예를 들어, 제N 스테이지(STN)에서, 상기 제1 입력 신호는 제(N-1) 스테이지에서 발생되는 제(N-1) 캐리 신호(CR(N-1))일 수 있고, 상기 제2 입력 신호는 제(N+1) 스테이지(ST(N+1))에서 발생되는 제(N+1) 캐리 신호(CR(N+1))일 수 있다.
일 실시예에서, 바로 이전 스테이지가 존재하지 않는 첫 번째 스테이지(ST1)에서, 상기 제1 입력 신호는 수직 개시 신호(STVP)일 수 있고, 상기 제2 입력 신호는 제2 캐리 신호(CR2)일 수 있다. 바로 다음 스테이지가 존재하지 않는 마지막 스테이지(STK)에서, 상기 제2 입력 신호는 수직 개시 신호(STVP)일 수 있다.
도 9는 본 발명의 실시예들에 따른 게이트 구동 회로에 포함되는 하나의 스테이지의 예를 나타내는 회로도이다.
도 8 및 9를 참조하면, 게이트 구동 회로(300b)에 포함되는 캐스캐이드 연결된 복수의 스테이지들(ST1~STK) 중 제N 스테이지(STNd)는, 제1 제어부(310), 게이트 신호 발생부(320), 캐리 신호 발생부(330), 제2 제어부(342), 제3 제어부(350) 및 홀딩부(362, 364d, 366)를 포함한다. 제N 스테이지(STNd)는 커패시터(C), 제1 풀다운부(370) 및 제2 풀다운부(380)를 더 포함할 수 있다.
제2 입력 신호(CR(N+1)), 제2 제어부(342) 및 제2 홀딩부(364d)가 변경되고, 제1 풀다운부(370) 및 제2 풀다운부(380)를 더 포함하는 것을 제외하면, 도 9의 제N 스테이지(STNd)의 구조는 도 3의 제N 스테이지(STNa)의 구조와 실질적으로 동일할 수 있다.
제1 풀다운부(370)는 제2 입력 단자(IT2)에서 수신되는 제2 입력 신호(CR(N+1))에 기초하여 제N 게이트 신호(GN)의 레벨을 풀다운시킬 수 있다. 제1 풀다운부(370)는 하나의 트랜지스터(T2)를 포함할 수 있다. 트랜지스터(T2)는 제2 노드(NO)와 연결되는 제1 전극, 제2 입력 신호(CR(N+1))와 연결되는 제어 전극, 및 제1 오프 전압(VSS1)과 연결되는 제2 전극을 포함할 수 있다.
제2 풀다운부(380)는 제2 입력 신호(CR(N+1))에 기초하여 제N 캐리 신호(GN)의 레벨을 풀다운시킬 수 있다. 제2 풀다운부(380)는 하나의 트랜지스터(T17)를 포함할 수 있다. 트랜지스터(T17)는 제3 노드(NC)와 연결되는 제1 전극, 제2 입력 신호(CR(N+1))와 연결되는 제어 전극, 및 제2 오프 전압(VSS2)과 연결되는 제2 전극을 포함할 수 있다.
도 9의 실시예에서, 두 개의 트랜지스터들(T1, T2)을 이용하여 제N 게이트 신호(GN)가 발생될 수 있고, 두 개의 트랜지스터들(T15, T17)을 이용하여 제N 캐리 신호(GN)가 발생될 수 있다. 다시 말하면, 도 9의 제N 스테이지(STNd)에서, 게이트 신호 발생부(320)는 하나의 트랜지스터(T1)에 기초하여 제2 노드(NO)에 대한 풀업 동작을 수행할 수 있고, 제1 풀다운부(370)는 하나의 트랜지스터(T2)에 기초하여 제2 노드(NO)에 대한 풀다운 동작을 수행할 수 있다. 캐리 신호 발생부(330)는 하나의 트랜지스터(T15)에 기초하여 제3 노드(NC)에 대한 풀업 동작을 수행할 수 있고, 제2 풀다운부(380)는 하나의 트랜지스터(T17)에 기초하여 제3 노드(NC)에 대한 풀다운 동작을 수행할 수 있다. 도 9의 실시예에서, 게이트 신호 발생부(320) 및 캐리 신호 발생부(330)는 각각 제1 풀업부 및 제2 풀업부로 불릴 수 있다.
제2 제어부(342)는 제2 입력 신호(CR(N+1))에 기초하여 제1 노드(Q)의 상기 제1 신호를 제어한다. 제2 제어부(342)는 직렬 연결된 두 개의 트랜지스터들(T9, T9-1)을 포함할 수 있다. 트랜지스터(T9)는 제1 노드(Q)와 연결되는 제1 전극, 제2 입력 신호(CR(N+1))와 연결되는 제어 전극, 및 제2 전극을 포함할 수 있다. 트랜지스터(T9-1)는 트랜지스터(T9)의 상기 제2 전극과 연결되는 제1 전극, 제2 입력 신호(CR(N+1))와 연결되는 제어 전극, 및 제2 오프 전압(VSS2)과 연결되는 제2 전극을 포함할 수 있다.
제1 노드(Q)와 연결된 제2 홀딩부(364d)는 두 개의 트랜지스터들(T10, T10-1)을 포함할 수 있다. 트랜지스터(T10)는 제1 노드(Q)와 연결되는 제1 전극, 제4 노드(N)와 연결되는 제어 전극, 및 제2 전극을 포함할 수 있다. 트랜지스터(T10-1)는 트랜지스터(T10)의 상기 제2 전극과 연결되는 제1 전극, 제4 노드(N)와 연결되는 제어 전극, 및 제2 오프 전압(VSS2)과 연결되는 제2 전극을 포함할 수 있다.
상기와 같이 제2 제어부(342) 및/또는 제2 홀딩부(364d)가 직렬 연결된 복수의 트랜지스터들을 포함하는 경우에, 상기 복수의 트랜지스터들(예를 들어, T9 및 T9-1)이 제1 노드(Q)와 제2 오프 전압(VSS2) 사이의 전압 차이를 나누어 인가받을 수 있으며, 이에 따라 제1 노드(Q)에서의 누설 전류가 감소될 수 있다.
도 10은 도 9의 스테이지의 동작을 설명하기 위한 타이밍도이다.
도 9 및 10을 참조하면, 제(N-2) 수평 구간(t1), 제(N-1) 수평 구간(t2) 및 제N 수평 구간(t3)에서 도 9의 제N 스테이지(STNd)의 동작은 도 4를 참조하여 상술한 도 3의 제N 스테이지(STNa)의 동작과 실질적으로 동일할 수 있다.
제(N+1) 수평 구간(t4")에서, 제(N+1) 캐리 신호인 제2 입력 신호(CR(N+1))가 하이 레벨을 가지므로, 풀다운부들(370, 380) 내의 트랜지스터들(T2, T17)이 턴온되고, 이에 따라 제N 게이트 신호(GN) 및 제N 캐리 신호(CRN)가 비활성화되어 로우 레벨을 가진다. 또한, 제2 입력 신호(CR(N+1))에 기초하여, 제2 제어부(342) 내의 트랜지스터들(T9, T9-1)이 턴온되며, 제1 노드(Q)에 대한 풀다운 동작이 수행되어 제1 노드(Q)의 상기 제1 신호의 레벨이 로우 레벨을 가진다. 제1 노드(Q)의 상기 제1 신호에 기초하여, 제4 노드(N)의 상기 홀드 제어 신호는 하이 레벨을 가지며, 트랜지스터들(T3, T10, T11)은 턴온된다.
제(N+2) 수평 구간(t5)에서의 동작 및 제(N+2) 수평 구간(t5) 이후의 제(N+3) 내지 제K 수평 구간들에서의 동작은 제(N-2) 수평 구간(t1)에서의 동작과 실질적으로 동일할 수 있다.
도 10의 실시예에서, 트랜지스터들(T3, T10, T11)의 온오프를 제어하는 상기 홀드 제어 신호는 두 개의 수평 구간들(t2, t3)에서만 비활성화 레벨을 가지고 나머지 수평 구간들에서는 활성화 레벨을 가지며, 상대적으로 낮은 주파수를 가질 수 있다. 상기 홀드 제어 신호에 응답하여 동작하는 트랜지스터들(T3, T10, T11) 또한 두 개의 수평 구간들(t2, t3)에서만 턴오프되며, 나머지 수평 구간들에서는 턴온될 수 있다.
도 11 및 12는 본 발명의 실시예들에 따른 게이트 구동 회로에 포함되는 하나의 스테이지의 예들을 나타내는 회로도들이다.
도 8 및 11을 참조하면, 게이트 구동 회로(300b)에 포함되는 캐스캐이드 연결된 복수의 스테이지들(ST1~STK) 중 제N 스테이지(STNe)는, 제1 제어부(310), 게이트 신호 발생부(320), 캐리 신호 발생부(330), 제2 제어부(342), 제3 제어부(350) 및 홀딩부(362, 364e, 366)를 포함한다. 제N 스테이지(STNe)는 커패시터(C), 제1 풀다운부(370) 및 제2 풀다운부(380)를 더 포함할 수 있다.
제1 노드(Q)와 연결된 제2 홀딩부(364e)가 변경되는 것을 제외하면, 도 11의 제N 스테이지(STNe)의 구조는 도 9의 제N 스테이지(STNd)의 구조와 실질적으로 동일할 수 있다.
제2 홀딩부(364e)는 도 5의 제2 홀딩부(364b)와 유사할 수 있으며, 두 개의 트랜지스터들(T10, T10-1)을 포함할 수 있다. 트랜지스터(T10)는 제1 노드(Q)와 연결되는 제1 전극, 제4 노드(N)와 연결되는 제어 전극, 및 제2 전극을 포함할 수 있다. 트랜지스터(T10-1)는 트랜지스터(T10)의 상기 제2 전극과 연결되는 제1 전극, 제4 노드(N)와 연결되는 제어 전극, 및 제3 노드(NC)와 연결되는 제2 전극을 포함할 수 있다.
도 11의 제N 스테이지(STNe)의 동작은 도 10을 참조하여 상술한 도 9의 제N 스테이지(STNd)의 동작과 실질적으로 동일할 수 있다.
도 8 및 12를 참조하면, 게이트 구동 회로(300b)에 포함되는 캐스캐이드 연결된 복수의 스테이지들(ST1~STK) 중 제N 스테이지(STNf)는, 제1 제어부(310), 게이트 신호 발생부(320), 캐리 신호 발생부(330), 제2 제어부(342), 제3 제어부(350f) 및 홀딩부(362, 364f, 366)를 포함한다. 제N 스테이지(STNf)는 커패시터(C), 제1 풀다운부(370) 및 제2 풀다운부(380)를 더 포함할 수 있다.
제1 노드(Q)와 연결된 제2 홀딩부(364f) 및 제3 제어부(350f)가 변경되는 것을 제외하면, 도 12의 제N 스테이지(STNf)의 구조는 도 9의 제N 스테이지(STNd)의 구조와 실질적으로 동일할 수 있다.
제3 제어부(350f)는 제3 입력 단자(IT3)에서 수신되는 제3 입력 신호(S1)에 기초하여 제4 노드(N)에서 홀드 제어 신호를 발생한다. 제3 제어부(350f)는 도 6의 제3 제어부(350c)와 실질적으로 동일할 수 있으며, 두 개의 트랜지스터들(T7, T8)을 포함할 수 있다. 트랜지스터(T7)는 제3 입력 신호(S1)와 연결되는 제1 전극, 제3 입력 신호(S1)와 연결되는 제어 전극, 및 제4 노드(N)와 연결되는 제2 전극을 포함할 수 있다. 트랜지스터(T8)는 제4 노드(N)와 연결되는 제1 전극, 제3 노드(NC)와 연결되는 제어 전극, 및 제2 오프 전압(VSS2)과 연결되는 제2 전극을 포함할 수 있다.
제2 홀딩부(364f)는 도 6의 제2 홀딩부(364c)와 유사할 수 있으며, 두 개의 트랜지스터들(T10, T10-1)을 포함할 수 있다. 트랜지스터(T10)는 제1 노드(Q)와 연결되는 제1 전극, 제4 노드(N)와 연결되는 제어 전극, 및 제2 전극을 포함할 수 있다. 트랜지스터(T10-1)는 트랜지스터(T10)의 상기 제2 전극과 연결되는 제1 전극, 제4 노드(N)와 연결되는 제어 전극, 및 제1 입력 신호(CR(N-1))와 연결되는 제2 전극을 포함할 수 있다.
도 12의 제N 스테이지(STNf)의 동작은 도 7을 참조하여 상술한 도 6의 제N 스테이지(STNc)의 동작과 유사할 수 있다. 다만, 도 12의 제N 스테이지(STNf)에서, 제1 노드(Q)의 상기 제1 신호의 파형은 도 10에 도시된 것과 실질적으로 동일할 수 있다.
도 13은 본 발명의 실시예들에 따른 표시 장치를 나타내는 블록도이다.
도 13을 참조하면, 표시 장치(10a)는 표시 패널(100a), 타이밍 제어 회로(200), 게이트 구동 회로(300a) 및 데이터 구동 회로(400)를 포함한다.
표시 패널(100a) 및 게이트 구동 회로(300a)의 구성이 변경되는 것을 제외하면, 도 13의 표시 장치(10a)는 도 1의 표시 장치(10)와 실질적으로 동일할 수 있다.
표시 패널(100a)은 표시 영역(DA) 및 주변 영역(PA)으로 구분될 수 있다. 표시 영역(DA)은 매트릭스 형태로 배치된 복수의 픽셀들(PX)을 포함할 수 있다. 복수의 픽셀들(PX) 각각은 게이트 라인들(GL) 중 하나 및 데이터 라인들(DL) 중 하나와 전기적으로 연결될 수 있다. 주변 영역(PA)은 표시 영역(DA)을 둘러쌀 수 있다.
일 실시예에서, 게이트 구동 회로(300a)는 표시 패널(100)의 주변 영역(PA)에 집적(integrated)될 수 있다. 예를 들어, 게이트 구동 회로(300a)는 표시 패널(100a)의 제1 변(예를 들어, 좌측 단변)에 인접하도록 표시 패널(100a)의 주변 영역(PA)에 배치될 수 있다. 표시 패널(100) 내에 집적되는 게이트 구동 회로(300a)는 비정질 실리콘 게이트(amorphous silicon gate: ASG) 회로로 불릴 수 있다.
이상, 복수의 스테이지들이 특정 캐스캐이드 방식으로 연결(예를 들어, 도 2 및 8)되고 각 스테이지가 특정 개수의 트랜지스터들을 포함(예를 들어, 도 3, 5, 6, 9, 11 및 12)하는 게이트 구동 회로에 기초하여 본 발명의 실시예들에 따른 표시 장치 및 그 구동 방법을 설명하였으나, 본 발명의 실시예들은 상대적으로 낮은 주파수의 홀드 제어 신호를 발생하는 상대적으로 간단한 구조의 제어부를 포함하는 임의의 구조의 게이트 구동 회로에 대해서 적용될 수 있다. 예를 들어, 본 발명의 실시예들에 따른 게이트 구동 회로는 임의의 낮은 주파수를 갖는 제3 입력 신호(S1)에 기초하여 임의의 낮은 주파수의 홀드 제어 신호를 발생할 수 있다. 본 발명의 실시예들에 따른 게이트 구동 회로에 포함되는 복수의 스테이지들은 임의의 이전 스테이지의 캐리 신호 및 임의의 다음 스테이지의 캐리 신호를 수신하도록 연결될 수 있으며, 각 스테이지는 임의의 개수의 트랜지스터를 포함하여 구현될 수 있다. 또한, 본 발명의 실시예들은 듀얼(dual) 게이트 클럭 구동 방식, 쿼드(quad) 게이트 클럭 구동 방식 등과 같은 다양한 방식에 기초하여 동작하는 게이트 구동 회로에 대해서 적용될 수도 있다.
본 발명은 표시 장치 및 이를 포함하는 다양한 장치 및 시스템에 적용될 수 있다. 따라서 본 발명은 휴대폰, 스마트 폰, PDA(Personal Digital Assistant), PMP(Portable Multimedia Player), 디지털 카메라(Digital Camera), 캠코더(Camcoder), PC(Personal Computer), 서버 컴퓨터(Server Computer), 워크스테이션(Workstation), 노트북(Laptop Computer), 디지털 TV(Digital Television), 셋-탑 박스(Set-Top Box), 음악 재생기(Music Player), 휴대용 게임 콘솔(Portable Game Console), 네비게이션(Navigation) 시스템, 스마트 카드, 프린터 등과 같은 다양한 전자 기기에 유용하게 이용될 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (20)

  1. 캐스캐이드 연결되고 복수의 게이트 신호들을 발생하는 복수의 스테이지들을 포함하며, 상기 복수의 스테이지들 중 제N(N은 자연수) 스테이지는,
    제1 입력 신호에 기초하여 제1 노드의 제1 신호를 제어하는 제1 제어부;
    클럭 신호 및 상기 제1 신호에 기초하여 제2 노드에서 제N 게이트 신호를 발생하는 게이트 신호 발생부;
    상기 클럭 신호 및 상기 제1 신호에 기초하여 제3 노드에서 제N 캐리 신호를 발생하는 캐리 신호 발생부;
    제2 입력 신호에 기초하여 상기 제1 신호를 제어하는 제2 제어부;
    상기 클럭 신호보다 낮은 주파수의 제3 입력 신호에 기초하여 제4 노드에서 홀드 제어 신호를 발생하는 제3 제어부; 및
    상기 홀드 제어 신호에 기초하여 상기 제1 신호의 레벨, 상기 제N 게이트 신호의 레벨 및 상기 제N 캐리 신호의 레벨을 유지시키는 홀딩부를 포함하고,
    상기 제1 제어부는,
    상기 제1 입력 신호와 연결되는 제1 전극, 상기 제1 입력 신호와 연결되는 제어 전극, 및 상기 제1 노드와 연결되는 제2 전극을 포함하는 제1 트랜지스터를 포함하며,
    상기 게이트 신호 발생부는,
    상기 클럭 신호와 연결되는 제1 전극, 상기 제1 노드와 연결되는 제어 전극, 및 상기 제2 노드와 연결되는 제2 전극을 포함하는 제2 트랜지스터를 포함하고,
    상기 캐리 신호 발생부는,
    상기 클럭 신호와 연결되는 제1 전극, 상기 제1 노드와 연결되는 제어 전극, 및 상기 제3 노드와 연결되는 제2 전극을 포함하는 제3 트랜지스터를 포함하며,
    상기 제2 제어부는,
    상기 제1 노드와 연결되는 제1 전극, 상기 제2 입력 신호와 연결되는 제어 전극, 및 제2 오프 전압과 연결되는 제2 전극을 포함하는 제4 트랜지스터를 포함하고,
    상기 제3 제어부는,
    상기 제3 입력 신호와 연결되는 제1 전극, 상기 제3 입력 신호와 연결되는 제어 전극, 및 상기 제4 노드와 연결되는 제2 전극을 포함하는 제5 트랜지스터; 및
    상기 제4 노드와 연결되는 제1 전극, 상기 제1 노드와 연결되는 제어 전극, 및 상기 제2 오프 전압과 연결되는 제2 전극을 포함하는 제6 트랜지스터를 포함하며,
    상기 홀딩부는,
    상기 제2 노드와 연결되는 제1 전극, 상기 제4 노드와 연결되는 제어 전극, 및 제1 오프 전압과 연결되는 제2 전극을 포함하는 제7 트랜지스터;
    상기 제1 노드와 연결되는 제1 전극, 상기 제4 노드와 연결되는 제어 전극, 및 상기 제2 오프 전압 또는 상기 제3 노드와 연결되는 제2 전극을 포함하는 제8 트랜지스터; 및
    상기 제3 노드와 연결되는 제1 전극, 상기 제4 노드와 연결되는 제어 전극, 및 상기 제2 오프 전압과 연결되는 제2 전극을 포함하는 제9 트랜지스터를 포함하고,
    상기 제3 제어부는 2개의 트랜지스터들만을 포함하고, 상기 제N 스테이지에 포함되는 트랜지스터들의 총 개수는 9개인 게이트 구동 회로.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 캐스캐이드 연결되고 복수의 게이트 신호들을 발생하는 복수의 스테이지들을 포함하며, 상기 복수의 스테이지들 중 제N(N은 자연수) 스테이지는,
    제1 입력 신호에 기초하여 제1 노드의 제1 신호를 제어하는 제1 제어부;
    클럭 신호 및 상기 제1 신호에 기초하여 제2 노드에서 제N 게이트 신호를 발생하는 게이트 신호 발생부;
    상기 클럭 신호 및 상기 제1 신호에 기초하여 제3 노드에서 제N 캐리 신호를 발생하는 캐리 신호 발생부;
    제2 입력 신호에 기초하여 상기 제1 신호를 제어하는 제2 제어부;
    상기 클럭 신호보다 낮은 주파수의 제3 입력 신호에 기초하여 제4 노드에서 홀드 제어 신호를 발생하는 제3 제어부; 및
    상기 홀드 제어 신호에 기초하여 상기 제1 신호의 레벨, 상기 제N 게이트 신호의 레벨 및 상기 제N 캐리 신호의 레벨을 유지시키는 홀딩부를 포함하고,
    상기 제1 제어부는,
    상기 제1 입력 신호와 연결되는 제1 전극, 상기 제1 입력 신호와 연결되는 제어 전극, 및 상기 제1 노드와 연결되는 제2 전극을 포함하는 제1 트랜지스터를 포함하며,
    상기 게이트 신호 발생부는,
    상기 클럭 신호와 연결되는 제1 전극, 상기 제1 노드와 연결되는 제어 전극, 및 상기 제2 노드와 연결되는 제2 전극을 포함하는 제2 트랜지스터를 포함하고,
    상기 캐리 신호 발생부는,
    상기 클럭 신호와 연결되는 제1 전극, 상기 제1 노드와 연결되는 제어 전극, 및 상기 제3 노드와 연결되는 제2 전극을 포함하는 제3 트랜지스터를 포함하며,
    상기 제2 제어부는,
    상기 제1 노드와 연결되는 제1 전극, 상기 제2 입력 신호와 연결되는 제어 전극, 및 제2 오프 전압과 연결되는 제2 전극을 포함하는 제4 트랜지스터를 포함하고,
    상기 제3 제어부는,
    상기 제3 입력 신호와 연결되는 제1 전극, 상기 제3 입력 신호와 연결되는 제어 전극, 및 상기 제4 노드와 연결되는 제2 전극을 포함하는 제5 트랜지스터; 및
    상기 제4 노드와 연결되는 제1 전극, 상기 제3 노드와 연결되는 제어 전극, 및 상기 제2 오프 전압과 연결되는 제2 전극을 포함하는 제6 트랜지스터를 포함하며,
    상기 홀딩부는,
    상기 제2 노드와 연결되는 제1 전극, 상기 제4 노드와 연결되는 제어 전극, 및 제1 오프 전압과 연결되는 제2 전극을 포함하는 제7 트랜지스터;
    상기 제1 노드와 연결되는 제1 전극, 상기 제4 노드와 연결되는 제어 전극, 및 상기 제1 입력 신호와 연결되는 제2 전극을 포함하는 제8 트랜지스터; 및
    상기 제3 노드와 연결되는 제1 전극, 상기 제4 노드와 연결되는 제어 전극, 및 상기 제2 오프 전압과 연결되는 제2 전극을 포함하는 제9 트랜지스터를 포함하고,
    상기 제3 제어부는 2개의 트랜지스터들만을 포함하고, 상기 제N 스테이지에 포함되는 트랜지스터들의 총 개수는 9개인 것을 특징으로 하는 게이트 구동 회로.
  6. 삭제
  7. 제 1 항에 있어서,
    상기 제1 입력 신호는 상기 복수의 스테이지들 중 제(N-1) 스테이지에서 발생되는 제(N-1) 캐리 신호이고,
    상기 제2 입력 신호는 상기 복수의 스테이지들 중 제(N+2) 스테이지에서 발생되는 제(N+2) 캐리 신호인 것을 특징으로 하는 게이트 구동 회로.
  8. 제 7 항에 있어서,
    상기 복수의 스테이지들 중 첫 번째 스테이지에서 상기 제1 입력 신호는 수직 개시 신호이고,
    상기 복수의 스테이지들 중 마지막 스테이지 및 마지막에서 두 번째 스테이지에서 상기 제2 입력 신호는 상기 수직 개시 신호인 것을 특징으로 하는 게이트 구동 회로.
  9. 삭제
  10. 삭제
  11. 삭제
  12. 삭제
  13. 복수의 게이트 라인들, 복수의 데이터 라인들, 및 상기 게이트 라인들 및 상기 데이터 라인들과 연결되는 복수의 픽셀들을 포함하는 표시 패널;
    상기 복수의 데이터 라인들에 인가되는 복수의 데이터 전압들을 발생하는 데이터 구동 회로; 및
    상기 복수의 게이트 라인들에 인가되는 복수의 게이트 신호들을 발생하며, 캐스캐이드 연결되는 복수의 스테이지들을 포함하는 게이트 구동 회로를 포함하고,
    상기 복수의 스테이지들 중 제N(N은 자연수) 스테이지는,
    제1 입력 신호에 기초하여 제1 노드의 제1 신호를 제어하는 제1 제어부;
    클럭 신호 및 상기 제1 신호에 기초하여 제2 노드에서 제N 게이트 신호를 발생하는 게이트 신호 발생부;
    상기 클럭 신호 및 상기 제1 신호에 기초하여 제3 노드에서 제N 캐리 신호를 발생하는 캐리 신호 발생부;
    제2 입력 신호에 기초하여 상기 제1 신호를 제어하는 제2 제어부;
    상기 클럭 신호보다 낮은 주파수의 제3 입력 신호에 기초하여 제4 노드에서 홀드 제어 신호를 발생하는 제3 제어부; 및
    상기 홀드 제어 신호에 기초하여 상기 제1 신호의 레벨, 상기 제N 게이트 신호의 레벨 및 상기 제N 캐리 신호의 레벨을 유지시키는 홀딩부를 포함하고,
    상기 제1 제어부는,
    상기 제1 입력 신호와 연결되는 제1 전극, 상기 제1 입력 신호와 연결되는 제어 전극, 및 상기 제1 노드와 연결되는 제2 전극을 포함하는 제1 트랜지스터를 포함하며,
    상기 게이트 신호 발생부는,
    상기 클럭 신호와 연결되는 제1 전극, 상기 제1 노드와 연결되는 제어 전극, 및 상기 제2 노드와 연결되는 제2 전극을 포함하는 제2 트랜지스터를 포함하고,
    상기 캐리 신호 발생부는,
    상기 클럭 신호와 연결되는 제1 전극, 상기 제1 노드와 연결되는 제어 전극, 및 상기 제3 노드와 연결되는 제2 전극을 포함하는 제3 트랜지스터를 포함하며,
    상기 제2 제어부는,
    상기 제1 노드와 연결되는 제1 전극, 상기 제2 입력 신호와 연결되는 제어 전극, 및 제2 오프 전압과 연결되는 제2 전극을 포함하는 제4 트랜지스터를 포함하고,
    상기 제3 제어부는,
    상기 제3 입력 신호와 연결되는 제1 전극, 상기 제3 입력 신호와 연결되는 제어 전극, 및 상기 제4 노드와 연결되는 제2 전극을 포함하는 제5 트랜지스터; 및
    상기 제4 노드와 연결되는 제1 전극, 상기 제1 노드와 연결되는 제어 전극, 및 상기 제2 오프 전압과 연결되는 제2 전극을 포함하는 제6 트랜지스터를 포함하며,
    상기 홀딩부는,
    상기 제2 노드와 연결되는 제1 전극, 상기 제4 노드와 연결되는 제어 전극, 및 제1 오프 전압과 연결되는 제2 전극을 포함하는 제7 트랜지스터;
    상기 제1 노드와 연결되는 제1 전극, 상기 제4 노드와 연결되는 제어 전극, 및 상기 제2 오프 전압 또는 상기 제3 노드와 연결되는 제2 전극을 포함하는 제8 트랜지스터; 및
    상기 제3 노드와 연결되는 제1 전극, 상기 제4 노드와 연결되는 제어 전극, 및 상기 제2 오프 전압과 연결되는 제2 전극을 포함하는 제9 트랜지스터를 포함하고,
    상기 제3 제어부는 2개의 트랜지스터들만을 포함하고, 상기 제N 스테이지에 포함되는 트랜지스터들의 총 개수는 9개인 표시 장치.
  14. 삭제
  15. 삭제
  16. 삭제
  17. 복수의 게이트 라인들, 복수의 데이터 라인들, 및 상기 게이트 라인들 및 상기 데이터 라인들과 연결되는 복수의 픽셀들을 포함하는 표시 패널;
    상기 복수의 데이터 라인들에 인가되는 복수의 데이터 전압들을 발생하는 데이터 구동 회로; 및
    상기 복수의 게이트 라인들에 인가되는 복수의 게이트 신호들을 발생하며, 캐스캐이드 연결되는 복수의 스테이지들을 포함하는 게이트 구동 회로를 포함하고,
    상기 복수의 스테이지들 중 제N(N은 자연수) 스테이지는,
    제1 입력 신호에 기초하여 제1 노드의 제1 신호를 제어하는 제1 제어부;
    클럭 신호 및 상기 제1 신호에 기초하여 제2 노드에서 제N 게이트 신호를 발생하는 게이트 신호 발생부;
    상기 클럭 신호 및 상기 제1 신호에 기초하여 제3 노드에서 제N 캐리 신호를 발생하는 캐리 신호 발생부;
    제2 입력 신호에 기초하여 상기 제1 신호를 제어하는 제2 제어부;
    상기 클럭 신호보다 낮은 주파수의 제3 입력 신호에 기초하여 제4 노드에서 홀드 제어 신호를 발생하는 제3 제어부; 및
    상기 홀드 제어 신호에 기초하여 상기 제1 신호의 레벨, 상기 제N 게이트 신호의 레벨 및 상기 제N 캐리 신호의 레벨을 유지시키는 홀딩부를 포함하고,
    상기 제1 제어부는,
    상기 제1 입력 신호와 연결되는 제1 전극, 상기 제1 입력 신호와 연결되는 제어 전극, 및 상기 제1 노드와 연결되는 제2 전극을 포함하는 제1 트랜지스터를 포함하며,
    상기 게이트 신호 발생부는,
    상기 클럭 신호와 연결되는 제1 전극, 상기 제1 노드와 연결되는 제어 전극, 및 상기 제2 노드와 연결되는 제2 전극을 포함하는 제2 트랜지스터를 포함하고,
    상기 캐리 신호 발생부는,
    상기 클럭 신호와 연결되는 제1 전극, 상기 제1 노드와 연결되는 제어 전극, 및 상기 제3 노드와 연결되는 제2 전극을 포함하는 제3 트랜지스터를 포함하며,
    상기 제2 제어부는,
    상기 제1 노드와 연결되는 제1 전극, 상기 제2 입력 신호와 연결되는 제어 전극, 및 제2 오프 전압과 연결되는 제2 전극을 포함하는 제4 트랜지스터를 포함하고,
    상기 제3 제어부는,
    상기 제3 입력 신호와 연결되는 제1 전극, 상기 제3 입력 신호와 연결되는 제어 전극, 및 상기 제4 노드와 연결되는 제2 전극을 포함하는 제5 트랜지스터; 및
    상기 제4 노드와 연결되는 제1 전극, 상기 제3 노드와 연결되는 제어 전극, 및 상기 제2 오프 전압과 연결되는 제2 전극을 포함하는 제6 트랜지스터를 포함하며,
    상기 홀딩부는,
    상기 제2 노드와 연결되는 제1 전극, 상기 제4 노드와 연결되는 제어 전극, 및 제1 오프 전압과 연결되는 제2 전극을 포함하는 제7 트랜지스터;
    상기 제1 노드와 연결되는 제1 전극, 상기 제4 노드와 연결되는 제어 전극, 및 상기 제1 입력 신호와 연결되는 제2 전극을 포함하는 제8 트랜지스터; 및
    상기 제3 노드와 연결되는 제1 전극, 상기 제4 노드와 연결되는 제어 전극, 및 상기 제2 오프 전압과 연결되는 제2 전극을 포함하는 제9 트랜지스터를 포함하고,
    상기 제3 제어부는 2개의 트랜지스터들만을 포함하고, 상기 제N 스테이지에 포함되는 트랜지스터들의 총 개수는 9개인 것을 특징으로 하는 표시 장치.
  18. 삭제
  19. 삭제
  20. 제 13 항에 있어서,
    상기 표시 패널은 상기 복수의 픽셀들이 형성되는 표시 영역 및 상기 표시 영역을 둘러싸는 주변 영역을 포함하고,
    상기 게이트 구동 회로는 상기 주변 영역에 집적되는 것을 특징으로 하는 표시 장치.

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