KR101490476B1 - 게이트 구동회로 및 이를 포함하는 디스플레이장치 - Google Patents

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Abstract

본 발명은 게이트 구동회로 및 이를 포함하는 디스플레이장치에 관한 것이다. 본 발명에 따른 게이트 배선이 형성되어 있는 표시패널과, 상기 게이트 배선에 연결되어 게이트 신호를 출력하는 게이트 구동회로를 포함하는 디스플레이장치는 상기 게이트 구동회로는, 제1스테이지, 상기 제1스테이지의 후단에 위치하는 제2스테이지, 상기 제2스테이지의 후단에 위치하는 제3스테이지를 포함하고, 상기 제2스테이지는, 상기 제1스테이지 및 상기 제3스테이지로부터 인가되는 게이트 신호에 의해 제1제어신호 및 제2제어신호를 생성하는 구동제어부와; 상기 제1제어신호 및 제2제어신호에 따라 하이레벨의 게이트 신호를 출력하는 구동부와; 상기 구동부로부터 상기 게이트 신호가 출력된 후 상기 구동부의 게이트 오프를 유지하기 위한 적어도 하나의 유지트랜지스터를 포함하는 유지부와; 상기 유지트랜지스터의 문턱전압을 조절하기 위한 조절부를 포함한다. 이에 의해 구동능력이 향상되고 수명이 연장되는 게이트 구동회로 및 이를 포함하는 디스플레이장치가 제공된다.
Figure R1020070118072
부트스트랩 회로, 게이트 구동회로

Description

게이트 구동회로 및 이를 포함하는 디스플레이장치{GATE DRIVING CIRCUIT AND DISPLAY DEVICE COMPRISING THE SAME}
본 발명은 게이트 구동회로, 이를 포함하는 디스플레이장치에 관한 것으로서, 보다 상세하게는 부트스트랩 회로를 포함하는 게이트 구동회로 및 이를 포함하는 디스플레이장치에 관한 것이다.
평면 패널 표시장치인 액정 표시장치는 일반적으로 복수의 게이트 배선 및 복수의 게이트 배선과 수직으로 교차하는 복수의 데이터 배선을 포함하는 표시 패널과, 게이트 배선에 연결되어 게이트 신호를 인가하는 게이트 구동부 및 게이트 신호에 동기하여 데이터 배선에 데이터 신호를 인가하는 데이터 구동부를 포함한다.
종래에는 일반적으로 게이트 구동부 및 데이터 구동부를 칩(Chip) 형태로 인쇄 회로 기판(PCB: Printed Circuit Board)에 실장 하여 표시 패널과 연결하거나 또는 칩을 표시패널에 직접 실장 하는 방식이 주로 사용되었으며, 최근 들어서는 박막 트랜지스터 채널의 높은 이동도를 요하지 않는 게이트 구동부의 경우 이를 별도의 칩 형태로 형성하지 않고 표시 셀 어레이 형성 공정과 동시에 표시패널 기판 상의 주변 영역에 형성할 수 있다. 이런 경우 게이트 구동부는 복수의 박막 트랜지스터를 포함한다.
한편, 게이트 구동부 내에 포함되어 있는 박막 트랜지스터는 시간이 경과할수록 열화되고 그 문턱전압은 상승하는 방향으로 시프트된다. 이로 인하여 게이트 구동부의 구동능력이 감소되고 수명이 단축되는 문제점이 있다.
따라서, 본 발명의 목적은 구동능력이 향상되고 수명이 연장되는 게이트 구동회로 및 이를 포함하는 디스플레이장치를 제공하는 것이다.
또한, 본 발명의 목적은 트랜지스터의 문턱전압의 변화에 능동적으로 대응할 수 있는 게이트 구동회로 및 이를 포함하는 디스플레이장치를 제공하는 것이다.
상기 목적은, 본 발명에 따라, 게이트 배선이 형성되어 있는 표시패널과, 상기 게이트 배선에 연결되어 게이트 신호를 출력하는 게이트 구동회로를 포함하는 디스플레이장치에 있어서, 상기 게이트 구동회로는, 제1스테이지, 상기 제1스테이지의 후단에 위치하는 제2스테이지, 상기 제2스테이지의 후단에 위치하는 제3스테이지를 포함하고, 상기 제2스테이지는, 상기 제1스테이지 및 상기 제3스테이지로부터 인가되는 게이트 신호에 의해 제1제어신호 및 제2제어신호를 생성하는 구동제어부와; 상기 제1제어신호 및 제2제어신호에 따라 하이레벨의 게이트 신호를 출력하는 구동부와; 상기 구동부로부터 상기 게이트 신호가 출력된 후 상기 구동부의 게이트 오프를 유지하기 위한 적어도 하나의 유지트랜지스터를 포함하는 유지부와; 상기 유지트랜지스터의 문턱전압을 조절하기 위한 조절부를 포함하는 디스플레이장치에 의해 달성된다.
상기 구동제어부는, 상기 제1스테이지의 게이트 신호가 인가되는 제어단, 상기 제어단으로 인가되는 상기 게이트 신호에 의해 상기 제1제어신호를 출력하는 출력단을 포함하는 제1구동제어부와; 게이트 오프 전압이 입력되는 입력단, 제3스테이지의 게이트 신호가 인가되는 제어단, 상기 게이트 신호에 의해 상기 게이트 오프전압을 제2제어신호로 출력하는 출력단을 포함하는 제2구동제어부를 포함하고, 상기 구동부는, 클럭신호가 입력되는 입력단, 상기 제1제어신호 및 제2제어신호가 인가되는 제어단, 상기 제1제어신호 및 상기 제2제어신호에 의해 상기 클럭신호를 하이레벨의 게이트 신호로 출력하는 출력단을 갖는 제1구동트랜지스터와; 상기 구동트랜지스터의 출력단과 제어단 사이에 형성되어 상기 제어단을 부트 스트랩시키는 제1캐패시터를 포함한다.
상기 유지부는, 게이트 오프전압이 입력되는 입력단, 소정의 제2노드에 연결되어 있는 제어단 및 상기 제어단으로 입력되는 신호에 따라 상기 게이트 오프전압을 상기 제1구동트랜지스터의 출력단에 출력하는 출력단을 갖는 제1유지트랜지스터와; 게이트 오프전압이 입력되는 입력단, 상기 제2노드에 연결되어 있는 제어단 및 상기 제어단으로 입력되는 신호에 따라 상기 게이트 오프전압을 상기 제1구동트랜지스터의 제어단에 대응하는 제1노드에 인가하는 제2유지트랜지스터와; 상기 클럭신호가 입력되는 클럭단과 상기 제2노드 사이에 연결되어 있는 제2캐패시터와; 게 이트 오프 전압이 입력되는 입력단, 상기 제2노드에 연결되어 있는 출력단을 포함하고, 제어단에 입력되는 신호에 따라 상기 게이트 오프 전압을 상기 제2노드에 인가하는 제3유지트랜지스터를 포함한다.
상기 조절부는, 상기 제1스테이지로부터 출력되는 게이트 신호를 상기 제3유지트랜지스터의 제어단에 대응되는 제3노드로 출력하는 입력트랜지스터와; 상기 제3노드와 게이트 오프전압이 인가되는 기저전원단 사이에 연결되어 있는 제3캐패시터와; 상기 제1스테이지로부터 출력되는 게이트 신호가 입력되는 입력단, 상기 제3스테이지의 게이트 신호가 입력되는 제어단 및 상기 제3노드에 연결되어 있는 출력트랜지스터를 포함할 수 있다.
상기 조절부는, 게이트 오프 전압이 입력되는 입력단과, 상기 제2노드에 연결되어 있는 제어단 및 상기 제3노드에 연결되어 있는 출력단을 갖는 제1안정화트랜지스터를 더 포함하는 것이 바람직하다.
상기 조절부는, 전원단과; 상기 전원단에 연결되어 있는 입력단, 상기 제3스테이지의 게이트 신호가 인가되는 제어단, 상기 게이트 신호에 의해 상기 전원단으로부터 인가되는 전원을 출력하는 출력단을 갖는 입력트랜지스터와; 상기 입력트랜지스터의 직렬로 연결되며, 상기 제1유지트랜지스터 및 상기 제2유지트랜지스터의 초기 문턱전압과 실질적으로 동일한 초기 문턱전압을 갖는 클론트랜지스터와; 상기 입력트랜지스터의 출력단에 대응하는 제4노드에 연결되어 있는 입력단, 상기 제3스테이지의 게이트 신호가 인가되는 제어단 및 상기 제2노드에 연결되어 있는 출력단을 갖는 출력트랜지스터를 포함할 수 있다.
상기 조절부는, 상기 전원단과 상기 입력트랜지스터 사이에 연결되어 상기 전원단으로부터 입력되는 전원을 안정화시키는 제2안정화트랜지스터와; 상기 전원단과 게이트 오프전압이 인가되는 기저전원단 사이에 연결되어 있는 제4캐패시터를 더 포함할 수 있다.
상기 구동부는, 변화하는 클럭신호를 수신하기 위하여 게이트 오프전압이 입력되는 입력단과, 상기 제1스테이지의 제2노드로부터 출력되는 클럭신호가 입력되는 제어단, 상기 클럭신호에 의해 상기 게이트 오프전압을 로우레벨의 게이트 신호로 출력하는 출력단을 갖는 제2구동트랜지스터를 포함하는 것이 바람직하다.
상기 제3스테이지의 후단에 위치하는 제4스테이지를 더 포함하고, 상기 조절부는, 상기 전원단에 연결되어 있는 입력단, 상기 제4스테이지의 게이트 신호가 인가되는 제어단, 상기 게이트 신호에 의해 상기 전원단으로부터 인가되는 전원을 출력하는 출력단을 갖는 입력트랜지스터와; 상기 입력트랜지스터의 출력단에 대응하는 제4노드에 연결되어 있는 입력단, 상기 제4스테이지의 게이트 신호가 인가되는 제어단 및 상기 제2노드에 연결되어 있는 출력단을 갖는 출력트랜지스터와; 게이트 오프 전압이 인가되는 기저전원단에 연결되어 있는 입력단, 상기 제2노드에 연결되어 있는 제어단 및 상기 제4노드에 연결되어 있는 출력단을 갖는 클론트랜지스터를 포함하는 것이 바람직하다.
전원의 안정화를 위하여 상기 조절부는, 상기 전원단과 상기 입력트랜지스터 사이에 연결되어 상기 전원단으로부터 입력되는 전원을 안정화시키는 제2안정화트랜지스터와; 상기 전원단과 게이트 오프전압이 인가되는 기저전원단 사이에 연결되 어 있는 제4캐패시터를 더 포함하는 것이 바람직하다.
상기 조절부는, 전원단과, 상기 전원단에 연결되어 있는 입력단, 제3스테이지의 게이트 신호가 인가되는 제어단, 상기 게이트 신호에 의해 상기 전원단으로부터 인가되는 전원을 출력하는 출력단을 갖는 제1입력트랜지스터와; 게이트 오프 전압이 인가되는 입력단과, 상기 클럭신호가 인가되는 제어단, 상기 제1입력트랜지스터의 출력단에 연결되어 있는 출력단을 갖는 제1클론트랜지스터와; 상기 제1입력트랜지스터의 출력단에 연결되어 있는 입력단, 상기 제3스테이지의 게이트 신호가 인가되는 제어단, 상기 제1클론트랜지스터의 제어단에 대응하는 제4노드에 연결되어 있는 출력단을 갖는 제1출력트랜지스터와; 상기 제4노드에 연결되어 있는 입력단, 제3스테이지의 게이트 신호가 인가되는 제어단, 상기 게이트 신호에 의해 상기 제4노드로부터 인가되는 클럭신호을 출력하는 출력단을 갖는 제2입력트랜지스터와; 상기 제2입력트랜지스터의 출력단에 연결되어 있는 입력단, 상기 제3스테이지의 게이트 신호가 인가되는 제어단, 상기 제2노드에 연결되어 있는 출력단을 갖는 제2출력트랜지스터와; 게이트 오프 전압이 인가되는 기저전원단에 연결되어 있는 입력단과, 상기 제2노드에 연결되어 있는 제어단 및 상기 제2입력트랜지스터의 출력단에 대응하는 제5노드에 연결되어 있는 출력단을 갖는 제2클론트랜지스터를 포함할 수 있다.
상기 유지부는 게이트 오프 전압이 인가되는 입력단과, 제3스테이지의 게이트 신호가 인가되는 제어단 및 상기 게이트 신호에 따라 상기 게이트 오프 전압을 상기 제1구동트랜지스터의 출력단으로 인가하는 제4유지트랜지스터를 더 포함할 수 있다.
이상 설명한 바와 같이, 본 발명에 따르면, 구동능력이 향상되고 수명이 연장되는 게이트 구동회로 및 이를 포함하는 디스플레이장치가 제공된다.
또한, 본 발명에 따르면 트랜지스터의 문턱전압의 변화에 능동적으로 대응할 수 있는 게이트 구동회로 및 이를 포함하는 디스플레이장치가 제공된다.
이하, 첨부한 도면을 참고로 하여 본 발명의 실시예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예들에 한정되지 않는다. 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조부호를 붙이도록 한다.
도 1은 본 발명의 일 실시예에 따른 디스플레이장치의 제어블럭도이다.
도시된 바와 같이, 디스플레이장치는 표시패널(100), 게이트 구동부(200), 데이터 구동부(300) 및 신호제어부(400)를 포함한다. 본 실시예에 따른 디스플레이장치는 액정패널을 포함하는 액정표시장치이다.
표시패널(100)은 두 장의 절연기판 사이에 액정층이 형성되어 있는 구조를 가지며, 하부 기판에는 매트릭스 형태로 배열되어 있는 복수의 화소(110)가 형성되어 있다. 화소(110)는 다수의 표시신호선(G1-Gn, D1-Dm)과 표시신호선에 연결되어 있는 박막트랜지스터를 포함한다. 표시신호선(G1-Gn, D1-Dm)은 게이트 신호를 전달하는 게이트선(G1-Gn)과 영상신호에 대응하는 데이터 신호를 전달하는 데이터선(D1-Dm)을 포함한다. 게이트선(G1-Gn)은 행방향으로 연장되어 있으며 데이터선(D1-Dm)은 게이트선(G1-Gn)과 실질적으로 수직인 열방향으로 배열되어 있다. 또한, 화소(110)는 박막트랜지스터(T)에 연결되어 있는 액정용량(Clc) 및 유지용량(Cst)을 포함한다. 유지용량은 생략될 수 있다. 박막트랜지스터(T)는 하부기판에 형성되어 있으며, 제어단은 게이트선(G1-Gn)에, 입력단은 데이터선(D1-Dm)에 연결되어 있으며 출력단은 액정용량(Clc) 및 유지용량(Cst)에 연결되어 있다. 또한, 표시패널(100)은 색표시를 위하여 화소(110)에 대응하는 영역에 적색, 녹색 및 청색의 컬러필터(미도시)를 더 포함한다.
신호 제어부(400)는 타이밍 컨트롤러로 일컬어지는 제어블럭이다. 신호제어부(400)는 각종 제어신호를 게이트 구동부(200) 및 데이터 구동부(300)로 출력하고, 외부로부터 입력된 영상신호를 보정하여 데이터 구동부(300)로 출력한다. 신호제어부(400)는 게이트 구동부(200)로 수직동기시작신호(vertical synchronization start signal, STV), 게이트 온 신호의 출력시기를 제어하는 게이트 클록신호(CPV) 및 게이트 온 신호의 폭을 한정하는 게이트 온 인에이블 신호(gate on enable signal, OE)를 출력한다. 또한, 게이트선에 인가된 게이트 오프 전압(Voff)을 인가한다.
신호 제어부(400)는 데이터 구동부(300)로 데이터선(D1-Dm)에 영상신호에 대응하는 데이터 신호를 인가하라는 로드신호(load signal, LOAD 또는 TP), 데이터 신호의 극성을 반전시키는 반전 제어 신호(RVS), 수평클럭신호 등을 출력한다. 또한, 신호 제어부(400)는 게이트 구동부(200) 및 데이터 구동부(300)에 인가되는 복수의 구동신호 및 공통전압을 생성하는 구동신호 생성부를 더 포함할 수 있다. 구동신호 생성부는 별도의 구성요소로 마련될 수도 있고 신호 제어부(400)와 함께 집적화 될 수도 있다. 또한, 신호 제어부(400), 게이트 구동부(200), 데이터 구동부(300)는 두 개 이상이 결합하여 하나의 칩으로 구성될 수 있다.
데이터 구동부(300)는 소스 구동부(source driver)라고도 하며, 신호제어부(400)로부터 출력되는 영상신호를 아날로그 신호로 변환하고, 데이터선(D1-Dm)을 통해 화소(110)에 제공한다.
게이트 구동부(200)는 스캔 구동부(scan driver)라고도 하며 게이트 온전압(Von)과 게이트 오프 전압(Voff)의 조합으로 이루어진 게이트 신호를 게이트선(G1-Gn)에 인가한다. 도2는 본 실시예에 따른 게이트 구동부(200)를 도시한 것으로, 게이트 구동부(200)는 n개의 스테이지(SG1~SGn)와 스테이지(SG1~SGn)로 입 출력되는 복수의 신호(STV, CKV, CKVB, Voff, Gouti)선으로 구성된 시프트 레지스터로 이루어진다.
각 스테이지(SGi)는 제1클럭단(CK), 제2클럭단(CK2), 제1 입력단(IN1), 제2 입력단(IN2), 출력단(OUT), 및 기저전원단(VSS)을 포함한다.
구동 스테이지(SG1~SGn) 중 먼저 홀수 번째 스테이지의 연결관계를 설명한다. 홀수 번째 스테이지의 경우 제1클럭단(CK1)은 반전클럭신호(CKB)선과 연결되고, 제2클럭단(CK2)은 클럭신호(CK)선과 연결된다. 제1 입력단(IN1)은 전단 스테이 지의 출력단(OUT)과 연결되고, 제2입력단(IN2)은 후단 스테이지의 출력단(OUT)과 연결된다. 출력단(OUT)은 게이트 배선과 연결되고, 기저전원단(VSS)는 게이트 오프 전압(Voff)선과 연결된다. 다만, 전단 스테이지가 없는 제1스테이지(SG1)의 경우 제1 입력단(IN1)이 수직동기시작신호(STV)선에 연결되고 출력단(OUT)은 후단 스테이지의 제1 입력단(IN1)에만 연결된다.
짝수 번째 스테이지의 경우 제1클럭단(CK1)는 클럭신호(CK)선과 연결되고, 제2 클럭단(CK2)는 반전클럭신호(CKB)선과 연결된다. 기타, 제1 입력단(IN1), 제2 입력단(IN2), 출력단(OUT) 및 기저전원단(VSS)의 연결은 홀수 번째 스테이지의 구성과 동일하다. 한편, 후단 스테이지가 없는 n번째 스테이지(SGn)의 경우 출력단(OUT)이 전단 스테이지(SGn-1)의 제2 입력단(IN2)에만 연결되어 있다.
도 3은 본 실시예에 따른 스테이지의 구성도이다. 본 실시예에서 제2스테이지(SG2)는 도2의 짝수 번째 스테이지 중 어느 하나이고, 제1스테이지(SG1)는 제2스테이지(SG2)의 전단에 위치하는 홀수 번째 스테이지, 제3스테이지(SG3)는 제2스테이지(SG2)의 후단에 위치하는 홀수 번째 스테이지를 의미한다. 이하 제2스테이지(SG2)를 중심으로 설명한다. 제2스테이지(SG2)는 제1스테이지(SG1)로부터 캐리신호를 입력받고, 제3스테이지(SG3)로 리셋신호를 출력한다. 캐리신호 및 리셋신호는 출력단(OUT)으로 출력되는 게이트 신호에 해당한다.
제2스테이지(SG2)는 제1 구동 제어부(210) 제2 구동 제어부(220), 제1구동부(230), 제2구동부(240), 유지부(250) 및 제1조절부(260)로 구성된다.
제1구동 제어부(210)는 제1박막트랜지스터(T1)로 구성된다. 제1박막트랜지스 터(T1)의 드레인 전극과 게이트 전극은 제1입력단(IN1)에 공통적으로 연결되고 소스 전극은 제1노드(N1)에 연결된다. 제1구동 제어부(210)는 전단 스테이지로부터 캐리신호인 하이 레벨의 게이트 신호를 받아 제1구동부(230)의 제어단에 하이 레벨의 제1 제어 신호를 제공하는 역할을 한다.
제2 구동 제어부(220)는 제2박막트랜지스터(T2)로 구성된다. 제2박막 트랜지스터(T2)의 드레인 전극과 소스 전극은 각각 제1 노드(N1)와 기저전원단(VSS)에 연결되고 게이트 전극은 제2 입력단(IN2)에 연결된다. 제2구동 제어부(220)는 제3스테이지(SG3)로부터 리셋신호인 하이레벨의 게이트 신호를 받아 제1구동부(230)의 제어단에 로우 레벨의 제2 제어신호를 제공하는 역할을 한다.
제1구동부(230)는 풀업구동부에 대응되며, 제1구동트랜지스터(T3)와 제1 캐패시터(C1)로 구성된다.
제1구동트랜지스터(T3)의 드레인 전극과 소스 전극은 각각 제1 클럭단(CK1)과 출력단(OUT)에 연결되고 게이트 전극은 제1 노드(N1)에 연결된다. 제1노드(N1)는 제1제어신호 및 제2제어신호가 입력되는 제1구동트랜지스터(T3)의 제어단에 대응하는 노드이다. 출력단(OUT)에는 게이트선 로드에 의한 출력캐패시터(Cout)가 형성된다.
제1 캐패시터(C1)는 제1구동트랜지스터(T3)의 출력단 및 제어단 사이에 형성되어 제3박막트랜지스터(T3)의 제어단을 부트스트랩시킨다. 제1 캐패시터(C1)는 제1구동트랜지스터(T3)의 게이트 전극과 소스 전극간의 기생 캐패시터로 구성할 수 있으며 필요에 따라 별도의 캐패시터를 추가하여 구성할 수도 있다.
제 1구동부(230)는 제1 클럭단(CK1)으로 입력되는 클럭신호(CK) 또는 반전클럭신호(CKB)를 제1구동 제어부(210) 및 제2구동 제어부(220)의 제1 제어 신호 및 제2 제어 신호에 따라 출력단(OUT)으로 선택적으로 출력하여 하이 레벨의 게이트 신호(GOUT<2>)를 생성하는 역할을 한다.
제2 구동부(240)는 풀다운 구동부에 대응되며 제2구동트랜지스터(T4)로 구성된다. 제2구동트랜지스터(T4)의 드레인 전극과 소스 전극은 각각 출력단(OUT)과 기저전원단(VSS)에 연결되고 게이트 전극은 제2클럭단(CK2)에 연결된다.
제2 구동부(240)는 제2 클럭단(CK2)으로 인가되는 반전클럭신호(CKB) 또는 클럭신호(CKV)에 따라 기저전원단(VSS)으로 입력되는 게이트 오프 전압(Voff)을 출력단(OUT)으로 선택적으로 출력하여 로우 레벨의 게이트 신호를 생성하는 역할을 한다.
상술한 제1구동 제어부(210), 제2구 동제어부(220), 제1구동부(230) 및 제2구동부(240)는 전단의 캐리신호를 받아 출력단의 출력을 증가시키는 부트스트랩회로에 대응된다. 즉, 제1구동 제어부(210)에 게이트 신호가 인가되면, 풀업구동부에 대응되는 제1구동 트랜지스터(T3)의 제어단인 제1노드(N1)에는 소정 레벨의 전압이 인가되어 있다가 제1클럭단(CK1)으로부터 클럭신호(CK)가 입력되면 제1노드(N1)의 전압은 급상승하게 된다. 이렇게 부트스트랩 된 전압이 게이트 온 전압으로 출력된다.
도 4는 본 실시예에 따른 제1노드(N1)의 전압을 도시한 신호파형도이다.
도시된 바와 같이 제1스테이지(SG1)의 게이트 신호(Gout<1>) 및 제3스테이 지(SG3)의 게이트 신호(Gout<3>)는 반전클럭신호(CKB)에 동기하여 출력되고, 제2스테이지(SG2)의 게이트 신호(Gout<2>)는 클럭신호(CK)에 동기하여 출력된다. 제2스테이지(SG2)의 제1노드(N1)의 전압은 상술한 바와 같이 제1스테이지(SG1)의 게이트 신호(Gout<1>)가 인가되는 동안 소정 레벨로 상승하였다가 클럭신호(CK)에 동기하여 그 레벨이 증폭된다.
유지부(250)는 제1유지 트랜지스터(T5), 제2유지 트랜지스터(T6), 제4유지 트랜지스터(T7), 제3유지 트랜지스터(T8), 및 제2캐패시터(C2)로 구성되며, 구동부(230, 240)로 하이레벨의 게이트 신호가 출력된 후 구동부(230, 240)의 게이트 오프를 유지한다. 즉, 한번 턴 온 되었다가 턴 오프된 게이트 배선이 다음 프레임에서 턴온될 때까지 게이트 오프 전압(Voff)을 안정적으로 유지하는 역할을 한다.
제1유지 트랜지스터(T5)의 드레인 전극과 소스 전극은 각각 제1구동트랜지스터(T3)의 출력단과 기저전원단(VSS)에 연결되어 있으며, 게이트 전극은 제2노드(N2)에 연결되어 있다. 제1유지 트랜지스터(T5)는 제2노드(N2)에 인가되는 전압에 따라 게이트 오프 전압을 제1구동트랜지스터(T3)의 출력단으로 출력한다.
제2유지 트랜지스터(T6)의 드레인 전극과 소스 전극은 각각 제1구동트랜지스터(T3)의 제어단과 기저전원단(VSS)에 연결되어 있으며, 게이트 전극은 제2노드(N2)에 연결되어 있다. 제2유지 트랜지스터(T6)는 제2노드(N2)에 인가되는 전압에 따라 게이트 오프 전압을 제1구동트랜지스터(T3)의 제어단으로 출력한다.
제4유지 트랜지스터(T7)의 드레인 전극과 소스 전극은 각각 제1구동트랜지스터(T3)의 출력단과 기저전원단(VSS)에 연결되고, 게이트 전극은 제2 입력단(IN2)에 연결된다. 제4유지 트랜지스터(T7)는 제3스테이지(SG3)로부터 하이레벨의 게이트 신호를 받아 제1구동부(230)의 제어단에 게이트 오프 전압을 제공하는 역할을 한다.
제3 캐패시터(C3)는 제1 클럭단(CK1)과 제2 노드(N2) 사이에 형성되어 제1클럭단(CK1)으로부터 출력되는 클럭신호(CK)를 안정화시키고 클럭신호(CK)의 진폭을 조절하는 역할을 한다.
제3유지 트랜지스터(T8)의 드레인 전극과 소스 전극은 각각 제2 노드(N2)와 기저전원단(VSS)에 연결되고 게이트 전극은 제3 노드(N3)에 연결된다. 제3유지 트랜지스터(T8)는 제3노드(N3)의 전압에 따라 제2노드(N2)에 게이트 오프 전압을 인가한다. 제2노드(N2)는 제1유지 트랜지스터(T5) 및 제2유지 트랜지스터(T6)의 제어단인 게이트 전극과 연결되어 있다. 따라서, 제2노드(N2)에 게이트 오프 전압이 인가되면, 다시 말해, 제3유지 트랜지스터(T8)가 턴온 되면, 제1유지 트랜지스터(T5) 및 제2유지 트랜지스터(T6)은 턴오프 상태를 유지하게 된다.
종래의 경우, 제3유지 트랜지스터(T8)의 제어단은 제1노드(N1)에 연결되어 있었다. 제1노드(N1)는 상술한 바와 같이 제1스테이지(SG1)로부터 게이트 신호가 출력되고, 제1클럭단(CK1)으로부터 클럭신호(CK)가 입력되는 노드이다. 이러한 제1노드(N1)에 제3유지 트랜지스터(T8)의 제어단이 연결되어 있다면, 제3유지 트랜지스터(T8)의 문턱전압(Vth)은 시간이 지날수록 상승하는 방향으로 시프트한다. 즉, 동일한 게이트-소스전압(Vgs)에 대하여 문턱전압이 상승하는 현상이 발생한다. 문턱전압이 높아질수록 트랜지스터에 흐르는 전류값이 감소하여 트랜지스터의 구동능 력이 저하되고, 쉽게 노화되는 문제점이 있다. 또한, 게이트 구동부의 수명은 단축된다. 문턱전압은 게이트 전극에 인가되는 전압이 높을수록, 게이트 전극에 가해지는 스트레스의 횟수 및 강도가 클수록 상승 정도가 심해진다.
본 실시예에는 제3유지 트랜지스터(T8)의 게이트 전극에 입력되는 전압을 감소시키기 위하여 제3유지 트랜지스터(T8)의 게이트 전극을 제1노드(N1)로부터 분리하였다. 또한, 제2스테이지(SG2)는 제3유지 트랜지스터(T8)의 문턱전압을 조절하기 위한 제1조절부(260)를 더 포함한다.
제1조절부(260)는 입력트랜지스터(T9), 제3캐패시터(C3), 출력트랜지스터(T10) 및 제1안정화 트랜지스터(T11)를 포함한다.
입력트랜지스터(T9)는 제1스테이지(SG1)로부터 출력되는 게이트 신호를 제3유지 트랜지스터(T8)의 제어단에 대응되는 제3노드(N3)로 출력한다. 입력트랜지스터(T9)의 제어단과 입력단은 서로 연결되어 있다. 제1입력단(IN1)으로 게이트 신호가 입력되면, 제3노드(N3)에는 하이 레벨의 게이트 온 전압이 인가되고, 이러한 게이트 온 전압은 제3캐패시터(C3)에 의해 유지된다. 제3노드(N3)의 게이트 온 전압에 의하여 제3유지 트랜지스터(T8)는 턴온되고, 제2노드(N2)로 게이트 오프 전압이 인가된다.
그런 다음, 제2입력단(IN2)으로부터 게이트 신호가 입력되면, 출력트랜지스터(T10)가 턴온되고, 로우 레벨의 게이트 오프 전압이 제3노드(N3)에 인가된다. 제3노드(N3)는 제1스테이지(SG1)의 게이트 온 시간부터 제3스테이지(SG3)의 게이트 온 시간 전까지 일정한 레벨의 전압을 유지한다. 즉, 종래의 클럭신호가 제3노 드(N3)에 입력되지 않으므로 제3유지 트랜지스터(T8)의 게이트 전극에 가해지는 스트레스는 감소된다. 이로서 제3유지 트랜지스터(T8)의 문턱전압이 증가하는 속도는 감소하고 제3유지 트랜지스터(T8)의 수명 역시 연장되는 효과가 있다.
제1안정화 트랜지스터(T11)는 게이트 오프전압이 인가되는 입력단, 제2노드(N2)에 연결되어 있는 제어단 및 제3노드(N3)에 연결되어 있는 출력단을 갖는다. 제1안정화 트랜지스터(T11)는 제3노드(N3)의 초기전압을 안정화시키고, 제2입력단(IN2)로부터 게이트 신호가 입력되지 않을 때 제3노드(N3)를 스테디스테이트(steady-state)로 유지하는 역할을 한다. 이러한 제1안정화 트랜지스터(T11)는 입력트랜지스터(T9) 또는 제3유지 트랜지스터(T8)보다 상대적으로 적은 용량을 갖는 것이 바람직하다. 제1조절부(260)에 인가되는 신호 파형을 살펴보면, 제1입력단(IN1)으로부터 출력되는 게이트 신호가 로우에서 하이 레벨로 상승하는 시점(도 4의 CK(↑))에, 제2노드(N2)에 인가되는 클럭신호는 하이에서 로우 레벨로 감소한다(도 4의 Gout<1>(↓)). 이러한 중간 시점에서 제3노드(N2)는 완전한 하이 또는 완전한 로우 상태가 아닌 불안정한 상태에 놓이게 된다. 이 때 제1안정화 트랜지스터(T11)의 용량이 큰 경우, 제3노드(N3)로 입력되는 전류는 대부분 제1안정화 트랜지스터(T11)로 유입될 것이다. 즉, 제1안정화 트랜지스터(T11)의 용량이 크면, 제1입력단(IN1)으로부터 출력되는 게이트 온 전압이 제3캐패시터(C3)에 충분히 저장될 수 없다. 따라서, 제1안정화 트랜지스터(T11)의 용량은 제3캐패시터(C3)에 저장된 게이트 온 전압의 상태를 유지할 수 있을 정도만으로 설계되는 것이 바람직하다.
도 5는 도 3에 따른 제3노드의 전압을 도시한 파형도이다. 점선으로 도시된 파형은 종래의 제1노드(N1)의 전압을 나타내고, 실선은 본 실시예에 따른 제3노드(N3)의 전압을 나타낸다. 도시된 바와 같이, 종래의 경우, 제1스테이지(SG1)로부터 게이트 온 전압(GOUT<1>)이 출력되는 시간 후 제2스테이지(SG2)로부터 게이트 온 전압(GOUT<2>)이 출력되는 시간 동안 연속적으로 높은 레벨의 전압이 인가된다. 반면, 본 실시예의 경우, 제1스테이지(SG1)로부터 게이트 온 전압(GOUT<1>)이 인가된 후, 제2스테이지(SG2)로부터 게이트 온 전압(GOUT<2>)이 출력되는 시간 동안 전압레벨은 상승하지 않고 낮게 유지되다가 제3스테이지(SG3)로부터 출력되는 게이트 온 전압(GOUT<3>)에 의해 다시 감소한다.
도 6는 본 발명의 제2실시예에 따른 스테이지의 구성도이다.
본 실시예에 따른 스테이지는 도3의 스테이지 구성에 추가적인 제2조절부(270)를 더 포함한다. 도시되어 있는 바와 같이, 제1유지 트랜지스터(T5) 및 제2유지 트랜지스터(T6)의 제어단은 클럭신호(CK)가 입력되는 제2노드(N2)에 연결되어 있다. 즉, 제2노드(N2)에는 한 프레임의 1/2에 대응하는 시간 동안 계속해서 클럭신호(CK)에 인한 스트레스가 가해진다. 클럭신호(CK)로 인한 스트레스는 제1유지 트랜지스터(T5), 제2유지 트랜지스터(T6) 및 제1안정화 트랜지스터(T11)의 문턱전압을 상승시켜 트랜지스터의 신뢰성을 감소시키고 수명을 단축시킨다. 본 실시예에서는 제2조절부(270)를 이용하여 제1유지 트랜지스터(T5) 및 제2유지 트랜지스터(T6)의 문턱전압의 상승에 대응하여 제2노드(N2)의 전압을 상승시킨다. 제2노드(N2)의 전압이 상승하면 제1유지 트랜지스터(T5) 및 제2유지 트랜지스터(T6)의 게이트-소스전압(Vgs)이 상승한다. 게이트-소스전압(Vgs)의 상승으로 인하여 문턱 전압의 상승에 따라 감소되는 전류량을 보상할 수 있으며, 이는 트랜지스터의 구동능력 및 신뢰성을 유지한다.
이를 위해 제2조절부(270)는 전원단(VDD), 입력트랜지스터(T12), 클론트랜지스터(T13), 출력트랜지스터(T14)를 포함한다.
입력트랜지스터(T12)의 드레인 전극과 소스 전극은 각각 전원단(VDD)과 제4노드(N4)에 연결되며, 제2입력단(IN2)으로부터 입력되는 게이트 신호에 의해 전원단(VDD)으로부터 인가되는 전원을 출력한다.
클론트랜지스터(T13)는 입력트랜지스터(T12)와 직렬로 연결되어 있으며, 제1유지트랜지스터(T5) 및 제2유지트랜지스터(T6)의 초기 문턱전압과 실질적으로 동일한 초기 문턱전압을 갖는다. 클론트랜지스터(T13)의 게이트 전극과 반전 클럭신호(CKB)가 입력되는 제2클럭단(CK2) 사이에는 제4캐패시터(C4)가 연결되어 있다. 제15박막 트랜지스터(T15)의 입력단 및 출력단은 제4캐패시터(C4)의 양단에 연결되어 있고, 제어단으로 제1스테이지(SG1)로부터 출력되는 클럭신호(CK<1>)가 입력된다. 제4캐패시터(C4) 및 제15박막 트랜지스터(T15)는 클론트랜지스터(T13)의 초기조건을 제1유지트랜지스터(T5) 및 제2유지트랜지스터(T6)와 동일하게 만들기 위하여 마련된다.
출력트랜지스터(T14)의 드레인 전극은 제4노드(N4)에 연결되어 있으며, 소스 전극은 제2노드(N2)에 연결되어 있다. 게이트 전극은 입력트랜지스터(T12)의 게이트 전극과 같이 제2입력단(IN2)에 연결되어 있다.
제2입력단(IN2)으로 게이트 신호가 입력되면 입력트랜지스터(T12) 및 출력트 랜지스터(T13)가 턴온되고, 전원단(VDD)의 전원이 공급된다. 제2노드(N2)의 전압은 입력트랜지스터(T12)와 클론트랜지스터(T13)의 저항 및 용량의 비에 따라 결정되고, 제2노드(N2)에 인가되는 전압은 제1유지트랜지스터(T5) 및 제2유지트랜지스터(T6)의 제어단에 입력된다.
시간이 경과하면, 제1유지트랜지스터(T5) 및 제2유지트랜지스터(T6)의 문턱전압은 상승하고, 클론트랜지스터(T13) 역시 열화되어 클론트랜지스터(T13)의 문턱전압도 시프트 된다. 클론트랜지스터(T13)의 문턱전압이 상승하면 클론트랜지스터(T13)로 유입되는 전류량이 감소하게 되고 클론트랜지스터(T13)의 저항값은 상승한다. 즉, 시간이 경과할수록 제4노드(N4)의 전압은 상승하게 되고, 종속적으로 제2노드(N2)의 전압도 상승한다. 제2노드(N2)에 인가되는 전압이 점점 상승하게 되므로 제1유지트랜지스터(T5) 및 제2유지트랜지스터(T6)의 게이트-소스전압(Vgs)이 상승한다. 제2노드(N2)로부터 출력되는 클럭신호(CK<2>)는 제1클럭단(CK1)으로부터 입력되는 클럭신호(CK)와 비교했을 때 진폭은 유사하게 유지되지만 전압레벨의 절대값은 상승한다. 즉, 제2노드(N2)로부터 출력되는 클럭신호(CK<2>)는 문턱전압의 변화에 능동적으로 대응할 수 있다.
본 실시예에 따른 제2구동 트랜지스터(T4)의 제어단은 반전 클럭신호(CKB)가 입력되는 제2클럭단(CK2)이 아닌, 제1스테이지(SG1)의 제2노드(N2)에 연결된다. 전단 스테이지인 제1스테이지(SG1)로부터 출력되는 클럭신호는 제2스테이지(SG2)에 반전 클럭신호로 작용한다. 제1유지트랜지스터(T5) 및 제2유지트랜지스터(T6)와 같이 제어단에 지속적으로 스트레스가 가해지는 제2구동 트랜지스터(T4)의 제어단에 제1스테이지(SG1)의 제2노드(N2)를 연결함으로써 제2구동 트랜지스터(T4)의 게이트-소스전압(Vgs)을 상승시킬 수 있다.
도 7은 본 발명의 제3실시예에 따른 스테이지의 구성도이다.
본 실시예에 따른 제2조절부(271)는 제2안정화트랜지스터(T16)와, 제5캐패시터(C5)를 더 포함한다.
제2안정화트랜지스터(T16)는 전원단(VDD)과 입력트랜지스터(T12) 사이에 연결되어 전원단(VDD)으로부터 공급되는 전원을 안정화시키고, 출력트랜지스터(T14)가 연결되는 제5노드(N5)를 안정화시키는 역할을 한다.
제5캐패시터(C5)는 제5노드(N5)와 기저전원단(VSS) 사이에 연결되어 있으며, 제5노드(N5)의 전압을 안정화시키는 역할을 한다. 제5캐패시터(C5)는 제5노드(N5)가 아닌 전원단(VDD)과 기저전원단(VSS) 사이에 연결될 수도 있다.
본 실시예에 따른 출력트랜지스터(T14)의 드레인 전극은 제5노드(N5)에 연결되어 있다. 하지만, 이에 한정되는 것은 아니며 출력트랜지스터(T14)의 드레인 전극은 입력트랜지스터(T12)와 클론트랜지스터(T13) 사이에 연결될 수도 있다.
도 6 및 도7의 전원단(VDD)은 반전클럭신호(CKB)가 입력되는 제2클럭단(CK2)에 연결될 수도 있다.
도 8은 본 발명의 제4실시예에 따른 스테이지의 구성도이고, 도 9는 본 실시예에 따른 제2노드의 전압을 도시한 파형도이다. 도 8과 같이, 본 실시예에 따른 제2조절부(273)는 클론트랜지스터(T13)의 제어단이 제2노드(N2)에 연결되어 있다.
도 6 또는 도7과 같은 제2조절부의 경우, 시간이 경과하면서 클론트랜지스 터(T13)와 제1유지트랜지스터(T5) 및 제2유지트랜지스터(T6)의 구동환경은 달라진다. 제1유지트랜지스터(T5) 및 제2유지트랜지스터(T6)의 제어단으로 입력되는 클럭신호(CK<1>)는 시간에 따라 변하는 반면, 클론트랜지스터(T13)에 연결되어 있는 반전클럭신호(CKB)는 일정한 레벨로 공급되기 때문에 트랜지스터(T5, T6, T13)의 제어단에 가해지는 스트레스는 점차 달라진다.
본 실시예의 제2조절부(273)는 제1유지트랜지스터(T5) 및 제2유지트랜지스터(T6)의 제어단과 클론트랜지스터(T13)의 제어단을 서로 연결함으로써 제1유지트랜지스터(T5) 및 제2유지트랜지스터(T6)에 인가되는 클럭신호(CK<1)>)를 클론트랜지스터(T13)로 피드백시킨다.
입력트랜지스터(T13)에 흐르는 전류를 1이라고 하고, 전류 1에 대한 클론트랜지스터(T13)에 흐르는 상대적인 전류를 χ 라고 가정하자. 이때 제2노드(N2)에 인가되는 초기전압(Vinitial)은 다음 식과 같다. 초기전압이란 출력부(OUT)로 게이트 신호가 출력되기 전에 제2노드(N2)에 인가되는 전압이다. 이러한 초기전압은 제2노드(N2)로부터 출력되는 클럭신호(CK<2>)의 로우 레벨이 된다. 즉, 클럭신호(CK<2>)는 초기전압을 기준으로 하여 특정한 진폭만큼 상승하는 하이 레벨을 갖는다.
Figure 112007082974078-pat00001
피드백 회로로 인하여 제2노드(N2)에는 기본적으로 클론트랜지스터(T13)의 문턱전압(Vth)이 항상 인가되고, 수학식 1의 제2항이 추가됨으로써 트랜지스터의 열화가 발생하기 전의 초기전압이 너무 높은 문제점이 발생한다.
더욱이, 입력트랜지스터(T13) 및 출력트랜지스터(T14)의 제어단이 제3스테이지(SG3)의 게이트 신호(Gout<3>)가 인가되는 제2입력단(IN2)과 연결되어 있다면, 제2노드(N2)에는 게이트 신호(Gout<3>)가 인가된 후 클럭신호(CK)가 인가된다. 즉, 게이트 신호(Gout<3>)는 클럭신호(CK)의 로우 레벨 동안 인가되고, 그 후 클럭신호(CK)가 하이레벨로 상승하는 과정에서 제2노드(N2)의 전압은 더 높아진다.
따라서, 본 실시예에 따른 제2조절부(273)는 입력트랜지스터(T13) 및 출력트랜지스터(T14)의 제어단을 제3스테이지(SG3)가 아닌 제4스테이지(SG4)의 출력단과 연결한다. 제4스테이지(SG4)로부터 출력되는 게이트 신호(Gout<4>)는 클럭신호(CK)의 하이 레벨 동안 제2노드(N2)에 인가되고, 그 후 클럭신호(CK)는 하이 레벨에서 로우 레벨로 감소하므로 제2노드(N2)의 전압이 감소하는 효과가 있다.
도9의 점선으로 도시된 파형은 입력트랜지스터(T13) 및 출력트랜지스터(T14)의 제어단을 제3스테이지(SG3)의 출력단과 연결한 경우의 제2노드(N2)의 전압이고, 실선은 본 실시예에 따른 제2노드(N2)의 전압을 나타낸다. 점선의 경우, 게이트 신호가 인가된 후, 클럭신호(CK)에 따라 제2노드(N2)의 전압은 전체적으로 상승한다. 이러한 경우, 제2노드(N2)로부터 출력되는 클럭신호(CK<2>)의 로우 레벨은 제1클럭단(CK1)으로부터 출력되는 클럭신호(CK)의 로우 레벨보다 높다. 제2노드(N2)의 초기전압이 열화가 발생되기 전의 트랜지스터의 문턱전압보다 높은 경우, 로우 레벨이 인가되어도 제1유지 트랜지스터(T5)와 제2유지 트랜지스터(T6)가 턴오프 되지 않는 문제점이 발생할 수 있다.
반면, 실선은 제2노드(N2)로부터 출력되는 클럭신호(CK<2>)의 레벨이 전체적으로 감소한 것을 나타낸다. 제2노드(N2)로부터 출력되는 클럭신호(CK<2>)의 하이 레벨은 0V보다 약간 높다. 이러한 초기전압은 시간이 경과함에 따라 χ가 감소로 인하여 점차 증가하게 된다(수학식 1). 정리하자면, 트랜지스터의 열화가 발생하기 전의 제2노드(N2)의 전압 레벨은 전체적으로 낮아지고, 이후 트랜지스터의 열화에 의하여 점점 상승하게 된다.
도10은 본 발명의 제5실시예에 따른 스테이지의 구성도이고, 도 11의 본 실시예에 따른 신호파형도이다. 도시된 바와 같이, 본 실시예에 따른 제3조절부(280)는 도8의 제2조절부(273)와 매우 유사한 구성을 갖는다. 즉, 제3조절부(280)는 제2조절부(273) 두 개를 직렬적으로 연결한 구조를 갖는다. 전원단(VDD)에 연결되어 있는 제1입력트랜지스터(T12), 제1클론트랜지스터(T13) 및 제1출력클론트랜지스터(T14)에 동일한 패턴을 갖는 제2입력트랜지스터(T17), 제2클론트랜지스터(T18) 및 제2출력클론트랜지스터(T19)가 연결되어 있다. 제4노드(N4”)는 도8에서 제2노드(N2)에 대응되는 부분으로 본 실시예에 따른 스테이지는 두 단계로 중첩된 피드백 루프를 포함한다. 이 때 입력트랜지스터(T12, T17)의 제어단으로 제3스테이지(SG3)로부터 출력되는 게이트 신호(Gout<3>)가 입력된다.
본 실시예의 제2노드(N2)에 인가되는 초기전압은 다음식과 같다.
Figure 112007082974078-pat00002
수학식 1과 비교하였을 때 (1+χ)이 제곱으로 입력되므로 수학식 2에 따른 초기전압은 수학식 1보다 작다.
도 11에서 점선은 입력트랜지스터(T13) 및 출력트랜지스터(T14)의 제어단이 제3스테이지(SG3)의 출력단과 연결된 조절부를 하나만 마련한 경우의 신호파형이다. 즉, 도9의 점선과 동일한 신호파형이다. 실선은 본 실시예와 같이 두 개의 조절부를 연결한 경우 제2노드(N2)의 전압을 나타내며, 초기전압의 상승폭이 점선에 비하여 감소한 것을 알 수 있다. 다른 실시예에 따라 조절부를 세 개 이상 더 연결하는 것이 가능하고, 이 경우, 초기전압의 상승폭은 더욱 감소할 것이다.
이처럼, 본 발명은 게이트 구동부(200)에 포함되어 있는 트랜지스터의 문턱전압에 다양하게 대응함으로써 게이트 구동부(200)의 수명을 연장하고 구동능력을 향상시킨다.
비록 본 발명의 몇몇 실시예들이 도시되고 설명되었지만, 본 발명이 속하는 기술분야의 통상의 지식을 가진 당업자라면 본 발명의 원칙이나 정신에서 벗어나지 않으면서 본 실시예를 변형할 수 있음을 알 수 있을 것이다. 발명의 범위는 첨부된 청구항과 그 균등물에 의해 정해질 것이다.
도 1은 본 발명의 제1실시예에 따른 디스플레이장치의 개략도이고,
도 2는 본 발명의 제1실시예에 따른 게이트 구동부의 제어블럭도이고,
도 3은 본 발명의 제1실시예에 따른 스테이지의 구성도이고,
도 4는 본 발명의 제1실시예에 따른 신호파형도이고,
도 5는 도 3에 따른 제3노드의 전압을 도시한 파형도이고,
도 6은 본 발명의 제2실시예에 따른 스테이지의 구성도이고,
도 7은 본 발명의 제3실시예에 따른 스테이지의 구성도이고,
도 8은 본 발명의 제4실시예에 따른 스테이지의 구성도이고,
도 9는 본 발명의 제4실시예에 따른 제2노드의 전압을 도시한 파형도이고,
도 10은 본 발명의 제5실시예에 따른 스테이지의 구성도이고,
도 11은 본 발명의 제5실시예에 따른 제2노드의 전압을 도시한 파형도이다.
* 도면의 주요 부분에 대한 부호의 설명 *
100 : 표시패널 200 : 게이트 구동부
210 : 제1구동 제어부 220 : 제2구동 제어부
230 : 제1구동부 240 : 제2구동부
250 : 유지부 260, 270, 271, 280 : 조절부
300 : 데이터 구동부 400 : 신호 제어부

Claims (13)

  1. 게이트 배선이 형성되어 있는 표시패널과, 상기 게이트 배선에 연결되어 게이트 신호를 출력하는 게이트 구동회로를 포함하는 디스플레이장치에 있어서,
    상기 게이트 구동회로는,
    제1스테이지, 상기 제1스테이지의 후단에 위치하는 제2스테이지, 상기 제2스테이지의 후단에 위치하는 제3스테이지를 포함하고,
    상기 제2스테이지는,
    상기 제1스테이지로부터 인가되는 게이트 신호에 의해 제1 제어신호를 생성하는 제1 구동 제어부 및 상기 제3스테이지로부터 인가되는 게이트 신호에 의해 제2제어신호를 생성하는 제2 구동 제어부를 포함하는 구동제어부와;
    상기 제1제어신호 및 상기 제2제어신호에 따라 하이레벨의 게이트 신호를 출력하는 구동부와;
    상기 구동부로부터 상기 게이트 신호가 출력된 후 상기 구동부의 게이트 오프를 유지하기 위한 적어도 하나의 유지트랜지스터를 포함하는 유지부와;
    상기 유지트랜지스터의 문턱전압을 조절하기 위한 조절부를 포함하고,
    상기 구동부는,
    클럭신호가 입력되는 입력단, 상기 제1제어신호 및 제2제어신호가 인가되는 제어단, 상기 제1제어신호 및 상기 제2제어신호에 의해 상기 클럭신호를 하이레벨의 게이트 신호로 출력하는 출력단을 갖는 제1구동트랜지스터와;
    상기 구동트랜지스터의 출력단과 제어단 사이에 형성되어 상기 제어단을 부트 스트랩시키는 제1캐패시터를 포함하는 것을 특징으로 하는 디스플레이장치.
  2. 제1항에 있어서,
    상기 제1 구동 제어부는 상기 제1스테이지의 게이트 신호가 인가되는 제어단, 상기 제어단으로 인가되는 상기 게이트 신호에 의해 상기 제1제어신호를 출력하는 출력단을 포함하고,
    상기 제2 구동 제어부는 게이트 오프 전압이 입력되는 입력단, 제3스테이지의 게이트 신호가 인가되는 제어단, 상기 게이트 신호에 의해 상기 게이트 오프전압을 제2제어신호로 출력하는 출력단을 포함하고,
    상기 구동부의 제어단은 상기 제1 구동 제어부의 출력단 및 상기 제2 구동 제어부의 출력단과 연결되어 있는 것을 특징으로 하는 디스플레이장치.
  3. 제2항에 있어서,
    상기 유지부는,
    게이트 오프전압이 입력되는 입력단, 소정의 제2노드에 연결되어 있는 제어단 및 상기 제어단으로 입력되는 신호에 따라 상기 게이트 오프전압을 상기 제1구동트랜지스터의 출력단에 출력하는 출력단을 갖는 제1유지트랜지스터와;
    게이트 오프전압이 입력되는 입력단, 상기 제2노드에 연결되어 있는 제어단 및 상기 제어단으로 입력되는 신호에 따라 상기 게이트 오프전압을 상기 제1구동트랜지스터의 제어단에 대응하는 제1노드에 인가하는 제2유지트랜지스터와;
    상기 클럭신호가 입력되는 클럭단과 상기 제2노드 사이에 연결되어 있는 제2캐패시터와;
    게이트 오프 전압이 입력되는 입력단, 상기 제2노드에 연결되어 있는 출력단을 포함하고, 제어단에 입력되는 신호에 따라 상기 게이트 오프 전압을 상기 제2노드에 인가하는 제3유지트랜지스터를 포함하는 것을 특징으로 하는 디스플레이장치.
  4. 제3항에 있어서,
    상기 조절부는,
    상기 제1스테이지로부터 출력되는 게이트 신호를 상기 제3유지트랜지스터의 제어단에 대응되는 제3노드로 출력하는 입력트랜지스터와;
    상기 제3노드와 게이트 오프전압이 인가되는 기저전원단 사이에 연결되어 있는 제3캐패시터와;
    상기 제1스테이지로부터 출력되는 게이트 신호가 입력되는 입력단, 상기 제3스테이지의 게이트 신호가 입력되는 제어단 및 상기 제3노드에 연결되어 있는 출력트랜지스터를 포함하는 것을 특징으로 하는 디스플레이장치.
  5. 제4항에 있어서,
    상기 조절부는, 게이트 오프 전압이 입력되는 입력단과, 상기 제2노드에 연결되어 있는 제어단 및 상기 제3노드에 연결되어 있는 출력단을 갖는 제1안정화트랜지스터를 더 포함하는 것을 특징으로 하는 디스플레이장치.
  6. 제3항에 있어서,
    상기 조절부는,
    전원단과;
    상기 전원단에 연결되어 있는 입력단, 상기 제3스테이지의 게이트 신호가 인가되는 제어단, 상기 게이트 신호에 의해 상기 전원단으로부터 인가되는 전원을 출력하는 출력단을 갖는 입력트랜지스터와;
    상기 입력트랜지스터의 직렬로 연결되며, 상기 제1유지트랜지스터 및 상기 제2유지트랜지스터의 초기 문턱전압과 실질적으로 동일한 초기 문턱전압을 갖는 클론트랜지스터와;
    상기 입력트랜지스터의 출력단에 대응하는 제4노드에 연결되어 있는 입력단, 상기 제3스테이지의 게이트 신호가 인가되는 제어단 및 상기 제2노드에 연결되어 있는 출력단을 갖는 출력트랜지스터를 포함하는 것을 특징으로 하는 디스플레이장치.
  7. 제6항에 있어서,
    상기 조절부는,
    상기 전원단과 상기 입력트랜지스터 사이에 연결되어 상기 전원단으로부터 입력되는 전원을 안정화시키는 제2안정화트랜지스터와;
    상기 전원단과 게이트 오프전압이 인가되는 기저전원단 사이에 연결되어 있 는 제4캐패시터를 더 포함하는 것을 특징으로 하는 디스플레이장치.
  8. 제6항에 있어서,
    상기 구동부는,
    게이트 오프전압이 입력되는 입력단과, 상기 제1스테이지의 제2노드로부터 출력되는 클럭신호가 입력되는 제어단, 상기 클럭신호에 의해 상기 게이트 오프전압을 로우레벨의 게이트 신호로 출력하는 출력단을 갖는 제2구동트랜지스터를 포함하는 것을 특징으로 하는 디스플레이장치.
  9. 제3항에 있어서,
    상기 제3스테이지의 후단에 위치하는 제4스테이지를 더 포함하고,
    상기 조절부는,
    전원단과;
    상기 전원단에 연결되어 있는 입력단, 상기 제4스테이지의 게이트 신호가 인가되는 제어단, 상기 게이트 신호에 의해 상기 전원단으로부터 인가되는 전원을 출력하는 출력단을 갖는 입력트랜지스터와;
    상기 입력트랜지스터의 출력단에 대응하는 제4노드에 연결되어 있는 입력단, 상기 제4스테이지의 게이트 신호가 인가되는 제어단 및 상기 제2노드에 연결되어 있는 출력단을 갖는 출력트랜지스터와;
    게이트 오프 전압이 인가되는 기저전원단에 연결되어 있는 입력단, 상기 제2노드에 연결되어 있는 제어단 및 상기 제4노드에 연결되어 있는 출력단을 갖는 클론트랜지스터를 포함하는 것을 특징으로 하는 디스플레이장치.
  10. 제9항에 있어서,
    상기 조절부는,
    상기 전원단과 상기 입력트랜지스터 사이에 연결되어 상기 전원단으로부터 입력되는 전원을 안정화시키는 제2안정화트랜지스터와;
    상기 전원단과 게이트 오프전압이 인가되는 기저전원단 사이에 연결되어 있는 제4캐패시터를 더 포함하는 것을 특징으로 하는 디스플레이장치.
  11. 제3항에 있어서,
    상기 조절부는,
    전원단과, 상기 전원단에 연결되어 있는 입력단, 제3스테이지의 게이트 신호가 인가되는 제어단, 상기 게이트 신호에 의해 상기 전원단으로부터 인가되는 전원을 출력하는 출력단을 갖는 제1입력트랜지스터와;
    게이트 오프 전압이 인가되는 입력단과, 상기 클럭신호가 인가되는 제어단, 상기 제1입력트랜지스터의 출력단에 연결되어 있는 출력단을 갖는 제1클론트랜지스터와;
    상기 제1입력트랜지스터의 출력단에 연결되어 있는 입력단, 상기 제3스테이지의 게이트 신호가 인가되는 제어단, 상기 제1클론트랜지스터의 제어단에 대응하는 제4노드에 연결되어 있는 출력단을 갖는 제1출력트랜지스터와;
    상기 제4노드에 연결되어 있는 입력단, 제3스테이지의 게이트 신호가 인가되는 제어단, 상기 게이트 신호에 의해 상기 제4노드로부터 인가되는 클럭신호을 출력하는 출력단을 갖는 제2입력트랜지스터와;
    상기 제2입력트랜지스터의 출력단에 연결되어 있는 입력단, 상기 제3스테이지의 게이트 신호가 인가되는 제어단, 상기 제2노드에 연결되어 있는 출력단을 갖는 제2출력트랜지스터와;
    게이트 오프 전압이 인가되는 기저전원단에 연결되어 있는 입력단과, 상기 제2노드에 연결되어 있는 제어단 및 상기 제2입력트랜지스터의 출력단에 대응하는 제5노드에 연결되어 있는 출력단을 갖는 제2클론트랜지스터를 포함하는 것을 특징으로 하는 디스플레이장치.
  12. 제3항에 있어서,
    상기 유지부는 게이트 오프 전압이 인가되는 입력단과, 제3스테이지의 게이트 신호가 인가되는 제어단 및 상기 게이트 신호에 따라 상기 게이트 오프 전압을 상기 제1구동트랜지스터의 출력단으로 인가하는 제4유지트랜지스터를 더 포함하는 것을 특징으로 하는 디스플레이장치.
  13. 제1스테이지, 상기 제1스테이지의 후단에 위치하는 제2스테이지, 상기 제2스테이지의 후단에 위치하는 제3스테이지를 포함하는 게이트 구동회로에 있어서,
    상기 제2스테이지는,
    상기 제1 스테이지로부터 인가되는 게이트 신호에 의해 제1제어신호를 발생시키는 제1구동제어부와;
    상기 제3 스테이지부터 인가되는 게이트 신호에 의해 제2제어신호를 발생시키는 제2구동제어부와;
    상기 제1제어신호 및 상기 제2제어신호에 따라 하이레벨의 게이트 신호를 출력하는 구동부와;
    상기 구동부로부터 상기 게이트 신호가 출력된 후 상기 구동부의 게이트 오프를 유지하기 위한 적어도 하나의 유지트랜지스터를 포함하는 유지부와;
    상기 유지트랜지스터의 문턱전압을 조절하기 위한 조절부를 포함하고,
    상기 구동부는,
    클럭신호가 입력되는 입력단, 상기 제1제어신호 및 제2제어신호가 인가되는 제어단, 상기 제1제어신호 및 상기 제2제어신호에 의해 상기 클럭신호를 하이레벨의 게이트 신호로 출력하는 출력단을 갖는 제1구동트랜지스터와;
    상기 구동트랜지스터의 출력단과 제어단 사이에 형성되어 상기 제어단을 부트 스트랩시키는 제1캐패시터를 포함하는 것을 특징으로 하는 게이트 구동회로.
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