KR20060123913A - 쉬프트 레지스터 및 이를 갖는 표시장치 - Google Patents

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KR20060123913A
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이종환
임도기
이계헌
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Abstract

쉬프트 레지스터의 스테이지는 구동부, 캐리부 및 방전부를 포함한다. 상기 구동부는 개시신호 및 이전 스테이지의 캐리신호 중의 하나와, 제1 클럭신호 및 상기 제1 클럭신호와 위상이 반대인 제2 클럭신호 중의 하나를 근거로 출력신호를 출력한다. 상기 캐리부는 상기 개시신호 및 상기 이전 스테이지의 캐리신호 중의 상기 하나가 인가되는 제어전극과, 상기 제1 및 제2 클럭신호들 중의 상기 하나를 입력받는 제1 전극과, 상기 출력신호와 분리된 캐리신호를 출력하는 제2 전극과, 상기 이전 스테이지의 캐리 트랜지스터의 채널층과 서로 다른 길이를 갖는 채널층을 포함하는 캐리 트랜지스터를 구비한다. 상기 방전부는 다음 스테이지의 출력신호를 입력받아 상기 출력신호를 방전한다. 따라서, 표시장치의 화질이 향상된다.

Description

쉬프트 레지스터 및 이를 갖는 표시장치{Shift Register And Display Device Having The Same}
도 1은 본 발명의 제1 실시예에 따른 스테이지를 나타내는 회로도이다.
도 2는 상기 도 1에 도시된 제2 트랜지스터를 나타내는 평면도이다.
도 3은 상기 도 2의 I-I'라인의 단면도이다.
도 4는 상기 도 1에 도시된 스테이지를 포함하는 제1 게이트 구동부를 나타내는 평면도이다.
도 5는 상기 도 1에 도시된 스테이지를 포함하는 제2 게이트 구동부를 나타내는 평면도이다.
도 6은 상기 도 1에 도시된 스테이지를 갖는 쉬프트 레지스터의 타이밍도이다.
도 7은 상기 도 1에 도시된 스테이지를 포함하는 표시장치를 나타내는 평면도이다.
도 8은 본 발명의 제2 실시예에 따른 스테이지를 나타내는 회로도이다.
도 9는 상기 도 8에 도시된 캐리 트랜지스터를 나타내는 평면도이다.
도 10은 상기 도 9의 II-II'라인의 단면도이다.
도 11은 상기 도 8에 도시된 스테이지를 포함하는 제1 게이트 구동부를 나타 내는 평면도이다.
도 12는 상기 도 8에 도시된 스테이지를 포함하는 제2 게이트 구동부를 나타내는 평면도이다.
도 13은 상기 도 8에 도시된 스테이지를 포함하는 쉬프트 레지스터의 타이밍도이다.
도 14는 상기 도 8에 도시된 스테이지를 포함하는 표시장치를 나타내는 평면도이다.
도 15은 본 발명의 제3 실시예에 따른 표시장치를 나타내는 평면도이다.
도 16는 상기 도 15에 도시된 제1 게이트 구동부를 나타내는 평면도이다.
* 도면의 주요부분에 대한 부호의 설명 *
10, 1110 : 버퍼부 20, 1120 : 충전부
30, 1130 : 구동부 40, 1140 : 방전부
1150 : 제1 홀딩부 1160 : 제2 홀딩부
1170 : 캐리부 1050 : 단위화소
102, 1102, 2102 : 제1 게이트 구동부
104, 1104, 2104 : 제2 게이트 구동부
300, 1300, 2300 : 표시패널 310, 1310, 2310 : 제1 기판
320, 1320, 2320 : 제2 기판 370, 1370, 2370 : 데이터 드라이버
400, 1400, 2400 : 연성회로기판 500, 1500, 2500 : 표시장치
본 발명은 쉬프트 레지스터 및 이를 갖는 표시장치에 관한 것으로, 보다 상세하게는 전기적 특성이 향상된 쉬프트 레지스터, 및 이를 가져서 화질이 향상된 표시장치에 관한 것이다.
평판 표시 장치(Flat Panel Display)는 액정표시장치(Liquid Crystal Display; LCD), 유기전계 발광표시장치(Organic Light Emitting Display; OLED), 플라즈마 표시장치(Plasma Display Panel; PDP), 등이 있다. 평판표시장치는 얇은 두께, 적은 무게, 낮은 구동전압, 낮은 소바전력 등의 특징을 갖는다.
상기 액정표시장치는 박막 트랜지스터가 형성된 어레이 기판(Array Substrate) 및 컬러 필터 기판(Color Filter Substrate) 사이에 주입되어 있는 이방성 유전율을 갖는 액정 물질에 전계(Electric Field)를 인가하고, 이 전계의 세기를 조절하여 기판에 투과되는 광의 양을 조절함으로써 원하는 화상 신호를 얻는 표시 장치이다.
일반적인 액정표시장치는 액정표시패널, 게이트 구동회로 및 데이터 구동회로를 포함한다. 상기 액정표시패널은 어레이기판, 컬러필터기판 및 액정층을 포함한다. 상기 어레이 기판은 복수의 게이트 라인들, 복수의 데이터 라인들 및 복수의 스위칭 소자들을 포함한다. 상기 컬러필터기판은 상기 어레이기판에 대향된다. 상기 액정층은 상기 어레이기판과 상기 컬러필터기판의 사이에 개재된다. 상기 게이트 구동회로는 게이트 신호를 상기 게이트 라인들에 인가한다. 상기 데이터 구동회 로는 데이터 신호를 상기 데이터 라인들에 인가한다.
상기 액정표시장치의 크기를 줄이기 위해서, 상기 게이트 구동회로를 상기 어레이기판 상에 직접 형성한다. 그러나, 상기 게이트 구동회로를 상기 어레이 기판 상에 직접 형성하는 경우, 상기 게이트 구동회로가 실장되는 공간이 제한되어 상기 게이트 구동회로의 박막트랜지스터의 채널길이가 감소한다.
상기 박막트랜지스터의 채널길이가 감소하는 경우, 저온에서 성능이 열화되며, 액정표시장치의 해상도가 저하된다. 또한, 상기 액정표시패널 내에서 상기 게이트 신호가 지연(Delay)된다. 따라서, 표시장치의 화질이 저하된다.
상기와 같은 문제점을 해결하기 위한 본 발명의 제1 목적은, 전기적 특성이 향상된 쉬프트 레지스터를 제공하는데 있다.
본 발명의 제2 목적은 상기 쉬프트 레지스터를 가져서 화질이 향상된 표시장치를 제공하는데 있다.
상기 제1 목적을 달성하기 위한 본 발명의 일 실시예에 따른 쉬프트 레지스터는 종속적으로 연결된 복수의 스테이지로 이루어지고 출력신호들을 순차적으로 출력한다. 상기 각 스테이지는 구동부 및 방전부를 포함한다. 상기 구동부는 개시신호 및 이전 스테이지의 출력신호 중의 하나가 인가되는 제어전극과, 클럭신호를 입력받는 제1 전극과, 출력신호를 출력하는 제2 전극과, 상기 이전 스테이지의 구동 트랜지스터의 채널층과 서로 다른 길이를 갖는 채널층을 포함하는 구동 트랜지 스터를 구비한다. 상기 방전부는 다음 스테이지의 출력신호를 입력받아 상기 출력신호를 방전한다.
상기 제1 목적을 달성하기 위한 본 발명의 다른 실시예에 따른 쉬프트 레지스터는 종속적으로 연결된 복수의 스테이지로 이루어지고 출력신호들을 순차적으로 출력한다. 상기 각 스테이지는 구동부, 캐리부 및 방전부를 포함한다. 상기 구동부는 개시신호 및 이전 스테이지의 캐리신호 중의 하나와, 제1 클럭신호 및 상기 제1 클럭신호와 위상이 반대인 제2 클럭신호 중의 하나를 근거로 출력신호를 출력한다. 상기 캐리부는 상기 개시신호 및 상기 이전 스테이지의 캐리신호 중의 상기 하나가 인가되는 제어전극과, 상기 제1 및 제2 클럭신호들 중의 상기 하나를 입력받는 제1 전극과, 상기 출력신호와 분리된 캐리신호를 출력하는 제2 전극과, 상기 이전 스테이지의 캐리 트랜지스터의 채널층과 서로 다른 길이를 갖는 채널층을 포함하는 캐리 트랜지스터를 구비한다. 상기 방전부는 다음 스테이지의 출력신호를 입력받아 상기 출력신호를 방전한다.
상기 제1 목적을 달성하기 위한 본 발명의 또 다른 실시예에 따른 쉬프트 레지스터는 종속적으로 연결된 복수의 스테이지로 이루어지고 출력신호들을 순차적으로 출력한다. 상기 각 스테이지는 구동부, 캐리부, 캐리라인 및 방전부를 포함한다. 상기 구동부는 개시신호 및 이전 스테이지의 캐리신호 중의 하나와, 제1 클럭신호 및 상기 제1 클럭신호와 위상이 반대인 제2 클럭신호 중의 하나를 근거로 출력신호를 출력한다. 상기 캐리부는 상기 개시신호 및 상기 이전 스테이지의 캐리신호 중의 상기 하나와, 상기 제1 및 제2 클럭신호들 중의 상기 하나를 근거로 상기 출력신호와 분리된 캐리신호를 출력한다. 상기 캐리라인은 상기 캐리신호를 다음 스테이지에 인가하고, 이전 스테이지의 캐리라인과 서로 다른 폭을 갖는다. 상기 방전부는 다음 스테이지의 출력신호를 입력받아 상기 출력신호를 방전한다.
상기 제2 목적을 달성하기 위한 본 발명의 일 실시예에 따른 표시장치는 표시패널, 쉬프트 레지스터 및 데이터 구동부를 포함한다. 상기 표시패널은 복수개의 게이트 라인들과, 복수개의 데이터 라인들과, 상기 게이트 라인들 및 데이터 라인들에 전기적으로 연결된 복수개의 화소들을 포함하여 영상을 표시한다. 상기 쉬프트 레지스터는 개시신호 및 이전 스테이지의 출력신호 중의 하나가 인가되는 제어전극, 클럭신호를 입력받는 제1 전극, 출력신호를 출력하는 제2 전극, 및 상기 이전 스테이지의 구동 트랜지스터의 채널층과 서로 다른 길이를 갖는 채널층을 포함하는 구동 트랜지스터를 구비하는 구동부와, 다음 스테이지의 출력신호를 입력받아 상기 출력신호를 방전하는 방전부를 포함하는 종속적으로 연결된 복수의 스테이지들을 구비하여 출력신호들을 상기 게이트 라인들에 순차적으로 출력하고, 상기 표시패널 상에 직접 형성된다. 상기 데이터 구동부는 복수개의 데이터 신호들을 상기 데이터 라인들에 인가한다.
상기 제2 목적을 달성하기 위한 본 발명의 다른 실시예에 따른 표시장치는 표시패널, 쉬프트 레지스터 및 데이터 구동부를 포함한다. 상기 표시패널은 복수개의 게이트 라인들과, 복수개의 데이터 라인들과, 상기 게이트 라인들 및 데이터 라인들에 전기적으로 연결된 복수개의 화소들을 포함하여 영상을 표시한다. 상기 쉬프트 레지스터는 개시신호 및 이전 스테이지의 캐리신호 중의 하나와 제1 클럭신호 및 상기 제1 클럭신호와 위상이 반대인 제2 클럭신호 중의 하나를 근거로 출력신호를 출력하는 구동부와, 상기 개시신호 및 상기 이전 스테이지의 캐리신호 중의 상기 하나가 인가되는 제어전극, 상기 제1 및 제2 클럭신호들 중의 상기 하나를 입력받는 제1 전극, 상기 출력신호와 분리된 캐리신호를 출력하는 제2 전극, 및 상기 이전 스테이지의 캐리 트랜지스터의 채널층과 서로 다른 길이를 갖는 채널층을 포함하는 캐리 트랜지스터를 구비하는 캐리부와, 다음 스테이지의 출력신호를 입력받아 상기 출력신호를 방전하는 방전부를 포함하는 종속적으로 연결된 복수의 스테이지들을 구비하여 출력신호들을 상기 게이트 라인들에 순차적으로 출력하고, 상기 표시패널 상에 직접 형성된다. 상기 데이터 구동부는 복수개의 데이터 신호들을 상기 데이터 라인들에 인가한다.
상기 제2 목적을 달성하기 위한 본 발명의 또 다른 실시예에 따른 표시장치는 표시패널, 쉬프트 레지스터 및 데이터 구동부를 포함한다. 상기 표시패널은 복수개의 게이트 라인들과, 복수개의 데이터 라인들과, 상기 게이트 라인들 및 데이터 라인들에 전기적으로 연결된 복수개의 화소들을 포함하여 영상을 표시한다. 상기 쉬프트레지스터는 개시신호 및 이전 스테이지의 캐리신호 중의 하나와 제1 클럭신호 및 상기 제1 클럭신호와 위상이 반대인 제2 클럭신호 중의 하나를 근거로 출력신호를 출력하는 구동부와, 상기 개시신호 및 상기 이전 스테이지의 캐리신호 중의 상기 하나와 상기 제1 및 제2 클럭신호들 중의 상기 하나를 근거로 상기 출력신호와 분리된 캐리신호를 출력하는 캐리부와, 상기 캐리신호를 다음 스테이지에 인가하고 이전 스테이지의 캐리라인과 서로 다른 폭을 갖는 캐리라인과, 다음 스테이 지의 출력신호를 입력받아 상기 출력신호를 방전하는 방전부를 포함하는 종속적으로 연결된 복수의 스테이지들을 구비하여 출력신호들을 상기 게이트 라인들에 순차적으로 출력하고, 상기 표시패널 상에 직접 형성된다. 상기 데이터 구동부는 복수개의 데이터 신호들을 상기 데이터 라인들에 인가한다.
상기와 같은 본 발명에 따르면, 쉬프트 레지스터가 게이트 라인들에 출력신호들을 복수개의 그룹의 형태로 분할하여 순차적으로 인가한다. 따라서, 상기 쉬프트 레지스터의 구동마진이 향상된다.
또한, 각 게이트 구동부들의 각 스테이지의 구동 트랜지스터의 채널길이가 스테이지 번호가 증가함에 따라 순차적으로 증가한다. 따라서, 상기 구동 트랜지스터의 최대 전류 구동 능력이 증가하고, 출력신호의 파형 및 캐패시터의 충전률이 향상된다.
또한, 상기 각 게이트 구동부들의 각 스테이지의 캐리 트랜지스터의 채널길이가 상기 스테이지 번호가 증가함에 따라 순차적으로 증가한다. 따라서, 상기 캐리 트랜지스터의 최대 전류 구동 능력이 증가하고, 캐리신호의 파형이 향상된다.
또한, 상기 각 게이트 구동부들의 각 스테이지의 캐리라인들의 폭이 상기 스테이지 번호가 증가함에 따라 순차적으로 증가한다. 따라서, 상기 캐리라인들의 최대 전류 구동 능력이 증가하고, 상기 캐리신호의 파형이 향상된다.
더욱이, 상기 쉬프트 레지스터는 낮은 전류에서도 동작되며, 상기 쉬프트 레지스터의 설계가 최적화된다.
이하, 본 발명에 따른 바람직한 실시예들을 첨부된 도면을 참조하여 상세하 게 설명한다.
실시예 1
도 1은 본 발명의 제1 실시예에 따른 스테이지를 나타내는 회로도이다.
도 1을 참조하면, 상기 스테이지는 버퍼부(10), 충전부(20), 구동부(30) 및 방전부(40)를 포함하여, 스캔개시신호 또는 이전 스테이지의 출력신호를 근거로 게이트 신호(또는 스캔 신호)를 액정표시패널의 게이트 라인에 출력한다.
상기 버퍼부(10)는 제1 트랜지스터(Q1)를 포함한다. 상기 제1 트랜지스터(Q1)의 게이트 전극은 상기 제1 트랜지스터(Q1)의 제1 전극 및 제1 입력단자(IN1)와 전기적으로 연결된다. 상기 스테이지가 첫 번째 스테이지인 경우, 상기 제1 입력단자(IN1)에는 상기 스캔개시신호가 인가된다. 상기 스테이지가 첫 번째 스테이지가 아닌 경우, 상기 제1 입력단자(IN1)에는 이전 스테이지의 출력신호가 인가된다. 상기 제1 트랜지스터(Q1)의 제2 전극은 제1 노드(N1)에 전기적으로 연결된다.
상기 충전부(20)는 캐패시터(C)를 포함한다. 상기 캐패시터(C)의 제1 스토리지 전극은 상기 제1 노드(N1)에 전기적으로 연결되어, 상기 제1 트랜지스터(Q1)의 제2 전극 및 상기 방전부(40)에 전기적으로 연결된다. 상기 캐패시터(C)의 제2 스토리지 전극은 상기 구동부(30)에 전기적으로 연결된다.
상기 구동부(30)는 제2 트랜지스터(Q2) 및 제3 트랜지스터(Q3)를 포함한다.
상기 제2 트랜지스터(Q2)의 제1 전극은 클럭단자(CK)에 전기적으로 연결된다. 홀수번째 스테이지의 클럭단자(CK)에는 제1 클럭신호가 인가되고, 짝수번째 스테이지의 클럭단자(CK)에는 제2 클럭신호가 인가된다. 상기 제2 트랜지스터(Q2)의 게이트 전극은 상기 제1 노드(N1)를 통하여 상기 캐패시터(C)의 상기 제1 스토리지 전극, 상기 제1 트랜지스터(Q1)의 상기 제2 전극 및 상기 방전부(40)에 전기적으로 연결된다. 상기 제2 트랜지스터(Q2)의 제2 전극은 상기 캐패시터(C)의 제2 전극 및 출력단자(OUT)에 전기적으로 연결된다.
도 2는 상기 도 1에 도시된 제2 트랜지스터를 나타내는 평면도이고, 도 3은 상기 도 2의 I-I'라인의 단면도이다.
도 2 및 도 3을 참조하면, 상기 제2 트랜지스터(Q2)는 절연기판(1) 상에 배치되고, 상기 게이트 전극(9b), 상기 제1 전극(9c), 상기 제2 전극(9a), 채널층(8) 및 오믹콘택층(7)을 포함한다.
상기 게이트 전극(9b)은 상기 절연기판(1) 상에 배치된다. 제1 절연막(3)은 상기 게이트 전극(9b)이 형성된 절연기판(1) 상에 배치되어, 상기 게이트 전극(9b)을 상기 제1 전극(9c), 상기 제2 전극(9a), 상기 채널층(8) 및 상기 오믹콘택층(7)과 전기적으로 절연한다.
상기 채널층(8)은 상기 게이트 전극(9b)에 대응되는 상기 제1 절연막(3) 상에 형성된다. 본 실시예에서, 상기 채널층(8)은 아몰퍼스 실리콘을 포함한다. 이때, 상기 채널층(8)이 폴리 실리콘을 포함할 수도 있다. 상기 오믹콘택층(7)은 상기 채널층(8) 상에 서로 이격되어 배치된다. 본 실시예에서, 상기 오믹콘택층(7)은 N+불순물이 주입된 N+아몰퍼스 실리콘을 포함한다. 상기 제1 전극(9c) 및 상기 제2 전극(9a)은 상기 오믹콘택층(7) 및 상기 제1 절연막(3) 상에 서로 이격되어 배치된다.
상기 제1 전극(9c)과 상기 제2 전극(9a)에 의해 채널길이(CW1)가 정의된다. 즉, 상기 채널길이(CW1)는 상기 제1 전극(9c)과 상기 제2 전극(9a) 사이에 노출된 채널층(8)의 길이이다. 상기 채널길이(CW1)에 인접하는 스테이지의 제2 트랜지스터의 채널길이와 다르다. 본 실시예에서, 상기 채널길이(CW1)는 스테이지의 번호가 증가할수록, 증가한다. 이때, 상기 채널길이(CW1)가 스테이지의 번호가 증가할수록, 감소할 수도 있다. 본 실시예에서, 상기 채널층(8)의 전기적 이동도는 0.5 cm2/Vs이고, 상기 채널층(8)의 두께는 1,000 내지 3,000Å이다. 또한, 상기 채널길이(CW1)는 5,000㎛에서 10,000㎛까지 순차적으로 증가한다.
제2 절연막(5)은 상기 제1 전극(9c), 상기 제2 전극(9a) 및 상기 채널층(8)이 형성된 상기 제1 절연막(3) 상에 배치된다.
이때, 상기 제1 트랜지스터(Q1), 상기 제3 트랜지스터(Q3) 또는 상기 제4 트랜지스터(Q4)의 채널길이가 인접하는 스테이지의 상기 제1 트랜지스터(Q1), 상기 제3 트랜지스터(Q3) 또는 상기 제4 트랜지스터(Q4)의 채널길이와 다를 수도 있다.
도 1을 다시 참조하면, 상기 제3 트랜지스터(Q3)의 게이트 전극은 제2 입력단자(IN2)에 전기적으로 연결된다. 상기 제2 입력단자(IN2)에는 다음 스테이지의 출력신호가 인가된다. 상기 제3 트랜지스터(Q3)의 제1 전극은 상기 캐패시터(C)의 제2 스토리지 전극, 상기 제2 트랜지스터의 제2 전극 및 상기 출력단자(OUT)에 전기적으로 연결된다. 상기 제3 트랜지스터(Q3)의 제2 전극은 오프전압단자(VOFF)에 전기적으로 연결된다.
상기 방전부(40)는 제4 트랜지스터(Q4)를 포함한다. 상기 제4 트랜지스터(Q4)의 게이트 전극은 상기 제2 입력단자(IN2)에 전기적으로 연결된다. 상기 제4 트랜지스터(Q4)의 제1 전극은 상기 제1 노드(N1)를 통하여 상기 제1 트랜지스터(Q1)의 상기 제2 전극, 상기 캐패시터(C)의 상기 제1 스토리지 전극 및 상기 제2 트랜지스터(Q2)의 상기 게이트 전극에 전기적으로 연결된다. 상기 제4 트랜지스터(Q4)의 제2 전극은 상기 오프전압단자(VOFF) 및 상기 제3 트랜지스터(Q3)의 상기 제2 전극에 전기적으로 연결된다.
동작시, 상기 스캔개시신호 또는 이전 스테이지의 출력신호가 상기 제1 트랜지스터(Q1)을 통하여 상기 캐패시터(C)에 충전되면, 상기 제2 트랜지스터(Q2)가 턴온된다. 상기 제2 트랜지스터(Q2)가 턴온되면, 클럭신호가 상기 제2 트랜지스터(Q2)의 상기 채널층(도 2의 8)을 통하여 상기 출력단자(OUT)에 인가된다. 따라서, 상기 출력단자(OUT)를 통하여 출력신호가 출력된다.
상기 제2 입력단자(IN2)를 통하여 상기 다음 스테이지의 출력신호가 인가되는 경우, 상기 캐패시터(C)에 충전된 전하가 상기 제3 트랜지스터(Q3)의 채널층 및 상기 오프전압단자(VOFF)를 통하여 방전된다.
도 4는 상기 도 1에 도시된 스테이지를 포함하는 제1 게이트 구동부를 나타내는 평면도이고, 도 5는 상기 도 1에 도시된 스테이지를 포함하는 제2 게이트 구동부를 나타내는 평면도이다. 상기 제1 게이트 구동부(102) 및 상기 제2 게이트 구동부(104)는 쉬프트 레지스터를 형성한다.
도 1 내지 도 5를 참조하면, 상기 쉬프트 레지스터는 제1 게이트 구동부 (102) 및 제2 게이트 구동부(104)를 포함한다. 상기 제1 게이트 구동부(102)는 제1 내지 제N 스테이지들을 포함하고, 상기 제2 게이트 구동부(104)는 제N+1 내지 제2N 스테이지들을 포함한다.
상기 제1 게이트 구동부(102)의 각 스테이지의 제2 트랜지스터(Q2)의 채널길이(CW1)는 스테이지의 번호가 증가할수록 증가한다. 또한, 상기 제2 게이트 구동부(104)의 각 스테이지의 제2 트랜지스터(Q2)의 채널길이(CW1)는 스테이지의 번호가 증가할수록 증가한다. 상기 채널길이가 증가하는 경우, 상기 제2 트랜지스터(Q2)의 최대 전류 구동 능력이 증가한다. 또한, 상기 출력신호의 파형 및 상기 캐패시터(C)의 충전률이 조절된다. 본 실시예에서, m 번째 스테이지의 제2 트랜지스터(Q2)의 채널길이(CW1)는 N+m 번째 스테이지의 제2 트랜지스터(Q2)의 채널길이(CW1)와 동일하다(m은 1보다 크고 N보다 작다.).
상기 각각의 스테이지들은 등가 로직적으로 하나의 S-R 래치와 하나의 엔드 게이트를 포함한다.
동작시, 상기 제1 게이트 구동부(102)의 각 스테이지는 이전 스테이지의 출력신호에 의해 활성화되고, 다음 스테이지의 출력신호에 의해 비활성화된다. 상기 앤드 게이트는 상기 S-R 래치가 활성화되고, 상기 클럭단자(CK)를 통해서 인가된 상기 제1 클럭(CKV1) 또는 상기 제2 클럭(CKVB1)이 하이 레벨일 때, 상기 출력신호를 게이트라인들(G1, ...GN)중의 하나에 인가한다.
상기 제2 게이트 구동부(104)의 각 스테이지는 이전 스테이지의 출력신호에 의해 활성화되고, 다음 스테이지의 출력신호에 의해 비활성화된다. 상기 앤드 게이 트는 상기 S-R 래치가 활성화되고, 상기 클럭단자(CK)를 통해서 인가된 상기 제3 클럭(CKV2) 또는 상기 제4 클럭(CKVB2)이 하이 레벨일 때, 상기 출력신호를 게이트라인들(GN+1, ...G2N)중의 하나에 인가한다.
도 6은 상기 도 1에 도시된 스테이지를 갖는 쉬프트 레지스터의 타이밍도이다.
도 4 내지 6을 참조하면, 상기 제1 게이트 구동부(102)와 상기 제2 게이트 구동부(104)는 서로 동기되어 있다.
즉, 상기 제1 게이트 구동부(102)의 상기 제1 클럭(CKV1), 상기 제2 클럭(CKVB1), 상기 제1 스캔개시신호(STV1) 및 상기 출력신호들(G1, G2, ... GN)은 상기 제2 게이트 구동부(104)의 상기 제3 클럭(CKV2), 상기 제4 클럭(CKVB2), 상기 제2 스캔개시신호(STV2) 및 상기 출력신호들(GN+1, GN+2, ... G2N)과 각각 동기된다.
도 7은 상기 도 1에 도시된 스테이지를 포함하는 표시장치를 나타내는 평면도이다.
도 4, 5 및 7을 참조하면, 상기 표시장치(500)는 상기 쉬프트 레지스터(100), 표시패널(300), 데이터 드라이버(370) 및 연성회로기판(400)을 포함한다.
상기 표시패널(300)은 제1 기판(310), 상기 제1 기판(310)과 마주보는 제2 기판(320) 및 상기 제1 기판(310)과 상기 제2 기판(320)과의 사이에 개재된 액정층(미도시)을 포함한다.
상기 제1 기판(310)은 영상을 표시하는 표시영역(DA)과 상기 표시영역(DA)에 인접한 제1 및 제2 주변영역(PA1, PA2)으로 구분된다.
상기 표시영역(DA)에 대응하여 상기 제1 기판(310)에는 제1 방향(D1)으로 연장된 복수의 게이트 라인(GL1 ~ GLn) 및 상기 제1 방향(D1)과 직교하는 제2 방향(D2)으로 연장되어 상기 복수의 게이트 라인(GL1 ~ GLn)과 절연되어 교차하는 다수의 데이터 라인(DL1 ~ DLM)이 형성된다. 상기 게이트 라인들(GL1, ... GLn)과 상기 데이터 라인들(DL1, ... DLM)은 복수개의 화소영역들을 정의한다. 상기 화소영역들은 매트릭스 형태로 배열된다.
상기 각 화소영역에는 화소 박막 트랜지스터(TFT) 및 상기 화소 박막 트랜지스터(TFT)에 연결된 액정 커패시터(Clc)를 포함한다. 상기 화소 박막 트랜지스터(TFT)의 게이트 전극은 상기 게이트 라인들(GL1, ... GL2N) 중의 하나에 연결되고, 상기 화소 박막 트랜지스터(TFT)의 제2 전극이 상기 데이터 라인들(DL1, ... DLM) 중의 하나에 연결되며, 상기 화소 박막 트랜지스터(TFT)의 제1 전극이 상기 액정 커패시터(Clc)에 결합된다.
상기 게이트 라인(GL1 ~ GL2N)들의 일단부는 상기 제1 주변영역(PA1)까지 연장되고, 상기 데이터 라인들(DL1 ~ DLM)의 일단부는 상기 제2 주변영역(PA2)까지 연장된다.
상기 쉬프트 레지스터(100)는 상기 제1 주변영역(PA1) 내에 배치되고, 서로 동기된 신호들을 인가받아 상기 게이트 라인들(GL1, ... GL2N)에 상기 게이트 신호들(G1, ... G2N)을 출력하는 상기 제1 게이트 구동부(102) 및 상기 제2 게이트 구동부(104)를 포함한다. 상기 각 제1 및 제2 게이트 구동부들(102, 104)의 상기 각 스테이지의 상기 제2 트랜지스터(도 1의 Q2)의 상기 채널길이(CW1)는 상기 각 스테이지의 번호가 증가될수록 넓어진다. 상기 각 제1 및 제2 게이트 구동부들(102, 104)은 제2 기판(320)의 게이트 라인들(GL1, ... GL2N)에 상기 출력신호들(G1, ... G2N)을 2그룹의 형태로 분할하여 순차적으로 인가한다. 본 실시예에서, 상기 쉬프트 레지스터(100)는 상기 제1 기판(310) 상에 상기 화소 박막 트랜지스터(TFT)와 동일한 층으로부터 형성된다. 이때, 상기 쉬프트 레지스터(100)가 칩의 형태로 상기 제1 기판(310) 상에 배치될 수도 있다.
상기 데이터 드라이버(370)는 상기 제2 주변영역(PA2) 내에 배치되고, 상기 데이터 라인들(DL1, ... DLM)에 전기적으로 연결되어 상기 데이터 라인들(DL1, ... DLM)에 데이터 신호들을 인가한다. 본 실시예에서는, 상기 데이터 드라이버(370)는 칩의 형태로 상기 제1 기판(310) 상에 배치된다. 이때, 상기 데이터 드라이버(370)가 상기 제1 기판(310) 상에 상기 화소 박막 트랜지스터(TFT)와 동일한 층으로부터 형성될 수도 있다.
상기 연성회로기판(400)은 상기 주변영역(PA2)의 일부에 부착되어 외부장치(도시되지 않음)와 상기 데이터 드라이버(370)를 전기적으로 연결한다. 본 실시예에서, 상기 외부장치(도시되지 않음)는 그래픽 콘트롤러(Graphic Controller)이다.
상기와 같은 본 실시예에 따르면, 상기 쉬프트 레지스터(100)가 상기 게이트 라인들(GL1, ... GL2N)에 상기 출력신호들(G1, ... G2N)을 2그룹의 형태로 분할하여 순차적으로 인가한다. 쉬프트 레지스터의 출력신호들이 분할되지 않는 경우, 첫 번째 출력신호와 마지막 출력신호 사이의 주파수차이는 30Hz정도이며, 주기(T)는 33.3㎲이다. 그러나, 본 실시예에서는, 상기 쉬프트 레지스터(100)의 출력신호들(G1, ... G2N)이 두 그룹으로 분할되어, 첫 번째 출력신호(G1, GN+1)와 마지막 출력신호(GN, G2N) 사이의 주파수차이는 15Hz정도이며, 주기(T)는 66.7㎲이다. 따라서, 상기 쉬프트 레지스터(100)의 구동마진이 향상된다.
또한, 상기 각 제1 및 제2 게이트 구동부들(102, 104)의 각 스테이지의 상기 제2 트랜지스터(Q2)의 채널길이(CW1)는 상기 스테이지 번호가 증가함에 따라 순차적으로 증가한다. 따라서, 상기 제2 트랜지스터(Q2)의 최대 전류 구동 능력이 증가하고, 상기 출력신호의 파형 및 상기 캐패시터(C)의 충전률이 향상된다. 또한, 상기 쉬프트 레지스터(100)는 동일한 채널길이를 갖는 쉬프트 레지스터에 비해서 낮은 전류에서도 동작된다.
실시예 2
도 8은 본 발명의 제2 실시예에 따른 스테이지를 나타내는 회로도이다.
도 8을 참조하면, 상기 스테이지(1070)는 화소(1050)와 전기적으로 연결된다.
상기 화소(1050)는 화소 박막 트랜지스터(TFT), 액정 캐패시터(Clc) 및 스토리지 캐패시터(Cst)를 포함한다.
상기 화소 박막 트랜지스터(TFT)의 게이트 전극은 게이트 라인(GL)에 전기적으로 연결되고, 상기 화소 박막 트랜지스터(TFT)의 제1 전극은 상기 액정 캐패시터(Clc) 및 상기 스토리지 캐패시터(Cst)와 전기적으로 연결된다. 상기 화소 박막 트랜지스터(TFT)의 제2 전극은 데이터 라인(DL)에 전기적으로 연결된다.
상기 스테이지(1070)는 버퍼부(1110), 충전부(1120), 구동부(1130), 방전부(1140), 제1 홀딩부(1150), 제2 홀딩부(1160) 및 캐리부(1170)를 포함하여, 스캔개시신호 또는 이전 스테이지의 캐리신호를 근거로 게이트 신호(또는 스캔 신호)를 상기 게이트 라인(GL)에 출력한다.
상기 버퍼부(1110)는 버퍼 트랜지스터(Q1)를 포함한다. 상기 버퍼 트랜지스터(Q1)의 게이트 전극은 상기 버퍼 트랜지스터(Q1)의 제1 전극 및 제1 입력단자(IN1)와 전기적으로 연결된다. 상기 스테이지가 첫 번째 스테이지인 경우, 상기 제1 입력단자(IN1)에는 상기 스캔개시신호가 인가된다. 상기 스테이지가 첫 번째 스테이지가 아닌 경우, 상기 제1 입력단자(IN1)에는 이전 스테이지의 캐리신호가 인가된다. 상기 버퍼 트랜지스터(Q1)의 제2 전극은 상기 충전부(1120), 상기 구동부(1130), 상기 방전부(1150) 및 상기 홀딩부(1160)에 전기적으로 연결된다. 본 실시예에서, 상기 버퍼 트랜지스터(Q1)는 수소화 아몰퍼스 실리콘을 포함하는 채널층(도시되지 않음)을 구비한다.
상기 충전부(1120)는 충전 캐패시터(C1)를 포함하여, 상기 스캔개시신호 또는 상기 이전 스테이지의 캐리신호를 상기 충전 캐패시터(C1)에 충전한다. 상기 충전 캐패시터(C1)의 제1 스토리지 전극은 상기 버퍼 트랜지스터(Q1)의 제2 전극 및 상기 방전부(140)에 전기적으로 연결된다. 상기 충전 캐패시터(C1)의 제2 스토리지 전극은 출력단자(OUT[p])에 전기적으로 연결된다.
상기 구동부(1130)는 제1 구동 트랜지스터(Q2) 및 제2 구동 트랜지스터(Q3)를 포함한다.
상기 제1 구동 트랜지스터(Q2)의 제1 전극은 제1 클럭단자(CK1)에 전기적으로 연결된다. 홀수번째 스테이지의 상기 제1 클럭단자(CK1)에는 제1 클럭신호 또는 제3 클럭신호가 인가되고, 짝수번째 스테이지의 제1 클럭단자(CK1)에는 제2 클럭신호 또는 제4 클럭신호가 인가된다. 상기 제1 구동 트랜지스터(Q2)의 게이트 전극은 상기 충전 캐패시터(C1)의 상기 제1 스토리지 전극, 상기 버퍼 트랜지스터(Q1)의 상기 제2 전극, 상기 방전부(1140) 및 상기 제2 홀딩부(1160)에 전기적으로 연결된다. 상기 제1 구동 트랜지스터(Q2)의 제2 전극은 상기 충전 캐패시터(C1)의 제2 전극 및 출력단자(OUT)에 전기적으로 연결된다. 본 실시예에서, 상기 제1 구동 트랜지스터(Q2)는 수소화 아몰퍼스 실리콘을 포함하는 채널층(도시되지 않음)을 구비한다.
상기 제2 구동 트랜지스터(Q3)의 게이트 전극은 제2 입력단자(IN2)에 전기적으로 연결된다. 상기 제2 입력단자(IN2)에는 다음 스테이지의 출력신호가 인가된다. 상기 제2 구동 트랜지스터(Q3)의 제1 전극은 상기 충전 캐패시터(C1)의 제2 스토리지 전극, 상기 제1 구동 트랜지스터(Q2)의 제2 전극 및 상기 출력단자(OUT)에 전기적으로 연결된다. 상기 제2 구동 트랜지스터(Q3)의 제2 전극은 오프전압단자(VOFF)에 전기적으로 연결된다. 본 실시예에서, 상기 제2 구동 트랜지스터(Q3)는 수소화 아몰퍼스 실리콘을 포함하는 채널층(도시되지 않음)을 구비한다.
상기 방전부(1140)는 제1 방전 트랜지스터(Q51) 및 제2 방전 트랜지스터(Q52)를 포함한다. 상기 방전부(1140)는 상기 제2 입력단자(IN2)를 통하여 인가되는 상기 다음 스테이지의 출력신호에 응답하여 상기 충전 캐패시터(C1)에 충전된 전하를 상기 오프전압단자(VOFF)로 1차 방전한다. 또한, 상기 방전부(1140)는 마지막 스캔신호 단자(GOUT_LAST)를 통하여 인가되는 마지막 스캔신호에 응답하여 상기 충전 캐패시터(C1)에 충전된 전하를 상기 오프전압단자(VOFF)로 2차 방전한다.
상기 제1 방전 트랜지스터(Q51)의 게이트 전극은 상기 제2 입력단자(IN2)에 전기적으로 연결되고, 상기 제1 방전 트랜지스터(Q51)의 제1 전극은 상기 충전 캐패시터(C1)의 제1 스토리지 전극에 전기적으로 연결된다. 상기 제1 방전 트랜지스터(Q51)의 제2 전극은 상기 오프전압단자(VOFF)에 전기적으로 연결된다. 본 실시예에서, 상기 제1 방전 트랜지스터(Q51)는 수소화 아몰퍼스 실리콘을 포함하는 채널층(도시되지 않음)을 구비한다.
상기 제2 방전 트랜지스터(Q52)의 게이트 전극은 상기 마지막 스캔신호 단자(GOUT_LAST)에 전기적으로 연결되고, 상기 제2 방전 트랜지스터(Q52)의 제1 전극은 상기 버퍼부(1110)를 통하여 상기 충전 캐패시터(C1)에 전기적으로 연결된다. 상기 제2 방전 트랜지스터(Q52)의 제2 전극은 상기 오프전압단자(VOFF)에 전기적으로 연결된다. 본 실시예에서, 상기 제2 방전 트랜지스터(Q52)는 수소화 아몰퍼스 실리콘을 포함하는 채널층(도시되지 않음)을 구비한다.
상기 제1 홀딩부(1150)는 제1 홀딩 트랜지스터(Q31), 제2 홀딩 트랜지스터(Q32), 제3 홀딩 트랜지스터(Q33), 제4 홀딩 트랜지스터(Q34), 제1 홀딩 캐패시터(C2) 및 제2 홀딩 캐패시터(C3)를 포함한다.
상기 제1 홀딩 트랜지스터(Q31)의 제1 전극은 상기 제1 홀딩 트랜지스터(Q31)의 게이트 전극 및 상기 제1 클럭단자(CK1)에 전기적으로 연결된다. 상기 제2 홀딩 트랜지스터(Q32)의 게이트 전극은 상기 제1 홀딩 캐패시터(C2)를 통하여 상기 제2 홀딩 트랜지스터(Q32)의 제1 전극에 전기적으로 연결되고, 상기 제2 홀딩 캐패시터(C3)를 통하여 상기 제2 홀딩 트랜지스터(Q32)의 제2 전극에 전기적으로 연결된다. 상기 제2 홀딩 트랜지스터(Q32)의 상기 제1 전극은 상기 제1 홀딩 트랜지스터(Q31)의 제1 전극 및 상기 제1 클럭 단자(CK1)에 전기적으로 연결된다. 상기 제2 홀딩 트랜지스터(Q32)의 제2 전극은 상기 제2 홀딩부(360)에 전기적으로 연결된다. 본 실시예에서, 상기 제1 홀딩 트랜지스터(Q31)는 수소화 아몰퍼스 실리콘을 포함하는 채널층(도시되지 않음)을 구비한다.
상기 제3 홀딩 트랜지스터(Q33)의 게이트 전극은 상기 출력단자(OUT), 상기 제2 홀딩부(1160) 및 상기 제4 홀딩 트랜지스터(Q34)의 게이트 전극에 전기적으로 연결된다. 상기 제3 홀딩 트랜지스터(Q33)의 제1 전극은 상기 제1 홀딩 트랜지스터(Q31)의 상기 제2 전극 및 상기 제2 홀딩 트랜지스터(Q32)의 게이트 전극에 전기적으로 연결된다. 상기 제3 홀딩 트랜지스터(Q33)의 제2 전극은 상기 오프전압단자(VOFF)에 전기적으로 연결된다. 본 실시예에서, 상기 제2 홀딩 트랜지스터(Q32) 및 상기 제3 홀딩 트랜지스터(Q33)는 수소화 아몰퍼스 실리콘을 포함하는 채널층(도시되지 않음)을 구비한다.
상기 제4 홀딩 트랜지스터(Q34)의 게이트 전극은 상기 출력단자(OUT), 상기 제2 홀딩부(1160) 및 상기 제3 홀딩 트랜지스터(Q33)의 상기 게이트 전극에 전기적으로 연결된다. 상기 제4 홀딩 트랜지스터(Q34)의 제1 전극은 상기 제2 홀딩 트랜지스터(Q32)의 제2 전극 및 상기 제2 홀딩부(1160)에 전기적으로 연결된다. 상기 제4 홀딩 트랜지스터(Q34)의 제2 전극은 상기 오프전압단자(VOFF)에 전기적으로 연결된다. 본 실시예에서, 상기 제4 홀딩 트랜지스터(Q34)는 수소화 아몰퍼스 실리콘을 포함하는 채널층(도시되지 않음)을 구비한다.
상기 제2 홀딩부(1160)는 제5 홀딩 트랜지스터(Q53), 제6 홀딩 트랜지스터(Q54), 제7 홀딩 트랜지스터(Q55) 및 제8 홀딩 트랜지스터(Q56)를 포함하여 상기 출력단자(OUT)가 플로팅되는 것을 방지한다.
상기 제5 홀딩 트랜지스터(Q53)의 게이트 전극은 상기 제2 홀딩 트랜지스터(Q32)의 제2 전극 및 상기 제4 홀딩 트랜지스터(Q34)의 제1 전극에 전기적으로 연결된다. 상기 제5 홀딩 트랜지스터(Q53)의 제1 전극은 상기 제1 구동 트랜지스터(Q2)의 상기 제2 전극, 상기 제2 구동 트랜지스터(Q3)의 제1 전극, 상기 충전 캐패시터(C1)의 제2 스토리지 전극, 상기 제7 홀딩 트랜지스터(Q55)의 제2 전극 및 상기 제8 홀딩 트랜지스터(Q56)의 제1 전극에 전기적으로 연결된다. 상기 제5 홀딩 트랜지스터(Q53)의 제2 전극은 상기 오프전압단자(VOFF)에 전기적으로 연결된다.
상기 제6 홀딩 트랜지스터(Q54)의 게이트 전극은 제2 클럭단자(CK2) 및 상기 제8 홀딩 트랜지스터(Q56)의 게이트 전극과 전기적으로 연결된다. 상기 홀수번째 스테이지의 상기 제2 클럭단자(CK2)에는 제2 클럭신호 또는 제4 클럭신호가 인가되고, 상기 짝수번째 스테이지의 상기 제2 클럭단자(CK2)에는 제1 클럭신호 또는 제3 클럭신호가 인가된다. 본 실시예에서, 상기 제2 클럭단자(CK2)에 인가되는 신호는 상기 제1 클럭단자(CK1)에 인가되는 신호와 서로 반대 위상을 갖는다. 상기 제6 홀딩 트랜지스터(Q54)의 제1 전극은 상기 제1 입력단자(IN1), 상기 버퍼 트랜지스터 (Q1)의 제1 전극 및 상기 제2 방전 트랜지스터(Q52)의 제1 전극에 전기적으로 연결된다. 상기 제6 홀딩 트랜지스터(!54)의 제2 전극은 상기 제7 홀딩 트랜지스터(Q55)의 제1 전극, 상기 버퍼 트랜지스터(Q1)의 상기 제2 전극, 상기 제1 방전 트랜지스터(Q51)의 상기 제1 전극, 상기 충전 캐패시터(C1)의 상기 제1 스토리지 전극, 상기 제1 구동 트랜지스터(Q2)의 상기 게이트 전극 및 상기 캐리부(1170)에 전기적으로 연결된다.
상기 제7 홀딩 트랜지스터(Q55)의 게이트 전극은 상기 제1 클럭 단자(CK1)에 전기적으로 연결된다. 상기 제7 홀드 트랜지스터(Q55)의 상기 제1 전극은 상기 제6 홀딩 트랜지스터(Q54)의 제2 전극, 상기 버퍼 트랜지스터(Q1)의 상기 제2 전극, 상기 제1 방전 트랜지스터(Q51)의 상기 제1 전극, 상기 충전 캐패시터(C1)의 상기 제1 스토리지 전극, 상기 제1 구동 트랜지스터(Q2)의 상기 게이트 전극 및 상기 캐리부(1170)에 전기적으로 연결된다. 상기 제7 홀드 트랜지스터(Q55)의 상기 제2 전극은 상기 제8 홀드 트랜지스터(Q56)의 제1 전극 및 상기 출력단자(OUT[p])에 전기적으로 연결된다.
상기 제8 홀딩 트랜지스터(Q56)의 상기 게이트 전극은 상기 제2 클럭단자(CK2) 및 상기 제6 홀딩 트랜지스터(Q54)의 상기 게이트 전극에 전기적으로 연결되고, 상기 제8 홀딩 트랜지스터(Q56)의 제2 전극은 상기 오프전압단자(VOFF)에 전기적으로 연결된다.
상기 출력단자(OUT[p])에 인가되는 상기 출력신호가 하이레벨인 경우, 상기 제2 홀딩 트랜지스터(Q32) 및 상기 제4 홀딩 트랜지스터(Q34)는 상기 제5 홀딩 트 랜지스터(Q53)의 상기 게이트 전극을 상기 오프전압으로 풀다운(Pull-down)한다.
상기 출력단자(OUT[p])를 통하여 인가된 상기 출력신호가 로우레벨인 경우, 상기 제1 클럭단자(CK1)를 통하여 인가된 신호가 상기 제2 홀드 트랜지스터(Q32)를 통하여 상기 제5 홀드 트랜지스터(Q53)의 상기 게이트 전극에 인가된다. 본 실시예에서, 상기 출력신호가 하이레벨이 아닌 경우, 상기 제2 홀드 트랜지스터(Q32)의 상기 게이트 전극에 인가되는 전압의 레벨은 상기 제1 클럭단자(CK1)를 통하여 인가된 신호의 하이레벨에서 상기 제1 홀딩 트랜지스터(Q31)의 문턱전압을 뺀 값과 동일하다. 즉, 상기 출력신호가 하이레벨이 아닌 경우, 상기 제1 클럭단자(CK1)을 통하여 인가된 신호와 동기된 신호가 상기 제5 홀딩 트랜지스터(Q53)의 상기 게이트 전극에 인가된다.
상기 제2 클럭단자(CK2)를 통하여 인가된 신호가 하이레벨인 경우, 상기 제8 홀딩 트랜지스터(Q56)는 상기 오프전압단자(VOFF)에 인가된 상기 오프전압은 상기 제8 홀딩 트랜지스터(Q56)을 통하여 상기 출력단자(OUT[p])에 인가된다.
상기 캐리부(1170)는 캐리 트랜지스터(Q6)를 포함하고, 상기 충전 캐패시터(C1)에 충전된 전하와, 상기 제1 클럭단자(CK1)를 통하여 인가된 신호를 근거로 상기 캐리신호를 출력한다.
상기 캐리 트랜지스터(Q6)의 게이트 전극은 상기 버퍼 트랜지스터(Q1)의 제2 전극에 전기적으로 연결되고, 상기 캐리 트랜지스터(Q6)의 제1 전극은 상기 제1 클럭단자(CK1)에 전기적으로 연결된다. 상기 캐리 트랜지스터(Q6)의 제2 전극은 상기 출력단자(OUT[p])와 전기적으로 분리된 캐리단자(CR[p])에 캐리신호를 인가한다. 따라서, 상기 출력단자(OUT[p])를 통하여 출력되는 상기 출력신호가 왜곡되더라도, 상기 캐리신호의 레벨은 균일하게 유지된다.
도 9는 상기 도 8에 도시된 캐리 트랜지스터를 나타내는 평면도이고, 도 10은 상기 도 9의 II-II'라인의 단면도이다.
도 9 및 도 10을 참조하면, 상기 캐리 트랜지스터(Q6)는 절연기판(1) 상에 배치되고, 상기 게이트 전극(1179b), 상기 제1 전극(1179c), 상기 제2 전극(1179a), 채널층(1178) 및 오믹콘택층(1177)을 포함한다.
상기 게이트 전극(1179b)은 상기 절연기판(1) 상에 배치된다. 제1 절연막(3)은 상기 게이트 전극(1179b)이 형성된 절연기판(1) 상에 배치되어, 상기 게이트 전극(1179b)을 상기 제1 전극(1179c), 상기 제2 전극(1179a), 상기 채널층(1178) 및 상기 오믹콘택층(1177)과 전기적으로 절연한다.
상기 채널층(1178)은 상기 게이트 전극(1179b)에 대응되는 상기 제1 절연막(3) 상에 형성된다. 본 실시예에서, 상기 채널층(1178)은 아몰퍼스 실리콘을 포함한다. 이때, 상기 채널층(1178)이 폴리 실리콘을 포함할 수도 있다. 상기 오믹콘택층(1177)은 상기 채널층(1178) 상에 서로 이격되어 배치된다. 상기 제1 전극(1179c) 및 상기 제2 전극(1179a)은 상기 오믹콘택층(1177) 및 상기 제1 절연막(3) 상에 서로 이격되어 배치된다.
상기 제1 전극(1179c)과 상기 제2 전극(1179a)에 의해 채널길이(CW2)가 정의된다. 즉, 상기 채널길이(CW2)는 상기 제1 전극(1179c)과 상기 제2 전극(1179a) 사이에 노출된 채널층(1178)의 길이이다. 본 실시예에서, 상기 제1 전극(1179c)과 상 기 제2 전극(1179a)의 단부는 요철 형상을 가져서 상기 채널길이(CW2)가 향상된다. 이때, 상기 제1 전극(1179c)과 상기 제2 전극(1179a)의 단부가 빗살형상을 가져서 사행형상(Serpentine)의 채널길이(CW2)를 정의할 수도 있다. 상기 채널길이(CW2)는 인접하는 스테이지의 캐리 트랜지스터의 채널길이와 다르다. 본 실시예에서, 상기 채널길이(CW2)는 스테이지의 번호가 증가할수록, 증가한다. 이때, 상기 채널길이(CW2)가 스테이지의 번호가 증가할수록, 감소할 수도 있다. 본 실시예에서, 상기 채널층(1178)의 전기적 이동도는 0.5 cm2/Vs이고, 상기 채널층(1178)의 두께는 1,000 내지 3,000Å이다. 또한, 상기 채널길이(CW2)는 5,000㎛에서 10,000㎛까지 순차적으로 증가한다.
제2 절연막(5)은 상기 제1 전극(1179c), 상기 제2 전극(1179a) 및 상기 채널층(1178)이 형성된 상기 제1 절연막(3) 상에 배치된다.
도 11은 상기 도 8에 도시된 스테이지를 포함하는 제1 게이트 구동부를 나타내는 평면도이다. 도 12는 상기 도 8에 도시된 스테이지를 포함하는 제2 게이트 구동부를 나타내는 평면도이다. 상기 제1 게이트 구동부 및 상기 제2 게이트 구동부는 쉬프트 레지스터를 형성한다.
도 8 내지 도 12를 참조하면, 상기 쉬프트 레지스터는 제1 게이트 구동부(1102) 및 제2 게이트 구동부(1104)를 포함한다. 상기 제1 게이트 구동부(1102)는 제1 내지 제N 스테이지들(SRC1, ... SRCN)을 포함하고, 상기 제2 게이트 구동부(1104)는 제N+1 내지 제2N 스테이지들(SRCN+1, ... SRC2N) 및 2N+1 스테이지 (SRC2N+1)를 포함한다.
상기 제1 게이트 구동부(1102)의 각 스테이지의 캐리 트랜지스터(Q6)의 채널길이(CW2)는 스테이지의 번호가 증가할수록 증가한다. 또한, 상기 제2 게이트 구동부(1104)의 각 스테이지의 캐리 트랜지스터(Q6)의 채널길이(CW2)는 스테이지의 번호가 증가할수록 증가한다. 상기 채널길이가 증가하는 경우, 상기 캐리 트랜지스터(Q6)의 최대 전류 구동 능력이 증가한다. 또한, 상기 출력신호의 파형 및 상기 캐패시터(C)의 충전률이 조절된다. 본 실시예에서, m 번째 스테이지의 캐리 트랜지스터(Q6)의 채널길이(CW2)는 N+m 번째 스테이지의 캐리 트랜지스터(Q6)의 채널길이(CW2)와 동일하다(m은 1보다 크고 N보다 작다.).
동작시, 상기 제1 게이트 구동부(1102)의 각 스테이지는 제1 스캔개시신호(STVP1), 제1 클럭신호(CKV1), 제2 클럭신호(CKVB1), 제1 오프전압(VSS1), 제1 내지 제N-1 캐리신호들(CR1, ... CRN-1) 및 마지막 스테이지의 출력신호(G2N+1)에 근거하여 제1 내지 제N 게이트 라인들에 순차적으로 출력신호들(G1, ... GN)을 인가한다.
상기 제2 게이트 구동부(1104)의 각 스테이지는 제2 스캔개시신호(STVP2), 제3 클럭신호(CKV2), 제4 클럭신호(CKVB2), 제2 오프전압(VSS2), 제N 내지 제2N-1 캐리신호들(CRN, ... CR2N-1) 및 마지막 스테이지의 출력신호(G2N+1)에 근거하여 제N+1 내지 제2N 게이트 라인들에 순차적으로 출력신호들(GN+1, ... G2N)을 인가한다.
도 13은 상기 도 8에 도시된 스테이지를 포함하는 쉬프트 레지스터의 타이밍 도이다.
도 11 내지 13을 참조하면, 상기 제1 게이트 구동부(1102)와 상기 제2 게이트 구동부(1104)는 서로 동기되어 있다.
즉, 상기 제1 게이트 구동부(1102)의 상기 제1 스캔개시신호(STVP1), 상기 제1 클럭신호(CKV1), 상기 제2 클럭신호(CKVB1), 상기 제1 오프전압(VSS1) 및 상기 제1 내지 제N-1 캐리신호들(CR1, ... CRN-1)은 상기 제2 게이트 구동부(104)의 상기 제2 스캔개시신호(STVP2), 상기 제3 클럭신호(CKV2), 상기 제4 클럭신호(CKVB2), 상기 제2 오프전압(VSS2) 및 상기 제N 내지 제2N-1 캐리신호들(CRN, ... CR2N-1)과 각각 동기된다.
도 14는 상기 도 8에 도시된 스테이지를 포함하는 표시장치를 나타내는 평면도이다. 본 실시예에서, 쉬프트 레지스터를 제외한 나머지 구성요소들은 실시예 1과 동일하므로 상세한 설명은 생략한다.
도 11, 12 및 14를 참조하면, 상기 표시장치(1500)는 상기 쉬프트 레지스터(1100), 표시패널(1300), 데이터 드라이버(1370) 및 연성회로기판(1400)을 포함한다.
상기 표시패널(1300)은 제1 기판(1310), 상기 제1 기판(1310)과 마주보는 제2 기판(1320) 및 상기 제1 기판(1310)과 상기 제2 기판(1320)과의 사이에 개재된 액정층(미도시)을 포함한다.
상기 제1 기판(1310)은 영상을 표시하는 표시영역(DA)과 상기 표시영역(DA)에 인접한 제1 및 제2 주변영역(PA1, PA2)으로 구분된다.
게이트 라인(GL1 ~ GL2N)들의 일단부는 상기 제1 주변영역(PA1)까지 연장되고, 상기 데이터 라인들(DL1 ~ DLM)의 일단부는 상기 제2 주변영역(PA2)까지 연장된다.
상기 각 제1 및 제2 게이트 구동부들(1102, 1104)의 상기 각 스테이지의 상기 캐리 트랜지스터(도 8의 Q6)의 상기 채널길이(CW2)는 상기 각 스테이지의 번호가 증가될수록 넓어진다. 상기 각 제1 및 제2 게이트 구동부들(1102, 1104)은 제2 기판(1320)의 게이트 라인들(GL1, ... GL2N)에 상기 출력신호들(G1, ... G2N)을 2그룹의 형태로 분할하여 순차적으로 인가한다. 상기 쉬프트 레지스터(1100)는 상기 제1 기판(1310) 상에 상기 화소 박막 트랜지스터(TFT)와 동일한 층으로부터 형성된다.
상기와 같은 본 실시예에 따르면, 상기 쉬프트 레지스터(1100)가 상기 게이트 라인들(GL1, ... GL2N)에 상기 출력신호들(G1, ... G2N)을 2그룹의 형태로 분할하여 순차적으로 인가한다. 따라서, 상기 쉬프트 레지스터(1100)의 구동마진이 향상된다.
또한, 상기 각 제1 및 제2 게이트 구동부들(1102, 1104)의 각 스테이지의 상기 캐리 트랜지스터(Q6)의 채널길이(CW2)는 상기 스테이지 번호가 증가함에 따라 순차적으로 증가한다. 따라서, 상기 캐리 트랜지스터(Q6)의 최대 전류 구동 능력이 증가하고, 상기 캐리신호의 파형이 향상된다. 또한, 상기 쉬프트 레지스터(1100)는 동일한 채널길이를 갖는 쉬프트 레지스터에 비해서 낮은 전류에서도 동작된다.
상기와 같은 본 실시예에서는 상기 캐리 트랜지스터(Q6)의 채널길이(CW2)가 순차적으로 증가하였다. 또한, 상기 각 제1 및 제2 게이트 구동부들(1102, 1104)의 각 스테이지의 상기 제1 구동 트랜지스터(Q2)의 채널길이를 순차적으로 증가시킬 수도 있다. 또한, 상기 각 제1 및 제2 게이트 구동부들(1102, 1104)의 인접하는 스테이지들 사이의 상기 캐리신호들(CR1, ... CR2N)을 전달하는 라인의 폭이 상기 스테이지 번호가 증가함에 따라 순차적으로 증가할 수도 있다.
실시예 3
도 15는 본 발명의 제3 실시예에 따른 표시장치를 나타내는 평면도이다. 본 실시예에서, 쉬프트 레지스터를 제외한 나머지 구성요소들은 실시예 2와 동일하므로 상세한 설명은 생략한다.
도 15를 참조하면, 상기 표시장치(2500)는 상기 쉬프트 레지스터(2100), 표시패널(1300), 데이터 드라이버(1370) 및 연성회로기판(1400)을 포함한다.
상기 표시패널(2300)은 제1 기판(2310), 상기 제1 기판(2310)과 마주보는 제2 기판(2320) 및 상기 제1 기판(2310)과 상기 제2 기판(2320)과의 사이에 개재된 액정층(미도시)을 포함한다.
상기 제1 기판(2310)은 영상을 표시하는 표시영역(DA)과 상기 표시영역(DA)에 인접한 제1 및 제2 주변영역(PA1, PA2)으로 구분된다.
게이트 라인(GL1 ~ GL4N)들의 일단부는 상기 제1 주변영역(PA1)까지 연장되고, 상기 데이터 라인들(DL1 ~ DLM)의 일단부는 상기 제2 주변영역(PA2)까지 연장된다.
상기 쉬프트 레지스터(2100)는 제1 게이트 구동부(2102), 제2 게이트 구동부 (2104), 제3 게이트 구동부(2106) 및 제4 게이트 구동부(2108)를 포함한다. 상기 제1 게이트 구동부(2102)는 제1 내지 제N 스테이지들을 포함하고, 상기 제2 게이트 구동부(2104)는 제N+1 내지 제2N 스테이지들을 포함하며, 상기 제3 게이트 구동부(2106)는 제2N+1 내지 제3N 스테이지들을 포함하고, 상기 제4 게이트 구동부(2108)는 제3N+1 내지 제4N 스테이지들 및 제4N+1 스테이지를 포함한다. 상기 제4N+1 스테이지는 마지막 스테이지이다.
상기 각 제1 및 제4 게이트 구동부들(2102, 2104, 2106, 2108)은 제2 기판(2320)의 게이트 라인들(GL1, ... GL4N)에 상기 출력신호들을 4그룹의 형태로 분할하여 순차적으로 인가한다. 상기 쉬프트 레지스터(2100)는 상기 제1 기판(2310) 상에 상기 화소 박막 트랜지스터(TFT)와 동일한 층으로부터 형성된다.
도 16은 상기 도 15에 도시된 제1 게이트 구동부를 나타내는 평면도이다.
도 15 및 도 16을 참조하면, 상기 제1 게이트 구동부(2102)의 인접하는 스테이지들 사이에서 제1 내지 제N-1 캐리신호들(CR1, ... CRN-1)을 전달하는 제1 내지 제N-1 캐리라인들(CRL1, ... CRLN-1)의 폭은 스테이지의 번호가 증가할수록 증가한다. 또한, 상기 제2 게이트 구동부(2104)의 제N+1 내지 제 2N-1 캐리라인들의 폭은 스테이지의 번호가 증가할수록 증가한다. 또한, 상기 제3 게이트 구동부(2106)의 제2N+1 내지 제3N-1 캐리라인들의 폭은 스테이지의 번호가 증가할수록 증가한다. 또한, 상기 제4 게이트 구동부(2108)의 제3N+1 내지 4N 캐리라인들의 폭은 스테이지의 번호가 증가할수록 증가한다. 상기 캐리라인들의 폭이 증가하는 경우, 상기 각 캐리신호의 파형이 안정화된다. 본 실시예에서, 제m 캐리라인의 폭, 제N+m 캐리 라인의 폭, 제2N+m 캐리라인의 폭 및 제3N+m 캐리라인의 폭은 서로 동일하다(m은 1보다 크고 N보다 작다.). 또한, 상기 각 게이트 구동부들(2102, 2104, 2106, 2108)의 첫 번째 캐리라인들의 폭은 마지막 캐리라인들의 폭의 1/2이다.
동작시, 상기 제1 게이트 구동부(2102)의 각 스테이지는 제1 스캔개시신호(STVP1), 제1 클럭신호(CKV1), 제2 클럭신호(CKVB1), 제1 오프전압(VSS1), 제1 내지 제N-1 캐리신호들(CR1, ... CRN-1) 및 마지막 스테이지의 출력신호(G4N+1)에 근거하여 제1 내지 제N 게이트 라인들에 순차적으로 출력신호들(G1, ... GN)을 인가한다.
상기 제2 게이트 구동부(2104)의 각 스테이지는 제2 스캔개시신호, 제3 클럭신호, 제4 클럭신호, 제2 오프전압, 제N 내지 제2N-1 캐리신호들 및 마지막 스테이지의 출력신호(G4N+1)에 근거하여 제N+1 내지 제2N 게이트 라인들에 순차적으로 출력신호들을 인가한다.
또한, 상기 제3 게이트 구동부(2106)의 각 스테이지는 제3 스캔개시신호, 제5 클럭신호, 제6 클럭신호, 제3 오프전압, 제2N 내지 제3N-1 캐리신호들 및 마지막 스테이지의 출력신호(G4N+1)에 근거하여 제2N+1 내지 제3N 게이트 라인들에 순차적으로 출력신호들을 인가한다.
또한, 상기 제4 게이트 구동부(2108)의 각 스테이지는 제3 스캔개시신호, 제7 클럭신호, 제8 클럭신호, 제3 오프전압, 제3N 내지 제4N-1 캐리신호들 및 마지막 스테이지의 출력신호(G4N+1)에 근거하여 제3N+1 내지 제4N 게이트 라인들에 순차적으로 출력신호들을 인가한다.
상기 제1 내지 제4 게이트 구동부들(2102, 2104, 2106, 2108)은 서로 동기되어 있다.
상기와 같은 본 실시예에 따르면, 상기 쉬프트 레지스터(2100)가 상기 게이트 라인들(GL1, ... GL4N)에 상기 출력신호들(G1, ... G4N)을 4그룹의 형태로 분할하여 순차적으로 인가한다. 따라서, 상기 쉬프트 레지스터(2100)의 구동마진이 향상된다.
또한, 상기 각 제1 내지 제4 게이트 구동부들(2102, 2104, 2106, 2108)의 각 스테이지의 상기 캐리라인들의 폭은 상기 스테이지 번호가 증가함에 따라 순차적으로 증가한다. 따라서, 상기 캐리라인들의 최대 전류 구동 능력이 증가하고, 상기 캐리신호의 파형이 향상된다. 또한, 상기 쉬프트 레지스터(2100)는 동일한 폭의 캐리라인들을 갖는 쉬프트 레지스터에 비해서 낮은 전류에서도 동작된다. 더욱이, 상기 쉬프트 레지스터(2100)의 설계가 최적화된다.
상기와 같은 본 발명에 따르면, 쉬프트 레지스터가 게이트 라인들에 출력신호들을 복수개의 그룹의 형태로 분할하여 순차적으로 인가한다. 따라서, 상기 쉬프트 레지스터의 구동마진이 향상된다.
또한, 각 게이트 구동부들의 각 스테이지의 구동 트랜지스터의 채널길이가 스테이지 번호가 증가함에 따라 순차적으로 증가한다. 따라서, 상기 구동 트랜지스터의 최대 전류 구동 능력이 증가하고, 출력신호의 파형 및 캐패시터의 충전률이 향상된다.
또한, 상기 각 게이트 구동부들의 각 스테이지의 캐리 트랜지스터의 채널길이가 상기 스테이지 번호가 증가함에 따라 순차적으로 증가한다. 따라서, 상기 캐리 트랜지스터의 최대 전류 구동 능력이 증가하고, 캐리신호의 파형이 향상된다.
또한, 상기 각 게이트 구동부들의 각 스테이지의 캐리라인들의 폭이 상기 스테이지 번호가 증가함에 따라 순차적으로 증가한다. 따라서, 상기 캐리라인들의 최대 전류 구동 능력이 증가하고, 상기 캐리신호의 파형이 향상된다.
더욱이, 상기 쉬프트 레지스터는 낮은 전류에서도 동작되며, 상기 쉬프트 레지스터의 설계가 최적화된다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (26)

  1. 종속적으로 연결된 복수의 스테이지로 이루어지고 출력신호들을 순차적으로 출력하는 쉬프트 레지스터에서,
    상기 각 스테이지는
    개시신호 및 이전 스테이지의 출력신호 중의 하나가 인가되는 제어전극과, 클럭신호를 입력받는 제1 전극과, 출력신호를 출력하는 제2 전극과, 상기 이전 스테이지의 구동 트랜지스터의 채널층과 서로 다른 길이를 갖는 채널층을 포함하는 구동 트랜지스터를 구비하는 구동부; 및
    다음 스테이지의 출력신호를 입력받아 상기 출력신호를 방전하는 방전부를 포함하는 쉬프트 레지스터.
  2. 제1항에 있어서, 상기 채널층의 길이는 상기 스테이지의 번호가 증가함에 따라 순차적으로 넓어지는 것을 특징으로 하는 쉬프트 레지스터.
  3. 제1항에 있어서, 상기 쉬프트 레지스터는 서로 동기되는 복수개의 게이트 구동부들로 분할되는 것을 특징으로 하는 쉬프트 레지스터.
  4. 제3항에 있어서, 상기 쉬프트 레지스터는 2개의 게이트 구동부들을 포함하는 것을 특징으로 하는 쉬프트 레지스터.
  5. 제1항에 있어서, 상기 쉬프트 레지스터는 상기 개시신호 및 이전 스테이지의 캐리신호 중의 하나가 인가되는 제어전극과, 상기 클럭신호를 입력받는 제1 전극과, 상기 출력신호와 분리된 캐리신호를 출력하는 제2 전극과, 상기 이전 스테이지의 캐리 트랜지스터의 채널층과 서로 다른 길이를 갖는 채널층을 포함하는 캐리 트랜지스터를 구비하는 캐리부를 더 포함하고,
    상기 구동 트랜지스터의 상기 제어전극에는 상기 개시신호 및 상기 이전 스테이지의 캐리신호 중의 상기 하나가 인가되는 것을 특징으로 하는 쉬프트 레지스터.
  6. 제5항에 있어서, 상기 캐리신호를 다음 스테이지에 인가하고, 이전 스테이지의 캐리라인과 서로 다른 폭을 갖는 캐리라인을 더 포함하는 것을 특징으로 하는 쉬프트 레지스터.
  7. 종속적으로 연결된 복수의 스테이지로 이루어지고 출력신호들을 순차적으로 출력하는 쉬프트 레지스터에서,
    상기 각 스테이지는
    개시신호 및 이전 스테이지의 캐리신호 중의 하나와, 제1 클럭신호 및 상기 제1 클럭신호와 위상이 반대인 제2 클럭신호 중의 하나를 근거로 출력신호를 출력하는 구동부;
    상기 개시신호 및 상기 이전 스테이지의 캐리신호 중의 상기 하나가 인가되는 제어전극과, 상기 제1 및 제2 클럭신호들 중의 상기 하나를 입력받는 제1 전극과, 상기 출력신호와 분리된 캐리신호를 출력하는 제2 전극과, 상기 이전 스테이지의 캐리 트랜지스터의 채널층과 서로 다른 길이를 갖는 채널층을 포함하는 캐리 트랜지스터를 구비하는 캐리부; 및
    다음 스테이지의 출력신호를 입력받아 상기 출력신호를 방전하는 방전부를 포함하는 쉬프트 레지스터.
  8. 제7항에 있어서, 상기 채널층의 길이는 상기 스테이지의 번호가 증가함에 따라 순차적으로 넓어지는 것을 특징으로 하는 쉬프트 레지스터.
  9. 제7항에 있어서, 상기 쉬프트 레지스터는 서로 동기되는 복수개의 게이트 구동부들로 분할되는 것을 특징으로 하는 쉬프트 레지스터.
  10. 제7항에 있어서, 상기 구동부는 상기 개시신호 및 상기 이전 스테이지의 캐리신호 중의 상기 하나가 인가되는 제어전극과, 상기 제1 및 제2 클럭신호들 중의 상기 하나를 입력받는 제1 전극과, 상기 출력신호를 출력하는 제2 전극과, 상기 이전 스테이지의 구동 트랜지스터의 채널층과 서로 다른 길이를 갖는 채널층을 포함하는 구동 트랜지스터를 구비하는 것을 특징으로 하는 쉬프트 레지스터.
  11. 제7항에 있어서, 상기 개시신호 및 상기 이전 스테이지의 캐리신호 중의 상기 하나를 공급받는 버퍼부를 더 포함하는 것을 특징으로 하는 쉬프트 레지스터.
  12. 제7항에 있어서, 상기 개시신호 및 상기 이전 스테이지의 캐리신호 중의 상기 하나를 충전하는 충전부를 더 포함하는 것을 특징으로 하는 쉬프트 레지스터.
  13. 종속적으로 연결된 복수의 스테이지로 이루어지고 출력신호들을 순차적으로 출력하는 쉬프트 레지스터에서,
    상기 각 스테이지는
    개시신호 및 이전 스테이지의 캐리신호 중의 하나와, 제1 클럭신호 및 상기 제1 클럭신호와 위상이 반대인 제2 클럭신호 중의 하나를 근거로 출력신호를 출력하는 구동부;
    상기 개시신호 및 상기 이전 스테이지의 캐리신호 중의 상기 하나와, 상기 제1 및 제2 클럭신호들 중의 상기 하나를 근거로 상기 출력신호와 분리된 캐리신호를 출력하는 캐리부;
    상기 캐리신호를 다음 스테이지에 인가하고, 이전 스테이지의 캐리라인과 서로 다른 폭을 갖는 캐리라인; 및
    다음 스테이지의 출력신호를 입력받아 상기 출력신호를 방전하는 방전부를 포함하는 쉬프트 레지스터.
  14. 제13항에 있어서, 상기 캐리라인의 폭은 상기 스테이지의 번호가 증가함에 따라 순차적으로 넓어지는 것을 특징으로 하는 쉬프트 레지스터.
  15. 제13항에 있어서, 상기 쉬프트 레지스터는 서로 동기되는 복수개의 게이트 구동부들로 분할되는 것을 특징으로 하는 쉬프트 레지스터.
  16. 제13항에 있어서, 상기 구동부는 상기 개시신호 및 상기 이전 스테이지의 캐리신호 중의 상기 하나가 인가되는 제어전극과, 상기 제1 및 제2 클럭신호들 중의 상기 하나를 입력받는 제1 전극과, 상기 출력신호를 출력하는 제2 전극과, 상기 이전 스테이지의 구동 트랜지스터의 채널층과 서로 다른 길이를 갖는 채널층을 포함하는 구동 트랜지스터를 구비하는 것을 특징으로 하는 쉬프트 레지스터.
  17. 제13항에 있어서, 상기 캐리부는 상기 개시신호 및 상기 이전 스테이지의 캐리신호 중의 상기 하나가 인가되는 제어전극과, 상기 제1 및 제2 클럭신호들 중의 상기 하나를 입력받는 제1 전극과, 상기 캐리신호를 출력하는 제2 전극과, 상기 이전 스테이지의 캐리 트랜지스터의 채널층과 서로 다른 길이를 갖는 채널층을 포함하는 캐리 트랜지스터를 구비하는 것을 특징으로 하는 쉬프트 레지스터.
  18. 복수개의 게이트 라인들과, 복수개의 데이터 라인들과, 상기 게이트 라인들 및 데이터 라인들에 전기적으로 연결된 복수개의 화소들을 포함하여 영상을 표시하 는 표시패널;
    개시신호 및 이전 스테이지의 출력신호 중의 하나가 인가되는 제어전극, 클럭신호를 입력받는 제1 전극, 출력신호를 출력하는 제2 전극, 및 상기 이전 스테이지의 구동 트랜지스터의 채널층과 서로 다른 길이를 갖는 채널층을 포함하는 구동 트랜지스터를 구비하는 구동부와, 다음 스테이지의 출력신호를 입력받아 상기 출력신호를 방전하는 방전부를 포함하는 종속적으로 연결된 복수의 스테이지들을 구비하여 출력신호들을 상기 게이트 라인들에 순차적으로 출력하고, 상기 표시패널 상에 직접 형성되는 쉬프트 레지스터; 및
    복수개의 데이터 신호들을 상기 데이터 라인들에 인가하는 데이터 구동부를 포함하는 표시장치.
  19. 제18항에 있어서, 상기 채널층의 길이는 상기 스테이지의 번호가 증가함에 따라 순차적으로 넓어지는 것을 특징으로 하는 표시장치.
  20. 제18항에 있어서, 상기 쉬프트 레지스터는 서로 동기되는 복수개의 게이트 구동부들로 분할되는 것을 특징으로 하는 표시장치.
  21. 복수개의 게이트 라인들과, 복수개의 데이터 라인들과, 상기 게이트 라인들 및 데이터 라인들에 전기적으로 연결된 복수개의 화소들을 포함하여 영상을 표시하는 표시패널;
    개시신호 및 이전 스테이지의 캐리신호 중의 하나와 제1 클럭신호 및 상기 제1 클럭신호와 위상이 반대인 제2 클럭신호 중의 하나를 근거로 출력신호를 출력하는 구동부와, 상기 개시신호 및 상기 이전 스테이지의 캐리신호 중의 상기 하나가 인가되는 제어전극, 상기 제1 및 제2 클럭신호들 중의 상기 하나를 입력받는 제1 전극, 상기 출력신호와 분리된 캐리신호를 출력하는 제2 전극, 및 상기 이전 스테이지의 캐리 트랜지스터의 채널층과 서로 다른 길이를 갖는 채널층을 포함하는 캐리 트랜지스터를 구비하는 캐리부와, 다음 스테이지의 출력신호를 입력받아 상기 출력신호를 방전하는 방전부를 포함하는 종속적으로 연결된 복수의 스테이지들을 구비하여 출력신호들을 상기 게이트 라인들에 순차적으로 출력하고, 상기 표시패널 상에 직접 형성되는 쉬프트 레지스터; 및
    복수개의 데이터 신호들을 상기 데이터 라인들에 인가하는 데이터 구동부를 포함하는 표시장치.
  22. 제21항에 있어서, 상기 채널층의 길이는 상기 스테이지의 번호가 증가함에 따라 순차적으로 넓어지는 것을 특징으로 하는 표시장치.
  23. 제21항에 있어서, 상기 쉬프트 레지스터는 서로 동기되는 복수개의 게이트 구동부들로 분할되는 것을 특징으로 하는 표시장치.
  24. 복수개의 게이트 라인들과, 복수개의 데이터 라인들과, 상기 게이트 라인들 및 데이터 라인들에 전기적으로 연결된 복수개의 화소들을 포함하여 영상을 표시하는 표시패널;
    개시신호 및 이전 스테이지의 캐리신호 중의 하나와 제1 클럭신호 및 상기 제1 클럭신호와 위상이 반대인 제2 클럭신호 중의 하나를 근거로 출력신호를 출력하는 구동부와, 상기 개시신호 및 상기 이전 스테이지의 캐리신호 중의 상기 하나와 상기 제1 및 제2 클럭신호들 중의 상기 하나를 근거로 상기 출력신호와 분리된 캐리신호를 출력하는 캐리부와, 상기 캐리신호를 다음 스테이지에 인가하고 이전 스테이지의 캐리라인과 서로 다른 폭을 갖는 캐리라인과, 다음 스테이지의 출력신호를 입력받아 상기 출력신호를 방전하는 방전부를 포함하는 종속적으로 연결된 복수의 스테이지들을 구비하여 출력신호들을 상기 게이트 라인들에 순차적으로 출력하고, 상기 표시패널 상에 직접 형성되는 쉬프트 레지스터; 및
    복수개의 데이터 신호들을 상기 데이터 라인들에 인가하는 데이터 구동부를 포함하는 표시장치.
  25. 제24항에 있어서, 상기 캐리라인의 폭은 상기 스테이지의 번호가 증가함에 따라 순차적으로 넓어지는 것을 특징으로 하는 표시장치.
  26. 제24항에 있어서, 상기 쉬프트 레지스터는 서로 동기되는 복수개의 게이트 구동부들로 분할되는 것을 특징으로 하는 표시장치.
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