JP2005321457A - 走査線駆動回路、表示装置及び電子機器 - Google Patents

Abstract

【課題】走査線駆動回路にかかる電圧を低減する。
【解決手段】走査線につながるＮチャネル型トランジスターとＰチャネル型トランジスターのゲート電極に繋がるバッファ回路を別個に設け、それぞれの駆動電圧を異なったものとすることでバッファ回路にかかる電圧を低減する。
【選択図】 図７

Description

本発明は走査線駆動回路、表示装置及び携帯型電子機器に関するものであり、特にアクティブマトリクス基板を使用した表示装置の走査線駆動回路に関するものである。

近年、ノートＰＣやモニター用を筆頭に薄膜トランジスター（ＴＦＴ）などのアクティブ素子を用いた液晶表示装置は急速に普及している。特にポリシリコンをＴＦＴのアクティブ層に用いたポリシリコンＴＦＴはその高い移動度を活用して駆動回路をガラス基板に内蔵できる点で注目を集めている。

通常のネマティック相液晶材料を用いた液晶表示装置においては、信頼性を確保するために液晶に印加する電圧を一定時間で極性反転させる交流駆動が必要である。白表示時と黒表示時で液晶にかける電圧差は３〜５Ｖであるので、交流駆動を行うためにはアクティブマトリクス基板上の画素電極には６〜１０Ｖの電圧振幅の信号を入力しなくてはならない。画素のスイッチングＴＦＴのゲート電極に繋がる走査線に関しては十分なスイッチング特性を得るために画素電極に入力される信号のさらに２〜５Ｖ程度、高い電圧を入力する必要があり、液晶表示装置の走査線駆動回路は結局、８〜１５Ｖ程度の信号電圧を出力する必要がある。この電圧は液晶装置が大型・高精細であるほど高くなる傾向にあり、走査線駆動回路をガラス基板に内蔵する場合は１０Ｖから１５Ｖ程度の電圧で回路を駆動するのが一般的であった。

また、次世代の表示装置として有機ＥＬ（ＯＥＬ）を用いた自発光表示装置も開発が進んでいるが、有機ＥＬの駆動にも大電流を流す事の出来るポリシリコンＴＦＴアクティブマトリクスを用いる手法が一般的である。この場合も有機ＥＬを駆動する際には５〜２０Ｖ程度の電圧が必要であり、液晶表示装置と同等あるいはそれ以上の電圧を走査線に印加する必要がある。

しかし、走査線駆動回路を動かす際に必要なタイミング信号やクロック信号は外部のＩＣより入力する構成をとるのが一般的であるが、一般的にＩＣで５Ｖ以上の電圧振幅を持つ信号を出力するためには高耐圧性に優れた特殊なプロセスで製造される必要があるためコストが高くなる。

この問題を回避するためにはガラス基板上に内蔵された走査線駆動回路にレベルシフタ（昇圧回路）を組み込み、ＩＣから３〜５Ｖ程度の電位振幅の入力信号を受けて８〜１５Ｖ程度の電位振幅に昇圧するという回路構成が有効であり、例えば、特許文献１にあるようにＩＣ回路からの入力信号をレベルシフタで昇圧してからシフトレジスタに入力するというのが従来から用いられてきた方法である。

しかし、ポリシリコンＴＦＴ、特に６００℃以下の温度で無アルカリガラス基板上にポリシリコンを形成するいわゆる低温プロセス・ポリシリコン（ＬＴＰＳ）ＴＦＴの場合、ゲート絶縁膜はＣＶＤ法によって形成されるのが一般的であり、単結晶シリコンウェハー上にトランジスターを形成する場合に一般に用いられる熱酸化法によるゲート絶縁膜に比べ耐圧・欠陥密度ともに劣る。このため、上記のような高電圧を駆動回路全体にかけることは信頼性、歩留りの観点から好ましくない。

一方、近年のポリシリコンＴＦＴの急速な高性能化により、走査線駆動回路内のシフトレジスタ等の論理回路系は３〜５Ｖで動作可能になってきている。このため、例えば特許文献２にあるように、シフトレジスタなどの論理回路は比較的低電圧（これを論理回路系電源電圧と呼ぶ）で動作させ、その出力信号をレベルシフタで比較的高電圧（これを駆動回路系電源電圧と呼ぶ）に昇圧してバッファ回路を通して走査線に接続するという構成が可能になってきており、消費電流の低減・信頼性の向上といったメリットから近年主流になりつつある。

図１０は従来の走査線駆動回路の構成例である。なお、ここでは走査線数４８０本の液晶表示装置を駆動する走査線駆動回路を想定している。走査線駆動回路内にはシフトレジスタ回路（３５０）が内蔵されており、ＣＬＫ信号端子（６０１）、ＣＬＫＸ信号端子（６０２）、ＸＳＴ信号端子（６０３）が接続されている。シフトレジスタは第一クロックドインバーター（３５１−ｎ）、第二クロックドインバーター（３５２−ｎ）、第一インバーター（３５３−ｎ）で一つの段が形成され、全部で４８０段よりなっており、初端・終端を含めて計４８１本の出力端子（５０４−１〜４８１）を有している。

シフトレジスタ回路（３５０）からのｎ（＝１〜４８０）番目の出力端子（５０４−ｎ）とｎ＋１番目の出力端子（５０４−ｎ＋１）がＮＡＮＤ回路（５０５−ｎ）の入力端子にそれぞれ接続されている。ここで、第一及び第二クロックドインバーター（３５１−ｎ、３５２−ｎ）、第一インバーター（３５３−ｎ）、ＮＡＮＤ回路（５０５−ｎ）はそれぞれ、電源としてＶＤ及びＶＳ（ＶＤ＞ＶＳ）の電位を有する端子に接続されており、ＮＡＮＤ回路（５０５−ｎ）から出力される信号電位はＶＤ−ＶＳの振幅を有する。

ＮＡＮＤ回路（５０５−ｎ）の出力端子はレベルシフタ回路（５０６−ｎ）に接続され、ＶＤ−ＶＳの振幅であった信号電位はＶＨ−ＶＬに増幅される。ここでＶＨ＞ＶＤ＞ＶＳ＞ＶＬである。レベルシフタ回路（５０６−ｎ）で電位を増幅した信号は第二インバーター（５０７−ｎ）、第三インバーター（５０８−ｎ）、第四インバーター（５０９−ｎ）を通って走査線に接続される。ここで第二から第四インバーター（５０７〜５０９−ｎ）は駆動能力を増幅するためのバッファ回路として構成されており、いずれも電源として電位ＶＨ及び電位ＶＬに接続されている。

図１１はレベルシフタ回路（５０６−ｎ）の構成例である。信号を正極性と逆極性に分離して出力する分離部（５５０）と、ＶＤ−ＶＳ信号レベルをＶＨ−ＶＳ信号電位に増幅するＨｉｇｈレベル増幅部（５５１）と、ＶＨ−ＶＳ信号電位をＶＨ−ＶＬ信号電位に増幅するＬｏｗレベル増幅部（５５２）によって構成されている。Ｈｉｇｈレベル増幅部（５５１）及びＬｏｗレベル増幅部（５５２）の構成はいわゆるフリップフロップ型のレベルシフタとして知られるもので、非動作時の定常消費電流が少ない事から走査線駆動回路には一般的に用いられる回路構成である。なお、Ｈｉｇｈレベル増幅部（５５１）とＬｏｗレベル増幅部（５５２）が入れ替わった構成でももちろん差し支えない。Ｈｉｇｈレベル増幅部（５５１）又はＬｏｗレベル増幅部（５５２）のどちらか一方が存在しない構成も可能であるが、この場合、ＶＨ−ＶＬとＶＤ−ＶＳの差があまりに大きいとレベルシフト不能であるため、十分に論理回路を低電圧駆動化するにはこのような二段構成を取る必要がある。

以上のような構成により、シフトレジスタ（３０５）及びＮＡＮＤ回路（５０５−ｎ）よりなる論理系回路駆動電圧（ＶＤ−ＶＳ）はポリシリコンＴＦＴの性能許容範囲で低電圧化しつつ、第二から第四インバーター（５０７〜５０９−ｎ）よりなるバッファ部の駆動系回路駆動電圧（ＶＨ−ＶＬ）を必要なだけ確保できるようにでき、高画質と高信頼性・低消費電流を両立させることができるのである。

特開２０００−１６３００３号公報 特開２００１−２６５２９７号公報

しかしながら、特許文献１，２の従来例のような構成では論理回路系にかかる電圧は低減できても、バッファ部にかかる電圧は高いため、この部位での消費電流増大、信頼性低下は避けられない。さらに、Ｈｉｇｈ側・Ｌｏｗ側ともに電位をシフトするためにはレベルシフタが直列二段構成となるため、回路の動作速度が遅くなってしまうという問題も有しており、これは超高精細パネルの設計においてネックとなる。

特にポリシリコンＴＦＴはシリコンウェハー上のＭＯＳトランジスターに比べ、移動度が数分の１から１０分の１程度しかない。このため、同じ容量の走査線を駆動する場合、ポリシリコンＴＦＴで駆動回路のバッファ回路を構成するとシリコンウェハー上のＭＯＳトランジスターで構成する場合に比べトランジスターの面積は数倍から１０倍となって歩留まりや信頼性に大きな影響を与えるため、バッファ回路部分の低電圧化は極めて重要な課題である。

本発明は上記の問題点を解決するため、タイミング回路（電源電位ＶＤ〜ＶＳ）からの出力タイミング信号の駆動能力を増強させるバッファ回路を二つ設け、片一方をＰ型トランジスターのゲート電極に、もう一方をＮ型トランジスターのゲート電極にそれぞれ接続した上で前記のＰ型及びＮ型トランジスターのドレイン電極を走査線に、Ｐ型トランジスターのソース電極を電位ＶＨの電源に、Ｎ型トランジスターのソース電極を電位ＶＬの電源にそれぞれ接続する構成であり、Ｎ型トランジスターのゲート電極に接続されている第一バッファ回路とＰ型トランジスターのゲート電極に接続されている第二バッファ回路の駆動電圧はそれぞれ異なるように構成される走査線駆動回路を提案する。ここでＶＨ≧ＶＤ＞ＶＳ≧ＶＬとする。このような構成により、それぞれのバッファ部にかかる電圧は従来例である単一のバッファを用いる場合に比べより低く設定でき、消費電流増大や信頼性低下を軽減できる。また、駆動電圧が低減することでバッファ部を構成するトランジスターのチャネル長も短く設定する事ができるため、回路面積も縮小し歩留りも向上する。

さらに、タイミング信号をレベルシフタで増幅させた後、Ｎ／Ｐ型トランジスターまでの間に前記第一のバッファ回路又は前記第二のバッファ回路を構成するインバーター回路以外の回路が存在しないことを提案する。これにより、高い電圧で駆動される回路はバッファ回路のみとなり、他の回路は全て低電圧で駆動できるため、消費電流増大や信頼性低下をより軽減できる。

さらに、本発明では前記第一バッファ回路に接続される電源の電位は全て電位ＶＤ以下であることを特徴とした構成および第二バッファ回路に接続される電源の電位は全て電位ＶＳ以上であることを特徴とした構成の液晶装置を提案する。また、前記第一バッファ回路に接続される電源の電位の一つは電位ＶＤであること及び前記第二バッファ回路に接続される電源の電位の一つは電位ＶＳであることもあわせて提案する。これらのような構成をとると、各々のレベルシフタが元の信号電位に対してＨｉｇｈ側又はＬｏｗ側電位のみシフトさせれば良いため、レベルシフタ回路の構成が単純になり動作速度が比較的速く、消費電流も少ないという利点を有する。

さらに、本発明では前記第一バッファ回路に接続される電源の電位は全てＶＬ以上である構成及び前記第二バッファ回路に接続される電源の電位は全てＶＨ以下であることも提案する。このように構成すると、Ｎ型トランジスター及びＰ型トランジスターをＯＦＦするために必要な最低電圧を確保しつつ、バッファ回路の駆動電圧幅を最低限に出来るため、信頼性や歩留りがより高くなる。

さらに、本発明では前記第一バッファ回路の駆動電圧差と前記第二バッファ回路の駆動電圧差は概略一致することも提案する。このように設定すると、第一バッファ及び第二バッファのいずれかにのみ電圧負荷がかかることがなく、走査線回路全体でみた場合に最も信頼性・歩留りが高くなる。

さらに、本発明では前記第一バッファ回路又は前記第二バッファ回路に入力信号される信号は互いに異なったタイミングの信号を含むことを特徴とする構成の液晶装置も提案する。このような構成により、前記のＰ型及びＮ型トランジスターで同時にＯＮとなる瞬間が生じることを回避し、さらなる低消費電流に効果がある。また、液晶表示装置においてはゲートフロート式のコモン反転駆動法を用いる際にも有効である。

さらに、本発明では前記第一バッファ回路又は前記第二バッファ回路のどちらか一方の前段にのみレベルシフタを設け、もう一方はタイミング信号から直接バッファ回路に接続する構成を提案する。このように構成すると、レベルシフタ回路を一つ削減できる上に片一方のバッファ回路にかかる電圧が低いためにチャネル長を短く取る事ができ、駆動回路サイズの低減に繋がる。また、レベルシフタ回路の個数が半減するため、消費電流も減少する。

さらに、本発明では第一および第二バッファ回路を構成する素子はポリシリコンＴＦＴであることを提案する。アクティブマトリクス基板上のポリシリコンＴＦＴ素子は通常のシリコンウェハー上の素子に比べリーク電流量や信頼性に劣る上に移動度が低く同じ走査線容量であってもバッファ部のトランジスターサイズが大きくなるため本発明の効果は一層顕著である。このような構成により、走査線駆動回路をアクティブマトリクス回路を形成した基板上に同時形成する駆動回路内蔵型表示装置において、より信頼性・歩留りに優れた走査線駆動回路を提供できる。

さらに、本発明ではこれらの走査線駆動回路を用いた表示装置を提案する。このように構成された表示装置はより低消費電力・高信頼性・高精細であるというメリットを有する。なお、ここで表示装置とは、液晶ディスプレイ（ＬＣＤ）、液晶ライトバルブ、ＥＬディスプレイ、フィールドエミッションディスプレイ（ＦＥＤ）などを指す。

さらに、本発明では上記の表示装置を搭載した電子機器を提案する。このような表示装置を電子機器に搭載する事で、製品の信頼性が増し、消費電力が低減されるためにバッテリー駆動する場合は駆動時間が長くなる。また、より高精細なパネルを搭載できるようになる。なお、ここでいう電子機器とは、モニター、テレビ、ノートパソコン、ＰＤＡ、電子ブック、デジタルカメラ、ビデオカメラ、携帯電話、フォトビューワー、ミュージックストレージなどを指す。

以下、本発明の実施形態を図面に基づいて説明する。

図１は本発明に記載の液晶表示装置を実現する第一の実施例での走査線駆動回路内蔵型のアクティブマトリクス基板の構成図である。アクティブマトリクス基板（１０１）上には４８０本の走査線（２０１−１〜４８０）と１９２０本のデータ線（２０２−１〜１９２０）が直交して形成されており、４８０本の容量線（２０３―１〜４８０）は走査線（２０１−１〜４８０）と並行かつ交互に配置されている。データ線（２０２−１〜１９２０）はデータ線入力端子（３０２−１〜１９２０）に接続されている。容量線（２０３―１〜４８０）は相互に短絡されてコモン電位入力端子（３０３）に接続される。対向導通部（３０４）もまた、コモン電位入力端子（３０３）に接続される。

走査線（２０１−ｎ）とデータ線（２０２−ｍ）の各交点にはＮチャネル型電界効果薄膜トランジスターよりなる画素スイッチング素子（４０１−ｎ−ｍ）が形成されており、そのゲート電極は走査線（２０１−ｎ）に、ソース・ドレイン電極はそれぞれデータ線（２０２−ｍ）と画素電極（４０２−ｎ−ｍ）に接続されている。画素電極（４０２−ｎ−ｍ）は容量線（２０３−ｎ）と補助容量コンデンサーを形成し、また液晶表示装置として組み立てられた際には液晶素子をはさんで対抗基板電極（ＣＯＭ）とやはりコンデンサーを形成する。

走査線（２０１−１〜４８０）はアクティブマトリクス基板上にポリシリコン薄膜トランジスターを集積することで形成された走査線駆動回路（３０１）に接続されて駆動信号を与えられる。走査線駆動回路（３０１）にはＣＬＫ信号端子（６０１）、ＣＬＫＸ信号端子（６０２）、ＸＳＴ信号端子（６０３）が接続されている。また図示しないが、複数の電源電位も走査線駆動回路に接続されている。

図２は走査線駆動回路（３０１）の詳細なる回路構成図である。走査線駆動回路（３０１）内にはシフトレジスタ回路（３５０）が内蔵されており、ＣＬＫ信号端子（６０１）、ＣＬＫＸ信号端子（６０２）、ＸＳＴ信号端子（６０３）が接続されている。シフトレジスタは第一クロックドインバーター（３５１−ｎ）、第二クロックドインバーター（３５２−ｎ）、第一インバーター（３５３−ｎ）で一つの段が形成され、全部で４８０段よりなっており、初端・終端を含めて計４８１本の出力端子（５０４−１〜４８１）を有している。

シフトレジスタ回路（３５０）からのｎ（＝１〜４８０）番目の出力端子（５０４−ｎ）及びｎ＋１（＝２〜４８１）番目の出力端子（５０４−ｎ＋１）はＮＡＮＤ回路（５０５−ｎ）に接続され、その出力は第一レベルシフタ（５１１−ｎ）及び第二レベルシフタ（５２１−ｎ）に入力される。

図３は第一レベルシフタ（５１１−ｎ）の構成例であり、図４は第二レベルシフタ（５２１−ｎ）の構成例である。ともにフリップフロップ型のレベルシフタ回路であり、第一レベルシフタはＶＤ−ＶＳの振幅で入力された電位をＶＤ−ＶＬの電位に変換して出力し、第二レベルシフタは同じくＶＤ−ＶＳの振幅で入力された電位をＶＨ−ＶＳの電位に変換して出力する。この際、理想的には入力した信号と同じ波形で出力されるが、実際にはポリシリコンＴＦＴの特性によって若干の信号遅延と信号波形の鈍りが生じる。これを図５を用いて説明する。

図５は第一レベルシフタ（５１１−ｎ）及び第二レベルシフタ（５２１−ｎ）の動作を表したタイミングチャートであり、７０１で示したチャートがＮＡＮＤ回路（５０５−ｎ）からの出力信号（＝第一・第二レベルシフタへの入力信号）、７０２で示したチャートが第一レベルシフタ（５１１−ｎ）の出力信号、７０３で示したチャートが第二レベルシフタ（５２１−ｎ）の出力信号をそれぞれ示す。このようにポリシリコンＴＦＴを用いたレベルシフタでは信号遅延と信号波形の鈍りが生じることになる。

なお、ここでＶＤはＨｉｇｈ側の論理系回路駆動電圧、ＶＳはＬｏｗ側の論理系回路駆動電圧、ＶＨはＨｉｇｈ側の駆動系回路駆動電圧、ＶＬはＬｏｗ側の駆動系回路駆動電圧を表し、ＶＨ＞ＶＤ＞ＶＳ＞ＶＬである。また、第二・第三インバーター（５１２・５１３−ｎ）、第四インバーターと第五インバーター（５２２・５２３−ｎ）にかかる電圧を均一化するためにはＶＨ−ＶＳ＝ＶＤ−ＶＬが好ましく、具体的な電圧はパネルサイズや精細度、使用する液晶にもよるが、例えばＶＨ＝１５Ｖ、ＶＤ＝１０Ｖ、ＶＳ＝５Ｖ、ＶＬ＝０Ｖなどとすればよく、以降の説明ではこの値を使用する。

第一レベルシフタ（５１１−ｎ）からの出力信号（電位ＶＤ〜ＶＬ）は第二インバーター（５１２−ｎ）、第三インバーター（５１３−ｎ）を通ってＮチャネル型トランジスターである第一トランジスター（５１４−２）のゲート電極に接続される。ここで第二インバーター（５１２−ｎ）及び第三インバーター（５１３−ｎ）はＨｉｇｈ側電源として電位ＶＤ、Ｌｏｗ側電源として電位ＶＬをそれぞれ与えられる。また、第一トランジスター（５１４−ｎ）のソース電極は電位ＶＬに接続される。

一方、第二レベルシフタ（５２１−ｎ）からの出力信号（電位ＶＨ〜ＶＳ）は第四インバーター（５２２−ｎ）、第五インバーター（５２３−ｎ）を通ってＰチャネル型トランジスターである第二トランジスター（５２４−ｎ）のゲート電極に接続される。ここで第四インバーター（５２２−ｎ）及び第五インバーター（５２３−ｎ）はＨｉｇｈ側電源として電位ＶＨ、Ｌｏｗ側電源として電位ＶＳをそれぞれ与えられる。また、第二トランジスター（５２４−ｎ）のソース電極は電位ＶＨに接続される。また、第一トランジスター（５１４−ｎ）及び第二トランジスター（５２４−ｎ）のドレイン電極は走査線バスライン（２０１−ｎ）に接続される。

なお、ここで第四インバーター（５２２−ｎ）及び第五インバーター（５２３−ｎ）のＨｉｇｈ側電源としては電位ＶＨより高い値にしても良いし、第二インバーター（５１２−ｎ）及び第三インバーター（５１３−ｎ）のＬｏｗ側電源として電位ＶＬより低い値にしても良い。このように設定すると、第一トランジスター（５１４−２）または第二トランジスター（５２４−ｎ）が多少デプレッション・シフトしていてもリーク電流の増大を防止可能である。ただし、信頼性の観点からはこのような構成は好ましくなく、シフトの無い、すなわちゲート電圧（Ｖｇｓ）０Ｖで確実にＯＦＦするトランジスターであれば、本実施例のように電源を設定した方が良い。

このような構成により、シフトレジスタによりＨｉｇｈ信号が転送されていってシフトレジスタ出力段ｎ（５０４−ｎ）及びシフトレジスタ出力段ｎ＋１（５０４−ｎ＋１）がＨｉｇｈになるタイミングではｎ本目の走査線（２０１−ｎ）に接続される第一トランジスター（５１４−ｎ）はＯＦＦ、第二トランジスター（５２４−ｎ）はＯＮとなって走査線に対してＶＨの電位を与え（走査線選択期間）、それ以外の期間では第一トランジスター（５１４−ｎ）はＯＮ、第二トランジスター（５２４−ｎ）はＯＦＦとなってＶＬの電位を与える（走査線非選択期間）ことが可能になる。すなわち、走査線にはＶＨ−ＶＬ＝１５Ｖの信号電位振幅が与えられる一方で、第二インバーター（５１２−ｎ）、第三インバーター（５１３−ｎ）、第四インバーター（５２２−ｎ）、第五インバーター（５２３−ｎ）にはＶＤ−ＶＬ＝ＶＨ−ＶＳ＝１０Ｖの電圧しかからない。これにより、走査線に十分な電圧を与えることで画素ＴＦＴの書き込み不足など映像の品位低下を防止しつつ、第二インバーター（５１２−ｎ）、第三インバーター（５１３−ｎ）、第四インバーター（５２２−ｎ）、第五インバーター（５２３−ｎ）の信頼性低下やリーク電流増大を抑えることができる。

また、第二インバーター（５１２−ｎ）及び第三インバーター（５１３−ｎ）は電源として電位ＶＤ以下、第四インバーター（５２２−ｎ）及び第五インバーター（５２３−ｎ）は電源として電位ＶＳ以上のみを接続しているため、第一レベルシフタ（５１１−ｎ）と第二レベルシフタ（５２１−ｎ）の構成はそれぞれ低圧側レベルシフタのみ、高圧側レベルシフタのみで構成することが可能で、従来例の図１１に示したもののように高圧側へのレベルシフタと低圧側へのレベルシフタを直列に接続したものに比べて高速に動作する。それぞれへの入力信号は並列入力であるから、走査線駆動回路全体としてみると、より早い周波数で駆動可能となる。これにより、従来技術に比べ高精細なパネルが実現可能な走査線駆動回路構成となっている。

図６は本発明の第一の実施例での表示装置の一例を示した透過型液晶表示装置の斜視構成図（一部断面図）である。図１に示したようなアクティブマトリクス基板（１０１）と、カラーフィルター基板上にＩＴＯを成膜することでコモン電極を形成した対抗基板（９０１）をシール材（９２０）により貼り合わせ、その中にネマティック相液晶材料（９１０）を封入している。図示しないが、アクティブマトリクス基板（１０１）、対抗基板（９０１）ともに液晶材料（９１０）と接触する面にはポリイミドなどからなる配向材料が塗布され、互いに直交する方向にラビング処理されている。また、アクティブマトリクス基板（１０１）上の対向導通部（３０４）には導通材が配置され、対抗基板（９０１）のコモン電極と短絡されている。

データ線入力端子（３０２−１〜１９２０）、コモン電位入力端子（３０３）、ＣＬＫ信号端子（６０１）、ＣＬＫＸ信号端子（６０２）、スタートパルス信号端子（６０３）や各種電源端子にはアクティブマトリクス基板（１０１）上に実装されたＦＰＣ（９３０）を通じて回路基板（９３５）上の１ないし複数の外部ＩＣ（９４０）に接続され、必要な電気信号・電位を供給される。

さらに対抗基板の外側には上偏向板（９５１）を、アクティブマトリクス基板の外側には下偏向板（９５２）を配置し、互いの偏光方向が直交するよう（クロスニコル状）に配置する。さらに下偏向板（９５２）下にバックライトユニット（９６０）を取り付けて完成する。バックライトユニット（９６０）は冷陰極管に導光板や散乱板をとりつけたものでも良いし、ＥＬ素子によって発光するユニットでもよい。図示しないが、さらに必要に応じ、周囲を外殻で覆うあるいは上偏向板のさらに上に保護用のガラスやアクリル版を取り付けても良いし、視野角改善のため、光学補償フィルムを貼っても良い。

このように構成された液晶表示装置では、従来のものより低消費電流かつ高信頼性を実現でき、さらにより高精細なパネルにすることも可能である。さらにこのような液晶表示装置を用いた電子機器では信頼性の向上、消費電力の低減、高精細な表示部を実現する事ができる。

図７は本発明に記載の液晶表示および走査線駆動回路を実現する第二の実施例での構成図である。第一の実施例との対比のため、図２と図７を比較しながら説明を行う。

図７によると、本実施例では新たにＥＮＢ信号端子（６０４）を通じてＥＮＢ信号が入力されている。ＥＮＢ信号は各段の３入力ＮＡＮＤ回路（５２５−ｎ）に入力され、シフトレジスタからの出力（５０４−ｎ、５０４−ｎ＋１）は３入力ＮＡＮＤ回路（５２５−ｎ）およびＮＡＮＤ回路（５１５−ｎ）に並列に入力されるが、ＮＡＮＤ回路（５１５−ｎ）にＥＮＢ信号は入力されない。ＮＡＮＤ回路（５１５−ｎ）の出力は第一レベルシフタ（５１１−ｎ）に入力され、３入力ＮＡＮＤ回路（５２５−ｎ）の出力は第二レベルシフタ（５２１−ｎ）の入力に接続されている。以上を除いた各部位の構成、例えばシフトレジスタ部（３５０）の構成などは第一の実施例の図２と同様である。

図８は第二の実施例でのタイミングチャートの一例である。７０１で示したチャートがＮＡＮＤ回路（５１５−ｎ）からの出力信号、７０２で示したチャートが第一レベルシフタ（５１１−ｎ）の出力信号であり、これらは第一の実施例の図５と全く同様である。一方、７１０で示したチャートがＥＮＢ信号端子（６０４）を通じて入力されるＥＮＢ信号であり、７０１で示したＮＡＮＤ回路（５２５−ｎ）からの出力信号がＬｏｗ（電位：ＶＳ）である期間、すなわちシフトレジスタからのｎ段目の出力端子（５０４−ｎ）とｎ＋１段目の出力端子（５０４−ｎ＋１）の電位がともにＨｉｇｈ（電位：ＶＤ）になっているよりわずかに短い期間、Ｈｉｇｈ（電位：ＶＤ）となるように設定する。このように設定すると、第二レベルシフタ（５２１−ｎ）の出力信号示すチャートは７１３のようになり、７１３のチャートがＬｏｗとなって第二トランジスター（５２４−ｎ）がＯＮする期間、すなわち走査線が選択される期間はＥＮＢ信号により実施例１のチャート７０３より短くなっていることがわかる。つまり図８の矢印Ｂのようなチャート７０２で示した第一レベルシフタ（５１１−ｎ）の出力信号が反転する瞬間には既にチャート７１３で示した第二レベルシフタの出力信号は十分電位が高く（≒ＶＨ）なっており、第一トランジスター（５１４−ｎ）がＯＮするタイミングでは第二トランジスター（５２４−ｎ）は確実にＯＦＦしている。すなわち、第一の実施例での図５のタイミングＡのように走査線に電位ＶＨの電源と電位ＶＬの電源が同時に低インピーダンスで接続されているような瞬間がなく、走査線を通じて電源電位ＶＨと電源電位ＶＬとの間に大電流が流れることがない。

以上のように、第一レベルシフタ（５１１−１）、第二インバーター（５１２−１）、第三インバーター（５１３−１）よりなる第一バッファ回路に入力する信号と、第二レベルシフタ（５２１−１）、第四インバーター（５２２−１）、第五インバーター（５２３−１）よりなる第二バッファ回路に入力する信号のタイミングを異なったものとすることで、第二の実施例で示した回路では、第一の実施例で示した回路より一層の消費電流低減が達成でき、電源ラインが瞬間的に電圧が変動するような問題を防止できる。

なお、アクティブマトリクス基板の構成図、レベルシフタの回路構成、液晶表示装置のモジュール構成図は第一の実施例と同じであり、それぞれ図１、図３〜６、図６を参照のこと。

また、このような構成をとる走査線駆動回路を液晶表示装置に適用する場合、第一トランジスター（５１４−ｎ）と第二トランジスター（５２４−ｎ）がともにＯＦＦするように制御できる事から走査線がいずれの電源にも接続されていない、いわゆるフローティングにすることができ、ゲートフロート型コモン反転式の駆動を行う場合にはさらに有効である。

図９は本発明に記載の液晶表示および走査線駆動回路を実現する第３の実施例での構成図である。第２の実施例との対比のため、図７と図９の相違点について説明を行う。

本実施例では第二実施例での第一レベルシフタ（５１１−ｎ）は第六インバーター（５１５−ｎ）に置き換えられており、ＶＬ＝ＶＳである。すなわち、第二、第二、第六インバーター（５１２−ｎ、５１３−ｎ、５１５−ｎ）の駆動電圧はシフトレジスタ回路（３５０）と同一のＶＤ（１０Ｖ）〜ＶＳ（５Ｖ）である。

従って、本実施例では第二、第三、第六インバーター（５１２−ｎ、５１３−ｎ、５１５−ｎ）にかかる駆動電圧差（５Ｖ）は第四インバーター（５２２−ｎ）及び第五インバーター（５２３−ｎ）にかかる電圧差（１０Ｖ）より小さい。また、最終的に走査線に与えられる信号レベルはＶＳ（５Ｖ）〜ＶＨ（１５Ｖ）となる。

走査線に与える電位差が大きい場合は本実施例のような回路構成は第四インバーター（５２２−ｎ）及び第五インバーター（５２３−ｎ）に過大な負荷をかけるために好ましくないが、駆動電圧の小さい液晶を使用する場合や比較的小型・低精細度の場合は走査線に与える電位差が小さく、このような構成をとっても信頼性に大きな問題は無い。一方、レベルシフタ回路に比べインバーター回路は占有面積・消費電流が小さく、回路面積及び総消費電力は著しく減少する。また、第二、第三、第六インバーター（５１２−ｎ、５１３−ｎ、５１５−ｎ）の駆動電圧が減るためにチャネル長を短く設定でき、この点からも回路面積はさらに減少する。

その他のタイミングや動作については実施例２と何ら変わる点は無い。

本発明は前述の実施の形態に限定されるものではなく、走査線駆動回路の論理回路部分の構成は全く任意であり、例えばシフトレジスタ以外の順次選択回路を用いても全く問題ない。

また、走査線駆動回路のみならず、データ線駆動回路も内蔵した完全ドライバ内蔵アクティブマトリクス基板を使用した液晶表示装置でも構わない。画素スイッチング素子もＮ型トランジスタのみならず、Ｐ型トランジスタや相補型伝送ゲートを用いても構わないし、ポリシリコンでなくアモルファスシリコン薄膜トランジスターを用いてもよい。また、絶縁基板上に薄膜トランジスターを形成するのではなく、結晶シリコンウェハー上に画素スイッチング素子や駆動回路を作りこんだアクティブマトリクス基板でも良い。

また、液晶表示装置として実施例のような透過型で無く反射型や半透過型としてもよいし、直視型で無く投影用のライトバルブとしてもよい。さらに実施例のようにノーマリー・ホワイトモードのみならず、ノーマリー・ブラックモードを使用してもよい。特にこの場合は液晶の配向モードとして垂直配向モード（ＶＡ）や横電界スイッチングモード（ＩＰＳ）を用いても差し支えない。後者の場合、コモン電極はアクティブマトリクス基板（１０１）上にのみ形成される。

またさらに、液晶表示装置のみならず、有機ＥＬ表示装置、フィールドエミッション表示装置などの走査線駆動回路やアクティブマトリクスを用いた光学センサー、タッチセンサーなどの走査線駆動回路に本発明を適用することもできる。

本発明の実施例を説明するためのアクティブマトリクス基板構成図。 本発明の第一の実施例を説明するための走査線駆動回路図。 本発明の実施例における第一レベルシフタの回路図。 本発明の実施例における第二レベルシフタの回路図。 本発明の第一の実施例におけるタイミングチャート図。 本発明の実施例における液晶表示装置の斜視図（一部断面図）。 本発明の第二の実施例を説明するための走査線駆動回路図。 本発明の第二の実施例におけるタイミングチャート図。 本発明の第三の実施例を説明するための走査線駆動回路図。 従来技術を説明するための走査線駆動回路図。 従来技術を説明するためのレベルシフタ回路図。

符号の説明

１０１：アクティブマトリクス基板
２０１−１〜４８０：走査線１〜４８０
３０１：走査線駆動回路
３５０：シフトレジスタ
３５１−１〜４８０：第一クロックドインバーター
３５２−１〜４８０：第二クロックドインバーター
３５３−１〜４８０：第一インバーター
４０２−１〜４８０−１〜１９２０：画素電極（１〜４８０，１〜１９２０）
５０５−１〜４８０：ＮＡＮＤ回路
５１１−１〜４８０：第一レベルシフタ
５１４−１〜４８０：第一トランジスター
５２１−１〜４８０：第二レベルシフタ
５２４−１〜４８０：第二トランジスター
６０１：ＣＬＫ信号端子
６０２：ＣＬＫＸ信号端子
６０３：ＸＳＴ信号端子
６０４：ＥＮＢ端子
７０１：ＮＡＮＤ回路の出力信号を示すチャート
７０２：第一レベルシフタの出力信号を示すチャート
７０３：第一の実施例での第二レベルシフタの出力信号を示すチャート
７１０：ＥＮＢ信号を示すチャート
７１３：第二の実施例での第二レベルシフタの出力信号を示すチャート
９０１：対向基板

Claims (14)

1. 複数のスイッチング素子と前記複数のスイッチング素子に接続されてなる複数の走査線を備えたアクティブマトリクス基板の前記複数の走査線を駆動するための走査線駆動回路であって、前記複数の走査線に選択電位を与える選択タイミング及び非選択電位を与える非選択タイミングを示す１ないし複数のタイミング信号を各走査線毎に出力するためのタイミング回路と、前記タイミング信号の駆動能力を増幅させる第一のバッファ回路と、前記タイミング信号の駆動能力を増幅させる第二のバッファ回路と、前記第一のバッファ回路又は前記第二のバッファ回路の入力端子と前記タイミング回路の出力端子に接続されたタイミング信号電位振幅を増幅させるレベルシフタ回路と、ｎチャネル電界効果型トランジスターでありゲート電極に第一のバッファ回路の出力端子が接続されてなる第一のトランジスターと、ｐチャネル電界効果型トランジスターでありゲート電極に第二のバッファ回路の出力端子が接続されてなる第二のトランジスターとを含み、前記第一のトランジスターのドレイン電極および前記第二のトランジスターのドレイン電極はそれぞれ前記走査線のうちの一つと接続されてなり、前記第一のトランジスターのソース電極には電位ＶＬの電源電極が接続されてなり、前記第二のトランジスターのソース電極には電位ＶＨの電源電極が接続されてなり、前記タイミング回路には電位ＶＤの電源電極と、電位ＶＳの電源電極とが接続されてなり、前記電位ＶＳは前記電位ＶＤより低く、前記電位ＶＬは前記電位ＶＳ以下であり、前記電位ＶＨは前記電位ＶＤ以上であり、前記第一のバッファ回路に接続される複数の電源の電位と、前記第二のバッファ回路に接続される複数の電源の電位は互いに異なる値を含むことを特徴とした走査線駆動回路。
2. 前記レベルシフタ回路から前記第一のトランジスター又は前記第二のトランジスターの間には前記第一のバッファ回路又は前記第二のバッファ回路を構成するインバーター（ＮＯＴ）回路のみが接続されていることを特徴とした請求項１記載の走査線駆動回路。
3. 前記第一のバッファ回路に接続される電源電極の電位は全て前記電位ＶＤ以下であることを特徴とした請求項１または請求項２記載の走査線駆動回路。
4. 前記第二のバッファ回路に接続される電源電極の電位は全て前記電位ＶＳ以上であることを特徴とした請求項１から３記載の走査線駆動回路。
5. 前記第一のバッファ回路に接続される電源電極の最大電位差（駆動電圧）は前記第二のバッファ回路に接続される電源電極の最大電位差（駆動電圧）と概略等しいことを特徴とした請求項１から４に記載の走査線駆動回路。
6. 前記第一のバッファ回路に接続される電源電極のうちの少なくとも一つの電位は前記電位ＶＤと概略等しいことを特徴とした請求項１から５記載の走査線駆動回路。
7. 前記第二のバッファ回路に接続される電源電極のうちの少なくとも一つの電位は前記電位ＶＳと概略等しいことを特徴とした請求項１から６記載の走査線駆動回路。
8. 前記第一のバッファ回路に接続される電源電極の電位は全て前記電位ＶＬ以上であることを特徴とした請求項１から７に記載の走査線駆動回路。
9. 前記第二のバッファ回路に接続される電源電極の電位は全て前記電位ＶＨ以下であることを特徴とした請求項１から８に記載の走査線駆動回路。
10. 前記レベルシフタ回路は前記第一のバッファ回路の入力端子部又は前記第二のバッファ回路の入力端子のいずれか一方と前記タイミング回路の出力端子間にのみ構成され、前記第一のバッファ回路の入力端子部又は前記第二のバッファ回路の入力端子部のいずれかもう一方は前記タイミング回路の出力端子に直接接続されている請求項１から９に記載の走査線駆動回路。
11. 前記第一のバッファ回路又は前記第二のバッファ回路に入力されるタイミング信号は互いに異なったタイミングの信号を含むことを特徴とした請求項１から１０に記載の走査線駆動回路。
12. 前記第一のバッファ回路及び前記第二のバッファ回路はポリシリコン薄膜を能動層としたポリシリコン薄膜トランジスターにより構成されていることを特徴とした請求項１から１１に記載の走査線駆動回路。
13. 請求項１から１２に記載の走査線駆動回路を用いた表示装置。
14. 請求項１３に記載の表示装置を用いた電子機器。

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