JP4432852B2 - 液晶装置及び電子機器 - Google Patents

Description

本発明は液晶装置及び電子機器に関するものであり、特にアクティブマトリクス基板を使用した液晶装置に関する。

近年、ノートＰＣやモニター用途を筆頭にＴＦＴなどのアクティブ素子を用いたアクティブマトリクス回路による液晶装置は急速に普及している。

通常のネマティック相液晶材料を用いた液晶装置においては、アクティブ素子によりスイッチングされる画素電極とコモン電極と呼ばれる共通電極の間の電位差によって各画素の表示状態は制御される。画素電極とコモン電極の電位差が大きい時、すなわちノーマリー・ホワイトモードでは黒表示時、ノーマリー・ブラックモードでは白表示時のコモン電極と画素電極の最大電位差は使用液晶材料、液晶モード、液晶ギャップなどによって異なるものの通常３Ｖ〜５Ｖ程度である。液晶装置では液晶素子の信頼性を確保するために液晶に印加する電圧を一定時間で極性反転させる交流駆動が必要であり、コモン電極の電位を固定とすると画素電極に書き込む電位信号、すなわちアクティブマトリクス回路のデータ線に入力する映像信号の電位振幅は６Ｖないし１０Ｖとなる。

しかしながら、データ線に入力する映像信号を外部のデータドライバＩＣで書き込む場合、５Ｖ以上の電位振幅を出力するためには通常のＣＭＯＳプロセスではなく、高耐圧プロセスで製造された高価なＩＣでなくてはならずコストアップとなり、また消費電力的にも不利になる。この問題を解決するために、例えば特許文献１には、コモン電極を極性ごとに反転駆動する、コモン反転駆動を用いることでデータ線の入力信号振幅を半減する駆動方法が提案されている。

特開昭６２−４９３９９号公報

しかしながら、特許文献１では、コモン反転駆動を行う際、パネルが大型・高精細化するとコモン電極の容量が増大し、反転時の緩和時間及び瞬間最大電流が増大する。

本発明は、このような事情に鑑みてなされたものであり、パネル周辺部寸法が小さく、消費電流が少ない液晶装置及び電子機器を提供することを目的とする。

上記課題を解決するために、本発明の液晶装置では、複数の走査線と、前記複数の走査線に交差して配置される複数のデータ線と、前記データ線と前記走査線の交差に対応して配置された複数の画素スイッチング素子と、前記複数の画素スイッチング素子に対応して配置された複数の画素電極と、前記画素電極と対向して容量を形成するコモン電極と、前記コモン電極に接続されて一定期間で出力電位が比較的高い電位と比較的低い電位の間で反転する矩形波信号を出力するコモン電源回路と、出力反転されるコモン反転タイミングにおいて前記複数の走査線に一定の電位である第１の基準電位を出力する第１の基準電位電源回路とを備え、前記コモン電源回路には、前記第１の基準電位電源回路が低インピーダンスで接続されてなり、前記第１の基準電位電源回路と前記複数の走査線とを電気的に接続する第１の配線の配線抵抗、配線長および配線幅は、それぞれ、前記コモン電源回路と前記コモン電極とを電気的に接続する第２の配線の配線抵抗、配線長および配線幅と等しく、前記複数の走査線と、前記複数のデータ線と、前記複数の画素電極と、前記複数の画素スイッチング素子と、複数の実装端子とが、同一基板上に形成されてなり、前記第１の基準電位電源回路は、前記複数の実装端子の一部である第１の実装端子に接続されてなり、前記コモン電源回路は、前記複数の実装端子の一部である第２の実装端子に接続されてなり、前記第１の実装端子と前記第２の実装端子は、端子面積が等しい、ことを要旨とする。

この構成によれば、コモン電位反転時の緩和時間を抑制することができ、コモン電位反転タイミングから走査線に選択電位を書き込むまでの期間及び走査線選択期間を確保できる。これにより、コモン反転駆動が難しかったパネルにおいてもコモン反転駆動を可能とし、高歩留りで製造が出来る。そして、外部駆動ＩＣに安価な低耐圧ＩＣを用いつつ、歩留りに低下が無く、よりコストが安く消費電流が少ない液晶装置を実現できる。

また、この構成によれば、第１及び第２つの配線の幅を規定することで、コモン電位反転時の緩和時間を最適化することができる。また、この構成によれば、第１の実装端子と第２の実装端子の端子面積を規定することで、パネル外形を最適化しつつコモン反転時の緩和時間が最適化されるため表示面積が大きく、パネル周辺部寸法が小さく、消費電流が少ない液晶装置が製造可能である。また、耐圧の低いＩＣを用いることでコストも低くなる。

また、本発明の液晶装置では、前記液晶装置を駆動する駆動回路に各信号源および電源を配線する配線幅の中で、前記第１の配線の配線幅および前記第２の配線の配線幅は、他の配線の配線幅よりも大きい。

この構成によれば、他の配線の配線抵抗値を小さくすることで、第１及び第２の配線の配線抵抗値で、コモン電位反転時の緩和時間を最適化することができる。

また、本発明の液晶装置では、前記第１の実装端子と前記第２の実装端子は、構成する端子数が等しい。

この構成によれば、第１の実装端子と第２の実装端子の端子面積を規定することで、パネル外形を最適化しつつコモン反転時の緩和時間が最適化されるため表示面積が大きく、パネル周辺部寸法が小さく、消費電流が少ない液晶装置が製造可能である。また、耐圧の低いＩＣを用いることでコストも低くなる。

また、本発明の液晶装置では、前記複数の実装端子において、前記第１の実装端子および前記第２の実装端子は、他の信号および電源の実装端子に比べて端子数が多いまたは端子面積が大きい。

この構成によれば、他の実装端子の抵抗値を小さくすることで、第１及び第２の実装端子の抵抗値で、コモン電位反転時の緩和時間を最適化することができる。

また、本発明の液晶装置では、前記コモン電源回路には、出力反転されるコモン反転タイミングにおいて一定の電位である第２の基準電位を出力する第２の基準電位電源回路が前記複数のデータ線に低インピーダンスで接続されてなる。

この構成によれば、コモン反転前後にプリチャージ動作が行われることで、書き込み時間の低減が図れ、より大きな表示面積が実現でき、かつ低消費電力化が可能である。

また、本発明の液晶装置は、複数の走査線と、前記複数の走査線に交差して配置される複数のデータ線と、前記データ線と前記走査線の交差に対応して配置された複数の画素スイッチング素子と、前記複数の画素スイッチング素子に対応して配置された複数の画素電極と、前記画素電極と対向して容量を形成するコモン電極と、前記コモン電極に接続されて一定期間で出力電位が比較的高い電位と比較的低い電位の間で反転する矩形波信号を出力するコモン電源回路と、前記走査線に非選択電位を供給する第１の基準電位電源回路と、前記コモン電源回路から矩形波信号が供給されるコモン電位端子と前記コモン電極とを電気的に接続するコモン電位配線と、前記第１の基準電位電源回路から非選択電位が供給される電源端子と前記走査線を駆動する走査線駆動回路とを電気的に接続する電源配線と、前記データ線にプリチャージ電位を供給するプリチャージ電位電源回路と、前記プリチャージ電位電源回路からプリチャージ電位が供給されるプリチージ電位端子と前記データ線に接続されるデータ線プリチャージ回路とを接続するプリチャージ電位配線とを備え、前記複数の走査線と、前記複数のデータ線と、前記複数の画素電極と、前記複数の画素スイッチング素子と、前記コモン電位端子と、前記電源端子と、前記プリチージ電位端子とが、同一基板上に形成されてなり、前記コモン電位配線の配線抵抗、前記電源配線の配線抵抗、プリチャージ配線電位配線の配線抵抗、前記コモン電位端子の実装抵抗、前記電源端子の実装抵抗およびプリチャージ電位端子の実装抵抗を、それぞれ、Ｒｌ１、Ｒｌ２、Ｒｌ４、Ｒｉｎ１、Ｒｉｎ２およびＲｉｎ４とすると、１／Ｒｌ１＋１／Ｒｌ４＝１／Ｒｌ２、かつ、１／Ｒｉｎ１＋１／Ｒｉｎ４＝１／Ｒｉｎ２であって、前記電源配線の配線抵抗は、前記コモン電位配線の配線抵抗と等しく、前記電源配線と前記プリチャージ電位配線の配線幅の和は、前記コモン電位配線の配線幅と等しい。

この構成によれば、コモン電位反転時の緩和時間を抑制することができ、コモン電位反転タイミングから走査線に選択電位を書き込むまでの期間及び走査線選択期間を確保できる。これにより、コモン反転駆動が難しかったパネルにおいてもコモン反転駆動を可能とし、高歩留りで製造が出来る。そして、外部駆動ＩＣに安価な低耐圧ＩＣを用いつつ、歩留りに低下が無く、よりコストが安く消費電流が少ない液晶装置を実現できる。

さらに本発明の電子機器では、前述した本発明の液晶装置を備える。

この構成によれば、外部ＩＣとして耐圧の低い安価なドライバが利用できるためにコストが安く、かつフリッカーが視認しにくいために高画質で低消費電力化可能な液晶装置をディスプレイとして利用できるため、安価で高画質、かつバッテリー駆動時間の長い電子機器が可能である。電子機器とは具体的にはモニター、ＴＶ、ノートパソコン、ＰＤＡ、デジタルカメラ、ビデオカメラ、携帯電話、携帯フォトビューワー、携帯ビデオプレイヤー、携帯ＤＶＤプレイヤー、携帯オーディオプレイヤーなどである。

以下、本発明に係る液晶装置の実施形態について図面を参照して説明する。
（第１実施形態）

＜液晶装置の構成＞
図１は、本発明の第１実施形態に係る液晶装置の構成を示す斜視図である。図１は、対角４型透過型ＶＧＡ解像度の液晶装置１０の斜視図（一部断面図）である。液晶装置１０は、アクティブマトリクス基板１１と対向基板１２とでネマティック相液晶材料２２を挟持し、シール材２３で両基板１１、１２を貼り合わせ液晶材料２２を封入している。アクティブマトリクス基板１１の画素電極上には、図示しないがポリイミドなどからなる配向材料が塗布されラビング処理された配向膜が形成されている。また、対向基板１２は、図示しないが画素に対応したカラーフィルタと、コモン電位が供給されるＩＴＯ膜でなる対向電極３０が形成され、液晶材料２２と接触する面にはポリイミドなどからなる配向材料が塗布され、アクティブマトリクス基板１１の配向膜のラビング処理の方向とは直交する方向にラビング処理されている。また、対向電極３０は、図示しないが導通材等によってアクティブマトリクス基板１１上の上下導通部５６に電気的に接続されている。

さらに対向基板１２の外側には、上偏向板２４を、アクティブマトリクス基板１１の外側には、下偏向板２５を各々配置し、互いの偏光方向が直交するよう（クロスニコル状）に配置する。さらに下偏向板２５下には、面光源を成すバックライトユニット２６が配置される。バックライトユニット２６は、冷陰極管やＬＥＤに導光板や散乱板をとりつけたものでも良いし、ＥＬ素子によって全面発光するユニットでもよい。バックライトユニット２６は、コネクタ２６ａを通じて電子機器本体と接続され、電源および制御信号を供給される。図示しないが、さらに必要に応じて、周囲を外殻で覆っても良いし、あるいは上偏向板２４のさらに上に保護用のガラスやアクリル板を取り付けても良いし、視野角改善のため光学補償フィルムを貼っても良い。

また、アクティブマトリクス基板１１は、対向基板１２から張り出す張り出し部２７が設けられ、その張り出し部２７には、複数の信号入力端子５３（図示しない）が設けられている。また張り出し部２７上には、ＦＰＣ（可撓性基板）２８及び外部駆動ＩＣ２９が実装され、複数の信号入力端子５３に電気的に接続されている。図１では、外部駆動ＩＣ２９は２個のＩＣで構成されているが、１個もしくは３個以上でもよい。ＦＰＣ（可撓性基板）は、電子機器に接続され、基準電位、制御信号、映像データを供給する。

＜アクティブマトリクス基板の構成＞
次に、図２を参照してアクティブマトリクス基板１１の構成を説明する。図２は、アクティブマトリクス基板１１を示す図である。アクティブマトリクス基板１１上には、ｍ本（ｍは自然数、本実施形態ではｍ＝４８０）の走査線３１とｎ本（ｎは自然数、本実施形態ではｎ＝１９２０）のデータ線３２が互いの交差して形成されており、ｍ本の容量線３３が走査線３１と並行かつ走査線３１と対となるように交互に配置されている。

また、走査線３１は、走査線駆動回路４１に接続され、走査線駆動回路４１には、電源端子５１が電源配線５２を介して接続され、複数の信号入力端子５３も複数の信号配線５７を介して接続される。電源端子５１から走査線を保持状態（非選択状態）とするＤＣ電源電位ＶＢＢ（＝−４Ｖ）と、さらに信号入力端子５３から必要な各種信号および電源電位を与えるための信号と、がそれぞれ走査線駆動回路４１に供給される。また、データ線３２にはデータ線駆動回路４２が接続される。データ線駆動回路４２には複数の信号入力端子５３が信号配線５７を介して接続され、必要な各種信号および電源電位を与えるための信号が供給される。

各容量線３３は、相互に短絡され、コモン電位配線５５を介してコモン電位入力端子５４に接続され、コモン電位信号（ＶＣＯＭ＝−４．５Ｖ〜−０．５Ｖの反転信号）が供給される。また、アクティブマトリクス基板１１の四隅には、対向基板の対向電極と導通する上下導通部５６が配置され、同様にコモン電位入力端子５４にコモン電位配線５５を介して接続される。

＜画素回路の構成＞
次に、図３を参照して画素回路の構成を説明する。図３は、図２の点線Ａで示す走査線３１とデータ線３２の交差部の拡大図である。走査線３１とデータ線３２の各交点に対応してＮチャネル型電界効果ポリシリコン薄膜トランジスタよりなる画素スイッチング素子３４が形成されており、そのゲート電極は走査線３１に、ソース電極はデータ線３２に、ドレイン電極は画素電極３５に接続されている。画素電極３５は液晶材料２２を挟んで対向基板１２の対向電極３０（コモン電極）とで液晶容量３６を形成すると共に、この液晶容量３６と並列に画素電位側の画素電極３５と容量線３３とで補助容量Ｃｓを形成する。

＜走査線駆動回路の構成＞
次に、図４および図５を参照して走査線駆動回路の構成を説明する。図４は、走査線駆動回路４１の回路ブロック図であり、図５は、その各構成回路の詳細回路構成図である。

走査線駆動回路４１は、クロック制御回路（ＣＣＣ：Clock Control Circuit）７２と、クロック生成回路（ＣＧＣ：Clock Generate Circuit）７３と、ラッチ回路（ＬＡＴ）７４と、双方向転送回路（ＤＩＲ）７５と、ＮＡＮＤ回路７６と、レベルシフタ回路（Ｌ／Ｓ）８１と、出力回路８２と、から構成される。ここで図には示さないが、クロック制御回路７２と、クロック生成回路７３と、ラッチ回路７４と、双方向転送回路７５と、ＮＡＮＤ回路７６は、電源電位ＶＤ（＝５Ｖ）、電源電位ＶＳ（＝０Ｖ）を信号入力端子５３および信号配線５７を介して外部駆動ＩＣ２９より供給されているものとする。さらにレベルシフタ回路８１は、電源電位ＶＳ（＝０Ｖ）、電源電位ＶＨＨ（＝９Ｖ）、電源電位ＶＢＢ（＝−４Ｖ）を同様に供給され、出力回路８２は、電源電位ＶＨＨ（＝９Ｖ）、電源電位ＶＢＢ（＝−４Ｖ）を同様に供給されているものとする。

クロック制御回路７２は、図４及び図５（Ａ）に示すように、信号入力端子５３からクロック信号線７７を介しクロック信号ＶＣＬＫをＩＮ端子に入力すると共に、双方向転送回路７５の信号ＯＵＴ１をＣＴ２端子に入力し、ラッチ回路７４のＯＵＴ信号をＣＴ１端子に入力することにより、ＣＴ１、ＣＴ２の信号に基づいてクロック生成回路７３にクロック信号を供給あるいは遮断するＯＵＴ信号を出力する。すなわち、信号ＣＴ１、ＣＴ２のいずれかがＨｉｇｈの時にクロック信号を通過させ、両方ともＬｏｗの時にはクロック信号を遮断し、固定電位としてＶＳ又はＶＤレベルを出力させる。これにより、必要な段にのみクロックを供給し、他は遮断することでクロック信号ＶＣＬＫの負荷を低減することができる。本第１実施形態では、奇数の段ではＶＳ、偶数の段ではＶＤレベルを用いる。この構成により、信号の転送が生じている段にのみクロック信号を供給することでクロック信号線７７の容量を低減し、遅延による誤動作を防止するとともに消費電流を低減する。なお、クロック制御回路７２はクロック信号線７７の負荷が問題にならない場合は省略可能である。

次に、クロック生成回路７３は、図４及び図５（Ｂ）に示すように、クロック制御回路７２のＯＵＴ端子から出力された単極のクロック信号ＶＣＬＫをＩＮ端子から入力し、位相ズレのない両極クロック信号を生成し、ＯＵＴ端子とＯＵＴＸ端子からラッチ回路７４に出力する回路である。この構成により、出力される両極クロック信号間の位相ズレによるラッチ回路７４の誤動作を防止できる。なお、クロック生成回路７３は、クロック信号の位相ズレが問題にならない場合はクロック信号ＶＬＣＫの逆極性信号を入力することで省略可能である。

ラッチ回路７４は、図４及び図５（Ｃ）に示すように、信号入力端子５３から入力されたスタートパルス信号ＶＳＰを双方向転送回路７５を経由してＩＮ端子から入力し、クロック信号ＶＣＬＫからクロック生成回路７３で生成されたクロック信号によって、ラッチもしくは順次転送する。すなわち、ラッチ回路７４は、クロック信号ＣＬ＝Ｈｉｇｈ、反転クロック信号ＣＸ＝Ｌｏｗの時にはスタートパルス信号ＶＳＰを転送し、クロック信号ＣＬ＝Ｌｏｗ、反転クロック信号ＣＸ＝Ｈｉｇｈの時にはラッチ動作を行う。また、初期化信号ＩＮＩＴがＨｉｇｈの時には強制的にＬｏｗ出力を行い、リセットを行う。

また、双方向転送回路７５は、図４及び図５（Ｄ）に示すように、転送方向制御信号ＶＤＩＲ＝Ｈｉｇｈかつ転送方向反転制御信号ＶＤＩＲＸ＝Ｌｏｗの時には、走査線３１の１番目からｍ番目の方向に転送する正方向転送を行い、転送方向制御信号ＶＤＩＲ＝Ｌｏｗかつ転送方向反転制御信号ＶＤＩＲＸ＝Ｈｉｇｈの時には、走査線３１のｍ番目から１番目の方向に転送する逆方向転送を行う。なお、双方向転送が不要な場合は、双方向転送回路７５は省略可能である。

ＮＡＮＤ回路７６は、ラッチ回路７４の前後段の出力信号ＯＵＴと、信号入力端子５３から入力されたイネーブル信号ＶＥＮＢを入力し、これらの信号のＮＡＮＤ結果を出力する。具体的には、ラッチ回路７４からの出力信号ＯＵＴがＮＡＮＤ回路７６に入力され、イネーブル信号ＶＥＮＢがＨｉｇｈ（＝ＶＤ）のタイミングに選択された段のみＮＡＮＤ回路７６はＬｏｗ（＝ＶＳレベル）を出力し、他段はＨｉｇｈ（＝ＶＤ）レベルを出力する。このＶＤ〜ＶＳレベル信号はレベルシフタ回路８１によってＶＨＨ〜ＶＢＢレベルに変換され、出力回路８２のｐチャネル型トランジスタ８３およびｎチャネル型トランジスタ８４のゲート電極に入力される。

図５（Ｅ）はレベルシフタ回路８１の構成図であり、いわゆるフリップ・フロップタイプのレベルシフタを２段直列に配置することで、ＶＤ〜ＶＳレベルの信号をＶＨＨ〜ＶＢＢレベルの信号に変換する。ＮＡＮＤ回路７６からの出力信号がＬｏｗ（＝ＶＳ）、すなわち選択状態であれば、ｐチャネル型トランジスタ８３によって走査線３１にはＶＨＨ電位が書き込まれる。これにより、画素スイッチング素子３４のトランジスタのゲート電極に選択電位としてＶＨＨの電位が供給され、画素スイッチング素子３４を電気的に低インピーダンスにする。また、ＮＡＮＤ回路７６からの出力信号がＨｉｇｈ（＝ＶＨＨ）の場合はｎチャネル型トランジスタ８４によって走査線３１に電源電位ＶＢＢが書き込まれる。これにより、画素スイッチング素子３４のトランジスタのゲート電極に非選択電位としてＶＢＢ（＝−４Ｖ）の電位が供給され、画素スイッチング素子３４を電気的に高インピーダンスにする。

＜データ線駆動回路の構成＞
次に、図６を参照してデータ線駆動回路の構成を説明する。図６は、データ線駆動回路４２の構成例である。信号入力端子５３から供給される映像信号ＶＩＤＥＯ１〜３２０は、１本あたり６個の伝送ゲートスイッチ９２にブロック毎に接続され、伝送ゲートスイッチ９２はデータ線３２に１本ずつ接続される。選択信号ＳＥＬ１〜６は、ＶＨＨ（＝９Ｖ）〜ＶＢＢ（＝−４Ｖ）レベルであり、選択信号ＳＥＬ１〜６の逆極性信号を生成するインバータ回路９３と接続され、電源はＶＨＨ〜ＶＢＢレベルである。また、映像信号ＶＩＤＥＯ１〜３２０は、０．５〜４．５Ｖの電位振幅である。

図６のような構成により、選択信号ＳＥＬ１がＨｉｇｈ（＝ＶＨＨ）かつ他の選択信号ＳＥＬ２〜６がＬｏｗ（＝ＶＢＢ）になると、映像信号ＶＩＤＥＯ１とブロック内のデータ線３２の１番目が短絡し、同ブロック内の他のデータ線３２の２〜６番目は絶縁される。次に、選択信号ＳＥＬ２がＨｉｇｈ（＝ＶＨＨ）かつ他の選択信号ＳＥＬ１、ＳＥＬ３〜６がＬｏｗ（＝ＶＢＢ）になると、映像信号ＶＩＤＥＯ１とブロック内のデータ線３２の２番目が短絡し、他のデータ線３２は絶縁される。このように１走査線選択期間内で選択信号ＳＥＬ１〜６を順次Ｈｉｇｈにすることで映像信号ＶＩＤＥＯ１信号を６本のデータ線３２に分配することができる。いわゆる１：６のマルチプレクサによる部分ドライバ方式である。また、ＳＥＬ１〜６を全てＬｏｗ（ＶＢＢ）電位にすることで全てのデータ線３２を絶縁し、フローティング状態とすることもできる。

＜コモン電位信号と走査線の動作＞
次に、図７を参照してコモン電位信号と走査線の動作を説明する。図７は、本実施形態におけるコモン電位入力端子５４に入力されるコモン電位信号ＶＣＯＭと走査線３１の電位を示すタイミングチャートである。グラフ１０１は、コモン電位入力端子５４に入力されるコモン電位信号ＶＣＯＭを示し、グラフ１０２は、走査線３１の電位を示す。コモン電位信号ＶＣＯＭは、３４．７μ秒毎に図７の時点Ｂで示すタイミング（コモン電位反転タイミングと呼ぶ）で４．５Ｖと０．５Ｖの間を反転駆動され、走査線３１の電位は、１６．７ｍ秒毎の周期で期間ｔ２の間（走査線選択期間）ＶＨＨ＝９Ｖ電位となり、他のタイミングでは、ＶＢＢ＝−４Ｖ電位となり、コモン電位反転タイミングでは、常にＶＢＢ＝−４Ｖ電位が与えられる。これはいわゆる１Ｈコモン反転駆動である。また、本実施形態ではコモン電位反転タイミングでは、図６のＳＥＬ１〜６信号は全てＶＢＢ＝−４Ｖ電位に保持され、全データ線３２はデータ線駆動回路４２とは切り離された、フローティング状態にある。また、期間ｔ１は、コモン電位反転タイミングから走査線３１のいずれか１本にＶＨＨ電位を書き込むまでの時間であって、期間ｔ３は、全ての走査線３１にＶＢＢ電位を書き込む時間から次のコモン電位反転タイミングまでの期間であり、ｔ１＋ｔ２＋ｔ３＝３４．７μ秒である。ｔ１〜ｔ３に関する決定方法については後述する。

＜コモン電位反転タイミングでのコモン電位入力端子の容量＞
次に、図８と図９を参照してコモン電位反転タイミングでのコモン電位入力端子の容量を説明する。図８は、本実施形態におけるコモン電位反転タイミングでのコモン電位入力端子の容量に関して説明するため、アクティブマトリクス基板１１上の各素子・配線を一つに集約し、集中定数モデルとした模式回路図である。以下の説明では、簡易化のために集中定数モデルを用いる。実際には、表示エリア内で２次元に負荷が分布した分布定数となり、分布定数回路内の電荷遅延による効果も生ずるが、解析的に取り扱うことが困難なため、ここでは無視する。実際の設計にあたっては、論理アナログシミュレーションソフトで２次元的なモデルを用いてシミュレートし、最終的な調整を行うものとする。

外部駆動ＩＣ２９には、ＶＣＯＭ電源回路１１１、ＶＢＢ電源回路１１２、複数の映像信号回路１１３、ＶＨＨ電源回路１１４が各々内蔵される。ＶＣＯＭ電源回路１１１は、図７のグラフ１０１で示した電位を出力するＡＣ電源であって、ＩＣ内部インピーダンスＲｉｃ１を持つ。ＶＣＯＭ電源回路１１１の出力信号は、コモン電位入力端子５４に接続され、実装抵抗Ｒｉｎ１を持ってアクティブマトリクス基板１１上のコモン電位配線５５に接続され、さらに各容量線３３及び上下導通部５６に接続される。すなわち、コモン電位配線５５はコモン電位入力端子５４と上下導通部５６を結ぶ配線である。このコモン電位配線５５は、配線抵抗Ｒｌ１を持ち、コモン電位配線５５に接続された各容量線３３は、Ｒｃ（Ω）×ｍ（ｍは走査線の本数）の抵抗を持つが、本図では、全容量線３３を一つの配線に近似した集中定数モデルであるので抵抗Ｒｃ／２とする。また、上下導通部５６では、導通材によって対向基板上の対向電極３０に抵抗Ｒｑで接続される。対向電極のシート抵抗は、Ｒｓとする。

次に、ＶＢＢ電源回路１１２は、電源電位ＶＢＢ（＝−４Ｖ）を出力するＤＣ電源であって、ＩＣ内部インピーダンスＲｉｃ２を持ち、電源端子５１に接続される。ＶＢＢ電源回路１１２は実装抵抗Ｒｉｎ２を持ってさらにアクティブマトリクス基板１１上の電源配線５２を介してＶＢＢ電位が走査線駆動回路４１に入力される。すなわち、電源配線５２は電源端子５１と走査線駆動回路４１を結ぶ配線である。この電源配線５２は配線抵抗Ｒｌ２を持つ。コモン反転タイミングにおいて全ての走査線３１は、ｎチャネル型トランジスタ８４（１個あたりの出力インピーダンスをＲｎ×ｍとする）を介して電源電位ＶＢＢに接続されている。走査線駆動回路内の走査線１本当りのＶＢＢラインインピーダンスをＲｇ×ｍとすると、集中定数モデルでは抵抗値Ｒｇ／２に近似される。走査線３１は抵抗Ｒｇを持って各画素スイッチング素子３４のゲート電極に接続される。

次に、映像信号回路１１３は、３２０本の映像信号（ＶＩＤＥＯ１〜３２０）を出力する回路であって、ＩＣ内部インピーダンスＲｉｃ３を持ち、信号入力端子５３に接続される。映像信号回路１１３は実装抵抗Ｒｉｎ３を持って、映像信号（ＶＩＤＥＯ１〜３２０）がデータ線駆動回路４２に入力されるが、コモン反転タイミングにおいて全てのデータ線３２は、ハインインピーダンス状態となっている。

次に、ＶＨＨ電源回路１１４は、選択電位として電源電位ＶＨＨ（＝９Ｖ）を出力するＤＣ電源であって、ＩＣ内部インピーダンスＲｉｃ４を持ち、信号入力端子５３に接続される。ＶＨＨ電源回路１１４は実装抵抗Ｒｉｎ４を持ってさらにアクティブマトリクス基板１１上の電源配線を介してＶＨＨ電位が走査線駆動回路４１に入力されるが、コモン反転タイミングにおいて全ての走査線３１は、ハインインピーダンス状態となっている。

また、走査線３１（走査線の電位）と画素電極３５（画素電極の電位）間は、全画素総計で容量Ｃｇｄの容量を有し、走査線３１（走査線の電位）とデータ線３２（データ線の電位）間は、全画素総計で容量Ｃｇｓの容量を有し、画素電極３５（画素電極の電位）と対向電極３０（対向電極の電位）間は、全画素総計で容量Ｃｌｃを有し、画素電極３５（画素電極の電位）と容量線３３（容量線の電位）間は、全画素総計で容量Ｃｓを有し、容量線３３（容量線の電位）とデータ線３２（データ線の電位）間は、全画素総計で容量Ｃｃｓを有するものとする。

また、全ての走査線３１は、電源電位ＶＢＢ（＝−４Ｖ）に接続されているので、全ての画素スイッチング素子３４は、ハイインピーダンス状態である。

ここで、本実施形態における容量値は、電界計算の結果からＣｓ＝６００ｎＦ、Ｃｌｃ＝１００ｎＦ、Ｃｇｄ＝１ｎＦ、Ｃｃｓ＝５ｎＦ、Ｃｇｓ＝２ｎＦであり、これを用いてさらに近似化を行い、かつハイインピーダンス状態にある素子を省略化していくと、図８の回路図は、コモン反転タイミング前後では図９の回路図ように単純化される。

ここで、ＶＣＯＭ反転時の緩和時間τｃｏｍは、τｃｏｍ＝（Ｃｇｄ＋１／（１／Ｃｃｓ＋１／Ｃｇｓ））×（Ｒｉｃ１＋Ｒｉｃ２＋Ｒｉｎ１＋Ｒｉｎ２＋Ｒｌ１＋Ｒｌ２＋Ｒｎ＋Ｒｇ／２＋Ｒｃ／２）である。Ｃｇｄ、Ｃｃｓ、Ｃｇｓは、画素数、画素の開口率、デザインルール、ＴＦＴのデバイス構造などによってほぼ決まる値であって、設計上、性能とのトレードオフなしに低減できる余地は少なく、画素数及び表示エリア面積におおむね比例して増えていく。

しかし、コモン電位が反転し終わる前に走査線３１にＶＨＨ電位を書き込むと、その走査線３１に繋がる画素スイッチング素子３４は、低インピーダンスになるので容量が増大する。従って、図７の期間ｔ１は、コモン電位が反転し終わる前に走査線３１にＶＨＨ電位を書き込まないように、コモン電位が９５％程度反転しきる時間、すなわち３×τｃｏｍ≦ｔ１にする必要があり、期間ｔ１は、画素数及び表示エリア面積が大きいほど増大していく。

一方、期間ｔ３は、走査線３１のＶＢＢ電位書き込み緩和時間τｇａｔｅ＝（Ｒｇ／２＋Ｒｎ＋Ｒｌ２）×（走査線３１の容量）を用いて同様に３×τｇａｔｅ≦ｔ３にする必要があり、同様に画素数及び表示エリア面積が大きいほど増大していく。

従って、期間ｔ２は、画素数及び表示エリア面積が大きいほど減少していくことになり、最終的にはデータ線３２及び画素電極３５への書き込み時間が不足し、プロセスのマージンによって歩留りが低下していく。ここで期間ｔ３は、駆動方法によらず一定であるが、期間ｔ１はコモン電位（ＶＣＯＭ）をＤＣ電位に固定するコモン固定駆動法を用いればほぼ０に出来ることから、コモン反転駆動法は、コモン固定駆動方法に比べて高精細・大画面化により制約が大きい。この制約を少なくするにはコモン電位反転時の緩和時間τｃｏｍを少なくする必要がある。

このためには、Ｒｉｃ１＋Ｒｉｃ２＋Ｒｉｎ１＋Ｒｉｎ２＋Ｒｌ１＋Ｒｌ２＋Ｒｎ＋Ｒｇ／２＋Ｒｃ／２の値を可能な限り小さくするように最適化を施さなくてはならない。ここで、Ｒｃ＜Ｒｇ＜Ｒｎ＜＜Ｒｌ１，Ｒｌ２，Ｒｉｎ１，Ｒｉｎ２であり、ＩＣ内部インピーダンスＲｉｃ１及びＲｉｃ２は、ＩＣ側の性能によって決まるため、固定値である。また、レベルシフタ回路８２のｎチャネル型トランジスタ８４の出力インピーダンスＲｎを小さくするには、ｎチャネル型トランジスタ８４のサイズが大きくなり、液晶装置外寸とのトレードオフが生じる。従って、設計上は、Ｒｌ１＋Ｒｌ２＋Ｒｉｎ１＋Ｒｉｎ２を可能な限り低減する必要がある。ここで請求項に記載されているコモン電源回路１１１から対向電極３０（コモン電極）までのインピーダンスＲＡは、ＲＡ＝Ｒｉｎ１（コモン電位入力端子５４の実装抵抗）＋Ｒｌ１（コモン電位配線５５の配線抵抗）であり、ＶＢＢ電源回路１１２から走査線３１までのインピーダンスＲＢは、ＲＢ＝Ｒｉｎ２（電源電位ＶＢＢの電源端子５１の実装抵抗）＋Ｒｌ２（電源配線５２の配線抵抗）である。

コモン電位配線５５の配線抵抗Ｒｌ１は、コモン電位配線５５の配線幅Ｗ１に反比例し、電源配線５２の配線抵抗Ｒｌ２は、電源配線５２の配線幅Ｗ２に反比例する。しかしながら、アクティブマトリクス基板１１のサイズは、液晶装置１０の要求外形サイズによって規定され、信号配線５７の線幅和をＷ３とすると、Ｗ１＋Ｗ２＋Ｗ３は一定値にしなくてはならない。Ｗ３は、回路設計上あるいはプロセス上の要求で最小線幅が決まるので、この範囲で最小値を設定すればよい。コモン電位配線５５と電源配線５２の配線長が概略同じであれば、Ｗ１＋Ｗ２＝Ｗ０（定数）を満たしながらＲｌ１＋Ｒｌ２∝（１／Ｗ１）＋（１／Ｗ２）を最小にするようにする必要があり、この解はＷ１＝Ｗ２＝Ｗ０／２である。実施形態では、外形サイズの要求から信号配線５７の線幅を実用上最小限度の１０μｍとしたときにＷ０＝６００μｍであったので、コモン電位配線５５の線幅を３００μｍ、電源配線５２の線幅を３００μｍ、その他の信号配線５７を線幅１０μｍとした。このとき、Ｒｌ１＝Ｒｌ２＝３０Ωとなる。

このように、その他の信号配線５７の線幅を最小限度とし、コモン電位配線５５と電源配線５２の線幅を概略同じで最も大きい線幅として設定することで、コモン反転緩和時間τｃｏｍを最小とすることが出来る。なお、本実施形態ではコモン電位配線５５と電源配線５２の幅を完全に同一としたが、コモン電位配線５５と電源配線５２の長さが違う、あるいはレイアウト上の制約があるなどの場合は互いに若干差を設けても良いが、コモン電位配線５５の配線抵抗Ｒｌ１と電源配線５２の配線抵抗Ｒｌ２は、概略一致することが好ましい。また、信号配線５７を各信号の役割に応じて異なった線幅を設定しても良いが、コモン電位配線５５と電源配線５２の線幅より小さいことが好ましい。ここで信号線５７とは、走査線駆動回路４１にクロック信号ＶＣＬＫ、スタートパルス信号ＶＳＰ、イネーブル信号ＶＥＮＢ、選択電位としてＶＨＨ電位を供給する配線と、データ線駆動回路４２に映像信号（ＶＩＤＥＯ１〜３２０）供給する配線である。

次に、コモン電位入力端子５４の実装抵抗Ｒｉｎ１は、コモン電位入力端子５４の総面積Ｓ１に概略反比例し、電源電位ＶＢＢの電源端子５１の実装抵抗Ｒｉｎ２は、電源端子５１の総面積Ｓ２に概略反比例する。しかしながら、電源端子５１、信号入力端子５３、コモン電位入力端子５４の総面積の和は、実装する外部ＩＣのサイズ、実装工程の制約などによって一定以下にする必要があり、また信号入力端子５３の最小面積Ｓ３も実装抵抗や実装精度などによって一定となる。すなわち、Ｓ１＋Ｓ２も一定値にしなくてはならず、Ｓ１＋Ｓ２＝Ｓ０（定数）を満たしながらＲｉｎ１＋Ｒｉｎ２∝（１／Ｓ１）＋（１／Ｓ２）を最小にするようにする必要があり、同様にＳ１＝Ｓ２＝Ｓ０／２が最適解である。本実施形態では各種制限によりＳ０＝１５０００平方μｍであったので、Ｓ１＝Ｓ２＝７５００平方μｍと設定した。

＜実装端子の配置＞
次に、図１０を参照して実装端子の配置を説明する。図１０は、本実施形態における張り出し部２７に配置された電源端子５１、信号入力端子５３、コモン電位入力端子５４の配置図である。各実装端子は、実装工程の要請から３０μｍ×５０μｍの実装端子を一つの単位として構成され、２行×１９０列が千鳥状に配置されている。ここでコモン電位入力端子５４は、３０μｍ×５０μｍの実装端子５個を並列して用いており、同様に電源端子５１として３０μｍ×５０μｍの実装端子５個を用いている。また、複数の信号入力端子５３は、３０μｍ×５０μｍの実装端子１個を各々の信号に割り当てている。このように、信号入力端子５３に最小限度の実装面積を割り当て、残りを電源端子５１及びコモン電位入力端子５４に概略均等に割り当てればよい。このとき、コモン電位入力端子５４の実装抵抗Ｒｉｎ１＝５Ω、電源電位ＶＢＢの電源端子５１の実装抵抗Ｒｉｎ２＝５Ωである。従って、ＲＡ＝ＲＢ＝３５Ωとなる。

なお、本実施形態では、複数の信号入力端子５３を全て同じ実装端子面積としたが、各信号の役割に応じて異なった端子面積を設定しても良い。ただし、その場合もコモン電位入力端子５４と電源端子５１の面積より他の信号入力端子５３の面積は小さいことが好ましい。また、電源端子５１、コモン電位入力端子５４に割り当てられる端子数の和が奇数の場合は、どちらかへの端子数を増やしてもよい。

本実施形態では、Ｒｉｃ１＝３５Ω、Ｒｉｃ２＝２０Ω、Ｒｎ＝３Ω、Ｒｇ＝１０Ω、Ｒｃ＝２Ωであったため、コモン反転緩和時間τｃｏｍ＝１４０Ω×２．４ｎＦ＝３４０ｎ秒となり、コモン電位反転タイミングから走査線３１にＶＨＨ電位を書き込むまでの期間ｔ１を１μ秒と設定し、走査線選択期間ｔ２＝３２．７μ秒と十分な書き込み時間を確保できた。これにより、対角４型ＶＧＡという従来、コモン反転駆動が難しかったパネルにおいてもコモン反転駆動を可能とし、高歩留りで製造が出来る。従って、外部駆動ＩＣ２９に安価な低耐圧ＩＣを用いつつ、歩留りに低下が無く、よりコストが安く消費電流が少ない液晶装置を実現できるのである。

（第２実施形態）
次に、本発明に係る液晶装置の第２実施形態について説明する。図１１は、本発明の第２実施形態を実現するアクティブマトリクス基板１１を示す図である。なお、アクティブマトリクス基板１１を用いた液晶装置１０の構成については、第１実施形態と差異はないので省略する。

本実施形態によると、アクティブマトリクス基板１１上には、ｍ本の走査線３１とｎ本のデータ線３２が互いに交差して形成されており、ｍ本の容量線３３は、走査線３１と並行かつ走査線３１と対となるように交互に配置されている。

また、走査線３１は、走査線駆動回路４１に接続され、走査線駆動回路４１には、電源端子５１が電源配線５２を介して接続され、複数の信号入力端子５３も複数の信号配線５７を介して接続される。電源端子５１からは走査線３１を保持状態（非選択状態）とするＤＣ電源電位ＶＢＢ（＝−４Ｖ）が、信号入力端子５３から必要な各種信号および電源電位を与えるための信号がそれぞれ走査線駆動回路４１に供給される。また、データ線３２には、一端側にデータ線駆動回路４２および他端側にデータ線プリチャージ回路４３が接続される。データ線駆動回路４２には、複数の信号入力端子５３が信号配線５７を介して接続され、必要な各種信号および電源電位を与えるための信号が供給される。データ線プリチャージ回路４３には、タイミング信号配線１５２を介してタイミング信号端子１５１と、プリチャージ電位配線１５４を介してプリチャージ電位端子１５３と、がそれぞれ接続される。

各容量線３３は、相互に短絡され、コモン電位配線５５を介してコモン電位入力端子５４に接続され、コモン電位信号（ＶＣＯＭ＝−４．５Ｖ〜−０．５Ｖ）が供給される。また、アクティブマトリクス基板１１の四隅には、対向基板の対向電極と導通する上下導通部５６が配置され、同様にコモン電位入力端子５４にコモン電位配線５５を介して接続される。

図１２は、データ線プリチャージ回路４３の構成図である。各データ線３２は、Ｎチャネル型薄膜トランジスタにより構成されるプリチャージスイッチ１６１のドレイン電極に接続され、プリチャージスイッチ１６１の各ゲート電極は、タイミング信号配線１５２を介してタイミング信号端子１５１に接続され、タイミング信号ＰＲＣを与えられる。さらに、プリチャージスイッチ１６１の各ソース電極は、プリチャージ電位配線１５４を介してプリチャージ電位端子１５３に接続され、プリチャージ電位ＰＲＶをそれぞれ与えられる。

また、タイミング信号ＰＲＣは、図１３で示すように、ＶＣＯＭ信号が反転する前後で５μ秒の期間Ｈｉｇｈ（９Ｖ）になり、他の期間はＬｏｗ（−４Ｖ）になる信号である。タイミング信号ＰＲＣがＨｉｇｈである期間、データ線３２はプリチャージ電位ＰＲＶに短絡されることになる。このような構成をとることで、データ線プリチャージ回路４３がない構成に比べて、ＶＣＯＭ反転前後での電圧が一定であるため、データ線への書き込み時間を短くすることができ、またデータ線駆動回路４２の電源電圧も低電圧化できるため低消費電力になる。この際、プリチャージ電位ＰＲＶは、コモン電位の高電圧値と低電圧値の中間の値をとることでデータ線駆動回路４２の駆動電圧をさらに下げることができる。本実施形態では、プリチャージ電位ＰＲＶは、２．５ＶのＤＣ電位である。

走査線３１とデータ線３２の交差部に配置される各画素構成、走査線駆動回路４１の構成、データ線駆動回路４２の構成は第１実施形態となんら変わらないので省略する。以上のように、本実施形態ではＶＣＯＭ反転の瞬間にデータ線３２はプリチャージ電位ＰＲＶに短絡されている点が第１実施形態と大きく異なっている。

図１４は、本実施形態におけるコモン電位反転タイミングでのコモン電位入力端子の容量に関して説明するため、アクティブマトリクス基板１１上の各素子・配線を一つに集約した集中モデルとした模式回路図である。第１実施形態での図８と比較すると、外部駆動ＩＣ２９には、ＶＣＯＭ電源回路１１１、ＶＢＢ電源回路１１２、複数の映像信号回路１１３、ＶＨＨ電源回路１１４に加え、プリチャージ電位電源回路１６０をも内蔵し、データ線プリチャージ回路４３、プリチャージ電位配線１５４、プリチャージ電位端子１５３を介して、データ線３２がプリチャージ電位電源回路１６０と短絡している。

本実施形態における容量値は、画素電極３５と容量線３３間の容量Ｃｓ＝６００ｎＦ、画素電極３５と対向電極３０間の容量Ｃｌｃ＝１００ｎＦ、走査線３１と画素電極３５間の容量Ｃｇｄ＝１ｎＦ、容量線３３とデータ線３２間の容量Ｃｃｓ＝５ｎＦ、走査線３１とデータ線３２間の容量Ｃｇｓ＝２ｎＦであり、これをもとにさらに近似を行って簡略化したモデルは、図１５のようになる。この場合、コモン電位反転時の緩和時間τｃｏｍを最小にする条件は、Ｒｌ１（コモン電位配線５５の配線抵抗）＝（Ｃｃｓ＋Ｃｇｄ）／Ｃｇｄ×Ｒｌ２（電源配線５２の配線抵抗）、Ｒｌ４（プリチャージ電位配線１５４の配線抵抗）＝（Ｃｃｓ＋Ｃｇｄ）／Ｃｃｓ×Ｒｌ２（電源配線５２の配線抵抗）、Ｒｉｎ１（コモン電位入力端子５４の実装抵抗）＝（Ｃｃｓ＋Ｃｇｄ）／Ｃｇｄ×Ｒｉｎ２（電源電位ＶＢＢの電源端子５１の実装抵抗）、Ｒｉｎ４（プリチャージ電位端子１５３の実装抵抗）＝（Ｃｃｓ＋Ｃｇｄ）／Ｃｃｓ×Ｒｉｎ２（電源電位ＶＢＢの電源端子５１の実装抵抗）程度になるように電源配線５２の線幅、電源端子５１の個数を考慮すればよい。すなわち１／Ｒｌ１＋１／Ｒｌ４＝１／Ｒｌ２、１／Ｒｉｎ１＋１／Ｒｉｎ４＝１／Ｒｉｎ２であって、電源配線５２の配線幅とプリチャージ電位配線１５４の配線幅の和は、コモン電位配線５５の配線幅と概略等しく、電源端子５１の端子面積とプリチャージ電位端子１５３の端子面積の和は、コモン電位入力端子５４の端子面積と概略等しくなるようにすればよい。

以上のことをふまえ、本実施形態では、コモン電位配線５５の線幅を３００μｍ、プリチャージ電位配線１５４の線幅を２５０μｍ、電源配線５２の線幅を５０μｍとした。各信号配線５７およびタイミング信号配線１５２の配線幅は、最小ルールである１０μｍである。このとき、Ｒｌ２＝３０Ω、Ｒｌ１＝１８０Ω、Ｒｌ４＝３６Ωとなる。また、図１６に示すようにコモン電位入力端子５４は、３０μｍ×５０μｍの実装端子５個を並列して用い、同様にプリチャージ電位端子１５３として３０μｍ×５０μｍの実装端子４個、電源端子５１、各信号入力端子５３およびタイミング信号端子１５１として３０μｍ×５０μｍの実装端子１個を用いている。このとき、Ｒｉｎ２＝５Ω、Ｒｉｎ４＝６．３Ω、Ｒｉｎ１＝２５Ωである。

このように設定すると、コモン反転緩和時間τｃｏｍ＝１．３μ秒となり、コモン電位反転タイミングから走査線３１にＶＨＨ電位を書き込むまでの期間ｔ１＝４μ秒、走査線選択期間ｔ２＝２９．７μ秒と設定することで十分なコモン反転緩和時間と充電時間を得た。

＜電子機器＞
以下、本発明に係る電子機器を実施形態を挙げて説明する。なお、この実施形態は本発明の一例を示すものであり、本発明は、この実施形態に限定されるものではない。

図１７は、本発明に係る電子機器の一実施形態を示している。ここに示す電子機器は、液晶装置１０と、これを制御する表示情報処理回路７８０、中央演算回路７８１、外部Ｉ／Ｆ回路７８２、入出力機器７８３、電源回路７８４よりなる。

表示情報処理回路７８０は、中央演算回路７８１からのコマンドに基づき、ＲＡＭ（Random Access Memory）に格納した映像データを適宜書き換え、タイミング信号とともに液晶装置１０へ映像信号を供給する。中央演算回路７８１は、外部Ｉ／Ｆ回路７８２からの入力に基づいて様々な演算を行い、その結果をもとに表示情報処理回路７８０および外部Ｉ／Ｆ回路７８２へコマンドを出力する。外部Ｉ／Ｆ回路７８２は、入出力機器７８３からの情報を中央演算回路７８１へ送るとともに、中央演算回路７８１からのコマンドに基づいて入出力機器７８３を制御する。入出力機器７８３とは、スイッチ、キーボード、ハードディスク、フラッシュメモリユニットなどである。また、電源回路７８４は、上記の各構成要素に所定の電源電圧を供給する。

ここで電子機器とは、具体的にはモニター、ＴＶ、ノートパソコン、ＰＤＡ、デジタルカメラ、ビデオカメラ、携帯電話、フォトビューワー、ビデオプレイヤー、ＤＶＤプレイヤー、オーディオプレイヤーなどである。

本発明は、実施形態に限定されるものではなく、ＴＮモードではなく負の誘電率異方性を持つ液晶を用いた垂直配向モード（ＶＡモード）、横電界を利用したＩＰＳモードの液晶装置に利用しても構わない。また、全透過型のみならず全反射型、反射透過兼用型であっても構わない。さらにアクティブ素子は、ポリシリコンＴＦＴだけでなく、アモルファスシリコンＴＦＴであってもよいし、その他のアクティブ素子であっても構わない。

本発明の実施形態における液晶装置の斜視（一部断面）図。 本発明の第１実施形態におけるアクティブマトリクス基板構成図。 本発明の実施形態におけるアクティブマトリクス基板上の各画素構成図。 本発明の実施形態における走査線駆動回路の構成図。 本発明の実施形態における走査線駆動回路の各構成回路図。 本発明の実施形態におけるデータ線駆動回路の構成図。 本発明の第１実施形態におけるタイミングチャート図。 本発明の第１実施形態におけるコモン反転タイミングでの負荷模式図。 本発明の第１実施形態における簡略化された負荷模式図。 本発明の第１実施形態における実装端子図。 本発明の第２実施形態におけるアクティブマトリクス基板構成図。 本発明の第２実施形態におけるデータ線プリチャージ回路構成図。 本発明の第２実施形態におけるタイミングチャート図。 本発明の第２実施形態におけるコモン反転タイミングでの負荷模式図。 本発明の第２実施形態における簡略化された負荷模式図。 本発明の第２実施形態における実装端子図。 本発明の実施形態における電子機器の構成図。

符号の説明

１０…液晶装置，１１…アクティブマトリクス基板，１２…対向基板，３１…走査線，３２…データ線，３３…容量線，４１…走査線駆動回路，４２…データ線駆動回路，４３…データ線プリチャージ回路，５１…電源端子，５２…電源配線，５３…信号端子，５４…コモン電位入力端子，５５…コモン電位配線，５７…信号配線，１５１…タイミング端子，１５２…タイミング配線，１５３…プリチャージ電位端子，１５４…プリチャージ電位配線。

Claims (7)

1. 複数の走査線と、
   前記複数の走査線に交差して配置される複数のデータ線と、
   前記データ線と前記走査線の交差に対応して配置された複数の画素スイッチング素子と、前記複数の画素スイッチング素子に対応して配置された複数の画素電極と、前記画素電極と対向して容量を形成するコモン電極と、
   前記コモン電極に接続されて一定期間で出力電位が比較的高い電位と比較的低い電位の間で反転する矩形波信号を出力するコモン電源回路と、
   出力反転されるコモン反転タイミングにおいて前記複数の走査線に一定の電位である第１の基準電位を出力する第１の基準電位電源回路とを備え、
   前記コモン電源回路には、前記第１の基準電位電源回路が低インピーダンスで接続されてなり、
   前記第１の基準電位電源回路と前記複数の走査線とを電気的に接続する第１の配線の配線抵抗、配線長および配線幅は、それぞれ、前記コモン電源回路と前記コモン電極とを電気的に接続する第２の配線の配線抵抗、配線長および配線幅と等しく、
   前記複数の走査線と、前記複数のデータ線と、前記複数の画素電極と、前記複数の画素スイッチング素子と、複数の実装端子とが、同一基板上に形成されてなり、前記第１の基準電位電源回路は、前記複数の実装端子の一部である第１の実装端子に接続されてなり、前記コモン電源回路は、前記複数の実装端子の一部である第２の実装端子に接続されてなり、
   前記第１の実装端子と前記第２の実装端子は、端子面積が等しい、ことを特徴とする液晶装置。
2. 請求項１に記載の液晶装置において、
   前記液晶装置を駆動する駆動回路に各信号源および電源を配線する配線幅の中で、前記第１の配線の配線幅および前記第２の配線の配線幅は、他の配線の配線幅よりも大きい、ことを特徴とする液晶装置。
3. 請求項１または２に記載の液晶装置において、
   前記第１の実装端子と前記第２の実装端子は、構成する端子数が等しい、ことを特徴とする液晶装置。
4. 請求項１から３のいずれか一項に記載の液晶装置において、
   前記複数の実装端子において、前記第１の実装端子および前記第２の実装端子は、他の信号および電源の実装端子に比べて端子数が多いまたは端子面積が大きい、ことを特徴とする液晶装置。
5. 請求項１から４のいずれか一項に記載の液晶装置において、
   前記コモン電源回路には、出力反転されるコモン反転タイミングにおいて一定の電位である第２の基準電位を出力する第２の基準電位電源回路が前記複数のデータ線に低インピーダンスで接続されてなる、ことを特徴とする液晶装置。
6. 複数の走査線と、
   前記複数の走査線に交差して配置される複数のデータ線と、
   前記データ線と前記走査線の交差に対応して配置された複数の画素スイッチング素子と、
   前記複数の画素スイッチング素子に対応して配置された複数の画素電極と、
   前記画素電極と対向して容量を形成するコモン電極と、
   前記コモン電極に接続されて一定期間で出力電位が比較的高い電位と比較的低い電位の間で反転する矩形波信号を出力するコモン電源回路と、
   前記走査線に非選択電位を供給する第１の基準電位電源回路と、
   前記コモン電源回路から矩形波信号が供給されるコモン電位端子と前記コモン電極とを電気的に接続するコモン電位配線と、
   前記第１の基準電位電源回路から非選択電位が供給される電源端子と前記走査線を駆動する走査線駆動回路とを電気的に接続する電源配線と、
   前記データ線にプリチャージ電位を供給するプリチャージ電位電源回路と、
   前記プリチャージ電位電源回路からプリチャージ電位が供給されるプリチージ電位端子と前記データ線に接続されるデータ線プリチャージ回路とを接続するプリチャージ電位配線とを備え、
   前記複数の走査線と、前記複数のデータ線と、前記複数の画素電極と、前記複数の画素スイッチング素子と、前記コモン電位端子と、前記電源端子と、前記プリチージ電位端子とが、同一基板上に形成されてなり、
   前記コモン電位配線の配線抵抗、前記電源配線の配線抵抗、プリチャージ配線電位配線の配線抵抗、前記コモン電位端子の実装抵抗、前記電源端子の実装抵抗およびプリチャージ電位端子の実装抵抗を、それぞれ、Ｒｌ１、Ｒｌ２、Ｒｌ４、Ｒｉｎ１、Ｒｉｎ２およびＲｉｎ４とすると、１／Ｒｌ１＋１／Ｒｌ４＝１／Ｒｌ２、かつ、１／Ｒｉｎ１＋１／Ｒｉｎ４＝１／Ｒｉｎ２であって、
   前記電源配線の配線抵抗は、前記コモン電位配線の配線抵抗と等しく、
   前記電源配線と前記プリチャージ電位配線の配線幅の和は、前記コモン電位配線の配線幅と等しい、ことを特徴とする液晶装置。
7. 請求項１から６のいずれか一項に記載の液晶装置を備えた電子機器。

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