KR100685700B1

KR100685700B1 - 주사선 구동 회로, 표시 장치 및 전자 기기

Info

Publication number: KR100685700B1
Application number: KR1020050036902A
Authority: KR
Inventors: 유타카 고바시
Original assignee: 세이코 엡슨 가부시키가이샤
Priority date: 2004-05-06
Filing date: 2005-05-03
Publication date: 2007-02-26
Also published as: KR20060047695A; US7312638B2; CN100365680C; TWI305909B; JP2005321457A; CN1694140A; TW200603044A; US20050248558A1

Abstract

(과제) 주사선 구동 회로에 가해지는 전압을 저감한다.

(해결수단) 주사선에 연결되는 N 채널형 트랜지스터와 P 채널형 트랜지스터의 게이트 전극에 연결되는 버퍼 회로를 별개로 형성하여, 각각의 구동 전압을 다르게 함으로써 버퍼 회로에 가해지는 전압을 저감한다.

버퍼 회로, 주사선 구동 회로

Description

주사선 구동 회로, 표시 장치 및 전자 기기{SCANNING LINE DRIVING CIRCUIT, DISPLAY DEVICE, AND ELECTRONIC APPARATUS}

도 1 은 본 발명의 실시예를 설명하기 위한 액티브 매트릭스 기판 구성도.

도 2 는 본 발명의 제1 실시예를 설명하기 위한 주사선 구동 회로도.

도 3 은 본 발명의 실시예에 있어서의 제1 레벨 시프터의 회로도.

도 4 는 본 발명의 실시예에 있어서의 제2 레벨 시프터의 회로도.

도 5 는 본 발명의 제1 실시예에 있어서의 타이밍 차트도.

도 6 은 본 발명의 실시예에 있어서의 액정 표시 장치의 사시도 (일부 단면도).

도 7 은 본 발명의 제2 실시예를 설명하기 위한 주사선 구동 회로도.

도 8 은 본 발명의 제2 실시예에 있어서의 타이밍 차트도.

도 9 는 본 발명의 제3 실시예를 설명하기 위한 주사선 구동 회로도.

도 10 은 종래 기술을 설명하기 위한 주사선 구동 회로도.

도 11 은 종래 기술을 설명하기 위한 레벨 시프터 회로도.

* 도면의 주요부분에 대한 부호의 설명 *

101: 액티브 매트릭스 기판

201-1∼480: 주사선 1∼480

301: 주사선 구동 회로

350: 시프트 레지스터

351-1∼480: 제1 클록 인버터

352-1∼480: 제2 클록 인버터

353-1∼480: 제1 인버터

402-1∼480-1∼1920: 화소 전극 (1∼480, 1∼1920)

505-1∼480: NAND 회로

511-1∼480:제1 레벨 시프터

514-1∼480: 제1 트랜지스터

521-1∼480: 제2 레벨 시프터

524-1∼480: 제2 트랜지스터

601: CLK 신호 단자

602: CLKX 신호 단자

603: XST 신호 단자

604: ENB 단자

701: NAND 회로의 출력 신호를 나타내는 차트

702: 제1 레벨 시프터의 출력 신호를 나타내는 차트

703: 제1 실시예에서의 제2 레벨 시프터의 출력 신호를 나타내는 차트

710: ENB 신호를 나타내는 차트

713: 제2 실시예에서의 제2 레벨 시프터의 출력 신호를 나타내는 차트

901: 대향 기판

본 발명은 주사선 구동 회로, 표시 장치 및 휴대형 전자 기기에 관한 것으로, 특히 액티브 매트릭스 기판을 사용한 표시 장치의 주사선 구동 회로에 관한 것이다.

최근, 노트북 PC 나 모니터용을 필두에 박막 트랜지스터 (TFT) 등의 액티브 소자를 사용한 액정 표시 장치는 급속히 보급되고 있다. 특히 폴리규소를 TFT 의 액티브층에 사용한 폴리규소 TFT 는 그 높은 이동도를 활용하여 구동 회로를 유리 기판에 내장할 수 있는 점에서 주목을 받고 있다.

통상의 네마틱상 액정 재료를 사용한 액정 표시 장치에서는 신뢰성을 확보하기 위해서 액정에 인가하는 전압을 일정 시간으로 극성 반전시키는 교류 구동이 필요하다. 백색 표시시와 흑색 표시시에 액정에 가해지는 전압차는 3∼5V 이므로, 교류 구동을 하기 위해서는 액티브 매트릭스 기판 상의 화소 전극에는 6∼10V 의 전압 진폭의 신호를 입력해야 한다. 화소의 스위칭 TFT 의 게이트 전극에 연결되는 주사선에 관해서는 충분한 스위칭 특성을 얻기 위해서 화소 전극에 입력되는 신호보다 2∼5V 정도 더 높은 전압을 입력할 필요가 있어, 액정 표시 장치의 주사선 구동 회로는 결국, 8∼15V 정도의 신호 전압을 출력할 필요가 있다. 이 전압은 액정 장치가 대형ㆍ고정세일수록 높아지는 경향이 있고, 주사선 구동 회로 를 유리 기판에 내장하는 경우에는 10V 에서 15V 정도의 전압으로 회로를 구동하는 것이 일반적이었다.

또한, 차세대 표시 장치로서 유기 EL (OEL) 을 사용한 자발광 표시 장치도 개발이 진행되고 있지만, 유기 EL 의 구동에도 대전류를 흐르게 할 수 있는 폴리규소 TFT 액티브 매트릭스를 사용하는 수법이 일반적이다. 이 경우에도 유기 EL 을 구동할 때에는 5∼20V 정도의 전압이 필요하여, 액정 표시 장치와 동등하거나 그 이상의 전압을 주사선에 인가할 필요가 있다.

그러나, 주사선 구동 회로를 구동할 때에 필요한 타이밍 신호나 클록 신호는 외부의 IC 로부터 입력하는 구성을 택하는 것이 일반적이지만, 일반적으로 IC 에서 5V 이상의 전압 진폭을 갖는 신호를 출력하기 위해서는 고내압성이 우수한 특수한 프로세스로 제조될 필요가 있기 때문에 비용이 많이 들게 된다.

이 문제를 회피하기 위해서는 유리 기판 상에 내장된 주사선 구동 회로에 레벨 시프터 (승압 회로) 를 장착하고, IC 로부터 3∼5V 정도의 전위 진폭의 입력 신호를 받아 8∼15V 정도의 전위 진폭으로 승압시키는 회로 구성이 유효하고, 예를 들어, 일본 공개특허공보 2000-163003호에 기재된 바와 같이 IC 회로로부터의 입력 신호를 레벨 시프터로 승압시킨 다음 시프트 레지스터에 입력하는 방법이 종래부터 이용되어 온 방법이다.

그러나, 폴리규소 TFT, 특히 600℃ 이하의 온도에서 무알칼리 유리 기판 상에 폴리규소를 형성하는 이른바 저온 프로세스ㆍ폴리규소 (LTPS) TFT 의 경우, 게이트 절연막은 CVD 법에 의해서 형성되는 것이 일반적이고, 단일 결정 규소 웨이퍼 상에 트랜지스터를 형성하는 경우에 일반적으로 이용되는 열산화법에 의한 게이트 절연막에 비하여 내압ㆍ결함 밀도 모두 열등하다. 그래서, 상기한 바와 같은 고전압을 구동 회로 전체에 가하는 것은 신뢰성, 수율의 관점에서 바람직하지 못하다.

한편, 최근의 폴리규소 TFT 가 급속한 고성능화에 의해, 주사선 구동 회로 내의 시프트 레지스터 등의 논리 회로계는 3∼5V 로 동작가능하게 되었다. 그래서, 예를 들어 일본 공개특허공보 2001-265297호에 기재된 바와 같이, 시프트 레지스터 등의 논리 회로는 비교적 저전압 (이것을 논리 회로계 전원 전압이라고 부른다) 으로 동작시켜, 그 출력 신호를 레벨 시프터로 비교적 고전압 (이것을 구동 회로계 전원 전압이라고 부른다) 으로 승압하여 버퍼 회로를 통해서 주사선에 접속시키는 구성이 가능하게 되었고, 소비 전류의 저감ㆍ신뢰성 향상이라는 이점 때문에 최근 주류를 이루고 있다.

도 10 은 종래의 주사선 구동 회로의 구성예이다. 또, 여기서는 주사선수 480개의 액정 표시 장치를 구동하는 주사선 구동 회로를 상정하고 있다. 주사선 구동 회로 내에는 시프트 레지스터 회로 (350) 가 내장되어 있고, CLK 신호 단자 (601), CLKX 신호 단자 (602), XST 신호 단자 (603) 가 접속되어 있다. 시프트 레지스터는 제1 클록 인버터 (351-n), 제2 클록 인버터 (352-n), 제1 인버터 (353-n) 로 하나의 단이 형성되어, 총 480단으로 이루어져 있고, 초단ㆍ종단을 포함하여 합계 481개의 출력 단자 (504-1∼481) 를 갖고 있다.

시프트 레지스터 회로 (350) 로부터의 n (=1∼480) 번째의 출력 단자 (504- n) 와 n+1번째의 출력 단자 (504-n+1) 가 NAND 회로 (505-n) 의 입력 단자에 각각 접속되어 있다. 여기서, 제1 및 제2 클록 인버터 (351-n, 352-n), 제1 인버터 (353-n), NAND 회로 (505-n) 는 각각, 전원으로서 VD 및 VS (VD>VS) 의 전위를 갖는 단자에 접속되어 있고, NAND 회로 (505-n) 로부터 출력되는 신호 전위는 VD-VS 의 진폭을 갖는다.

NAND 회로 (505-n) 의 출력 단자는 레벨 시프터 회로 (506-n) 에 접속되어, VD-VS 의 진폭이었던 신호 전위는 VH-VL 로 증폭된다. 여기서 VH>VD>VS>VL 이다. 레벨 시프터 회로 (506-n) 에서 전위를 증폭한 신호는 제2 인버터 (507-n), 제3 인버터 (508-n), 제4 인버터 (509-n) 를 통해 주사선에 접속된다. 여기서 제2∼제4 인버터 (507-n∼509-n) 는 구동 능력을 증폭하기 위한 버퍼 회로로서 구성되어 있고, 모두 전원으로서 전위 VH 및 전위 VL 에 접속되어 있다.

도 11 은 레벨 시프터 회로 (506-n) 의 구성예이다. 신호를 정극성과 역극성으로 분리하여 출력하는 분리부 (550) 와, VD-VS 신호 레벨을 VH-VS 신호 전위로 증폭시키는 High 레벨 증폭부 (551) 와, VH-VS 신호 전위를 VH-VL 신호 전위로 증폭시키는 Low 레벨 증폭부 (552) 에 의해서 구성되어 있다. High 레벨 증폭부 (551) 및 Low 레벨 증폭부 (552) 의 구성은 이른바 플립플롭형의 레벨 시프터로서 알려져 있는 것으로, 비동작시의 정상 소비 전류가 적다는 점에서 주사선 구동 회로에는 일반적으로 사용되는 회로 구성이다. 또, High 레벨 증폭부 (551) 와 Low 레벨 증폭부 (552) 가 교체된 구성일 수도 있다. High 레벨 증폭부 (551) 또는 Low 레벨 증폭부 (552) 중 어느 일방이 존재하지 않는 구성도 가능하지만, 이 경우, VH-VL 과 VD-VS 의 차가 너무 크면 레벨 시프트가 불가능하기 때문에, 충분히 논리 회로를 저전압 구동화하기 위해서는 이러한 2단 구성을 취할 필요가 있다.

이상과 같은 구성에 의해, 시프트 레지스터 (305) 및 NAND 회로 (505-n) 로 이루어지는 논리계 회로 구동 전압 (VD-VS) 은 폴리규소 TFT 의 성능 허용 범위에서 저전압화되면서, 제2∼제4 인버터 (507∼509-n) 로 이루어지는 버퍼부의 구동계 회로 구동 전압 (VH-VL) 을 필요한 만큼 확보할 수 있도록 할 수 있어, 고화질과 고신뢰성ㆍ저소비 전류를 양립킬 수 있는 것이다.

그러나, 일본 공개특허공보 2000-163003호 및 일본 공개특허공보 2001-265297호의 종래예와 같은 구성에서는 논리 회로계에 가해지는 전압은 저감할 수 있더라도, 버퍼부에 가해지는 전압은 높기 때문에, 이 부위에서의 소비 전류 증대, 신뢰성 저하는 피할 수 없다. 또한, High 측ㆍLow 측 모두 전위를 시프트하기 위해서는 레벨 시프터가 직렬 2단 구성으로 되기 때문에, 회로의 동작 속도가 느려진다는 문제도 갖고 있고, 이 문제는 초고정세 패널의 설계시에 애로점이 된다.

특히 폴리규소 TFT 는 규소 웨이퍼 상의 MOS 트랜지스터에 비하여, 이동도가 수분의 1 에서 10분의 1 정도 밖에 안된다. 이 때문에, 같은 용량의 주사선을 구동하는 경우, 폴리규소 TFT 로 구동 회로의 버퍼 회로를 구성하면 규소 웨이퍼 상의 MOS 트랜지스터로 구성하는 경우에 비해 트랜지스터의 면적은 수배에서 10배로 되어 수율이나 신뢰성에 큰 영향을 주기 때문에, 버퍼 회로 부분의 저전압화는 매우 중요한 과제이다.

본 발명은 상기 문제점을 해결하기 위해서, 타이밍 회로 (전원 전위 VD∼VS) 로부터의 출력 타이밍 신호의 구동 능력을 증강시키는 버퍼 회로를 2개 형성하여, 일방을 P 형 트랜지스터의 게이트 전극에, 다른 일방을 N 형 트랜지스터의 게이트 전극에 각각 접속한 후에 상기 P 형 및 N 형 트랜지스터의 드레인 전극을 주사선에, P 형 트랜지스터의 소스 전극을 전위 VH 의 전원에, N 형 트랜지스터의 소스 전극을 전위 VL 의 전원에 각각 접속하는 구성이고, N 형 트랜지스터의 게이트 전극에 접속되어 있는 제1 버터 회로와 P 형 트랜지스터의 게이트 전극에 접속되어 있는 제2 버퍼 회로의 구동 전압은 각각 다르도록 구성되는 주사선 구동 회로를 제안한다. 여기서 VH≥VD>VS≥VL 로 한다. 이러한 구성에 의해, 각각의 버퍼부에 가해지는 전압은 종래예인 단일 버퍼를 사용하는 경우에 비해 보다 낮게 설정할 수 있어, 소비 전류 증대나 신뢰성 저하를 경감할 수 있다. 또한, 구동 전압이 저감됨으로써 버퍼부를 구성하는 트랜지스터의 채널 길이도 짧게 설정할 수 있기 때문에, 회로 면적도 축소되고 수율도 향상된다.

또한, 타이밍 신호를 레벨 시프터로 증폭시킨 후, N/P 형 트랜지스터까지의 사이에 상기 제1 버퍼 회로 또는 상기 제2 버퍼 회로를 구성하는 인버터 회로 이외의 회로가 존재하지 않는 것을 제안한다. 그럼으로써, 높은 전압으로 구동되는 회로는 버퍼 회로뿐이고, 다른 회로는 모두 저전압으로 구동할 수 있기 때문에, 소비 전류 증대나 신뢰성 저하를 보다 경감할 수 있다.

또한, 본 발명에서는 상기 제1 버퍼 회로에 접속되는 전원의 전위는 모두 전 위 VD 이하인 것을 특징으로 한 구성 및 제2 버퍼 회로에 접속되는 전원의 전위는 모두 전위 VS 이상인 것을 특징으로 한 구성의 액정 장치를 제안한다. 또한, 상기 제1 버퍼 회로에 접속되는 전원의 전위 중 하나는 전위 VD 인 것 및 상기 제2 버퍼 회로에 접속되는 전원의 전위 중 하나는 전위 VS 인 것도 함께 제안한다. 이러한 구성을 취하면, 각각의 레벨 시프터가 원래의 신호 전위에 대하여 High 측 또는 Low 측 전위만 시프트시키면 되기 때문에, 레벨 시프터 회로의 구성이 단순해져 동작 속도가 비교적 빠르고, 소비 전류도 적다는 이점을 갖는다.

또한, 본 발명에서는 상기 제1 버퍼 회로에 접속되는 전원의 전위는 모두 VL 이상인 구성 및 상기 제2 버퍼 회로에 접속되는 전원의 전위는 모두 VH 이하인 것도 제안한다. 이와 같이 구성하면, N 형 트랜지스터 및 P 형 트랜지스터를 OFF 하기 위해서 필요한 최저 전압을 확보하면서, 버퍼 회로의 구동 전압폭을 최저한으로 할 수 있기 때문에, 신뢰성이나 수율이 보다 높아진다.

또한, 본 발명에서는 상기 제1 버퍼 회로의 구동 전압차와 상기 제2 버퍼 회로의 구동 전압차는 개략 일치하는 것도 제안한다. 이와 같이 설정하면, 제1 버퍼 및 제2 버퍼 중 어느 하나에만 전압 부하가 가해지는 일이 없고, 주사선 회로 전체적으로 본 경우에 가장 신뢰성ㆍ수율이 높아진다.

또한, 본 발명에서는 상기 제1 버퍼 회로 또는 상기 제2 버퍼 회로에 입력되는 신호는 서로 다른 타이밍 신호를 포함하는 것을 특징으로 하는 구성의 액정 장치도 제안한다. 이러한 구성에 의해, 상기 P 형 및 N 형 트랜지스터로 동시에 ON 이 되는 순간이 발생되는 것을 회피하여, 한층더 저소비 전류에 효과가 있다. 또한, 액정 표시 장치에 있어서는 게이트 플로트식 공통 반전 구동법을 이용할 때에도 유효하다.

또한, 본 발명에서는 상기 제1 버퍼 회로 또는 상기 제2 버퍼 회로 중 어느 일방의 전단에만 레벨 시프터를 형성하고, 다른 일방은 타이밍 신호로부터 직접 버퍼 회로에 접속하는 구성을 제안한다. 이렇게 구성하면, 레벨 시프터 회로를 하나 삭감할 수 있는 데다, 일방의 버퍼 회로에 가해지는 전압이 낮기 때문에 채널 길이를 짧게 취할 수 있어, 구동 회로의 사이즈를 저감할 수 있다. 또한, 레벨 시프터 회로의 개수가 반으로 줄기 때문에, 소비 전류도 감소된다.

또한, 본 발명에서는 제1 및 제2 버퍼 회로를 구성하는 소자는 폴리규소 TFT 인 것을 제안한다. 액티브 매트릭스 기판 상의 폴리규소 TFT 소자는 통상의 규소 웨이퍼 상의 소자에 비해 리크 전류량이나 신뢰성이 열등한 데다, 이동도가 낮아 같은 주사선 용량이더라도 버퍼부의 트랜지스터 사이즈가 커지기 때문에 본 발명의 효과는 더욱 현저하다. 이러한 구성에 의해, 주사선 구동 회로를 액티브 매트릭스 회로를 형성한 기판 상에 동시 형성하는 구동 회로 내장형 표시 장치에 있어서, 보다 신뢰성ㆍ수율이 우수한 주사선 구동 회로를 제공할 수 있다.

또한, 본 발명에서는 이들 주사선 구동 회로를 사용한 표시 장치를 제안한다. 이렇게 구성된 표시 장치는 보다 저소비 전력ㆍ고신뢰성ㆍ고정세의 이점을 갖는다. 또, 여기서 표시 장치란, 액정 디스플레이 (LCD), 액정 라이트 밸브, EL 디스플레이, 필드 이미션 디스플레이 (FED) 등을 가리킨다.

또한, 본 발명에서는 상기 표시 장치를 탑재한 전자 기기를 제안한다. 이러한 표시 장치를 전자 기기에 탑재함으로써, 제품의 신뢰성이 증가하고, 소비 전력이 저감되기 때문에 배터리 구동하는 경우는 구동 시간이 길어진다. 또한, 보다 고정세인 패널을 탑재할 수 있게 된다. 또, 여기서 말하는 전자 기기란 모니터, TV, 노트북 PC, PDA, 전자 북, 디지털 카메라, 비디오 카메라, 휴대 전화, 포토 뷰어, 음악 스토리지 등을 가리킨다.

발명을 실시하기 위한 최선의 형태

이하, 본 발명의 실시형태를 도면에 기초하여 설명한다.

[실시예 1]

도 1 은 본 발명에 기재된 액정 표시 장치를 실현하는 제1 실시예에서의 주사선 구동 회로 내장형의 액티브 매트릭스 기판의 구성도이다. 액티브 매트릭스 기판 (101) 상에는 480개의 주사선 (201-1∼480) 과 1920개의 데이터선 (202-1∼1920) 이 직교하여 형성되어 있고, 480개의 용량선 (203-1∼480) 은 주사선 (201-1∼480) 과 병행 또한 교대로 배치되어 있다. 데이터선 (202-1∼1920) 은 데이터선 입력 단자 (302-1∼1920) 에 접속되어 있다. 용량선 (203-1∼480) 은 서로 단락되어 공통 전위 입력 단자 (303) 에 접속된다. 대향 도통부 (304) 도 역시, 공통 전위 입력 단자 (303) 에 접속된다.

주사선 (201-n) 과 데이터선 (202-m) 의 각 교점에는 N 채널형 전계 효과 박막 트랜지스터로 이루어지는 화소 스위칭 소자 (401-n-m) 가 형성되어 있고, 그 게이트 전극은 주사선 (201-n) 에, 소스ㆍ드레인 전극은 각각 데이터선 (202-m) 과 화소 전극 (402-n-m) 에 접속되어 있다. 화소 전극 (402-n-m) 은 용량선 (203- n) 과 보조 용량 콘덴서를 형성하고, 또한 액정 표시 장치로서 조립되었을 때에는 액정 소자를 사이에 두고 대향 기판 전극 (C0M) 과 역시 콘덴서를 형성한다.

주사선 (201-1∼480) 은 액티브 매트릭스 기판 상에 폴리규소 박막 트랜지스터를 집적함으로써 형성된 주사선 구동 회로 (301) 에 접속되어 구동 신호를 받는다. 주사선 구동 회로 (301) 에는 CLK 신호 단자 (601), CLKX 신호 단자 (602), XST 신호 단자 (603) 가 접속되어 있다. 또한 도시하지 않지만, 복수의 전원 전위도 주사선 구동 회로에 접속되어 있다.

도 2 는 주사선 구동 회로 (301) 의 상세한 회로 구성도이다. 주사선 구동 회로 (301) 내에는 시프트 레지스터 회로 (350) 가 내장되어 있고, CLK 신호 단자 (601), CLKX 신호 단자 (602), XST 신호 단자 (603) 가 접속되어 있다. 시프트 레지스터는 제1 클록 인버터 (351-n), 제2 클록 인버터 (352-n), 제1 인버터 (353-n) 로 하나의 단이 형성되어, 총 480단으로 이루어져 있고, 초단ㆍ종단을 포함하여 합계 481개의 출력 단자 (504-1∼481) 를 갖고 있다.

시프트 레지스터 회로 (350) 로부터의 n (=1∼480) 번째의 출력 단자 (504-n) 및 n+1 (=2∼481) 번째의 출력 단자 (504-n+1) 는 NAND 회로 (505-n) 에 접속되고, 그 출력은 제1 레벨 시프터 (511-n) 및 제2 레벨 시프터 (521-n) 에 입력된다.

도 3 은 제1 레벨 시프터 (511-n) 의 구성예이고, 도 4 는 제2 레벨 시프터 (521-n) 의 구성예이다. 모두 플립플롭형의 레벨 시프터 회로이고, 제1 레벨 시프터는 VD-VS 의 진폭으로 입력된 전위를 VD-VL 의 전위로 변환하여 출력하고, 제2 레벨 시프터는 동일하게 VD-VS 의 진폭으로 입력된 전위를 VH-VS 의 전위로 변 환하여 출력한다. 이 때, 이상적으로는 입력된 신호와 같은 파형으로 출력되지만, 실제로는 폴리규소 TFT 의 특성에 의해서 약간의 신호 지연과 신호 파형의 둔화가 발생된다. 이것을 도 5 를 사용하고 설명한다.

도 5 는 제1 레벨 시프터 (511-n) 및 제2 레벨 시프터 (521-n) 의 동작을 나타낸 타이밍 차트이고, 701 로 나타낸 차트가 NAND 회로 (505-n) 로부터의 출력 신호 (=제1ㆍ제2 레벨 시프터에 대한 입력 신호), 702 로 나타낸 차트가 제1 레벨 시프터 (511-n) 의 출력 신호, 703 으로 나타낸 차트가 제2 레벨 시프터 (521-n) 의 출력 신호를 각각 나타낸다. 이와 같이 폴리규소 TFT 를 사용한 레벨 시프터에서는 신호 지연과 신호 파형의 둔화가 발생되게 된다.

또, 여기서 VD 는 High 측의 논리계 회로 구동 전압, VS 는 Low 측의 논리계 회로 구동 전압, VH는 High 측의 구동계 회로 구동 전압, VL 은 Low 측의 구동계 회로 구동 전압을 나타내고, VH>VD>VS>VL 이다. 또한, 제2ㆍ제3 인버터 (512ㆍ513-n), 제4 인버터와 제5 인버터 (522ㆍ523-n) 에 가해지는 전압을 균일하게 하기 위해서는 VH-VS=VD-VL 이 바람직하고, 구체적인 전압은 패널 사이즈나 정세도, 사용하는 액정에 따라서도 달라지지만, 예를 들어 VH=15V, VD=10V, VS=5V, VL=0V 등으로 하면 되고, 이후의 설명에서는 이 값을 사용한다.

제1 레벨 시프터 (511-n) 로부터의 출력 신호 (전위 VD∼VL) 는 제2 인버터 (512-n), 제3 인버터 (513-n) 를 통해 N 채널형 트랜지스터인 제1 트랜지스터 (514-n) 의 게이트 전극에 접속된다. 여기서 제2 인버터 (512-n) 및 제3 인버터 (513-n) 는 High 측 전원으로서 전위 VD, Low 측 전원으로서 전위 VL 을 각각 부여받는다. 또한, 제1 트랜지스터 (514-n) 의 소스 전극은 전위 VL 에 접속된다.

한편, 제2 레벨 시프터 (521-n) 로부터의 출력 신호 (전위 VH∼VS) 는 제4 인버터 (522-n), 제5 인버터 (523-n) 를 통해 P 채널형 트랜지스터인 제2 트랜지스터 (524-n) 의 게이트 전극에 접속된다. 여기서 제4 인버터 (522-n) 및 제5 인버터 (523-n) 는 High 측 전원으로서 전위 VH, Low 측 전원으로서 전위 VS 를 각각 부여받는다. 또한, 제2 트랜지스터 (524-n) 의 소스 전극은 전위 VH 에 접속된다. 또한, 제1 트랜지스터 (514-n) 및 제2 트랜지스터 (524-n) 의 드레인 전극은 주사선 버스 라인 (201-n) 에 접속된다.

또, 여기서 제4 인버터 (522-n) 및 제5 인버터 (523-n) 의 High 측 전원으로서는 전위 VH 보다 높은 값으로 해도 되고, 제2 인버터 (512-n) 및 제3 인버터 (513-n) 의 Low 측 전원으로서 전위 VL 보다 낮은 값으로 해도 된다. 이와 같이 설정하면, 제1 트랜지스터 (514-2) 또는 제2 트랜지스터 (524-n) 가 다소 디프레션 시프트하고 있더라도 리크 전류의 증대를 방지가능하다. 단, 신뢰성의 관점에서는 이러한 구성은 바람직하지 못하고, 시프트가 없는, 즉 게이트 전압 (Vgs) 0V 에서 확실히 OFF 되는 트랜지스터이면, 본 실시예와 같이 전원을 설정하는 편이 좋다.

이러한 구성에 의해, 시프트 레지스터에 의해 High 신호가 전송되어 시프트 레지스터 출력단 n (504-n) 및 시프트 레지스터 출력단 n+1 (504-n+1) 이 High 가 되는 타이밍에서는 n번째의 주사선 (201-n) 에 접속되는 제1 트랜지스터 (514-n) 는 OFF, 제2 트랜지스터 (524-n) 는 ON 으로 되어 주사선에 대하여 VH 의 전위를 부여하고 (주사선 선택 기간), 그 이외의 기간에서는 제1 트랜지스터 (514-n) 는 ON, 제2 트랜지스터 (524-n) 는 OFF 로 되어 VL 의 전위를 부여 (주사선 비선택 기간) 할 수 있게 된다. 즉, 주사선에는 VH-VL=15V 의 신호 전위 진폭이 부여되는 반면, 제2 인버터 (512-n), 제3 인버터 (513-n), 제4 인버터 (522-n), 제5 인버터 (523-n) 에는 VD-VL=VH-VS=10V 의 전압밖에 가해지지 않는다. 그럼으로써, 주사선에 충분한 전압을 부여함으로써 화소 TFT 의 기록 부족 등 영상의 품위 저하를 방지하면서, 제2 인버터 (512-n), 제3 인버터 (513-n), 제4 인버터 (522-n), 제5 인버터 (523-n) 의 신뢰성 저하나 리크 전류 증대를 억제할 수 있다.

또한, 제2 인버터 (512-n) 및 제3 인버터 (513-n) 는 전원으로서 전위 VD 이하, 제4 인버터 (522-n) 및 제5 인버터 (523-n) 는 전원으로서 전위 VS 이상만을 접속하고 있기 때문에, 제1 레벨 시프터 (511-n) 와 제2 레벨 시프터 (521-n) 의 구성은 각각 저압측 레벨 시프터만, 고압측 레벨 시프터만으로 구성할 수 있고, 종래예의 도 11 에 나타낸 것과 같이 고압측으로의 레벨 시프터와 저압측으로의 레벨 시프터를 직렬로 접속한 것에 비하여 고속으로 동작한다. 각각으로의 입력 신호는 병렬 입력이므로, 주사선 구동 회로 전체적으로 보면, 보다 빠른 주파수로 구동가능해진다. 그럼으로써, 종래 기술에 비하여 고정세인 패널이 실현가능한 주사선 구동 회로 구성으로 되어 있다.

도 6 은 본 발명의 제1 실시예에서의 표시 장치의 일례를 나타낸 투과형 액정 표시 장치의 사시 구성도 (일부 단면도) 이다. 도 1 에 나타낸 바와 같은 액티브 매트릭스 기판 (101) 과, 컬러 필터 기판 상에 ITO 를 막형성함으로써 공통 전극을 형성한 대향 기판 (901) 을 시일재 (920) 에 의해 접합하고, 그 속에 네마틱상 액정 재료 (910) 를 봉입하고 있다. 도시하지 않지만, 액티브 매트릭스 기판 (101), 대향 기판 (901) 모두 액정 재료 (910) 와 접촉하는 면에는 폴리이미드 등으로 이루어지는 배향 재료가 도포되고, 서로 직교하는 방향으로 러빙 처리되어 있다. 또한, 액티브 매트릭스 기판 (101) 위의 대향 도통부 (304) 에는 도통재가 배치되고, 대향 기판 (901) 의 공통 전극과 단락되어 있다.

데이터선 입력 단자 (302-1∼1920), 공통 전위 입력 단자 (303), CLK 신호 단자 (601), CLKX 신호 단자 (602), 스타트 펄스 신호 단자 (603) 나 각종 전원 단자에는 액티브 매트릭스 기판 (101) 상에 실장된 FPC (930) 를 통하여 회로 기판 (935) 위의 1 내지 복수의 외부 IC (940) 에 접속되어, 필요한 전기 신호ㆍ전위를 공급받는다.

또한 대향 기판의 외측에는 상부 편향판 (951) 을, 액티브 매트릭스 기판의 외측에는 하부 편향판 (952) 을 배치하여 서로의 편광 방향이 직교하도록 (크로스니콜 형상) 배치한다. 또한 하부 편향판 (952) 밑에 백라이트 유닛 (960) 을 부착하여 완성시킨다. 백라이트 유닛 (960) 은 냉음극관에 도광판이나 산란판을 부착한 것이어도 되고, EL 소자에 의해서 발광하는 유닛이어도 된다. 도시하지 않지만, 또한 필요에 따라, 주위를 외각으로 덮거나 또는 상부 편향판의 더욱 위에 보호용 유리나 아크릴판을 부착해도 되고, 시야각 개선을 위해, 광학 보상 필름을 붙여도 된다.

이와 같이 구성된 액정 표시 장치에서는 종래의 것보다 저소비 전류이면서 고신뢰성을 실현할 수 있고, 또한 보다 고정세의 패널로 할 수도 있다. 또한 이러한 액정 표시 장치를 사용한 전자 기기에서는 신뢰성의 향상, 소비 전력의 저감, 고정세인 표시부를 실현할 수 있다.

[실시예 2]

도 7 은 본 발명에 기재된 액정 표시 장치 및 주사선 구동 회로를 실현하는 제2 실시예에서의 구성도이다. 제1 실시예와의 대비를 위해, 도 2 와 도 7 을 비교하면서 설명한다.

도 7 에 의하면, 본 실시예에서는 새롭게 ENB 신호 단자 (604) 를 통하여 ENB 신호가 입력되고 있다. ENB 신호는 각 단의 3입력 NAND 회로 (525-n) 에 입력되고, 시프트 레지스터로부터의 출력 (504-n, 504-n+1) 은 3입력 NAND 회로 (525-n) 및 NAND 회로 (515-n) 에 병렬로 입력되지만, NAND 회로 (515-n) 에 ENB 신호는 입력되지 않는다. NAND 회로 (515-n) 의 출력은 제1 레벨 시프터 (511-n) 에 입력되고, 3입력 NAND 회로 (525-n) 의 출력은 제2 레벨 시프터 (521-n) 의 입력에 접속되어 있다. 이상을 제외한 각 부위의 구성, 예를 들어 시프트 레지스터부 (350) 의 구성 등은 제1 실시예의 도 2 와 동일하다.

도 8 은 제2 실시예에서의 타이밍 차트의 일례이다. 701 로 나타낸 차트가 NAND 회로 (515-n) 로부터의 출력 신호, 702 로 나타낸 차트가 제1 레벨 시프터 (511-n) 의 출력 신호이고, 이들은 제1 실시예의 도 5 와 완전히 같다. 한편, 710 으로 나타낸 차트가 ENB 신호 단자 (604) 를 통하여 입력되는 ENB 신호이고, 701 로 나타낸 NAND 회로 (515-n) 로부터의 출력 신호가 Low (전위: VS) 인 기간, 즉 시프트 레지스터로부터의 n단째의 출력 단자 (504-n) 와 n+1단째의 출력 단자 (504-n+1) 의 전위가 모두 High (전위:VD) 로 되어 있는 것보다 약간 짧은 기간, High (전위: VD) 가 되도록 설정한다. 이렇게 설정하면, 제2 레벨 시프터 (521-n) 의 출력 신호를 나타내는 차트는 713 과 같이 되고, 713 의 차트가 Low 로 되어 제2 트랜지스터 (524-n) 가 ON 되는 기간, 즉 주사선이 선택되는 기간은 ENB 신호에 의해 실시예1 의 차트 703 보다 짧게 되어 있음을 알 수 있다. 요컨대 도 8 의 화살표 B 와 같은 차트 702 로 나타낸 제1 레벨 시프터 (511-n) 의 출력 신호가 반전되는 순간에는 이미 차트 713 로 나타낸 제2 레벨 시프터의 출력 신호는 충분히 전위가 높게 (≒VH) 되어 있어, 제1 트랜지스터 (514-n) 가 ON 되는 타이밍에서는 제2 트랜지스터 (524-n) 는 확실히 OFF 되어 있다. 즉, 제1 실시예에서의 도 5 의 타이밍 A 와 같이 주사선에 전위 VH 의 전원과 전위 VL 의 전원이 동시에 저임피던스로 접속되어 있는 순간이 없어, 주사선을 통하여 전원 전위 VH 와 전원 전위 VL 사이에 대전류가 흐르는 일이 없다.

이상과 같이, 제1 레벨 시프터 (511-1), 제2 인버터 (512-1), 제3 인버터 (513-1) 로 이루어지는 제1 버퍼 회로에 입력되는 신호와, 제2 레벨 시프터 (521-1), 제4 인버터 (522-1), 제5 인버터 (523-1) 로 이루어지는 제2 버퍼 회로에 입력되는 신호의 타이밍을 다르게 함으로써, 제2 실시예에서 나타낸 회로에서는 제1 실시예에서 나타낸 회로보다 더욱 소비 전류 저감을 달성할 수 있고, 전원 라인이 순간적으로 전압이 변동되는 문제를 방지할 수 있다.

또, 액티브 매트릭스 기판의 구성도, 레벨 시프터의 회로 구성, 액정 표시 장치의 모듈 구성도는 제1 실시예와 같고, 각각 도 1, 도 3∼4, 도 6 을 참조하기 바란다.

또한, 이러한 구성을 취하는 주사선 구동 회로를 액정 표시 장치에 적용하는 경우, 제1 트랜지스터 (514-n) 와 제2 트랜지스터 (524-n) 가 모두 OFF 되도록 제어할 수 있기 때문에, 주사선이 어느 전원에도 접속되지 않는, 이른바 플로팅으로 할 수 있어, 게이트 플로트형 공통 반전식의 구동을 행하는 경우에는 더욱 유효하다.

[실시예 3]

도 9 는 본 발명에 기재된 액정 표시 및 주사선 구동 회로를 실현하는 제3 실시예에서의 구성도이다. 제2 실시예와의 대비를 위해, 도 7 과 도 9 의 상이점에 대해 설명한다.

본 실시예에서는 제2 실시예에서의 제1 레벨 시프터 (511-n) 는 제6 인버터 (515-n) 로 대체되어 있고, VL=VS 이다. 즉, 제2, 제3, 제6 인버터 (512-n, 513-n, 515-n) 의 구동 전압은 시프트 레지스터 회로 (350) 와 동일한 VD (10V)∼VS (5V) 이다.

따라서, 본 실시예에서는 제2, 제3, 제6 인버터 (512-n, 513-n, 515-n) 에 가해지는 구동 전압차 (5V) 는 제4 인버터 (522-n) 및 제5 인버터 (523-n) 에 가해지는 전압차 (10V) 보다 작다. 또한, 최종적으로 주사선에 부여되는 신호 레벨은 VS (5V)∼VH (15V) 가 된다.

주사선에 부여하는 전위차가 큰 경우에는 본 실시예와 같은 회로 구성은 제4 인버터 (522-n) 및 제5 인버터 (523-n) 에 과대한 부하를 가하기 때문에 바람직하지 못하지만, 구동 전압이 작은 액정을 사용하는 경우나 비교적 소형ㆍ저정세도의 경우에는 주사선에 부여하는 전위차가 작아, 이러한 구성을 취하더라도 신뢰성에 큰 문제는 없다. 한편, 레벨 시프터 회로에 비해 인버터 회로는 점유 면적ㆍ소비 전류가 작아, 회로 면적 및 총소비 전력은 현저히 감소된다. 또한, 제2, 제3, 제6 인버터 (512-n, 513-n, 515-n) 의 구동 전압이 감소되기 때문에 채널 길이를 짧게 설정할 수 있고, 이 점에서도 회로 면적은 더욱 감소된다.

그 밖의 타이밍이나 동작에 관해서는 실시예 2 와 동일하다.

본 발명은 전술한 실시형태에 한정되지 않고, 주사선 구동 회로의 논리 회로부분의 구성은 완전히 임의이고, 예를 들어 시프트 레지스터 이외의 순차 선택 회로를 사용하더라도 전혀 문제가 없다.

또한, 주사선 구동 회로 뿐만 아니라, 데이터선 구동 회로도 내장된 완전 드라이버 내장 액티브 매트릭스 기판을 사용한 액정 표시 장치이어도 무방하다. 화소 스위칭 소자도 N 형 트랜지스터 뿐만 아니라, P 형 트랜지스터나 상보형 전송게이트를 사용하여도 무방하고, 폴리규소가 아니라 비정질 규소 박막 트랜지스터를 사용해도 된다. 또, 절연 기판 상에 박막 트랜지스터를 형성하는 것이 아니라, 결정 규소 웨이퍼 상에 화소 스위칭 소자나 구동 회로를 형성한 액티브 매트릭스 기판이어도 된다.

또한, 액정 표시 장치로서 실시예와 같은 투과형이 아니라 반사형이나 반투 과형으로 해도 되고, 직시형이 아니라 투영용의 라이트 밸브로 해도 된다. 또한 실시예와 같이 노멀리 화이트 모드 뿐만아니라, 노멀리 블랙 모드를 사용해도 된다. 특히 이 경우에는 액정의 배향 모드로서 수직 배향 모드 (VA) 나 횡전계 스위칭 모드 (IPS) 를 사용하더라도 무방하다. 후자의 경우, 공통 전극은 액티브 매트릭스 기판 (101) 상에만 형성된다.

또한, 액정 표시 장치 뿐만 아니라, 유기 EL 표시 장치, 필드 이미션 표시 장치 등의 주사선 구동 회로나 액티브 매트릭스를 사용한 광학 센서, 터치 센서 등의 주사선 구동 회로에 본 발명을 적용할 수도 있다.

본 발명에 따르면, 주사선에 연결되는 N 채널형 트랜지스터와 P 채널형 트랜지스터의 게이트 전극에 연결되는 버퍼 회로를 별개로 형성하고, 각각의 구동 전압을 다르게 함으로써, 각각의 버퍼부에 가해지는 전압이 종래의 단일 버퍼를 사용하는 경우보다 낮게 설정할 수 있어, 소비 전류 증대나 신뢰성 저하를 경감시킬 수 있다.

또한, 구동전압이 저감됨으로써 버퍼부를 구성하는 트랜지스터의 채널 길이도 짧게 설정할 수 있기 때문에, 회로 면적도 축소되고 수율도 향상시킬 수 있다.

Claims

복수의 스위칭 소자와 상기 복수의 스위칭 소자에 접속되어 이루어지는 복수의 주사선을 구비한 액티브 매트릭스 기판의 상기 복수의 주사선을 구동하기 위한 주사선 구동 회로로서,

상기 복수의 주사선에 선택 전위를 부여하는 선택 타이밍 및 비선택 전위를 부여하는 비선택 타이밍을 나타내는 1 내지 복수의 타이밍 신호를 각 주사선마다 출력하기 위한, 타이밍 회로;

상기 타이밍 신호의 구동 능력을 증폭시키는, 제1 버퍼 회로;

상기 타이밍 신호의 구동 능력을 증폭시키는, 제2 버퍼 회로;

상기 제1 버퍼 회로의 입력 단자와 상기 타이밍 회로의 출력 단자에 접속되거나, 또는 상기 제2 버퍼 회로의 입력 단자와 상기 타이밍 회로의 출력 단자에 접속되며, 상기 타이밍 회로로부터 출력되는 상기 타이밍 신호의 전위 진폭을 증폭시키는, 레벨 시프터 회로;

n 채널 전계 효과형 트랜지스터이며 게이트 전극에 제1 버퍼 회로의 출력 단자가 접속되어 이루어지는, 제1 트랜지스터; 및

p 채널 전계 효과형 트랜지스터이며 게이트 전극에 제2 버퍼 회로의 출력 단자가 접속되어 이루어지는, 제2 트랜지스터를 포함하고,

상기 제1 트랜지스터의 드레인 전극 및 상기 제2 트랜지스터의 드레인 전극은, 상기 복수의 주사선 중 동일한 주사선과 접속되어 이루어지고,

상기 제1 트랜지스터의 소스 전극에는 전위 VL 의 전원 전극이 접속되어 이루어지고,

상기 제2 트랜지스터의 소스 전극에는 전위 VH 의 전원 전극이 접속되어 이루어지고,

상기 타이밍 회로에는 전위 VD 의 전원 전극과, 전위 VS 의 전원 전극이 접속되어 이루어지고,

상기 전위 VS 는 상기 전위 VD 보다 낮고, 상기 전위 VL 은 상기 전위 VS 이하이고,

상기 전위 VH 는 상기 전위 VD 이상이고,

상기 제1 버퍼 회로에 접속되는 복수의 전원의 전위와, 상기 제2 버퍼 회로에 접속되는 복수의 전원의 전위는 서로 다른 값을 가지는 것을 특징으로 하는, 주사선 구동 회로.
제1 항에 있어서,

상기 레벨 시프터 회로로부터 상기 제1 트랜지스터 또는 상기 제2 트랜지스터 사이에는 상기 제1 버퍼 회로 또는 상기 제2 버퍼 회로를 구성하는 인버터 (NOT) 회로만 접속되어 있는 것을 특징으로 하는, 주사선 구동 회로.
제1 항 또는 제2 항에 있어서,

상기 제1 버퍼 회로에 접속되는 전원 전극의 전위는 모두 상기 전위 VD 이하인 것을 특징으로 하는, 주사선 구동 회로.
제1 항 또는 제2 항에 있어서,

상기 제2 버퍼 회로에 접속되는 전원 전극의 전위는 모두 상기 전위 VS 이상인 것을 특징으로 하는, 주사선 구동 회로.
제1 항 또는 제2 항에 있어서,

상기 제1 버퍼 회로에 접속되는 전원 전극의 최대 전위차 (구동 전압) 는 상기 제2 버퍼 회로에 접속되는 전원 전극의 최대 전위차 (구동 전압) 와 실질적으로 동일한 것을 특징으로 하는, 주사선 구동 회로.
제1 항 또는 제2 항에 있어서,

상기 제1 버퍼 회로에 접속되는 전원 전극 중의 적어도 하나의 전위는 상기 전위 VD 와 실질적으로 동일한 것을 특징으로 하는, 주사선 구동 회로.
제1 항 또는 제2 항에 있어서,

상기 제2 버퍼 회로에 접속되는 전원 전극 중의 적어도 하나의 전위는 상기 전위 VS 와 실질적으로 동일한 것을 특징으로 하는, 주사선 구동 회로.
제1 항 또는 제2 항에 있어서,

상기 제1 버퍼 회로에 접속되는 전원 전극의 전위는 모두 상기 전위 VL 이상인 것을 특징으로 하는, 주사선 구동 회로.
제1 항 또는 제2 항에 있어서,

상기 제2 버퍼 회로에 접속되는 전원 전극의 전위는 모두 상기 전위 VH 이하인 것을 특징으로 하는, 주사선 구동 회로.
제1 항 또는 제2 항에 있어서,

상기 레벨 시프터 회로는 상기 제1 버퍼 회로의 입력 단자 또는 상기 제2 버퍼 회로의 입력 단자 중 어느 일방과 상기 타이밍 회로의 출력 단자 사이에만 구성되고, 상기 제1 버퍼 회로의 입력 단자 또는 상기 제2 버퍼 회로의 입력 단자 중 다른 어느 일방은 상기 타이밍 회로의 출력 단자에 직접 접속되어 있는, 주사선 구동 회로.
제1 항 또는 제2 항에 있어서,

상기 제1 버퍼 회로 또는 상기 제2 버퍼 회로에 입력되는 타이밍 신호는 서로 다른 타이밍의 신호를 포함하는 것을 특징으로 하는, 주사선 구동 회로.
제1 항 또는 제2 항에 있어서,

상기 제1 버퍼 회로 및 상기 제2 버퍼 회로는 폴리규소 박막을 능동층으로 한 폴리규소 박막 트랜지스터에 의해 구성되어 있는 것을 특징으로 하는, 주사선 구동 회로.
제1 항 또는 제2 항에 기재된 주사선 구동 회로를 구비한 표시 장치.
제13 항에 기재된 표시 장치를 구비한 전자 기기.