JPH08330939A - レベルシフタ回路 - Google Patents
レベルシフタ回路Info
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- JPH08330939A JPH08330939A JP7137781A JP13778195A JPH08330939A JP H08330939 A JPH08330939 A JP H08330939A JP 7137781 A JP7137781 A JP 7137781A JP 13778195 A JP13778195 A JP 13778195A JP H08330939 A JPH08330939 A JP H08330939A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356104—Bistable circuits using complementary field-effect transistors
- H03K3/356113—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit
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- Engineering & Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
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Abstract
(57)【要約】
【目的】 高電位側と低電位側の両方の電位変換を可能
とするレベルシフタ回路を提供する。 【構成】 第１の高電圧源と第１の低電圧源との間に接
続され、入力信号の高電位側の電圧を増幅する高電位側
レベルシフト部と、前記第１の高電圧源よりも低い高電
位の第２の高電圧源と前記第１の低電圧源よりも低い低
電位の第２の低電圧源との間に接続され、前記入力信号
の低電位側の電圧を増幅する低電位側レベルシフト部
と、前記第１の高電圧源と出力ノードとの間に接続さ
れ、前記高電位側レベルシフト部の出力によりオン／オ
フ動作する高電位制御用トランジスタと、前記出力ノー
ドと前記第２の低電圧源との間に接続され、前記低電位
側レベルシフト部の出力より前記高電位制御用トランジ
スタに対して相補的にオン／オフ動作する低電位制御用
トランジスタとを備えた。
とするレベルシフタ回路を提供する。 【構成】 第１の高電圧源と第１の低電圧源との間に接
続され、入力信号の高電位側の電圧を増幅する高電位側
レベルシフト部と、前記第１の高電圧源よりも低い高電
位の第２の高電圧源と前記第１の低電圧源よりも低い低
電位の第２の低電圧源との間に接続され、前記入力信号
の低電位側の電圧を増幅する低電位側レベルシフト部
と、前記第１の高電圧源と出力ノードとの間に接続さ
れ、前記高電位側レベルシフト部の出力によりオン／オ
フ動作する高電位制御用トランジスタと、前記出力ノー
ドと前記第２の低電圧源との間に接続され、前記低電位
側レベルシフト部の出力より前記高電位制御用トランジ
スタに対して相補的にオン／オフ動作する低電位制御用
トランジスタとを備えた。
Description
【０００１】
【産業上の利用分野】本発明は、信号の振幅電位を増幅
するレベルシフタ回路に関し、特に低電位入力信号にて
高電位出力を行うＬＣＤドライバＬＳＩ等に使用される
レベルシフタ回路に関する。
するレベルシフタ回路に関し、特に低電位入力信号にて
高電位出力を行うＬＣＤドライバＬＳＩ等に使用される
レベルシフタ回路に関する。
【０００２】
【従来の技術】従来、この種のレベルシフタ回路は、例
えば図７に示すようなものがあった。
えば図７に示すようなものがあった。
【０００３】図７は、従来のレベルシフタ回路の一構成
例を示す回路図である。
例を示す回路図である。
【０００４】このレベルシフタ回路は、高電圧源ＶＣＣ
と低電圧源ＶＳＳとの間に、それぞれ直列接続されたＰ
−ＭＯＳトランジスタ（以下、単にＰ−ＭＯＳという）
１０１及びＮ−ＭＯＳトランジスタ（以下、Ｎ−ＭＯＳ
という）１０２と、Ｐ−ＭＯＳ１０３及びＮ−ＭＯＳ１
０４とを有している。各々のドレイン同士が接続された
Ｐ−ＭＯＳ１０１とＮ−ＭＯＳ１０２の接続点Ａ１１
は、Ｐ−ＭＯＳ１０３のゲートに接続され、同様にＰ−
ＭＯＳ１０３とＮ−ＭＯＳ１０４の接続点Ａ１２はＰ−
ＭＯＳ１０１のゲートに接続されている。
と低電圧源ＶＳＳとの間に、それぞれ直列接続されたＰ
−ＭＯＳトランジスタ（以下、単にＰ−ＭＯＳという）
１０１及びＮ−ＭＯＳトランジスタ（以下、Ｎ−ＭＯＳ
という）１０２と、Ｐ−ＭＯＳ１０３及びＮ−ＭＯＳ１
０４とを有している。各々のドレイン同士が接続された
Ｐ−ＭＯＳ１０１とＮ−ＭＯＳ１０２の接続点Ａ１１
は、Ｐ−ＭＯＳ１０３のゲートに接続され、同様にＰ−
ＭＯＳ１０３とＮ−ＭＯＳ１０４の接続点Ａ１２はＰ−
ＭＯＳ１０１のゲートに接続されている。
【０００５】さらに、高電圧源ＶＤＤと低電圧源ＶＳＳ
間には、インバータ回路を構成するＰ−ＭＯＳ１０５と
Ｎ−ＭＯＳ１０６が直列接続され、その接続点Ａ１３が
前記Ｎ−ＭＯＳ１０４のゲートに接続されている。そし
て、前記Ｎ−ＭＯＳ１０２、Ｎ−ＭＯＳ１０６及びＰ−
ＭＯＳ１０５の各ゲートには入力信号ＩＮが入力され、
前記接続点Ａ１２から出力信号ＯＵＴが取り出されるよ
うになっている。
間には、インバータ回路を構成するＰ−ＭＯＳ１０５と
Ｎ−ＭＯＳ１０６が直列接続され、その接続点Ａ１３が
前記Ｎ−ＭＯＳ１０４のゲートに接続されている。そし
て、前記Ｎ−ＭＯＳ１０２、Ｎ−ＭＯＳ１０６及びＰ−
ＭＯＳ１０５の各ゲートには入力信号ＩＮが入力され、
前記接続点Ａ１２から出力信号ＯＵＴが取り出されるよ
うになっている。
【０００６】なお、入力信号ＩＮは、ＶＤＤ〜ＶＳＳレ
ベル間で振幅し、電圧条件として、ＶＳＳ＜ＶＤＤ＜Ｖ
ＣＣの関係が成り立ち、Ｐ−ＭＯＳ１０１，１０３の各
々のソースには高電圧源ＶＣＣ、Ｐ−ＭＯＳ１０５のソ
ースには高電圧源ＶＤＤ、Ｎ−ＭＯＳ１０２，１０４，
１０６の各々のソースには低電圧源ＶＳＳがそれぞれ供
給されるようになっている。
ベル間で振幅し、電圧条件として、ＶＳＳ＜ＶＤＤ＜Ｖ
ＣＣの関係が成り立ち、Ｐ−ＭＯＳ１０１，１０３の各
々のソースには高電圧源ＶＣＣ、Ｐ−ＭＯＳ１０５のソ
ースには高電圧源ＶＤＤ、Ｎ−ＭＯＳ１０２，１０４，
１０６の各々のソースには低電圧源ＶＳＳがそれぞれ供
給されるようになっている。
【０００７】次に、本回路の動作を図８のタイミングチ
ャートを参照して説明する。
ャートを参照して説明する。
【０００８】入力信号ＩＮがＶＳＳレベルの時（期間Ｔ
１１）には、Ｎ−ＭＯＳ１０２がオフし、且つ接続点Ａ
１３から出力される入力信号ＩＮの反転信号／ＮはＶＤ
Ｄレベルとなり、Ｎ−ＭＯＳ１０４はオンとなる。この
時、出力信号ＯＵＴは、Ｎ−ＭＯＳ１０４がオンするこ
とによって、ＶＳＳレベルの電位近傍に引き下げられ、
この電位を入力するＰ−ＭＯＳ１０１はオンし、接続点
Ａ１１はＮ−ＭＯＳ１０２がオフのためＶＣＣレベルの
電位まで引き上げられる。Ｐ−ＭＯＳ１０３は、接続点
Ａ１１の電位を入力するので、接続点Ａ１１がＶＣＣレ
ベルの電位になるとオフし、出力信号ＯＵＴはＶＳＳレ
ベルの電位となる。
１１）には、Ｎ−ＭＯＳ１０２がオフし、且つ接続点Ａ
１３から出力される入力信号ＩＮの反転信号／ＮはＶＤ
Ｄレベルとなり、Ｎ−ＭＯＳ１０４はオンとなる。この
時、出力信号ＯＵＴは、Ｎ−ＭＯＳ１０４がオンするこ
とによって、ＶＳＳレベルの電位近傍に引き下げられ、
この電位を入力するＰ−ＭＯＳ１０１はオンし、接続点
Ａ１１はＮ−ＭＯＳ１０２がオフのためＶＣＣレベルの
電位まで引き上げられる。Ｐ−ＭＯＳ１０３は、接続点
Ａ１１の電位を入力するので、接続点Ａ１１がＶＣＣレ
ベルの電位になるとオフし、出力信号ＯＵＴはＶＳＳレ
ベルの電位となる。
【０００９】入力信号ＩＮがＶＤＤレベルに変化すると
（期間Ｔ１２）、Ｎ−ＭＯＳ１０２はオン、Ｎ−ＭＯＳ
１０４はオフする。Ｎ−ＭＯＳ１０２がオンすることで
接続点Ａ１１はＶＳＳレベルの電位近傍に引き下げら
れ、Ｐ−ＭＯＳ１０３はオンし、出力信号ＯＵＴはＰ−
ＭＯＳ１０３がオン、Ｎ−ＭＯＳ１０４がオフによりＶ
ＣＣレベルの電位に引き上げられる。
（期間Ｔ１２）、Ｎ−ＭＯＳ１０２はオン、Ｎ−ＭＯＳ
１０４はオフする。Ｎ−ＭＯＳ１０２がオンすることで
接続点Ａ１１はＶＳＳレベルの電位近傍に引き下げら
れ、Ｐ−ＭＯＳ１０３はオンし、出力信号ＯＵＴはＰ−
ＭＯＳ１０３がオン、Ｎ−ＭＯＳ１０４がオフによりＶ
ＣＣレベルの電位に引き上げられる。
【００１０】出力信号ＯＵＴがＶＣＣレベルになると、
Ｐ−ＭＯＳ１０１はオフとなり、接続点Ａ１１はＶＳＳ
レベルの電位となる。
Ｐ−ＭＯＳ１０１はオフとなり、接続点Ａ１１はＶＳＳ
レベルの電位となる。
【００１１】上述したように、入力信号ＩＮがＶＳＳレ
ベルの時は出力信号ＯＵＴもＶＳＳレベルとなり、入力
信号ＩＮがＶＤＤレベルの時は出力信号ＯＵＴがＶＣＣ
レベルにシフトされ、本レベルシフタ回路は高電位側の
電圧レベルを変換することができる。
ベルの時は出力信号ＯＵＴもＶＳＳレベルとなり、入力
信号ＩＮがＶＤＤレベルの時は出力信号ＯＵＴがＶＣＣ
レベルにシフトされ、本レベルシフタ回路は高電位側の
電圧レベルを変換することができる。
【００１２】
【発明が解決しようとする課題】しかしながら、上記従
来のレベルシフタ回路では、片側の電位変換しかできず
両側（高電位側と低電位側）の電位を変換することがで
きないという問題があった。すなわち、入力信号ＩＮが
ＶＤＤ〜ＶＳＳレベルの電位で振幅した際に、出力信号
ＯＵＴがこの電位をＶＤＤレベルより高い電位のＶＣＣ
レベルと、ＶＳＳレベルよりさらに低い電位のＶＥＥレ
ベルの電位とによって振幅するように、高電位側と低電
位側の電位変換を行うことはできない。
来のレベルシフタ回路では、片側の電位変換しかできず
両側（高電位側と低電位側）の電位を変換することがで
きないという問題があった。すなわち、入力信号ＩＮが
ＶＤＤ〜ＶＳＳレベルの電位で振幅した際に、出力信号
ＯＵＴがこの電位をＶＤＤレベルより高い電位のＶＣＣ
レベルと、ＶＳＳレベルよりさらに低い電位のＶＥＥレ
ベルの電位とによって振幅するように、高電位側と低電
位側の電位変換を行うことはできない。
【００１３】これは、Ｎ−ＭＯＳ１０２，１０４のソー
スの電位をＶＥＥレベルにすると、入力信号ＩＮがＶＤ
Ｄ及びＶＳＳレベルのいずれの電位においてもＮ−ＭＯ
Ｓ１０２，１０４がカットオフすることなく常にオンと
なるので、出力信号ＯＵＴがＶＣＣレベルとなることな
いからである。
スの電位をＶＥＥレベルにすると、入力信号ＩＮがＶＤ
Ｄ及びＶＳＳレベルのいずれの電位においてもＮ−ＭＯ
Ｓ１０２，１０４がカットオフすることなく常にオンと
なるので、出力信号ＯＵＴがＶＣＣレベルとなることな
いからである。
【００１４】本発明は、上述の如き従来の問題点を解決
するためになされたもので、その目的は、高電位側と低
電位側の両方の電位変換を可能とするレベルシフタ回路
を提供することである。またその他の目的は、高電位側
と低電位側の両方の電位変換を可能とし、且つ消費電流
の少ないレベルシフタ回路を提供することである。
するためになされたもので、その目的は、高電位側と低
電位側の両方の電位変換を可能とするレベルシフタ回路
を提供することである。またその他の目的は、高電位側
と低電位側の両方の電位変換を可能とし、且つ消費電流
の少ないレベルシフタ回路を提供することである。
【００１５】
【課題を解決するための手段】上記目的を達成するため
に、第１の発明の特徴は、第１の高電圧源と第１の低電
圧源との間に接続され、入力信号の高電位側の電圧を増
幅する高電位側レベルシフト部と、前記第１の高電圧源
よりも低い高電位の第２の高電圧源と前記第１の低電圧
源よりも低い低電位の第２の低電圧源との間に接続さ
れ、前記入力信号の低電位側の電圧を増幅する低電位側
レベルシフト部と、前記高電位側レベルシフト部及び前
記低電位側レベルシフト部の出力に基づき、前記第１の
高電圧源または前記第２の低電圧源の電位レベルを出力
する出力部とを備えたことにある。
に、第１の発明の特徴は、第１の高電圧源と第１の低電
圧源との間に接続され、入力信号の高電位側の電圧を増
幅する高電位側レベルシフト部と、前記第１の高電圧源
よりも低い高電位の第２の高電圧源と前記第１の低電圧
源よりも低い低電位の第２の低電圧源との間に接続さ
れ、前記入力信号の低電位側の電圧を増幅する低電位側
レベルシフト部と、前記高電位側レベルシフト部及び前
記低電位側レベルシフト部の出力に基づき、前記第１の
高電圧源または前記第２の低電圧源の電位レベルを出力
する出力部とを備えたことにある。
【００１６】第２の発明の特徴は、第１の高電位レベル
から第１の低電位レベルの間で振幅する入力信号に基づ
き、前記第１の高電位レベルよりも高い第２の高電位レ
ベルから前記第１の低電位レベルで振幅する高電位制御
信号を生成する高電位側レベルシフト部と、前記入力信
号に基づき、前記第１の高電位レベルから前記１の低電
位レベルよりも低い第２の低電位レベルで振幅する低電
位制御信号を生成する低電位側レベルシフト部と、前記
高電位制御信号によりオン／オフ動作しそのオン時に前
記第２の高電位レベルを出力ノードへ出力する高電位制
御用トランジスタと、前記低電位制御信号により前記高
電位制御用トランジスタに対して相補的にオン／オフ動
作しそのオン時に前記第２の低電位レベルを前記出力ノ
ードに出力する低電位制御用トランジスタとを備えたこ
とにある。
から第１の低電位レベルの間で振幅する入力信号に基づ
き、前記第１の高電位レベルよりも高い第２の高電位レ
ベルから前記第１の低電位レベルで振幅する高電位制御
信号を生成する高電位側レベルシフト部と、前記入力信
号に基づき、前記第１の高電位レベルから前記１の低電
位レベルよりも低い第２の低電位レベルで振幅する低電
位制御信号を生成する低電位側レベルシフト部と、前記
高電位制御信号によりオン／オフ動作しそのオン時に前
記第２の高電位レベルを出力ノードへ出力する高電位制
御用トランジスタと、前記低電位制御信号により前記高
電位制御用トランジスタに対して相補的にオン／オフ動
作しそのオン時に前記第２の低電位レベルを前記出力ノ
ードに出力する低電位制御用トランジスタとを備えたこ
とにある。
【００１７】第３の発明の特徴は、第１の高電圧源と第
１の低電圧源との間に接続され、入力信号の高電位側の
電圧を増幅する高電位側レベルシフト部と、前記第１の
高電圧源よりも低い高電位の第２の高電圧源と前記第１
の低電圧源よりも低い低電位の第２の低電圧源との間に
接続され、前記入力信号の低電位側の電圧を増幅する低
電位側レベルシフト部と、前記第１の高電圧源と出力ノ
ードとの間に接続され、前記高電位側レベルシフト部の
出力によりオン／オフ動作する高電位制御用トランジス
タと、前記出力ノードと前記第２の低電圧源との間に接
続され、前記低電位側レベルシフト部の出力より前記高
電位制御用トランジスタに対して相補的にオン／オフ動
作する低電位制御用トランジスタとを備えたことにあ
る。
１の低電圧源との間に接続され、入力信号の高電位側の
電圧を増幅する高電位側レベルシフト部と、前記第１の
高電圧源よりも低い高電位の第２の高電圧源と前記第１
の低電圧源よりも低い低電位の第２の低電圧源との間に
接続され、前記入力信号の低電位側の電圧を増幅する低
電位側レベルシフト部と、前記第１の高電圧源と出力ノ
ードとの間に接続され、前記高電位側レベルシフト部の
出力によりオン／オフ動作する高電位制御用トランジス
タと、前記出力ノードと前記第２の低電圧源との間に接
続され、前記低電位側レベルシフト部の出力より前記高
電位制御用トランジスタに対して相補的にオン／オフ動
作する低電位制御用トランジスタとを備えたことにあ
る。
【００１８】第４の発明の特徴は、上述の第３の発明に
おいて、前記高電位制御用トランジスタがオンする前記
高電位側レベルシフト部の出力レベルは、前記第１の低
電圧源に対応した電位レベルであり、前記低電位制御用
トランジスタがオンする前記低電位側レベルシフト部の
出力レベルは、前記第２の高電圧源に対応した電位レベ
ルであるようにしたことである。
おいて、前記高電位制御用トランジスタがオンする前記
高電位側レベルシフト部の出力レベルは、前記第１の低
電圧源に対応した電位レベルであり、前記低電位制御用
トランジスタがオンする前記低電位側レベルシフト部の
出力レベルは、前記第２の高電圧源に対応した電位レベ
ルであるようにしたことである。
【００１９】第５の発明の特徴は、上述の第３または第
４の発明において、前記高電位側レベルシフト部の出力
側と前記高電位制御用トランジスタの制御電極との間
に、前記第１の高電圧源と前記第２の高電圧源の間で動
作する第１のインバータ回路を接続し、前記低電位側レ
ベルシフト部の出力側と前記低電位制御用トランジスタ
の制御電極との間に、前記第１の低電圧源と前記第２の
低電圧源の間で動作する第２のインバータ回路を接続し
たことにある。
４の発明において、前記高電位側レベルシフト部の出力
側と前記高電位制御用トランジスタの制御電極との間
に、前記第１の高電圧源と前記第２の高電圧源の間で動
作する第１のインバータ回路を接続し、前記低電位側レ
ベルシフト部の出力側と前記低電位制御用トランジスタ
の制御電極との間に、前記第１の低電圧源と前記第２の
低電圧源の間で動作する第２のインバータ回路を接続し
たことにある。
【００２０】第６の発明の特徴は、上述の第３または第
４の発明において、前記高電位側レベルシフト部と前記
低電位側レベルシフト部との出力間に、カップリング用
コンデンサを接続したことにある。
４の発明において、前記高電位側レベルシフト部と前記
低電位側レベルシフト部との出力間に、カップリング用
コンデンサを接続したことにある。
【００２１】第７の発明の特徴は、上述の第５の発明に
おいて、前記第１のインバータ回路の閾値電圧を前記第
１の高電圧源の電位レベル側に設定し、前記第２のイン
バータ回路の閾値電圧を前記第２の低電圧源の電位レベ
ル側に設定したことにある。
おいて、前記第１のインバータ回路の閾値電圧を前記第
１の高電圧源の電位レベル側に設定し、前記第２のイン
バータ回路の閾値電圧を前記第２の低電圧源の電位レベ
ル側に設定したことにある。
【００２２】
【作用】上述の如き構成の第１の発明によれば、高電位
側レベルシフト部及び低電位側レベルシフト部は入力信
号の高電位側と低電位側の増幅をそれぞれ行い、その高
電位側レベルシフト部及び低電位側レベルシフト部の各
出力が出力部へ入力される。
側レベルシフト部及び低電位側レベルシフト部は入力信
号の高電位側と低電位側の増幅をそれぞれ行い、その高
電位側レベルシフト部及び低電位側レベルシフト部の各
出力が出力部へ入力される。
【００２３】第２の発明によれば、高電位側レベルシフ
ト部及び低電位側レベルシフト部は入力信号の高電位側
と低電位側の増幅をそれぞれ行い、その高電位側レベル
シフト部からの出力である高電位制御用信号が高電位制
御用トランジスタに入力し、低電位側レベルシフト部の
出力である低電位制御用信号が低電位制御用トランジス
タに入力する。これにより、出力ノードからは、第２の
高電位レベルから第２の低電位レベルで振幅する信号が
取り出される。
ト部及び低電位側レベルシフト部は入力信号の高電位側
と低電位側の増幅をそれぞれ行い、その高電位側レベル
シフト部からの出力である高電位制御用信号が高電位制
御用トランジスタに入力し、低電位側レベルシフト部の
出力である低電位制御用信号が低電位制御用トランジス
タに入力する。これにより、出力ノードからは、第２の
高電位レベルから第２の低電位レベルで振幅する信号が
取り出される。
【００２４】第３の発明によれば、高電位側レベルシフ
ト部及び低電位側レベルシフト部は入力信号の高電位側
と低電位側の増幅をそれぞれ行い、その高電位側レベル
シフト部の出力が高電位制御用トランジスタに入力し、
その低電位側レベルシフト部の出力が低電位制御用トラ
ンジスタに入力する。これにより、出力ノードには第１
の高電源または第２の低電圧源の電位レベルが出力され
る。
ト部及び低電位側レベルシフト部は入力信号の高電位側
と低電位側の増幅をそれぞれ行い、その高電位側レベル
シフト部の出力が高電位制御用トランジスタに入力し、
その低電位側レベルシフト部の出力が低電位制御用トラ
ンジスタに入力する。これにより、出力ノードには第１
の高電源または第２の低電圧源の電位レベルが出力され
る。
【００２５】第４の発明によれば、高電位制御用トラン
ジスタ及び低電位制御用トランジスタは、そのオン時
に、第１の高電圧源と第２の低電圧源の電位レベルに対
して中間電位の第２の高電圧源と第１の低電圧源の電位
レベルが入力され、フルバイアスでオンすることはな
い。
ジスタ及び低電位制御用トランジスタは、そのオン時
に、第１の高電圧源と第２の低電圧源の電位レベルに対
して中間電位の第２の高電圧源と第１の低電圧源の電位
レベルが入力され、フルバイアスでオンすることはな
い。
【００２６】第５の発明によれば、高電位制御用トラン
ジスタ及び低電位制御用トランジスタは同時にオンする
ことがなくなり、また、第１及び第２のインバータ回路
で発生する貫通電流は発生タイミングが異なると共に、
第１のインバータ回路では第１の高電圧源と第２の高電
圧源との間で発生し、第２のインバータ回路では第１の
低電圧源と第２の低電圧源との間で発生する。
ジスタ及び低電位制御用トランジスタは同時にオンする
ことがなくなり、また、第１及び第２のインバータ回路
で発生する貫通電流は発生タイミングが異なると共に、
第１のインバータ回路では第１の高電圧源と第２の高電
圧源との間で発生し、第２のインバータ回路では第１の
低電圧源と第２の低電圧源との間で発生する。
【００２７】第６の発明によれば、カップリングコンデ
ンサの作用で電位変化の速い点に遅い点が追従するよう
になる。
ンサの作用で電位変化の速い点に遅い点が追従するよう
になる。
【００２８】第７の発明によれば、高電位制御用トラン
ジスタ及び低電位制御用トランジスタが同時にオンする
のを確実に防ぐことができる。
ジスタ及び低電位制御用トランジスタが同時にオンする
のを確実に防ぐことができる。
【００２９】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。図１は、本発明の第１実施例に係るレベルシフタ
回路の回路図である。
する。図１は、本発明の第１実施例に係るレベルシフタ
回路の回路図である。
【００３０】このレベルシフタ回路は、高電圧源ＶＣＣ
と低電圧源ＶＳＳ間に接続され、入力信号ＩＮの高電位
側の電圧を増幅する高電位側レベルシフト部１０と、高
電圧源ＶＤＤと低電圧源ＶＥＥ間に接続され、前記入力
信号ＩＮの低電位側の電圧を増幅する低電位側レベルシ
フト部２０と、高電圧源ＶＤＤと低電圧源ＶＳＳ間に接
続されたインバータ回路３０とを有している。
と低電圧源ＶＳＳ間に接続され、入力信号ＩＮの高電位
側の電圧を増幅する高電位側レベルシフト部１０と、高
電圧源ＶＤＤと低電圧源ＶＥＥ間に接続され、前記入力
信号ＩＮの低電位側の電圧を増幅する低電位側レベルシ
フト部２０と、高電圧源ＶＤＤと低電圧源ＶＳＳ間に接
続されたインバータ回路３０とを有している。
【００３１】高電位側レベルシフト部１０は、Ｐ−ＭＯ
Ｓ１１、Ｎ−ＭＯＳ１２、Ｐ−ＭＯＳ１３、及びＮ−Ｍ
ＯＳ１４で構成されている。Ｐ−ＭＯＳ１１とＮ−ＭＯ
Ｓ１２は、そのドレイン同士が接続点Ａ１で接続され、
また、Ｐ−ＭＯＳ１３とＮ−ＭＯＳ１４のドレイン同士
が接続点Ａ２で接続されている。そして、接続点Ａ１は
Ｐ−ＭＯＳ１３のゲートに、接続点Ａ２はＰ−ＭＯＳ１
１のゲートにそれぞれ接続され、Ｐ−ＭＯＳ１１，１３
のソースにはＶＣＣレベルが、またＮ−ＭＯＳ１２，１
４のソースにはＶＳＳレベルが供給されるようになって
いる。
Ｓ１１、Ｎ−ＭＯＳ１２、Ｐ−ＭＯＳ１３、及びＮ−Ｍ
ＯＳ１４で構成されている。Ｐ−ＭＯＳ１１とＮ−ＭＯ
Ｓ１２は、そのドレイン同士が接続点Ａ１で接続され、
また、Ｐ−ＭＯＳ１３とＮ−ＭＯＳ１４のドレイン同士
が接続点Ａ２で接続されている。そして、接続点Ａ１は
Ｐ−ＭＯＳ１３のゲートに、接続点Ａ２はＰ−ＭＯＳ１
１のゲートにそれぞれ接続され、Ｐ−ＭＯＳ１１，１３
のソースにはＶＣＣレベルが、またＮ−ＭＯＳ１２，１
４のソースにはＶＳＳレベルが供給されるようになって
いる。
【００３２】低電位側レベルシフト部２０は、Ｐ−ＭＯ
Ｓ２１、Ｎ−ＭＯＳ２２、Ｐ−ＭＯＳ２３、及びＮ−Ｍ
ＯＳ２４で構成されている。Ｐ−ＭＯＳ２１とＮ−ＭＯ
Ｓ２２は、そのドレイン同士が接続点Ｂ１で接続され、
また、Ｐ−ＭＯＳ２３とＮ−ＭＯＳ２４のドレイン同士
が接続点Ｂ２で接続されている。そして、接続点Ｂ１は
Ｎ−ＭＯＳ２４のゲートに、接続点Ｂ２はＮ−ＭＯＳ２
２のゲートにそれぞれ接続され、Ｐ−ＭＯＳ２１，２３
のソースにはＶＤＤレベルが、またＮ−ＭＯＳ２２，２
４のソースにはＶＥＥレベルの電位が供給されるように
なっている。
Ｓ２１、Ｎ−ＭＯＳ２２、Ｐ−ＭＯＳ２３、及びＮ−Ｍ
ＯＳ２４で構成されている。Ｐ−ＭＯＳ２１とＮ−ＭＯ
Ｓ２２は、そのドレイン同士が接続点Ｂ１で接続され、
また、Ｐ−ＭＯＳ２３とＮ−ＭＯＳ２４のドレイン同士
が接続点Ｂ２で接続されている。そして、接続点Ｂ１は
Ｎ−ＭＯＳ２４のゲートに、接続点Ｂ２はＮ−ＭＯＳ２
２のゲートにそれぞれ接続され、Ｐ−ＭＯＳ２１，２３
のソースにはＶＤＤレベルが、またＮ−ＭＯＳ２２，２
４のソースにはＶＥＥレベルの電位が供給されるように
なっている。
【００３３】さらに、インバータ回路３０は、Ｐ−ＭＯ
Ｓ３１とＮ−ＭＯＳ３２からなり、そのドレイン同士が
接続点Ｃで接続され、前記Ｐ−ＭＯＳ３１及びＮ−ＭＯ
Ｓ３２の各ソースには、それぞれＶＤＤ／ＶＳＳレベル
の電位が供給されるようになっている。
Ｓ３１とＮ−ＭＯＳ３２からなり、そのドレイン同士が
接続点Ｃで接続され、前記Ｐ−ＭＯＳ３１及びＮ−ＭＯ
Ｓ３２の各ソースには、それぞれＶＤＤ／ＶＳＳレベル
の電位が供給されるようになっている。
【００３４】一方、本レベルシフタ回路は、上述の高電
位／低電位側レベルシフト部１０，２０及びインバータ
回路３０に加えて、高電位制御用Ｐ−ＭＯＳ４１及び低
電位制御用Ｎ−ＭＯＳ４２を備えている。
位／低電位側レベルシフト部１０，２０及びインバータ
回路３０に加えて、高電位制御用Ｐ−ＭＯＳ４１及び低
電位制御用Ｎ−ＭＯＳ４２を備えている。
【００３５】この高電位制御用Ｐ−ＭＯＳ４１と低電位
制御用Ｎ−ＭＯＳ４２のドレイン同士は、接続点Ｑで接
続され、高電位制御用Ｐ−ＭＯＳ４１のゲートが前記高
電位側レベルシフト部１０の接続点Ａ１に、低電位制御
用Ｎ−ＭＯＳ４２のゲートが前記低電位側レベルシフト
部２０の接続点Ｂ１にそれぞれ接続されている。
制御用Ｎ−ＭＯＳ４２のドレイン同士は、接続点Ｑで接
続され、高電位制御用Ｐ−ＭＯＳ４１のゲートが前記高
電位側レベルシフト部１０の接続点Ａ１に、低電位制御
用Ｎ−ＭＯＳ４２のゲートが前記低電位側レベルシフト
部２０の接続点Ｂ１にそれぞれ接続されている。
【００３６】そして、高電位制御用Ｐ−ＭＯＳ４１と低
電位制御用Ｎ−ＭＯＳ４２の各ソースには、それぞれＶ
ＣＣ及びＶＥＥレベルの電位が供給され、前記接続点Ｑ
から出力信号ＯＵＴが取り出されるようになっている。
電位制御用Ｎ−ＭＯＳ４２の各ソースには、それぞれＶ
ＣＣ及びＶＥＥレベルの電位が供給され、前記接続点Ｑ
から出力信号ＯＵＴが取り出されるようになっている。
【００３７】なお、入力信号ＩＮはＶＤＤ〜ＶＳＳレベ
ル間で振幅し、電源の電位条件として、ＶＣＣ＞ＶＤＤ
＞ＶＳＳ＞ＶＥＥが成り立つ。
ル間で振幅し、電源の電位条件として、ＶＣＣ＞ＶＤＤ
＞ＶＳＳ＞ＶＥＥが成り立つ。
【００３８】次に、本回路の動作（Ａ），（Ｂ），
（Ｃ）について図２のタイミングチャートを参照して説
明する。
（Ｃ）について図２のタイミングチャートを参照して説
明する。
【００３９】（Ａ）入力信号ＩＮ＝ＶＤＤの時の動作 入力信号ＩＮ＝ＶＤＤの時（図２の期間Ｔ１）は、Ｎ−
ＭＯＳ１２はオンし、Ｐ−ＭＯＳ２１はオフし、且つイ
ンバータ回路３０の接続点Ｃから入力信号ＩＮの反転信
号／Ｎ＝ＶＳＳが出力される結果、Ｎ−ＭＯＳ１４はオ
フし、Ｐ−ＭＯＳ２３がオンする。
ＭＯＳ１２はオンし、Ｐ−ＭＯＳ２１はオフし、且つイ
ンバータ回路３０の接続点Ｃから入力信号ＩＮの反転信
号／Ｎ＝ＶＳＳが出力される結果、Ｎ−ＭＯＳ１４はオ
フし、Ｐ−ＭＯＳ２３がオンする。
【００４０】この時、接続点Ａ１は、Ｎ−ＭＯＳ１２の
オンによりＶＳＳレベルの電位となり、そのため、Ｐ−
ＭＯＳ１３と高電位制御用Ｐ−ＭＯＳ４１がオンし、Ｐ
−ＭＯＳ１３のオンにより、接続点Ａ２はＶＣＣレベル
の電位となり、Ｐ−ＭＯＳ１１がオフする。
オンによりＶＳＳレベルの電位となり、そのため、Ｐ−
ＭＯＳ１３と高電位制御用Ｐ−ＭＯＳ４１がオンし、Ｐ
−ＭＯＳ１３のオンにより、接続点Ａ２はＶＣＣレベル
の電位となり、Ｐ−ＭＯＳ１１がオフする。
【００４１】一方、Ｐ−ＭＯＳ２３のオンによって接続
点Ｂ２がＶＤＤレベルの電位となることで、Ｎ−ＭＯＳ
２２がオンとなり接続点Ｂ１はＶＥＥレベルの電位とな
る。その結果、接続点Ｂ１を入力する低電位制御用Ｎ−
ＭＯＳ４２はオフとなる。これにより、出力信号ＯＵＴ
はＶＣＣレベルが出力される。
点Ｂ２がＶＤＤレベルの電位となることで、Ｎ−ＭＯＳ
２２がオンとなり接続点Ｂ１はＶＥＥレベルの電位とな
る。その結果、接続点Ｂ１を入力する低電位制御用Ｎ−
ＭＯＳ４２はオフとなる。これにより、出力信号ＯＵＴ
はＶＣＣレベルが出力される。
【００４２】（Ｂ）入力信号ＩＮがＶＤＤ→ＶＳＳに電
位変化した時の動作 入力信号ＩＮがＶＤＤレベルからＶＳＳレベルに電位変
化した時（期間Ｔ２）は、Ｎ−ＭＯＳ１４及びＰ−ＭＯ
Ｓ２１がオフからオンに、Ｎ−ＭＯＳ１２及びＰ−ＭＯ
Ｓ２３がオンからオフにそれぞれ移行する。このとき、
接続点Ａ２はＮ−ＭＯＳ１４のオンによってＶＳＳレベ
ルの電位に引き下げられ、Ｐ−ＭＯＳ１１がオン状態へ
移行することで、接続点Ａ１はＶＣＣレベルに引き上げ
られる。
位変化した時の動作 入力信号ＩＮがＶＤＤレベルからＶＳＳレベルに電位変
化した時（期間Ｔ２）は、Ｎ−ＭＯＳ１４及びＰ−ＭＯ
Ｓ２１がオフからオンに、Ｎ−ＭＯＳ１２及びＰ−ＭＯ
Ｓ２３がオンからオフにそれぞれ移行する。このとき、
接続点Ａ２はＮ−ＭＯＳ１４のオンによってＶＳＳレベ
ルの電位に引き下げられ、Ｐ−ＭＯＳ１１がオン状態へ
移行することで、接続点Ａ１はＶＣＣレベルに引き上げ
られる。
【００４３】その結果、接続点Ａ１を入力とする高電位
制御用Ｐ−ＭＯＳ４１はオンからオフへ移行し、接続点
Ａ１の電位が、ＶＣＣレベルからΔＶｔｈＰ（図２参
照、ＶｔｈＰ：Ｐ−ＭＯＳの閾値）レベルを差し引いた
値（ＶＣＣ−ΔＶｔｈＰ）以上になるとカットオフ状態
となる。
制御用Ｐ−ＭＯＳ４１はオンからオフへ移行し、接続点
Ａ１の電位が、ＶＣＣレベルからΔＶｔｈＰ（図２参
照、ＶｔｈＰ：Ｐ−ＭＯＳの閾値）レベルを差し引いた
値（ＶＣＣ−ΔＶｔｈＰ）以上になるとカットオフ状態
となる。
【００４４】一方、接続点Ｂ１は、Ｐ−ＭＯＳ２１のオ
ンによってＶＤＤレベルの電位に引き上げられ、Ｎ−Ｍ
ＯＳ２４はオンとなり、接続点Ｂ２は次第にＶＥＥレベ
ルの電位になる。接続点Ｂ２の電位が、ＶＥＥレベルに
ΔＶｔｈＮ（図２参照、ＶｔｈＮ：Ｎ−ＭＯＳの閾値）
を加えた値（ＶＥＥ＋ΔＶｔｈＮ）以下になると、Ｎ−
ＭＯＳ２２はカットオフし、接続点Ｂ１の電位をＶＤＤ
レベルにする。
ンによってＶＤＤレベルの電位に引き上げられ、Ｎ−Ｍ
ＯＳ２４はオンとなり、接続点Ｂ２は次第にＶＥＥレベ
ルの電位になる。接続点Ｂ２の電位が、ＶＥＥレベルに
ΔＶｔｈＮ（図２参照、ＶｔｈＮ：Ｎ−ＭＯＳの閾値）
を加えた値（ＶＥＥ＋ΔＶｔｈＮ）以下になると、Ｎ−
ＭＯＳ２２はカットオフし、接続点Ｂ１の電位をＶＤＤ
レベルにする。
【００４５】その結果、接続点Ｂ１の電位を入力とする
低電位制御用Ｎ−ＭＯＳ４２は、接続点Ｂ１の電位が、
ＶＥＥ＋ΔＶｔｈＮ以上になるとオフからオン状態へ移
行する。最終的には、高電位制御用Ｐ−ＭＯＳ４１がオ
フし、低電位制御用Ｎ−ＭＯＳ４２がオンとなり、出力
信号ＯＵＴはＶＥＥレベルの電位が出力される。
低電位制御用Ｎ−ＭＯＳ４２は、接続点Ｂ１の電位が、
ＶＥＥ＋ΔＶｔｈＮ以上になるとオフからオン状態へ移
行する。最終的には、高電位制御用Ｐ−ＭＯＳ４１がオ
フし、低電位制御用Ｎ−ＭＯＳ４２がオンとなり、出力
信号ＯＵＴはＶＥＥレベルの電位が出力される。
【００４６】（Ｃ）入力信号ＩＮがＶＳＳ→ＶＤＤに電
位変化した時の動作 入力信号ＩＮがＶＳＳからＶＤＤレベルに電位変化する
と（期間Ｔ２後）、Ｎ−ＭＯＳ１４及びＰ−ＭＯＳ２１
がオンからオフへ移行し、Ｎ−ＭＯＳ１２及びＰ−ＭＯ
Ｓ２３がオフからオンへ移行する。
位変化した時の動作 入力信号ＩＮがＶＳＳからＶＤＤレベルに電位変化する
と（期間Ｔ２後）、Ｎ−ＭＯＳ１４及びＰ−ＭＯＳ２１
がオンからオフへ移行し、Ｎ−ＭＯＳ１２及びＰ−ＭＯ
Ｓ２３がオフからオンへ移行する。
【００４７】接続点Ａ１は、Ｎ−ＭＯＳ１２がオンする
ことで、ＶＳＳレベルの電位に引き下げられ、Ｐ−ＭＯ
Ｓ１３及び高電位制御用Ｐ−ＭＯＳ４１がオン状態とな
る。接続点Ｂ２は、Ｐ−ＭＯＳ２３のオンによってＶＤ
Ｄレベルの電位に引き上げられて、Ｎ−ＭＯＳ２２がオ
フからオンに移行する。
ことで、ＶＳＳレベルの電位に引き下げられ、Ｐ−ＭＯ
Ｓ１３及び高電位制御用Ｐ−ＭＯＳ４１がオン状態とな
る。接続点Ｂ２は、Ｐ−ＭＯＳ２３のオンによってＶＤ
Ｄレベルの電位に引き上げられて、Ｎ−ＭＯＳ２２がオ
フからオンに移行する。
【００４８】Ｐ−ＭＯＳ２１はオフしているので、接続
点Ｂ１は次第にＶＥＥレベルの電位に引き下げられる。
従って、接続点Ｂ１を入力とするＮ−ＭＯＳ２４及び低
電位制御用Ｎ−ＭＯＳ４２は、オンからオフへ次第に移
行し、接続点Ｂ１の電位が、ＶＥＥ＋ΔＶｔｈＮ以下に
なったらカットオフする。
点Ｂ１は次第にＶＥＥレベルの電位に引き下げられる。
従って、接続点Ｂ１を入力とするＮ−ＭＯＳ２４及び低
電位制御用Ｎ−ＭＯＳ４２は、オンからオフへ次第に移
行し、接続点Ｂ１の電位が、ＶＥＥ＋ΔＶｔｈＮ以下に
なったらカットオフする。
【００４９】最後には、高電位制御用Ｐ−ＭＯＳ４１が
オンし、低電位制御用Ｎ−ＭＯＳ４２がオフとなり、接
続点Ｑからは、ＶＣＣレベルの出力信号ＯＵＴが出力さ
れる。
オンし、低電位制御用Ｎ−ＭＯＳ４２がオフとなり、接
続点Ｑからは、ＶＣＣレベルの出力信号ＯＵＴが出力さ
れる。
【００５０】このように、本実施例の回路では、入力信
号ＩＮ＝ＶＤＤの時は出力信号ＯＵＴがＶＣＣレベルに
電位変換され、入力信号ＩＮ＝ＶＳＳの時は出力信号Ｏ
ＵＴがＶＥＥレベルに電位変換される。
号ＩＮ＝ＶＤＤの時は出力信号ＯＵＴがＶＣＣレベルに
電位変換され、入力信号ＩＮ＝ＶＳＳの時は出力信号Ｏ
ＵＴがＶＥＥレベルに電位変換される。
【００５１】ところで、上述の入力信号ＩＮの立上がり
及び立下がりの電位変化時において、高電位制御用Ｐ−
ＭＯＳ４１及び低電位制御用Ｎ−ＭＯＳ４２が共にオン
の状態が生ずる。すなわち、入力信号ＩＮが立ち下がっ
てから接続点Ａ１の電位が高電位制御用Ｐ−ＭＯＳ４１
の閾値電位ＶｔｈＰに達するまで間、つまり、接続点Ａ
の電位が、ＶＳＳレベルからＶＣＣ−ΔＶｔｈＰのレベ
ルになるまでの時間（図２の期間ｔ１）と、入力信号Ｉ
Ｎが立ち上がってから接続点Ｂ１の電位が低電位制御用
Ｎ−ＭＯＳ４２の閾値電位ＶｔｈＮに達するまで間、つ
まり、接続点Ｂ１の電位が、ＶＤＤレベルからＶＥＥ＋
ΔＶｔｈＮのレベルになるまでの時間（図２の期間ｔ
２）において、高電位制御用Ｐ−ＭＯＳ４１と低電位制
御用Ｎ−ＭＯＳ４２が同時にオン状態となり、高電圧源
ＶＣＣ〜低電圧源ＶＥＥ間に、高電位制御用Ｐ−ＭＯＳ
４１から低電位制御用Ｎ−ＭＯＳ４２のパスで貫通電流
が発生する。
及び立下がりの電位変化時において、高電位制御用Ｐ−
ＭＯＳ４１及び低電位制御用Ｎ−ＭＯＳ４２が共にオン
の状態が生ずる。すなわち、入力信号ＩＮが立ち下がっ
てから接続点Ａ１の電位が高電位制御用Ｐ−ＭＯＳ４１
の閾値電位ＶｔｈＰに達するまで間、つまり、接続点Ａ
の電位が、ＶＳＳレベルからＶＣＣ−ΔＶｔｈＰのレベ
ルになるまでの時間（図２の期間ｔ１）と、入力信号Ｉ
Ｎが立ち上がってから接続点Ｂ１の電位が低電位制御用
Ｎ−ＭＯＳ４２の閾値電位ＶｔｈＮに達するまで間、つ
まり、接続点Ｂ１の電位が、ＶＤＤレベルからＶＥＥ＋
ΔＶｔｈＮのレベルになるまでの時間（図２の期間ｔ
２）において、高電位制御用Ｐ−ＭＯＳ４１と低電位制
御用Ｎ−ＭＯＳ４２が同時にオン状態となり、高電圧源
ＶＣＣ〜低電圧源ＶＥＥ間に、高電位制御用Ｐ−ＭＯＳ
４１から低電位制御用Ｎ−ＭＯＳ４２のパスで貫通電流
が発生する。
【００５２】しかしながら、この時、これらの高電位制
御用Ｐ−ＭＯＳ４１及び低電位制御用Ｎ−ＭＯＳ４２の
ゲートバイアスは、それぞれＶＳＳ／ＶＤＤレベルの中
間電位が入力されるため、ソース電位のＶＣＣ／ＶＥＥ
レベルの電位に対してフルバイアスが加わらない。これ
によって、高電位制御用Ｐ−ＭＯＳ４１及び低電位制御
用Ｎ−ＭＯＳ４２のオン抵抗は大きくなり、それだけＶ
ＣＣ〜ＶＥＥ間の貫通電流は低減されることになる。
御用Ｐ−ＭＯＳ４１及び低電位制御用Ｎ−ＭＯＳ４２の
ゲートバイアスは、それぞれＶＳＳ／ＶＤＤレベルの中
間電位が入力されるため、ソース電位のＶＣＣ／ＶＥＥ
レベルの電位に対してフルバイアスが加わらない。これ
によって、高電位制御用Ｐ−ＭＯＳ４１及び低電位制御
用Ｎ−ＭＯＳ４２のオン抵抗は大きくなり、それだけＶ
ＣＣ〜ＶＥＥ間の貫通電流は低減されることになる。
【００５３】このように、本実施例のレベルシフタ回路
は、高電位側と低電位側の両方の電位変換を可能とし、
しかも、どちらへの変換もほぼ同一の時間で行うことが
できるので、入力に対する出力の応答の点でタイムラグ
を無くすことができる。また、本回路の消費電流につい
ては、電位変換時に貫通電流が発生するものの、フルバ
イアスでの貫通電流でないので電流値も低減され、素子
数が少ない単純な回路構成で消費電力化に有効な回路と
なる。
は、高電位側と低電位側の両方の電位変換を可能とし、
しかも、どちらへの変換もほぼ同一の時間で行うことが
できるので、入力に対する出力の応答の点でタイムラグ
を無くすことができる。また、本回路の消費電流につい
ては、電位変換時に貫通電流が発生するものの、フルバ
イアスでの貫通電流でないので電流値も低減され、素子
数が少ない単純な回路構成で消費電力化に有効な回路と
なる。
【００５４】図３は、本発明の第２実施例に係るレベル
シフタ回路の回路図であり、図１と共通の要素には同一
の符号が付されている。
シフタ回路の回路図であり、図１と共通の要素には同一
の符号が付されている。
【００５５】このレベルシフタ回路は、図１に示した回
路において、高電位側レベルシフト部１０の出力端であ
る接続点Ａ１と高電位制御用Ｐ−ＭＯＳ４１のゲートと
の間に、高電圧源ＶＣＣとＶＤＤの間に直列接続された
Ｐ−ＭＯＳ５１及びＮ−ＭＯＳ５２からなるインバータ
回路５０を接続し、同様に低電位側レベルシフト部２０
の出力端である接続点Ｂ１と高電位制御用Ｐ−ＭＯＳ４
２のゲートとの間に、低電圧源ＶＳＳとＶＥＥの間に直
列接続されたＰ−ＭＯＳ６１及びＮ−ＭＯＳ６２からな
るインバータ回路６０を接続し、本レベルシフタ回路に
発生する貫通電流を上述の図１に示す回路よりも小さく
したものである。
路において、高電位側レベルシフト部１０の出力端であ
る接続点Ａ１と高電位制御用Ｐ−ＭＯＳ４１のゲートと
の間に、高電圧源ＶＣＣとＶＤＤの間に直列接続された
Ｐ−ＭＯＳ５１及びＮ−ＭＯＳ５２からなるインバータ
回路５０を接続し、同様に低電位側レベルシフト部２０
の出力端である接続点Ｂ１と高電位制御用Ｐ−ＭＯＳ４
２のゲートとの間に、低電圧源ＶＳＳとＶＥＥの間に直
列接続されたＰ−ＭＯＳ６１及びＮ−ＭＯＳ６２からな
るインバータ回路６０を接続し、本レベルシフタ回路に
発生する貫通電流を上述の図１に示す回路よりも小さく
したものである。
【００５６】ここで、この利点をより効果的にするた
め、各々のインバータ回路５０，６０の閾値Ｖｔｈ５
０，Ｖｔｈ６０は、それぞれＶＣＣ側、ＶＥＥ側に設定
されている。
め、各々のインバータ回路５０，６０の閾値Ｖｔｈ５
０，Ｖｔｈ６０は、それぞれＶＣＣ側、ＶＥＥ側に設定
されている。
【００５７】本回路の動作では、前述の図１の回路とは
逆に、接続点Ａ１及びＢ１の立上がり／立ち下がりで出
力信号ＯＵＴがそれぞれＶＣＣ／ＶＥＥレベルになる。
また、各々のインバータ回路５０，６０の閾値Ｖｔｈ５
０，Ｖｔｈ６０をそれぞれＶＣＣ側、ＶＥＥ側に設定し
たことにより、図４のタイミングチャートに示すよう
に、高電位制御用Ｐ−ＭＯＳ４１及び低電位制御用Ｎ−
ＭＯＳ４２の同時オン状態を確実に防ぐことができるの
で、第１実施例で述べたようなＶＣＣ〜ＶＥＥ間の貫通
電流は生じない。ただ、２つインバータ回路５０，６０
で貫通電流が発生するが、これは、上記ＶＣＣ〜ＶＥＥ
間の貫通電流に比べて小さいものとなる。
逆に、接続点Ａ１及びＢ１の立上がり／立ち下がりで出
力信号ＯＵＴがそれぞれＶＣＣ／ＶＥＥレベルになる。
また、各々のインバータ回路５０，６０の閾値Ｖｔｈ５
０，Ｖｔｈ６０をそれぞれＶＣＣ側、ＶＥＥ側に設定し
たことにより、図４のタイミングチャートに示すよう
に、高電位制御用Ｐ−ＭＯＳ４１及び低電位制御用Ｎ−
ＭＯＳ４２の同時オン状態を確実に防ぐことができるの
で、第１実施例で述べたようなＶＣＣ〜ＶＥＥ間の貫通
電流は生じない。ただ、２つインバータ回路５０，６０
で貫通電流が発生するが、これは、上記ＶＣＣ〜ＶＥＥ
間の貫通電流に比べて小さいものとなる。
【００５８】具体的に説明すると、２つのインバータ回
路５０，６０で発生する貫通電流は、発生タイミングが
異なり、接続点Ａ１とＢ１の電位変化がなまる時点で発
生する。つまり、図４に示すように接続点Ａ１では、入
力信号ＩＮの立上がりの時（期間ｔ３）に発生し、接続
点Ｂ１では、入力信号ＩＮの立下がりの時（期間ｔ４）
に発生する。また、接続点Ａ１を入力するインバータ回
路５０は、ＶＣＣ〜ＶＤＤ間で貫通電流が発生し、接続
点Ｂ１を入力するインバータ回路６０は、ＶＳＳ〜ＶＥ
Ｅ間で貫通電流が発生する。これら電位条件はＶＣＣ＞
ＶＤＤ＞ＶＳＳ＞ＶＥＥとなっており、ＶＣＣ〜ＶＥＥ
間での貫通電流よりも、インバータ回路５０，６０での
貫通電流の方が電位条件が小さいので電流値は小さくな
る。
路５０，６０で発生する貫通電流は、発生タイミングが
異なり、接続点Ａ１とＢ１の電位変化がなまる時点で発
生する。つまり、図４に示すように接続点Ａ１では、入
力信号ＩＮの立上がりの時（期間ｔ３）に発生し、接続
点Ｂ１では、入力信号ＩＮの立下がりの時（期間ｔ４）
に発生する。また、接続点Ａ１を入力するインバータ回
路５０は、ＶＣＣ〜ＶＤＤ間で貫通電流が発生し、接続
点Ｂ１を入力するインバータ回路６０は、ＶＳＳ〜ＶＥ
Ｅ間で貫通電流が発生する。これら電位条件はＶＣＣ＞
ＶＤＤ＞ＶＳＳ＞ＶＥＥとなっており、ＶＣＣ〜ＶＥＥ
間での貫通電流よりも、インバータ回路５０，６０での
貫通電流の方が電位条件が小さいので電流値は小さくな
る。
【００５９】このように、本実施例の回路では、貫通電
流はＶＣＣ〜ＶＤＤ間あるいはＶＳＳ間に発生し、図１
の回路ではＶＣＣ〜ＶＥＥ間に発生する。入力信号ＩＮ
の電位変化に対する貫通電流の発生するタイミングを考
慮しても、入力信号ＩＮの立上がり時には、本実施例の
回路ではＶＣＣ〜ＶＤＤ間に、図１の回路ではＶＣＣ〜
ＶＥＥにそれぞれ発生し、入力信号ＩＮの立ち下がり時
には、本実施例の回路ではＶＳＳ〜ＶＥＥ間に、図１の
回路ではＶＣＣ〜ＶＥＥ間にそれぞれ発生する。
流はＶＣＣ〜ＶＤＤ間あるいはＶＳＳ間に発生し、図１
の回路ではＶＣＣ〜ＶＥＥ間に発生する。入力信号ＩＮ
の電位変化に対する貫通電流の発生するタイミングを考
慮しても、入力信号ＩＮの立上がり時には、本実施例の
回路ではＶＣＣ〜ＶＤＤ間に、図１の回路ではＶＣＣ〜
ＶＥＥにそれぞれ発生し、入力信号ＩＮの立ち下がり時
には、本実施例の回路ではＶＳＳ〜ＶＥＥ間に、図１の
回路ではＶＣＣ〜ＶＥＥ間にそれぞれ発生する。
【００６０】ここで、電位条件を、ＶＣＣ＝３０ｖ＞Ｖ
ＤＤ＝２０ｖ＞ＶＳＳ＝１０ｖ＞ＶＥＥ＝０ｖに想定し
て、本実施例の回路及び図１の回路において貫通電流の
発生する電位幅をそれぞれ求めると、前者では１０ｖ、
後者では３０Ｖとなる。従って、本実施例の回路構成
は、図１の回路よりも電位幅が小さい分だけ貫通電流の
値が小さくなる。
ＤＤ＝２０ｖ＞ＶＳＳ＝１０ｖ＞ＶＥＥ＝０ｖに想定し
て、本実施例の回路及び図１の回路において貫通電流の
発生する電位幅をそれぞれ求めると、前者では１０ｖ、
後者では３０Ｖとなる。従って、本実施例の回路構成
は、図１の回路よりも電位幅が小さい分だけ貫通電流の
値が小さくなる。
【００６１】図５は、本発明の第３実施例に係るレベル
シフタ回路の回路図であり、図１と共通の要素には同一
の符号が付されている。
シフタ回路の回路図であり、図１と共通の要素には同一
の符号が付されている。
【００６２】このレベルシフタ回路は、ＶＣＣ〜ＶＥＥ
間に発生する貫通電流を低減する構成として、前述の図
１の回路において、接続点Ａ１とＢ１間にカップリング
用コンデンサ７１を接続し、接続点Ａ１及びＢ１の電位
変化を同時に行うようにしたものである。上記の貫通電
流は、接続点Ａ１とＢ１の電位変化に時差があるために
起こるもので、本回路によれば、コンデンサ７１の作用
で、図６のタイミングチャートに示すＰ１，Ｐ２，Ｐ３
のように電位変化の速い点に遅い点が追従するようにな
る。
間に発生する貫通電流を低減する構成として、前述の図
１の回路において、接続点Ａ１とＢ１間にカップリング
用コンデンサ７１を接続し、接続点Ａ１及びＢ１の電位
変化を同時に行うようにしたものである。上記の貫通電
流は、接続点Ａ１とＢ１の電位変化に時差があるために
起こるもので、本回路によれば、コンデンサ７１の作用
で、図６のタイミングチャートに示すＰ１，Ｐ２，Ｐ３
のように電位変化の速い点に遅い点が追従するようにな
る。
【００６３】これにより、上記第１実施例の回路よりも
ＶＣＣ〜ＶＥＥ間の貫通電流の発生時間を短くし、貫通
電流をさらに低減させることができる。
ＶＣＣ〜ＶＥＥ間の貫通電流の発生時間を短くし、貫通
電流をさらに低減させることができる。
【００６４】
【発明の効果】以上詳細に説明したように、第１の発明
によれば、高電位側レベルシフト部及び低電位側レベル
シフト部は入力信号の高電位側と低電位側の増幅をそれ
ぞれ行い、その各出力が出力部へ入力されるので、高電
位側と低電位側の両方の電位変換が可能となる。
によれば、高電位側レベルシフト部及び低電位側レベル
シフト部は入力信号の高電位側と低電位側の増幅をそれ
ぞれ行い、その各出力が出力部へ入力されるので、高電
位側と低電位側の両方の電位変換が可能となる。
【００６５】第２の発明によれば、高電位側レベルシフ
ト部からの出力である高電位制御用信号が高電位制御用
トランジスタに入力し、低電位側レベルシフト部の出力
である低電位制御用信号が低電位制御用トランジスタに
入力するので、出力ノードからは、第２の高電位レベル
から第２の低電位レベルで振幅する信号が取り出され、
高電位側と低電位側の両方の電位変換が可能となる。
ト部からの出力である高電位制御用信号が高電位制御用
トランジスタに入力し、低電位側レベルシフト部の出力
である低電位制御用信号が低電位制御用トランジスタに
入力するので、出力ノードからは、第２の高電位レベル
から第２の低電位レベルで振幅する信号が取り出され、
高電位側と低電位側の両方の電位変換が可能となる。
【００６６】第３の発明によれば、高電位側レベルシフ
ト部の出力が高電位制御用トランジスタに入力し、低電
位側レベルシフト部の出力が低電位制御用トランジスタ
に入力するので、出力ノードには第１の高電源または第
２の低電圧源の電位レベルが出力され、高電位側と低電
位側の両方の電位変換が可能となる。
ト部の出力が高電位制御用トランジスタに入力し、低電
位側レベルシフト部の出力が低電位制御用トランジスタ
に入力するので、出力ノードには第１の高電源または第
２の低電圧源の電位レベルが出力され、高電位側と低電
位側の両方の電位変換が可能となる。
【００６７】第４の発明によれば、高電位制御用トラン
ジスタ及び低電位制御用トランジスタはフルバイアスで
オンすることがないので、簡素な回路構成で、第１の高
電圧源と第２の低電圧源の間の、高電位制御用トランジ
スタ及び低電位制御用トランジスタをパスする貫通電流
を低減することができる。
ジスタ及び低電位制御用トランジスタはフルバイアスで
オンすることがないので、簡素な回路構成で、第１の高
電圧源と第２の低電圧源の間の、高電位制御用トランジ
スタ及び低電位制御用トランジスタをパスする貫通電流
を低減することができる。
【００６８】第５の発明によれば、高電位制御用トラン
ジスタ及び低電位制御用トランジスタは同時にオンする
ことがなく、また、第１及び第２のインバータ回路で発
生する貫通電流は、発生タイミングが異なり、且つ第１
のインバータ回路では第１の高電圧源と第２の高電圧源
との間で発生し、第２のインバータ回路では第１の低電
圧源と第２の低電圧源との間で発生するので、回路に発
生する貫通電流を前記第４の発明よりも小さくすること
ができる。
ジスタ及び低電位制御用トランジスタは同時にオンする
ことがなく、また、第１及び第２のインバータ回路で発
生する貫通電流は、発生タイミングが異なり、且つ第１
のインバータ回路では第１の高電圧源と第２の高電圧源
との間で発生し、第２のインバータ回路では第１の低電
圧源と第２の低電圧源との間で発生するので、回路に発
生する貫通電流を前記第４の発明よりも小さくすること
ができる。
【００６９】第６の発明によれば、カップリングコンデ
ンサの作用で電位変化の速い点に遅い点が追従するの
で、上記第４の発明よりも第１の高電圧源〜第２の低電
圧源間における貫通電流の発生する時間を短くするこが
でき、貫通電流をさらに低減させることが可能となる。
ンサの作用で電位変化の速い点に遅い点が追従するの
で、上記第４の発明よりも第１の高電圧源〜第２の低電
圧源間における貫通電流の発生する時間を短くするこが
でき、貫通電流をさらに低減させることが可能となる。
【００７０】第７の発明によれば、高電位制御用トラン
ジスタ及び低電位制御用トランジスタの同時オン状態を
確実に防ぐことができるので、第５の発明の効果をより
一層顕著にすることが可能となる。
ジスタ及び低電位制御用トランジスタの同時オン状態を
確実に防ぐことができるので、第５の発明の効果をより
一層顕著にすることが可能となる。
【図１】本発明の第１実施例に係るレベルシフタ回路の
回路図である。
回路図である。
【図２】第１実施例の動作を示すタイミングチャートで
ある。
ある。
【図３】本発明の第２実施例に係るレベルシフタ回路の
回路図である。
回路図である。
【図４】第２実施例の動作を示すタイミングチャートで
ある。
ある。
【図５】本発明の第３実施例に係るレベルシフタ回路の
回路図である。
回路図である。
【図６】第３実施例の動作を示すタイミングチャートで
ある。
ある。
【図７】従来のレベルシフタ回路の一構成例を示す回路
図である。
図である。
【図８】従来のレベルシフタ回路の動作を示すタイミン
グチャートである。
グチャートである。
１０ 高電位側レベルシフト部 ２０ 低電位側レベルシフト部 ４１ 高電位制御用Ｐ−ＭＯＳ ４２ 低電位制御用Ｎ−ＭＯＳ ５０，６０ インバータ回路 ７１ カップリング用コンデンサ ＶＣＣ 第１の高電圧源 ＶＤＤ 第２の高電圧源 ＶＳＳ 第１の低電圧源 ＶＥＥ 第２の低電圧源 ＩＮ 入力信号 ＯＵＴ 出力信号
───────────────────────────────────────────────────── フロントページの続き (72)発明者 須山 健 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイクロエレクトロニクス株式会社内 (72)発明者 町田 順一 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイクロエレクトロニクス株式会社内
Claims (3)
- 【請求項１】 第１の高電圧源と第１の低電圧源との間
に接続され、入力信号の高電位側の電圧を増幅する高電
位側レベルシフト部と、 前記第１の高電圧源よりも低い高電位の第２の高電圧源
と前記第１の低電圧源よりも低い低電位の第２の低電圧
源との間に接続され、前記入力信号の低電位側の電圧を
増幅する低電位側レベルシフト部と、 前記高電位側レベルシフト部及び前記低電位側レベルシ
フト部の出力に基づき、前記第１の高電圧源または前記
第２の低電圧源の電位レベルを出力する出力部とを備え
たことを特徴とするレベルシフタ回路。 - 【請求項２】 前記高電位側レベルシフト部の出力側と
前記高電位制御用トランジスタの制御電極との間に、前
記第１の高電圧源と前記第２の高電圧源の間で動作する
第１のインバータ回路を接続し、 前記低電位側レベルシフト部の出力側と前記低電位制御
用トランジスタの制御電極との間に、前記第１の低電圧
源と前記第２の低電圧源の間で動作する第２のインバー
タ回路を接続したことを特徴とする請求項１記載のレベ
ルシフタ回路。 - 【請求項３】 前記高電位側レベルシフト部と前記低電
位側レベルシフト部との出力間に、カップリング用コン
デンサを接続したことを特徴とする請求項１記載のレベ
ルシフタ回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7137781A JPH08330939A (ja) | 1995-06-05 | 1995-06-05 | レベルシフタ回路 |
| KR1019960019768A KR100231091B1 (ko) | 1995-06-05 | 1996-06-04 | 레벨 시프터 회로 |
| US08/659,000 US5723986A (en) | 1995-06-05 | 1996-06-04 | Level shifting circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7137781A JPH08330939A (ja) | 1995-06-05 | 1995-06-05 | レベルシフタ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08330939A true JPH08330939A (ja) | 1996-12-13 |
Family
ID=15206701
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7137781A Pending JPH08330939A (ja) | 1995-06-05 | 1995-06-05 | レベルシフタ回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5723986A (ja) |
| JP (1) | JPH08330939A (ja) |
| KR (1) | KR100231091B1 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100396161B1 (ko) * | 1997-11-01 | 2003-11-17 | 엘지.필립스 엘시디 주식회사 | 레벨쉬프터장치 |
| US6784719B2 (en) | 2001-12-19 | 2004-08-31 | Kabushiki Kaisha Toshiba | Level shift circuit for transmitting signal from leading edge to trailing edge of input signal |
| KR100587689B1 (ko) * | 2004-08-09 | 2006-06-08 | 삼성전자주식회사 | 반도체 장치에 적합한 레벨 시프트 회로 |
| US7880501B2 (en) | 2008-06-24 | 2011-02-01 | Samsung Electronics Co., Ltd. | Integrated circuit devices having level shifting circuits therein |
| CN110932705A (zh) * | 2019-12-18 | 2020-03-27 | 成都飞机工业（集团）有限责任公司 | 一种电源轨切换电路 |
Families Citing this family (38)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW305958B (ja) * | 1995-05-26 | 1997-05-21 | Matsushita Electric Ind Co Ltd | |
| JP3359844B2 (ja) * | 1996-07-22 | 2002-12-24 | シャープ株式会社 | マトリクス型画像表示装置 |
| US5864243A (en) * | 1996-09-18 | 1999-01-26 | Vlsi Technology, Inc. | Buffer and method for transferring data therein |
| US5933043A (en) * | 1996-10-22 | 1999-08-03 | Kabushiki Kaisha Toshiba | High speed level shift circuit |
| JP3731322B2 (ja) * | 1997-11-04 | 2006-01-05 | ソニー株式会社 | レベルシフト回路 |
| US6084430A (en) * | 1997-12-31 | 2000-07-04 | Intel Corporation | Input buffer for a mixed voltage environment |
| US6140993A (en) * | 1998-06-16 | 2000-10-31 | Atmel Corporation | Circuit for transferring high voltage video signal without signal loss |
| KR100287888B1 (ko) * | 1999-01-12 | 2001-04-16 | 김영환 | 레벨 시프터 회로 |
| KR100287186B1 (ko) * | 1999-03-29 | 2001-04-16 | 윤종용 | 반도체 메모리 장치의 상보형 차동 입력 버퍼 |
| KR100308792B1 (ko) * | 1999-09-28 | 2001-11-02 | 윤종용 | 레벨시프터를 가지는 반도체 장치의 데이터 출력회로 및 데이터 출력방법 |
| US6331797B1 (en) | 1999-11-23 | 2001-12-18 | Philips Electronics North America Corporation | Voltage translator circuit |
| US6329834B1 (en) * | 1999-12-30 | 2001-12-11 | Texas Instruments Incorporated | Reduction of switching noise in integrated circuits |
| TW556145B (en) * | 2000-01-11 | 2003-10-01 | Toshiba Corp | Flat display apparatus having scan-line driving circuit and its driving method |
| DE60117102T2 (de) * | 2000-03-27 | 2006-08-10 | Kabushiki Kaisha Toshiba, Kawasaki | Pegelumsetzer |
| JP3717781B2 (ja) * | 2000-10-30 | 2005-11-16 | 株式会社ルネサステクノロジ | レベル変換回路および半導体集積回路 |
| JP3657243B2 (ja) * | 2002-06-28 | 2005-06-08 | Ｎｅｃエレクトロニクス株式会社 | レベルシフタ、半導体集積回路及び情報処理システム |
| US7006389B2 (en) * | 2003-12-12 | 2006-02-28 | Micron Technology, Inc. | Voltage translator for multiple voltage operations |
| DE10338688B4 (de) * | 2003-08-22 | 2006-03-30 | Infineon Technologies Ag | Spannungspegelwandleranordnung |
| JP3914933B2 (ja) * | 2004-03-24 | 2007-05-16 | エルピーダメモリ株式会社 | レベル変換回路 |
| JP2005321457A (ja) * | 2004-05-06 | 2005-11-17 | Seiko Epson Corp | 走査線駆動回路、表示装置及び電子機器 |
| US7151391B2 (en) * | 2004-05-24 | 2006-12-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | Integrated circuit for level-shifting voltage levels |
| JP4340195B2 (ja) * | 2004-06-10 | 2009-10-07 | Ｏｋｉセミコンダクタ株式会社 | 信号発生回路および信号発生回路付きレベルシフタ |
| JP2006054886A (ja) * | 2004-08-09 | 2006-02-23 | Samsung Electronics Co Ltd | ロー漏洩電流を持つレベルシフタ |
| TWI297563B (en) * | 2005-01-21 | 2008-06-01 | Au Optronics Corp | Level shifter |
| US7400171B1 (en) * | 2005-05-03 | 2008-07-15 | Lattice Semiconductor Corporation | Electronic switch having extended voltage range |
| US7382168B2 (en) * | 2005-08-30 | 2008-06-03 | Agere Systems Inc. | Buffer circuit with multiple voltage range |
| US20070052468A1 (en) * | 2005-09-02 | 2007-03-08 | Etron Technology, Inc. | Shift down level shifter |
| US7312636B2 (en) * | 2006-02-06 | 2007-12-25 | Mosaid Technologies Incorporated | Voltage level shifter circuit |
| JP4823024B2 (ja) * | 2006-11-09 | 2011-11-24 | 株式会社東芝 | レベル変換回路 |
| US7696804B2 (en) * | 2007-03-31 | 2010-04-13 | Sandisk 3D Llc | Method for incorporating transistor snap-back protection in a level shifter circuit |
| US7696805B2 (en) * | 2007-03-31 | 2010-04-13 | Sandisk 3D Llc | Level shifter circuit incorporating transistor snap-back protection |
| JP5143599B2 (ja) * | 2008-03-13 | 2013-02-13 | オンセミコンダクター・トレーディング・リミテッド | 液晶駆動装置 |
| KR102115450B1 (ko) * | 2013-12-12 | 2020-05-27 | 에스케이하이닉스 주식회사 | 반도체 장치 |
| US20160105179A1 (en) * | 2014-10-13 | 2016-04-14 | Globalfoundries Inc. | Level shifting an i/o signal into multiple voltage domains |
| US9473141B2 (en) | 2014-10-13 | 2016-10-18 | Globalfoundries Inc. | Receiving an I/O signal in multiple voltage domains |
| US20160191059A1 (en) * | 2014-12-29 | 2016-06-30 | Sandisk Technologies Inc. | Cross-coupled level shifter with transition tracking circuits |
| KR102086030B1 (ko) | 2017-11-09 | 2020-03-09 | 중산하이픽스 주식회사 | 거푸집패널 및 이를 이용한 거푸집 어셈블리 |
| US12095371B1 (en) * | 2020-09-18 | 2024-09-17 | Empower Semiconductor, Inc. | Power converter having level shifter with DC signal path |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4504747A (en) * | 1983-11-10 | 1985-03-12 | Motorola, Inc. | Input buffer circuit for receiving multiple level input voltages |
| US4833350A (en) * | 1988-04-29 | 1989-05-23 | Tektronix, Inc. | Bipolar-CMOS digital interface circuit |
| JP3050255B2 (ja) * | 1992-10-14 | 2000-06-12 | 富士通株式会社 | Ｅｃｌ−ｃｍｏｓレベル変換回路 |
| US5329185A (en) * | 1993-03-19 | 1994-07-12 | Gte Laboratories Incorporated | CMOS logic circuitry providing improved operating speed |
| KR970001345B1 (ko) * | 1993-07-28 | 1997-02-05 | 삼성전자 주식회사 | 레벨 쉬프터 |
| US5426381A (en) * | 1994-05-23 | 1995-06-20 | Motorola Inc. | Latching ECL to CMOS input buffer circuit |
-
1995
- 1995-06-05 JP JP7137781A patent/JPH08330939A/ja active Pending
-
1996
- 1996-06-04 US US08/659,000 patent/US5723986A/en not_active Expired - Fee Related
- 1996-06-04 KR KR1019960019768A patent/KR100231091B1/ko not_active IP Right Cessation
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100396161B1 (ko) * | 1997-11-01 | 2003-11-17 | 엘지.필립스 엘시디 주식회사 | 레벨쉬프터장치 |
| US6784719B2 (en) | 2001-12-19 | 2004-08-31 | Kabushiki Kaisha Toshiba | Level shift circuit for transmitting signal from leading edge to trailing edge of input signal |
| KR100587689B1 (ko) * | 2004-08-09 | 2006-06-08 | 삼성전자주식회사 | 반도체 장치에 적합한 레벨 시프트 회로 |
| US7880501B2 (en) | 2008-06-24 | 2011-02-01 | Samsung Electronics Co., Ltd. | Integrated circuit devices having level shifting circuits therein |
| CN110932705A (zh) * | 2019-12-18 | 2020-03-27 | 成都飞机工业（集团）有限责任公司 | 一种电源轨切换电路 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR970002838A (ko) | 1997-01-28 |
| KR100231091B1 (ko) | 1999-11-15 |
| US5723986A (en) | 1998-03-03 |
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Legal Events
| Date | Code | Title | Description |
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Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010828 |