JP3050255B2 - Ｅｃｌ−ｃｍｏｓレベル変換回路 - Google Patents
Ｅｃｌ−ｃｍｏｓレベル変換回路Info
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Description
【０００１】
【産業上の利用分野】本発明はＥＣＬレベルの入力信号
をＣＭＯＳレベルの信号に変換するＥＣＬ−ＣＭＯＳレ
ベル変換回路に係り、特に、信号の立ち上がり時間及び
立ち下がり時間が高速で、高周波での安定動作が可能な
ＥＣＬ−ＣＭＯＳレベル変換回路に関する。
をＣＭＯＳレベルの信号に変換するＥＣＬ−ＣＭＯＳレ
ベル変換回路に係り、特に、信号の立ち上がり時間及び
立ち下がり時間が高速で、高周波での安定動作が可能な
ＥＣＬ−ＣＭＯＳレベル変換回路に関する。
【０００２】近年、集積回路の高速化が著しく、それに
伴いＥＣＬレベルのような小振幅のインタフェースが要
求されるようになっており、低消費電力、高集積のＣＭ
ＯＳ回路を用いて集積回路を設計し、レベル変換回路を
用いて外部とのインタフェースを行なうケースが増えて
いる。
伴いＥＣＬレベルのような小振幅のインタフェースが要
求されるようになっており、低消費電力、高集積のＣＭ
ＯＳ回路を用いて集積回路を設計し、レベル変換回路を
用いて外部とのインタフェースを行なうケースが増えて
いる。
【０００３】しかし、ＢｉＣＭＯＳ回路を用いたＥＣＬ
−ＣＭＯＳまたはＣＭＯＳ−ＥＣＬレベル変換回路は多
く提案されているが、ＣＭＯＳ回路によるＥＣＬ−ＣＭ
ＯＳまたはＣＭＯＳ−ＥＣＬレベル変換回路の設計は少
ない。ＣＭＯＳ回路は、バイポーラ回路に比べて特性が
変動しやすく設計が難しいが、ＢｉＣＭＯＳ回路のよう
な複雑なプロセスを使わないですむという利点があり、
より高速で安定なＣＭＯＳ回路によるレベル変換回路の
設計が望まれている。
−ＣＭＯＳまたはＣＭＯＳ−ＥＣＬレベル変換回路は多
く提案されているが、ＣＭＯＳ回路によるＥＣＬ−ＣＭ
ＯＳまたはＣＭＯＳ−ＥＣＬレベル変換回路の設計は少
ない。ＣＭＯＳ回路は、バイポーラ回路に比べて特性が
変動しやすく設計が難しいが、ＢｉＣＭＯＳ回路のよう
な複雑なプロセスを使わないですむという利点があり、
より高速で安定なＣＭＯＳ回路によるレベル変換回路の
設計が望まれている。
【０００４】
【従来の技術】図１１に、従来のＥＣＬ−ＣＭＯＳレベ
ル変換回路の回路例を示す。本従来例のＥＣＬ−ＣＭＯ
Ｓレベル変換回路は、良く知られた３段より成る差動増
幅回路１３−１〜１３−３と、出力インバータ回路５と
を有し、ＥＣＬレベル信号ＩＮ，ＩＮ＃の電圧レベルを
ＣＭＯＳ回路で取り扱い易い電圧レベルのＣＭＯＳレベ
ル信号ＯＵＴに変換する。
ル変換回路の回路例を示す。本従来例のＥＣＬ−ＣＭＯ
Ｓレベル変換回路は、良く知られた３段より成る差動増
幅回路１３−１〜１３−３と、出力インバータ回路５と
を有し、ＥＣＬレベル信号ＩＮ，ＩＮ＃の電圧レベルを
ＣＭＯＳ回路で取り扱い易い電圧レベルのＣＭＯＳレベ
ル信号ＯＵＴに変換する。
【０００５】このような従来のＥＣＬ−ＣＭＯＳレベル
変換回路は、殆どＢｉＣＭＯＳ回路を用いて設計されて
おり、ＣＭＯＳ回路で設計されているものはあまりなか
った。また、ＣＭＯＳ回路を用いたＥＣＬ−ＣＭＯＳレ
ベル変換回路は、高速性、安定性において満足できるも
のではなかった。
変換回路は、殆どＢｉＣＭＯＳ回路を用いて設計されて
おり、ＣＭＯＳ回路で設計されているものはあまりなか
った。また、ＣＭＯＳ回路を用いたＥＣＬ−ＣＭＯＳレ
ベル変換回路は、高速性、安定性において満足できるも
のではなかった。
【０００６】
【発明が解決しようとする課題】以上のように、従来の
ＥＣＬ−ＣＭＯＳレベル変換回路では、ＢｉＣＭＯＳ回
路のような複雑なプロセスを使わないで済むという利点
を備えるＣＭＯＳ回路を用いて設計されているものはあ
まりなく、提案されている回路も高速性、安定性におい
て問題があった。
ＥＣＬ−ＣＭＯＳレベル変換回路では、ＢｉＣＭＯＳ回
路のような複雑なプロセスを使わないで済むという利点
を備えるＣＭＯＳ回路を用いて設計されているものはあ
まりなく、提案されている回路も高速性、安定性におい
て問題があった。
【０００７】本発明は、上記問題点を解決するもので、
ＣＭＯＳ回路を用いて、信号の立ち上がり時間及び立ち
下がり時間が高速で、且つ高周波での安定動作の可能な
ＥＣＬ−ＣＭＯＳレベル変換回路を提供することを目的
とする。
ＣＭＯＳ回路を用いて、信号の立ち上がり時間及び立ち
下がり時間が高速で、且つ高周波での安定動作の可能な
ＥＣＬ−ＣＭＯＳレベル変換回路を提供することを目的
とする。
【０００８】
【課題を解決するための手段】上記課題を解決するた
め、請求項１に記載のＥＣＬ−ＣＭＯＳレベル変換回路
は、ＥＣＬレベル信号をＣＭＯＳレベル信号に変換する
ＥＣＬ−ＣＭＯＳレベル変換回路であって、前記ＥＣＬ
レベル信号が有する第１の電圧レベル範囲を該第１の電
圧レベル範囲よりも低い第２の電圧レベル範囲に変換す
る入力初段回路と、 前記入力初段回路の出力を前記第
１の電圧レベル範囲よりも広い第３の電圧レベル範囲に
変換する複数段の差動増幅回路とを有して構成する。
め、請求項１に記載のＥＣＬ−ＣＭＯＳレベル変換回路
は、ＥＣＬレベル信号をＣＭＯＳレベル信号に変換する
ＥＣＬ−ＣＭＯＳレベル変換回路であって、前記ＥＣＬ
レベル信号が有する第１の電圧レベル範囲を該第１の電
圧レベル範囲よりも低い第２の電圧レベル範囲に変換す
る入力初段回路と、 前記入力初段回路の出力を前記第
１の電圧レベル範囲よりも広い第３の電圧レベル範囲に
変換する複数段の差動増幅回路とを有して構成する。
【０００９】請求項２に記載のＥＣＬ−ＣＭＯＳレベル
変換回路は、請求項１に記載のＥＣＬ−ＣＭＯＳレベル
変換回路において、前記第２の電圧レベル範囲は、低電
位電源の電圧レベルよりも高いことを特徴とする。
変換回路は、請求項１に記載のＥＣＬ−ＣＭＯＳレベル
変換回路において、前記第２の電圧レベル範囲は、低電
位電源の電圧レベルよりも高いことを特徴とする。
【００１０】請求項３に記載のＥＣＬ−ＣＭＯＳレベル
変換回路は、請求項１又は請求項２に記載のＥＣＬ−Ｃ
ＭＯＳレベル変換回路において、前記入力初段回路は、
ソース電極が第１の抵抗と第４の抵抗とを介して低電位
電源に接続され、ドレイン電極が第３の抵抗を介して高
電位電源に接続され、ゲ−ト電極に前記ＥＣＬレベル信
号が供給される第１の第１導電型ＭＯＳトランジスタ
と、ソ−ス電極が第２の抵抗と前記第４の抵抗とを介し
て前記低電位電源に接続され、ドレイン電極が前記第３
の抵抗を介して前記高電位電源に接続され、ゲート電極
に前記ＥＣＬレベル信号が供給される第２の第１導電型
ＭＯＳトランジスタとを有して構成する。
変換回路は、請求項１又は請求項２に記載のＥＣＬ−Ｃ
ＭＯＳレベル変換回路において、前記入力初段回路は、
ソース電極が第１の抵抗と第４の抵抗とを介して低電位
電源に接続され、ドレイン電極が第３の抵抗を介して高
電位電源に接続され、ゲ−ト電極に前記ＥＣＬレベル信
号が供給される第１の第１導電型ＭＯＳトランジスタ
と、ソ−ス電極が第２の抵抗と前記第４の抵抗とを介し
て前記低電位電源に接続され、ドレイン電極が前記第３
の抵抗を介して前記高電位電源に接続され、ゲート電極
に前記ＥＣＬレベル信号が供給される第２の第１導電型
ＭＯＳトランジスタとを有して構成する。
【００１１】請求項４に記載のＥＣＬ−ＣＭＯＳレベル
変換回路は、請求項１、請求項２又は請求項３に記載の
ＥＣＬ−ＣＭＯＳレベル変換回路において、前記差動増
幅回路は、ドレイン電極が第５の抵抗を介して高電位電
源に接続され、ソース電極が第５の第２導電型ＭＯＳト
ランジスタを介して低電位電源に接続され、ゲート電極
に前記入力初段回路または前段の差動増幅回路の出力が
供給される第３の第１導電型ＭＯＳトランジスタと、ド
レイン電極が前記第５の抵抗を介して前記高電位電源に
接続され、ソース電極が第６の第２導電型ＭＯＳトラン
ジスタを介して前記低電位電源に接続され、ゲ−ト電極
に前記入力初段回路または前段の差動増幅回路の出力が
供給される第４の第１導電型ＭＯＳトランジスタと、前
記第３の第１導電型ＭＯＳトランジスタとＣＭＯＳイン
バータを構成する第７の第２導電型ＭＯＳトランジスタ
と、前記第４の第１導電型ＭＯＳトランジスタとＣＭＯ
Ｓインバータを構成する第８の第２導電型ＭＯＳトラン
ジスタとを有して構成する。 請求項５に記載のＥＣＬ−
ＣＭＯＳレベル変換回路は、請求項１、講求項２、講求
項３又は講求項４に記載のＥＣＬ−ＣＭＯＳレベル変換
回路において、前記複数段の差動増幅回路内の最終段の
差動増幅回路は、ドレイン電極が第５の抵抗を介して高
電位電源に接続され、ソ−ス電極が第５の第２導電型Ｍ
ＯＳトランジスタを介して低電位電源に接続され、ゲー
ト電極に前段の差動増幅回路の出力が供給される第３の
第１導電型ＭＯＳトランジスタと、ドレイン電極が前記
第５の抵抗を介して前記高電位電源に接続され、ソース
電極が第６の第２導電型ＭＯＳトランジスタを介して前
記低電位電源に接続され、ゲート電極に前段の差動増幅
回路の出カが供給される第４の第１導電型ＭＯＳトラン
ジスタと、ドレイン電極が前記第３の第１導電型ＭＯＳ
トランジスタのソ−ス電極に接続され、ソ−ス電極が前
記低電位電源に接続され、ゲート電極が前記第４の第１
導電型ＭＯＳトランジスタのソース電極に接続される第
９の第２導電型ＭＯＳトランジスタと、ドレイン電極が
前記第４の第１導電型ＭＯＳトランジスタのソ−ス電極
に接続され、ソース電極が前記低電位電源に接続され、
ゲート電極が前記第３の第１導電型ＭＯＳトランジスタ
のソース電極に接続される第１０の第２導電型ＭＯＳト
ラン ジスタとを有して構成する。
変換回路は、請求項１、請求項２又は請求項３に記載の
ＥＣＬ−ＣＭＯＳレベル変換回路において、前記差動増
幅回路は、ドレイン電極が第５の抵抗を介して高電位電
源に接続され、ソース電極が第５の第２導電型ＭＯＳト
ランジスタを介して低電位電源に接続され、ゲート電極
に前記入力初段回路または前段の差動増幅回路の出力が
供給される第３の第１導電型ＭＯＳトランジスタと、ド
レイン電極が前記第５の抵抗を介して前記高電位電源に
接続され、ソース電極が第６の第２導電型ＭＯＳトラン
ジスタを介して前記低電位電源に接続され、ゲ−ト電極
に前記入力初段回路または前段の差動増幅回路の出力が
供給される第４の第１導電型ＭＯＳトランジスタと、前
記第３の第１導電型ＭＯＳトランジスタとＣＭＯＳイン
バータを構成する第７の第２導電型ＭＯＳトランジスタ
と、前記第４の第１導電型ＭＯＳトランジスタとＣＭＯ
Ｓインバータを構成する第８の第２導電型ＭＯＳトラン
ジスタとを有して構成する。 請求項５に記載のＥＣＬ−
ＣＭＯＳレベル変換回路は、請求項１、講求項２、講求
項３又は講求項４に記載のＥＣＬ−ＣＭＯＳレベル変換
回路において、前記複数段の差動増幅回路内の最終段の
差動増幅回路は、ドレイン電極が第５の抵抗を介して高
電位電源に接続され、ソ−ス電極が第５の第２導電型Ｍ
ＯＳトランジスタを介して低電位電源に接続され、ゲー
ト電極に前段の差動増幅回路の出力が供給される第３の
第１導電型ＭＯＳトランジスタと、ドレイン電極が前記
第５の抵抗を介して前記高電位電源に接続され、ソース
電極が第６の第２導電型ＭＯＳトランジスタを介して前
記低電位電源に接続され、ゲート電極に前段の差動増幅
回路の出カが供給される第４の第１導電型ＭＯＳトラン
ジスタと、ドレイン電極が前記第３の第１導電型ＭＯＳ
トランジスタのソ−ス電極に接続され、ソ−ス電極が前
記低電位電源に接続され、ゲート電極が前記第４の第１
導電型ＭＯＳトランジスタのソース電極に接続される第
９の第２導電型ＭＯＳトランジスタと、ドレイン電極が
前記第４の第１導電型ＭＯＳトランジスタのソ−ス電極
に接続され、ソース電極が前記低電位電源に接続され、
ゲート電極が前記第３の第１導電型ＭＯＳトランジスタ
のソース電極に接続される第１０の第２導電型ＭＯＳト
ラン ジスタとを有して構成する。
【００１２】
【作用】本発明の第１、第２、及び第３の特徴のＥＣＬ
−ＣＭＯＳレベル変換回路では、例えば、図２に示すよ
うな構成の入力初段回路１に、図３に示すような回路構
成の差動増幅回路を３段接続して、第１の電源ＶSSから
−３．３［Ｖ］、第２の電源ＶDDから０［Ｖ］を供給す
れば、先ず入力初段回路１により、ＥＣＬレベル信号Ｉ
Ｎ，ＩＮ＃の電圧レベル（−１．８〜−０．９［Ｖ］）
を低電位の第１の電源ＶSSの電圧レベル（−３．３
［Ｖ］）よりも若干高い電圧レベル（約−３．０〜−
２．６［Ｖ］）にシフトして、次段の差動増幅回路３−
１にとって扱いやすい信号レベルに一旦変換することに
より、安定なレベル変換を実現できる。
−ＣＭＯＳレベル変換回路では、例えば、図２に示すよ
うな構成の入力初段回路１に、図３に示すような回路構
成の差動増幅回路を３段接続して、第１の電源ＶSSから
−３．３［Ｖ］、第２の電源ＶDDから０［Ｖ］を供給す
れば、先ず入力初段回路１により、ＥＣＬレベル信号Ｉ
Ｎ，ＩＮ＃の電圧レベル（−１．８〜−０．９［Ｖ］）
を低電位の第１の電源ＶSSの電圧レベル（−３．３
［Ｖ］）よりも若干高い電圧レベル（約−３．０〜−
２．６［Ｖ］）にシフトして、次段の差動増幅回路３−
１にとって扱いやすい信号レベルに一旦変換することに
より、安定なレベル変換を実現できる。
【００１３】また、差動増幅回路３−１〜３−３に、第
３の第１導電型ＭＯＳトランジスタＴP3及び第３の第２
導電型ＭＯＳトランジスタＴN3、並びに第４の第１導電
型ＭＯＳトランジスタＴP4及び第４の第２導電型ＭＯＳ
トランジスタＴN4によるＣＭＯＳインバータの構成を持
たせることにより、信号の立ち上がり時間及び立ち下が
り時間を高速にすることができ、高い周波数での安定動
作が可能となる。
３の第１導電型ＭＯＳトランジスタＴP3及び第３の第２
導電型ＭＯＳトランジスタＴN3、並びに第４の第１導電
型ＭＯＳトランジスタＴP4及び第４の第２導電型ＭＯＳ
トランジスタＴN4によるＣＭＯＳインバータの構成を持
たせることにより、信号の立ち上がり時間及び立ち下が
り時間を高速にすることができ、高い周波数での安定動
作が可能となる。
【００１４】更に、本発明の第４の特徴のＥＣＬ−ＣＭ
ＯＳレベル変換回路では、最終段の差動増幅回路３−３
を図４に示すような構成とすることにより、信号の立ち
下がり時間を更に速くすることができ、より高速な動作
が可能となる。
ＯＳレベル変換回路では、最終段の差動増幅回路３−３
を図４に示すような構成とすることにより、信号の立ち
下がり時間を更に速くすることができ、より高速な動作
が可能となる。
【００１５】
【実施例】次に、本発明に係る実施例を図面に基づいて
説明する。第１実施例 図５に本発明の第１実施例に係るＥＣＬ−ＣＭＯＳレベ
ル変換回路の回路図を示す。
説明する。第１実施例 図５に本発明の第１実施例に係るＥＣＬ−ＣＭＯＳレベ
ル変換回路の回路図を示す。
【００１６】同図において、本実施例のＥＣＬ−ＣＭＯ
Ｓレベル変換回路は、ＥＣＬレベル信号ＩＮ，ＩＮ＃の
電圧レベルを低電位の第１の電源ＶSSの電圧レベル（−
３．３［Ｖ］）よりもやや高い電圧レベルにシフトする
入力初段回路１と、入力初段回路１の出力信号ａ，ｂを
ＣＭＯＳ回路で取り扱い易い電圧レベルに変換する３段
より成る差動増幅回路３−１〜３−３と、出力インバー
タ回路５とから構成されている。
Ｓレベル変換回路は、ＥＣＬレベル信号ＩＮ，ＩＮ＃の
電圧レベルを低電位の第１の電源ＶSSの電圧レベル（−
３．３［Ｖ］）よりもやや高い電圧レベルにシフトする
入力初段回路１と、入力初段回路１の出力信号ａ，ｂを
ＣＭＯＳ回路で取り扱い易い電圧レベルに変換する３段
より成る差動増幅回路３−１〜３−３と、出力インバー
タ回路５とから構成されている。
【００１７】入力初段回路１は、ＰチャネルＭＯＳトラ
ンジスタＴP1及びＴP2と、抵抗Ｒ1，Ｒ2 ，Ｒ3 ，及び
Ｒ4 からなる差動増幅の回路構成となっており、ＥＣＬ
レベル信号ＩＮ，ＩＮ＃の電圧レベル（−１．８〜−
０．９［Ｖ］）を第１の電源ＶSSの電圧レベル（−３．
３［Ｖ］）よりも若干高い電圧レベル（約−３．０〜−
２．６［Ｖ］）にシフトして、次段の差動増幅回路３−
１にとって扱いやすい信号レベルに一旦変換して出力信
号ａ及びｂを供給している。
ンジスタＴP1及びＴP2と、抵抗Ｒ1，Ｒ2 ，Ｒ3 ，及び
Ｒ4 からなる差動増幅の回路構成となっており、ＥＣＬ
レベル信号ＩＮ，ＩＮ＃の電圧レベル（−１．８〜−
０．９［Ｖ］）を第１の電源ＶSSの電圧レベル（−３．
３［Ｖ］）よりも若干高い電圧レベル（約−３．０〜−
２．６［Ｖ］）にシフトして、次段の差動増幅回路３−
１にとって扱いやすい信号レベルに一旦変換して出力信
号ａ及びｂを供給している。
【００１８】また、差動増幅回路３−１〜３−ｎは、Ｐ
チャネルＭＯＳトランジスタＴP3及びＴP4と、Ｎチャネ
ルＭＯＳトランジスタＴN1及びＴN2と、抵抗Ｒ5 からな
る良く知られた差動増幅回路の構成に対して、Ｐチャネ
ルＭＯＳトランジスタＴP3とＣＭＯＳインバータを構成
するＮチャネルＭＯＳトランジスタＴN3と、Ｐチャネル
ＭＯＳトランジスタＴP4とＣＭＯＳインバータを構成す
るＮチャネルＭＯＳトランジスタＴN4とを付加した構成
となっている。
チャネルＭＯＳトランジスタＴP3及びＴP4と、Ｎチャネ
ルＭＯＳトランジスタＴN1及びＴN2と、抵抗Ｒ5 からな
る良く知られた差動増幅回路の構成に対して、Ｐチャネ
ルＭＯＳトランジスタＴP3とＣＭＯＳインバータを構成
するＮチャネルＭＯＳトランジスタＴN3と、Ｐチャネル
ＭＯＳトランジスタＴP4とＣＭＯＳインバータを構成す
るＮチャネルＭＯＳトランジスタＴN4とを付加した構成
となっている。
【００１９】このような構成により本実施例では、−
１．８〜−０．９［Ｖ］のＥＣＬレベル信号ＩＮ，ＩＮ
＃の電圧レベルをＣＭＯＳ回路の電圧レベル−３．３〜
０［Ｖ］に変換している。
１．８〜−０．９［Ｖ］のＥＣＬレベル信号ＩＮ，ＩＮ
＃の電圧レベルをＣＭＯＳ回路の電圧レベル−３．３〜
０［Ｖ］に変換している。
【００２０】次に、図６、図７、及び図８を用いて、従
来のＥＣＬ−ＣＭＯＳレベル変換回路（図１１）との比
較を行なう。尚、第１実施例において、各抵抗は１［ｋ
Ω］、入力初段回路１のＰチャネルＭＯＳトランジスタ
ＴP1及びＴP2のＷ／Ｌ（Ｗ：チャネル幅、Ｌ：チャネル
長、単位はミクロン）は７０／０．５、第１段差動増幅
回路３−１のＰチャネルＭＯＳトランジスタＴP3及びＴ
P4のＷ／Ｌは５０／０．５、第２段及び第３段差動増幅
回路３−２及び３−３のＰチャネルＭＯＳトランジスタ
ＴP3及びＴP4のＷ／Ｌは４０／０．５、各段の差動増幅
回路３−１〜３−３のＮチャネルＭＯＳトランジスタＴ
N1及びＴN2のＷ／Ｌは１０／０．５、ＮチャネルＭＯＳ
トランジスタＴN3及びＴN4のＷ／Ｌは５／０．５、出力
インバータ回路５のＰチャネルＭＯＳトランジスタＴP5
及びＮチャネルＭＯＳトランジスタＴN5のＷ／Ｌは３０
／０．５とし、また従来例において第１実施例と同じ符
号を持つ回路素子は同一値として、回路シミュレーショ
ンによる比較を行なった。
来のＥＣＬ−ＣＭＯＳレベル変換回路（図１１）との比
較を行なう。尚、第１実施例において、各抵抗は１［ｋ
Ω］、入力初段回路１のＰチャネルＭＯＳトランジスタ
ＴP1及びＴP2のＷ／Ｌ（Ｗ：チャネル幅、Ｌ：チャネル
長、単位はミクロン）は７０／０．５、第１段差動増幅
回路３−１のＰチャネルＭＯＳトランジスタＴP3及びＴ
P4のＷ／Ｌは５０／０．５、第２段及び第３段差動増幅
回路３−２及び３−３のＰチャネルＭＯＳトランジスタ
ＴP3及びＴP4のＷ／Ｌは４０／０．５、各段の差動増幅
回路３−１〜３−３のＮチャネルＭＯＳトランジスタＴ
N1及びＴN2のＷ／Ｌは１０／０．５、ＮチャネルＭＯＳ
トランジスタＴN3及びＴN4のＷ／Ｌは５／０．５、出力
インバータ回路５のＰチャネルＭＯＳトランジスタＴP5
及びＮチャネルＭＯＳトランジスタＴN5のＷ／Ｌは３０
／０．５とし、また従来例において第１実施例と同じ符
号を持つ回路素子は同一値として、回路シミュレーショ
ンによる比較を行なった。
【００２１】図６は、第１実施例の入力初段回路１の出
力ａ及びｂと、従来例の第１段差動増幅回路１３−１の
出力ｈ及びｉ（図１１参照）の比較を示すものである
が、本実施例の回路の信号レベルが、従来例の回路に比
べて低く、尚且つ信号の立ち上がり及び立ち下がりが速
いことが分かる。
力ａ及びｂと、従来例の第１段差動増幅回路１３−１の
出力ｈ及びｉ（図１１参照）の比較を示すものである
が、本実施例の回路の信号レベルが、従来例の回路に比
べて低く、尚且つ信号の立ち上がり及び立ち下がりが速
いことが分かる。
【００２２】また図７は、第１実施例の最終段差動増幅
回路３−３の出力ｃ及びｄと、従来例の最終段差動増幅
回路１３−３の出力ｊ及びｋ（図１１参照）の比較を示
すものであるが、本実施例の回路の最終段差動増幅回路
３−３の出力信号が、充分に低電位まで振れており、安
定動作可能であることが分かる。
回路３−３の出力ｃ及びｄと、従来例の最終段差動増幅
回路１３−３の出力ｊ及びｋ（図１１参照）の比較を示
すものであるが、本実施例の回路の最終段差動増幅回路
３−３の出力信号が、充分に低電位まで振れており、安
定動作可能であることが分かる。
【００２３】更に図８は、ＣＭＯＳレベルの出力信号Ｏ
ＵＴの比較を示すものであるが、本実施例の出力信号Ｏ
ＵＴの立ち上がり及び立ち下がり特性共に、従来例（図
１１参照）の回路に比べて優れ、高速動作可能で且つ安
定動作可能であることが分かる。
ＵＴの比較を示すものであるが、本実施例の出力信号Ｏ
ＵＴの立ち上がり及び立ち下がり特性共に、従来例（図
１１参照）の回路に比べて優れ、高速動作可能で且つ安
定動作可能であることが分かる。
【００２４】尚、本実施例の変形例として、各段の差動
増幅回路３−１〜３−３における差動入力の一方の信号
を、リファレンス電位（−１．３［Ｖ］）に固定しても
動作可能である。第２実施例 本実施例のＥＣＬ−ＣＭＯＳレベル変換回路は、図５の
回路構成（第１実施例）において、最終段の（第３段）
差動増幅回路３−３を図４に示す回路としたものであ
る。つまり、ＮチャネルＭＯＳトランジスタＴN3のゲー
ト入力を当該差動増幅回路３−３の第２出力ｆから、ま
たＮチャネルＭＯＳトランジスタＴN4のゲート入力を第
１出力ｅから取る構成となっている。
増幅回路３−１〜３−３における差動入力の一方の信号
を、リファレンス電位（−１．３［Ｖ］）に固定しても
動作可能である。第２実施例 本実施例のＥＣＬ−ＣＭＯＳレベル変換回路は、図５の
回路構成（第１実施例）において、最終段の（第３段）
差動増幅回路３−３を図４に示す回路としたものであ
る。つまり、ＮチャネルＭＯＳトランジスタＴN3のゲー
ト入力を当該差動増幅回路３−３の第２出力ｆから、ま
たＮチャネルＭＯＳトランジスタＴN4のゲート入力を第
１出力ｅから取る構成となっている。
【００２５】図９は、第１実施例の最終段差動増幅回路
３−３の出力ｃ及びｄと、第２実施例の最終段差動増幅
回路３−３’の出力ｅ及びｆの比較を示すものである。
同図により、第２実施例の回路の最終段差動増幅回路３
−３’の出力信号が、第１実施例のものよりも立ち下が
りがかなり速く、高速動作が可能であることが分かる。
また、第１実施例の回路では、周波数がもう少し上がれ
ば、信号が充分に立ち下がらなくなってしまうことが分
かる。
３−３の出力ｃ及びｄと、第２実施例の最終段差動増幅
回路３−３’の出力ｅ及びｆの比較を示すものである。
同図により、第２実施例の回路の最終段差動増幅回路３
−３’の出力信号が、第１実施例のものよりも立ち下が
りがかなり速く、高速動作が可能であることが分かる。
また、第１実施例の回路では、周波数がもう少し上がれ
ば、信号が充分に立ち下がらなくなってしまうことが分
かる。
【００２６】また図１０は、ＣＭＯＳレベルの出力信号
ＯＵＴの比較を示すものであるが、本実施例の出力信号
ＯＵＴの立ち上がり及び立ち下がり特性共に、第１実施
例の回路に比べて優れ、高速動作可能であることが分か
る。
ＯＵＴの比較を示すものであるが、本実施例の出力信号
ＯＵＴの立ち上がり及び立ち下がり特性共に、第１実施
例の回路に比べて優れ、高速動作可能であることが分か
る。
【００２７】以上のことから第２実施例では、第１実施
例よりも信号の立ち上がり、立ち下がりが高速で、高周
波でもより安定した動作をするといえる。
例よりも信号の立ち上がり、立ち下がりが高速で、高周
波でもより安定した動作をするといえる。
【００２８】
【発明の効果】以上説明したように、本発明によれば、
先ず入力初段回路によりＥＣＬレベル信号の電圧レベル
を低電位の第１の電源の電圧レベルよりもやや高い電圧
レベルにシフトし、更に複数段より成る差動増幅回路に
より入力初段回路の出力信号を差動増幅してＣＭＯＳ回
路で取り扱い易い電圧レベルに変換することとしたの
で、安定なレベル変換を実現し得るＥＣＬ−ＣＭＯＳレ
ベル変換回路を提供することができる。
先ず入力初段回路によりＥＣＬレベル信号の電圧レベル
を低電位の第１の電源の電圧レベルよりもやや高い電圧
レベルにシフトし、更に複数段より成る差動増幅回路に
より入力初段回路の出力信号を差動増幅してＣＭＯＳ回
路で取り扱い易い電圧レベルに変換することとしたの
で、安定なレベル変換を実現し得るＥＣＬ−ＣＭＯＳレ
ベル変換回路を提供することができる。
【００２９】また本発明によれば、差動増幅回路に、第
３の第１導電型ＭＯＳトランジスタ及び第３の第２導電
型ＭＯＳトランジスタ、並びに第４の第１導電型ＭＯＳ
トランジスタ及び第４の第２導電型ＭＯＳトランジスタ
によるＣＭＯＳインバータの構成を持たせることによ
り、信号の立ち上がり時間及び立ち下がり時間を高速に
することができ、高い周波数での安定動作が可能なＥＣ
Ｌ−ＣＭＯＳレベル変換回路を提供することができる。
３の第１導電型ＭＯＳトランジスタ及び第３の第２導電
型ＭＯＳトランジスタ、並びに第４の第１導電型ＭＯＳ
トランジスタ及び第４の第２導電型ＭＯＳトランジスタ
によるＣＭＯＳインバータの構成を持たせることによ
り、信号の立ち上がり時間及び立ち下がり時間を高速に
することができ、高い周波数での安定動作が可能なＥＣ
Ｌ−ＣＭＯＳレベル変換回路を提供することができる。
【００３０】更に本発明によれば、最終段の差動増幅回
路において、第３の第２導電型ＭＯＳトランジスタ及び
第４の第２導電型ＭＯＳトランジスタの入力をそれぞれ
当該差動増幅回路の第２出力及び第１出力から取ること
としたので、信号の立ち下がり時間を更に速くすること
ができ、より高速動作が可能なＥＣＬ−ＣＭＯＳレベル
変換回路を提供することができる。
路において、第３の第２導電型ＭＯＳトランジスタ及び
第４の第２導電型ＭＯＳトランジスタの入力をそれぞれ
当該差動増幅回路の第２出力及び第１出力から取ること
としたので、信号の立ち下がり時間を更に速くすること
ができ、より高速動作が可能なＥＣＬ−ＣＭＯＳレベル
変換回路を提供することができる。
【図１】本発明の原理説明図である。
【図２】本発明の入力初段回路の回路図である。
【図３】本発明の差動増幅回路（第１実施例）の回路図
である。
である。
【図４】本発明の最終段の差動増幅回路（第２実施例）
の回路図である。
の回路図である。
【図５】本発明の第１実施例に係るＥＣＬ−ＣＭＯＳレ
ベル変換回路の回路図である。
ベル変換回路の回路図である。
【図６】第１実施例の入力初段回路の出力と従来例の第
１段差動増幅回路の出力との比較説明図である。
１段差動増幅回路の出力との比較説明図である。
【図７】第１実施例の最終段差動増幅回路の出力と従来
例の最終段差動増幅回路の出力の比較説明図である。
例の最終段差動増幅回路の出力の比較説明図である。
【図８】第１実施例と従来例のＣＭＯＳレベルの出力信
号の比較説明図である。
号の比較説明図である。
【図９】第１実施例と第２実施例の最終段差動増幅回路
の出力の比較説明図である。
の出力の比較説明図である。
【図１０】第１実施例と第２実施例のＣＭＯＳレベルの
出力信号の比較説明図である。
出力信号の比較説明図である。
【図１１】従来のＥＣＬ−ＣＭＯＳレベル変換回路の回
路図である。
路図である。
１…入力初段回路 ３−１〜３−ｎ…差動増幅回路 ５…出力インバータ回路 １３−１〜１３−ｎ…差動増幅回路 ＴP1〜ＴP5…ＰチャネルＭＯＳトランジスタ ＴN1〜ＴN5…ＮチャネルＭＯＳトランジスタ Ｒ1 〜Ｒ5 …抵抗 ＩＮ，ＩＮ＃…ＥＣＬレベル信号 ＯＵＴ…ＣＭＯＳレベル信号 ＶSS…第１の電源 ＶDD…第２の電源 ａ，ｂ…入力初段回路の出力信号 ｃ，ｄ，ｅ，ｆ…最終段差動増幅回路の出力信号
Claims (5)
- 【請求項１】 ＥＣＬレベル信号をＣＭＯＳレベル信号
に変換するＥＣＬ−ＣＭＯＳレベル変換回路であって、 前記ＥＣＬレベル信号が有する第１の電圧レベル範囲を
該第１の電圧レベル範囲よりも低い第２の電圧レベル範
囲に変換する入力初段回路と、 前記入力初段回路の出力を前記第１の電圧レベル範囲よ
りも広い第３の電圧レベル範囲に変換する複数段の差動
増幅回路と、 を有することを特徴とするＥＣＬ−ＣＭＯＳレベル変換
回路。 - 【請求項２】 前記第２の電圧レベル範囲は、低電位電
源の電圧レベルよりも高いことを特徴とする請求項１に
記載のＥＣＬ−ＣＭＯＳレベル変換回路。 - 【請求項３】 前記入力初段回路は、 ソース電極が第１の抵抗と第４の抵抗とを介して低電位
電源に接続され、ドレイン電極が第３の抵抗を介して高
電位電源に接続され、ゲ−ト電極に前記ＥＣＬレベル信
号が供給される第１の第１導電型ＭＯＳトランジスタ
と、 ソ−ス電極が第２の抵抗と前記第４の抵抗とを介して前
記低電位電源に接続され、ドレイン電極が前記第３の抵
抗を介して前記高電位電源に接続され、ゲート電極に前
記ＥＣＬレベル信号が供給される第２の第１導電型ＭＯ
Ｓトランジスタと、 を有することを特徴とする請求項１又は請求項２に記載
のＥＣＬ−ＣＭＯＳレベル変換回路。 - 【請求項４】 前記差動増幅回路は、 ドレイン電極が第５の抵抗を介して高電位電源に接続さ
れ、ソース電極が第５の第２導電型ＭＯＳトランジスタ
を介して低電位電源に接続され、ゲート電極に前記入力
初段回路または前段の差動増幅回路の出力が供給される
第３の第１導電型ＭＯＳトランジスタと、 ドレイン電極が前記第５の抵抗を介して前記高電位電源
に接続され、ソース電極が第６の第２導電型ＭＯＳトラ
ンジスタを介して前記低電位電源に接続され、ゲ−ト電
極に前記入力初段回路または前段の差動増幅回路の出力
が供給される第４の第１導電型ＭＯＳトランジスタと、 前記第３の第１導電型ＭＯＳトランジスタとＣＭＯＳイ
ンバータを構成する第７の第２導電型ＭＯＳトランジス
タと、 前記第４の第１導電型ＭＯＳトランジスタとＣＭＯＳイ
ンバータを構成する第８の第２導電型ＭＯＳトランジス
タと、 を有することを特徴とする請求項１、請求項２又は請求
項３に記載のＥＣＬ−ＣＭＯＳレベル変換回路。 - 【請求項５】 前記複数段の差動増幅回路内の最終段の
差動増幅回路は、 ドレイン電極が第５の抵抗を介して高電位電源に接続さ
れ、ソ−ス電極が第５の第２導電型ＭＯＳトランジスタ
を介して低電位電源に接続され、ゲート電極に前段の差
動増幅回路の出力が供給される第３の第１導電型ＭＯＳ
トランジスタと、 ドレイン電極が前記第５の抵抗を介して前記高電位電源
に接続され、ソース電極が第６の第２導電型ＭＯＳトラ
ンジスタを介して前記低電位電源に接続され、ゲート電
極に前段の差動増幅回路の出カが供給される第４の第１
導電型ＭＯＳトランジスタと、 ドレイン電極が前記第３の第１導電型ＭＯＳトランジス
タのソ−ス電極に接続され、ソ−ス電極が前記低電位電
源に接続され、ゲート電極が前記第４の第１導電型ＭＯ
Ｓトランジスタのソース電極に接続される第９の第２導
電型ＭＯＳトランジスタと、 ドレイン電極が前記第４の第１導電型ＭＯＳトランジス
タのソ−ス電極に接続され、ソース電極が前記低電位電
源に接続され、ゲート電極が前記第３の第１導電型ＭＯ
Ｓトランジスタのソース電極に接続される第１０の第２
導電型ＭＯＳトランジスタと、 を有することを特徴とする請求項１、講求項２、講求項
３又は講求項４に記載のＥＣＬ−ＣＭＯＳレベル変換回
路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4276277A JP3050255B2 (ja) | 1992-10-14 | 1992-10-14 | Ｅｃｌ−ｃｍｏｓレベル変換回路 |
| US08/570,830 US5585743A (en) | 1992-10-14 | 1995-12-12 | ECL-CMOS level conversion circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4276277A JP3050255B2 (ja) | 1992-10-14 | 1992-10-14 | Ｅｃｌ−ｃｍｏｓレベル変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06132810A JPH06132810A (ja) | 1994-05-13 |
| JP3050255B2 true JP3050255B2 (ja) | 2000-06-12 |
Family
ID=17567206
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4276277A Expired - Fee Related JP3050255B2 (ja) | 1992-10-14 | 1992-10-14 | Ｅｃｌ−ｃｍｏｓレベル変換回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5585743A (ja) |
| JP (1) | JP3050255B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US5724361A (en) * | 1996-03-12 | 1998-03-03 | Lsi Logic Corporation | High performance n:1 multiplexer with overlap control of multi-phase clocks |
| US5963053A (en) * | 1997-10-09 | 1999-10-05 | Pericom Semiconductor Corp. | Self-biasing CMOS PECL receiver with wide common-mode range and multi-level-transmit to binary decoder |
| US6535017B1 (en) * | 2001-12-20 | 2003-03-18 | Honeywell International Inc. | CMOS ECL input buffer |
| US7148723B2 (en) * | 2002-01-30 | 2006-12-12 | Caterpillar Inc | Common controller area network interface |
| US6801080B1 (en) * | 2003-04-07 | 2004-10-05 | Pericom Semiconductor Corp. | CMOS differential input buffer with source-follower input clamps |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4437171A (en) * | 1982-01-07 | 1984-03-13 | Intel Corporation | ECL Compatible CMOS memory |
| US4453095A (en) * | 1982-07-16 | 1984-06-05 | Motorola Inc. | ECL MOS Buffer circuits |
| JPS5943631A (ja) * | 1982-09-06 | 1984-03-10 | Hitachi Ltd | レベル変換入力回路 |
| JPS59139727A (ja) * | 1983-01-31 | 1984-08-10 | Hitachi Ltd | Ｃｍｏｓ集積回路装置 |
| JPS6315519A (ja) * | 1986-07-08 | 1988-01-22 | Fujitsu Ltd | インタ−フエイス回路 |
| US5216298A (en) * | 1989-12-14 | 1993-06-01 | Mitsubishi Denki Kabushiki Kaisha | ECL input buffer for BiCMOS |
| JP2540978B2 (ja) * | 1990-03-30 | 1996-10-09 | 日本電気株式会社 | レベル変換回路 |
| US5075578A (en) * | 1991-01-16 | 1991-12-24 | National Semiconductor Corporation | Input buffer regenerative latch |
| US5128890A (en) * | 1991-05-06 | 1992-07-07 | Motorola, Inc. | Apparatus for performing multiplications with reduced power and a method therefor |
| US5153465A (en) * | 1991-08-06 | 1992-10-06 | National Semiconductor Corporation | Differential, high-speed, low power ECL-to-CMOS translator |
| JP3082336B2 (ja) * | 1991-09-12 | 2000-08-28 | 日本電気株式会社 | Ｅｃｌ−ｃｍｏｓレベル変換回路 |
-
1992
- 1992-10-14 JP JP4276277A patent/JP3050255B2/ja not_active Expired - Fee Related
-
1995
- 1995-12-12 US US08/570,830 patent/US5585743A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06132810A (ja) | 1994-05-13 |
| US5585743A (en) | 1996-12-17 |
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