JP2540978B2 - レベル変換回路 - Google Patents
レベル変換回路Info
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- JP2540978B2 JP2540978B2 JP2084040A JP8404090A JP2540978B2 JP 2540978 B2 JP2540978 B2 JP 2540978B2 JP 2084040 A JP2084040 A JP 2084040A JP 8404090 A JP8404090 A JP 8404090A JP 2540978 B2 JP2540978 B2 JP 2540978B2
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- transistor
- output
- resistor
- mos
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はECL（Emitter Coupled Logic）レベルからCM
OSレベルに変換するレベル変換回路に関する。
OSレベルに変換するレベル変換回路に関する。
第６図はこの種のレベル変換回路の従来例を示す回路
図である。
図である。
ECLは、ベースがそれぞれ入力端1,2に、コレクタがそ
れぞれ抵抗4,5を介して電源に接続されたトランジスタ
6,7と、トランジスタ6,7のエミッタをアースに接続する
定電流源81とからなっている。CMOSインバータはトラン
ジスタ9,10からなり、その出力端は入力端に抵抗11で接
続されている。ECLの出力端とCMOSインバータの入力端
とはコレクタ17で接続されている。コンデンサ12は直流
をカットし、直流レベルのずれをなくすためのものであ
る。
れぞれ抵抗4,5を介して電源に接続されたトランジスタ
6,7と、トランジスタ6,7のエミッタをアースに接続する
定電流源81とからなっている。CMOSインバータはトラン
ジスタ9,10からなり、その出力端は入力端に抵抗11で接
続されている。ECLの出力端とCMOSインバータの入力端
とはコレクタ17で接続されている。コンデンサ12は直流
をカットし、直流レベルのずれをなくすためのものであ
る。
上述した従来のレベル変換回路は、直流カットのため
のコンデンサを有しているためにバイポーラ・CMOS混在
プロセスによりECLとCMOSを同一チップ上に構成した場
合、コンデンサをチップ上に形成しなければならないと
いう欠点がある。
のコンデンサを有しているためにバイポーラ・CMOS混在
プロセスによりECLとCMOSを同一チップ上に構成した場
合、コンデンサをチップ上に形成しなければならないと
いう欠点がある。
たとえば、このレベル変換回路をとおる信号が10MHz
程度であると仮定すると、コンデンサのインピーダンス
を100Ωにするためには容量を160PFとしなければならな
い。このような容量はLSI上に作製するには実用的とは
言えない。また、信号の周波数がもっと低くなると、LS
I上に必要とされる容量値は実現不可能なものとなるで
あろう。
程度であると仮定すると、コンデンサのインピーダンス
を100Ωにするためには容量を160PFとしなければならな
い。このような容量はLSI上に作製するには実用的とは
言えない。また、信号の周波数がもっと低くなると、LS
I上に必要とされる容量値は実現不可能なものとなるで
あろう。
また、容量のみLSIの外付けとすることも考えられる
が、この場合、不必要なピンを２つ増やさなければなら
ないという不都合が生じる。
が、この場合、不必要なピンを２つ増やさなければなら
ないという不都合が生じる。
本発明は上記の欠点に鑑み、コンデンサを全く必要と
せず、プロセスの変動によるECLとCMOSの直流レベルの
ずれを補正できるレベル変換回路を提供することを目的
とする。
せず、プロセスの変動によるECLとCMOSの直流レベルの
ずれを補正できるレベル変換回路を提供することを目的
とする。
本発明のレベル変換回路は、 エミッタが共通に第１の回路節点に接続され、それぞ
れのコレクタがそれぞれ第1,第２の抵抗を介して共通に
第２の回路節点に接続されて差動対をなす第1,第２のト
ランジスタとコレクタが前記第１の回路節点に接続され
エミッタがグランドに接続されて電流源となる第３のト
ランジスタとを備える差動増幅器と、 前記差動増幅器の出力が入力される第１のＣ−MOSイ
ンバータと、 第１のＣ−MOSインバータと同一レシオを有し、入力
端と出力端とが第３の抵抗で接続された第２のＣ−MOS
インバータと、 一端が電源に接続された第４の抵抗と、 コレクタが第４の抵抗の他端に、エミッタがグランド
にそれぞれ接続され、かつ、第４の抵抗とのレシオが第
１の抵抗と第３のトランジスタとのレシオの半分のレシ
オを有し、電流源となる第４のトランジスタと、 正相入力端が前記第４のトランジスタのコレクタに接
続され、逆相入力端が前記第２のＣ−MOSインバータの
出力端に接続され、出力端が第3,第４のトランジスタの
ベースに接続されている演算増幅器とを有し、第1,第２
のトランジスタのベースにECLレベル入力を受け第１の
Ｃ−MOSインバータの出力端からＣ−MOSレベル出力を出
力する。
れのコレクタがそれぞれ第1,第２の抵抗を介して共通に
第２の回路節点に接続されて差動対をなす第1,第２のト
ランジスタとコレクタが前記第１の回路節点に接続され
エミッタがグランドに接続されて電流源となる第３のト
ランジスタとを備える差動増幅器と、 前記差動増幅器の出力が入力される第１のＣ−MOSイ
ンバータと、 第１のＣ−MOSインバータと同一レシオを有し、入力
端と出力端とが第３の抵抗で接続された第２のＣ−MOS
インバータと、 一端が電源に接続された第４の抵抗と、 コレクタが第４の抵抗の他端に、エミッタがグランド
にそれぞれ接続され、かつ、第４の抵抗とのレシオが第
１の抵抗と第３のトランジスタとのレシオの半分のレシ
オを有し、電流源となる第４のトランジスタと、 正相入力端が前記第４のトランジスタのコレクタに接
続され、逆相入力端が前記第２のＣ−MOSインバータの
出力端に接続され、出力端が第3,第４のトランジスタの
ベースに接続されている演算増幅器とを有し、第1,第２
のトランジスタのベースにECLレベル入力を受け第１の
Ｃ−MOSインバータの出力端からＣ−MOSレベル出力を出
力する。
第２のＣ−MOSインバータの出力が第１のＣ−MOSイン
バータの理想的スレッショルドレベルに対応する電位を
与え、第４のトランジスタがECLの出力レベルに対応す
る電位を与え、演算増幅器が前記２つの電位が等しくな
るように第３のトランジスタを制御するので結果的に第
１のＣ−MOSインバータのバイアスは理想的スレッショ
ルドレベルとなる。
バータの理想的スレッショルドレベルに対応する電位を
与え、第４のトランジスタがECLの出力レベルに対応す
る電位を与え、演算増幅器が前記２つの電位が等しくな
るように第３のトランジスタを制御するので結果的に第
１のＣ−MOSインバータのバイアスは理想的スレッショ
ルドレベルとなる。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明のレベル変換回路の第１の実施例を示
す回路図である。
す回路図である。
本実施例はECL20、インバータ21,22、抵抗12、トラン
ジスタ13および演算増幅器14とからなっている。
ジスタ13および演算増幅器14とからなっている。
ECL20は第６図のECLの定電流源81をトランジスタ８に
代えたものである。インバータ21はトランジスタ9,10か
らなり、インバータ22はトランジスタ91,101と、入出力
端を接続する抵抗11とからなっている。トランジスタ13
は、コレクタが抵抗12を介して電源VCCに、エミッタが
アースにそれぞれ接続されている。演算増幅器14は、正
相入力端がトランジスタ13のコレクタに、逆相入力端が
インバータ22の出力端に、出力端がトランジスタ8,13の
ベースにそれぞれ接続されている。本実施例の抵抗12の
抵抗値は抵抗4,5のものの半分のRL/2であり、トランジ
スタ8,13は同サイズに形成されている。また、インバー
タ22において抵抗11はインバータの出力電圧をスレッシ
ョルドレベルすなわち最も入力感度の高い電圧VIMに設
定している。
代えたものである。インバータ21はトランジスタ9,10か
らなり、インバータ22はトランジスタ91,101と、入出力
端を接続する抵抗11とからなっている。トランジスタ13
は、コレクタが抵抗12を介して電源VCCに、エミッタが
アースにそれぞれ接続されている。演算増幅器14は、正
相入力端がトランジスタ13のコレクタに、逆相入力端が
インバータ22の出力端に、出力端がトランジスタ8,13の
ベースにそれぞれ接続されている。本実施例の抵抗12の
抵抗値は抵抗4,5のものの半分のRL/2であり、トランジ
スタ8,13は同サイズに形成されている。また、インバー
タ22において抵抗11はインバータの出力電圧をスレッシ
ョルドレベルすなわち最も入力感度の高い電圧VIMに設
定している。
次に本実施例の動作について説明する。
定電流源となるトランジスタ８の電流値をI0とし、EC
L20の出力のハイレベル，ローレベルをVOH,VOLとする
と、 VOH＝VCC VOL＝VCC−I0・RL 一方、トランジスタ13の電流もI0であるのでコレクタ
電位をVOMとすると となる。以上より となっている事すなわち、トランジスタ13のコレクタ電
位はVOHとVOLの中間レベルとなっていることがわかる。
L20の出力のハイレベル，ローレベルをVOH,VOLとする
と、 VOH＝VCC VOL＝VCC−I0・RL 一方、トランジスタ13の電流もI0であるのでコレクタ
電位をVOMとすると となる。以上より となっている事すなわち、トランジスタ13のコレクタ電
位はVOHとVOLの中間レベルとなっていることがわかる。
さらに、VOM及びVIMをそれぞれ演算増幅器14の正相入
力、逆相入力に印加し、出力を定電流源トランジスタ8,
13のベースに印加することによって、 VOM＝VIMとなるように 電流I0が調整されることがわかる。
力、逆相入力に印加し、出力を定電流源トランジスタ8,
13のベースに印加することによって、 VOM＝VIMとなるように 電流I0が調整されることがわかる。
つまり、VOM＞VIMの場合、演算増幅器14の出力電圧は
上昇し、I0が増加する。したがってVOMは下がる。
上昇し、I0が増加する。したがってVOMは下がる。
逆にVOM＜VIMの場合、演算増幅器14の出力電圧は下が
り、I0が減少する。したがってVOMは上昇する。このよ
うにVOM＝VIMが保たれる。いいかえれば、第１の差動増
幅器の出力中間レベルVOMとインバータ２のスレッショ
ルドが等しくなり、差動増幅器の出力はインバータ９の
最も感度の高い入力電圧を中心に振れることとなり、EC
L→Ｃ→MOSのレベル変換がコンデンサなしで正確に行な
われることがわかる。
り、I0が減少する。したがってVOMは上昇する。このよ
うにVOM＝VIMが保たれる。いいかえれば、第１の差動増
幅器の出力中間レベルVOMとインバータ２のスレッショ
ルドが等しくなり、差動増幅器の出力はインバータ９の
最も感度の高い入力電圧を中心に振れることとなり、EC
L→Ｃ→MOSのレベル変換がコンデンサなしで正確に行な
われることがわかる。
又、Ｃ−MOSからなるインバータ21,22のレシオが同一
であるのと同様に、ECL20の負荷抵抗4,5と定電流源トラ
ンジスタ８のサイズのレシオと、抵抗12と定電流源トラ
ンジスタ13のサイズのレシオの関係が２対１であれば上
と全く同じ動作が得られることは明らかである。
であるのと同様に、ECL20の負荷抵抗4,5と定電流源トラ
ンジスタ８のサイズのレシオと、抵抗12と定電流源トラ
ンジスタ13のサイズのレシオの関係が２対１であれば上
と全く同じ動作が得られることは明らかである。
第２図は本発明の第２の実施例を示す回路図である。
本実施例は第１図の実施例に抵抗値R0の抵抗15,16を
付加したものである。
付加したものである。
通常、Ｃ−MOSからなるインバータの入力スレッショ
ルド電圧VIMはVCC/2付近にあることが考えられる。
ルド電圧VIMはVCC/2付近にあることが考えられる。
たとえば、VIMがVCC/2よりも低い場合、第１図の実施
例だとECL20の振幅が必要以上に大きくなり、トランジ
スタ８が飽和する危険性がある。
例だとECL20の振幅が必要以上に大きくなり、トランジ
スタ８が飽和する危険性がある。
そこで、抵抗15によってECL20の出力のハイレベルをV
OH＝VCC−I0R0とする事によって上記のことを回避でき
る利点がある。
OH＝VCC−I0R0とする事によって上記のことを回避でき
る利点がある。
第３図，第４図，第５図は、第２図の回路のシミュレ
ーション結果である。ECLへの入力は0.4Vpp,10MHzの正
弦波、電源電圧は2Vである。
ーション結果である。ECLへの入力は0.4Vpp,10MHzの正
弦波、電源電圧は2Vである。
ECL,C−MOSのレベルずれの原因として、Ｃ−MOSのVT
の変動が考えられる。VTN,VTPセンターの場合（第３
図）、VTN:高,VTP:低の場合（第４図）、VTN:低,VTP:高
の場合（第５図）に対し、それぞれVIMは1V,1.2V,0.8V
程度となっているが、本発明によれば、それに応じてEC
Lの出力もVIMを中心としてVOH,VOLが振れており、出力
３に示すように0V,2VのＣ−MOSレベルへ変換されている
ことがわかる。
の変動が考えられる。VTN,VTPセンターの場合（第３
図）、VTN:高,VTP:低の場合（第４図）、VTN:低,VTP:高
の場合（第５図）に対し、それぞれVIMは1V,1.2V,0.8V
程度となっているが、本発明によれば、それに応じてEC
Lの出力もVIMを中心としてVOH,VOLが振れており、出力
３に示すように0V,2VのＣ−MOSレベルへ変換されている
ことがわかる。
以上説明したように本発明は、ECLの定電流源トラン
ジスタのベースバイアスを、演算増幅器によって制御
し、常にECLの出力中間レベルとＣ−MOSの入力スレッシ
ョルドレベルを等しく保つことができる。このことによ
り、ECLレベルからＣ−MOSレベルへのレベル変換回路に
直流カットのコンデンサを必要としなくなり、ひいては
LSIによる回路の実現を容易にできる効果がある。
ジスタのベースバイアスを、演算増幅器によって制御
し、常にECLの出力中間レベルとＣ−MOSの入力スレッシ
ョルドレベルを等しく保つことができる。このことによ
り、ECLレベルからＣ−MOSレベルへのレベル変換回路に
直流カットのコンデンサを必要としなくなり、ひいては
LSIによる回路の実現を容易にできる効果がある。
第１図は本発明のレベル変換回路の第１の実施例を示す
回路図、第２図は本発明の第２の実施例を示す回路図、
第３図，第４図，第５図は第２図の実施例のシミュレー
ション結果を示す図、第６図は従来例を示す図である。 1,2……入力端、 ３……出力端、 4,5,11,12,15,16……抵抗、 6,7,8,13……トランジスタ、 9,91,10,101……MOSトランジスタ、 14……演算増幅器、 20,23……ECL、 21,22……インバータ。
回路図、第２図は本発明の第２の実施例を示す回路図、
第３図，第４図，第５図は第２図の実施例のシミュレー
ション結果を示す図、第６図は従来例を示す図である。 1,2……入力端、 ３……出力端、 4,5,11,12,15,16……抵抗、 6,7,8,13……トランジスタ、 9,91,10,101……MOSトランジスタ、 14……演算増幅器、 20,23……ECL、 21,22……インバータ。
Claims (1)
- 【請求項１】エミッタが共通に第１の回路節点に接続さ
れ、それぞれのコレクタがそれぞれ第1,第２の抵抗を介
して共通に第２の回路節点に接続されて差動対をなす第
1,第２のトランジスタとコレクタが前記第１の回路節点
に接続されエミッタがグランドに接続されて電流源とな
る第３のトランジスタとを備える差動増幅器と、 前記差動増幅器の出力が入力される第１のＣ−MOSイン
バータと、 第１のＣ−MOSインバータと同一レシオを有し、入力端
と出力端とが第３の抵抗で接続された第２のＣ−MOSイ
ンバータと、 一端が電源に接続された第４の抵抗と、 コレクタが第４の抵抗の他端に、エミッタがグランドに
それぞれ接続され、かつ、第４の抵抗とのレシオが第１
の抵抗と第３のトランジスタとのレシオの半分のレシオ
を有し、電流源となる第４のトランジスタと、 正相入力端が前記第４のトランジスタのコレクタに接続
され、逆相入力端が前記第２のＣ−MOSインバータの出
力端に接続され、出力端が第3,第４のトランジスタのベ
ースに接続されている演算増幅器とを有し、第1,第２の
トランジスタのベースにECLレベル入力を受け第１のＣ
−MOSインバータの出力端からＣ−MOSレベル出力を出力
するレベル変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2084040A JP2540978B2 (ja) | 1990-03-30 | 1990-03-30 | レベル変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2084040A JP2540978B2 (ja) | 1990-03-30 | 1990-03-30 | レベル変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03283813A JPH03283813A (ja) | 1991-12-13 |
| JP2540978B2 true JP2540978B2 (ja) | 1996-10-09 |
Family
ID=13819404
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2084040A Expired - Lifetime JP2540978B2 (ja) | 1990-03-30 | 1990-03-30 | レベル変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2540978B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3050255B2 (ja) * | 1992-10-14 | 2000-06-12 | 富士通株式会社 | Ｅｃｌ−ｃｍｏｓレベル変換回路 |
| DE19605248C1 (de) * | 1996-02-13 | 1997-07-31 | Siemens Ag | Treiberschaltung |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63318817A (ja) * | 1987-06-22 | 1988-12-27 | Oki Electric Ind Co Ltd | レベル変換回路 |
-
1990
- 1990-03-30 JP JP2084040A patent/JP2540978B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03283813A (ja) | 1991-12-13 |
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