JP2770455B2 - インターフェイス回路 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、複数の信号処理間を接続するインターフェ
イス回路に関し、特に異なる複数の電源により駆動され
る複数の信号処理回路の信号レベルを変換するインター
フェイス回路に関する。

［従来の技術］ アナログ信号処理回路とディジタル信号処理回路とか
ら構成されるアナログ・ディジタル混在信号処理回路に
おいては、アナログ信号処理回路の出力信号振幅とディ
ジタル信号処理回路の動作許容入力振幅との整合は、正
常動作を維持する上で特に重要である。一般に、ディジ
タル信号処理回路では、使用回路素子により使用電源電
圧、許容動作入力しきい値が決定され、例えば、CMOSを
使用した場合、電源電圧5V、許容動作入力しきい値のハ
イレベルが4V以上、ローレベルが1V以下とすると、アナ
ログ信号処理回路では、ディジタル信号処理回路の正常
動作を保証するためには、信号レベルをハイレベルが4V
以上、ローレベルが1V以下の振幅信号に変換して出力す
る必要がある。また、アナログ信号処理回路では、回路
構成上、5V以上の電源電圧、例えば、9V,12V等を必要と
する場合がある。従って、アナログ信号処理回路とディ
ジタル信号処理回路では、一般に異なった電源電圧が使
用され、アナログ信号処理回路からディジタル信号処理
回路への信号の伝達においては、レベルシフト又はレベ
ル整合等を行うインターフェイス回路が必要である。

第２図は、使用電源電圧の異なる２つの縦続接続され
た信号処理回路を結合する従来のインターフェイス回路
の一例を示す回路図である。

第１の信号処理回路11は、第１の電源端子13に印加さ
れた、例えば9Vの直流電圧Ｖ_CC1によって駆動され、第
２の信号処理回路12は、第２の電源端子14に印加され
た、例えば5Vの直流電圧Ｖ_CC2によって駆動される。こ
れら信号処理回路11,12間を接続するインターフェイス
回路15は、定電流回路16、差動回路17及びエミッタフォ
ロワ回路18によって構成されている。定電流回路16は、
第１の電源端子13と接地との間に直列接続された抵抗Ｒ
₁₆及びトランジスタＱ₂₅により構成されている。トラン
ジスタＱ₂₅は、そのコレクタとベースとが接続され、ベ
ースが共通接続された差動回路17のトランジスタＱ₂₈及
びエミッタフォロワ回路18のトランジスタＱ₃₁,Q₃₂とで
カレントミラー対を構成している。差動回路17は、第１
の信号処理回路11の出力を入力とし共通エミッタが前記
トランジスタＱ₂₈と接続された一対のトランジスタ
Ｑ₂₆,Q₂₇と、これらトランジスタＱ₂₆,Q₂₇のコレクタと
第１の電源端子Ｖ_CC1との間に接続された抵抗Ｒ₁₇,R₁₈
とにより構成されている。また、エミッタフォロワ回路
18は、上記差動回路17の出力を夫々入力するトランジス
タＱ₂₉,Q₃₀と、これらトランジスタＱ₂₉,Q₃₀のエミッタ
と前記トランジスタＱ₃₁,Q₃₂のコレクタとの間に接続さ
れた抵抗Ｒ₁₉,R₂₀とによって構成されている。

以上の回路において、第１の信号処理回路11からのア
ナログ信号は出力端子19,20から差動回路17を構成する
トランジスタＱ₂₆,Q₂₇のベースに入力される。このアナ
ログ信号は差動回路17で増幅された後、エミッタフォロ
ワ回路18のトランジスタＱ₂₉,Q₃₀及び抵抗Ｒ₁₉,R₂₀を介
してレベルシフトされたのち、直流結合にてCMOSインタ
ーフェイス回路21の入力であるトランジスタＱ₁₈,Q₁₉の
ベースに夫々入力される。トランジスタＱ₁₇〜Ｑ₂₄、及
び抵抗Ｒ₁₁〜Ｒ₁₅で構成されるCMOSインターフェイス回
路21は、第１の信号処理回路11からアナログ信号をCMOS
レベル、例えば4V以上のハイレベル、又は1V以下のロー
レベルの２値をとる振幅信号に変換し、この信号を端子
22を介してCMOSディジタル回路23へ出力する。

一般に集積回路化された複数の信号処理回路間は、上
述のように直流結合され、各動作点直流バイアス電位
は、接続されている前段の動作点直流バイアス電圧によ
り決定されると共に使用する電源電圧の変動によっても
影響を受ける。

ここで第２図において、第２の信号処理回路12の入力
であるトランジスタＱ₁₈,Q₁₉のベースバイアス電位を求
めると、次のようになる。

但し、無信号入力時で、差動回路17は、バランスして
いるものと仮定する。

定電流回路16を構成する抵抗Ｒ₁₆に流れる電流をＩ_O
とすると、この電流Ｉ_Oは、下記（１）式のように示さ
れる。

Ｉ_O＝（Ｖ_CC1−Ｖ_BEQ25）/R₁₆ …（１） Ｖ_CC1；電源端子13に印加される直流電圧 Ｖ_BEQn；トランジスタ番号ｎのベース・エミッタ間順方
向バイアス電圧 次に、トランジスタＱ₂₅,Q₂₈,Q₃₁,Q₃₂の構造、形状が
全て等しいとすると、カレントミラー回路を構成するト
ランジスタＱ₂₅,Q₂₈,Q₃₁,Q₃₂のコレクタ電流は、Ｉ_Oに
等しくなる。但し、ベース電流は無視する。

従って、トランジスタＱ₁₈,Q₁₉のベースバイアス電位
Ｖ_Oは、下記（２）式にように示される。

Ｖ_O＝Ｖ_CC1−Ｒ₁₇Ｉ_O/2 −Ｖ_BEQ29−Ｒ₁₉Ｉ_O ＝Ｖ_CC1−Ｒ₁₈Ｉ_O/2 −Ｖ_BEQ30−Ｒ₂₀Ｉ_O …（２） ここで、Ｖ_BEQ25＝Ｖ_BEQ29＝Ｖ_BEQ30＝Ｖ_BE、Ｒ₁₇＝
Ｒ₁₈、Ｒ₁₉＝Ｒ₂₀とすると、（１）及び（２）式より、
次の（３）式が求められる。

Ｉ_O＝（１−Ｋ）（Ｖ_CC1−Ｖ_BE） …（３） ここで、Ｋ＝（Ｒ₁₇−2R₁₉）／（2R₁₆）で表され、ト
ランジスタＱ₁₈、Ｑ₁₉のベースバイアス電位Ｖ_Oは、第
１の電源端子13に印加される電源電圧Ｖ_CC1によって決
定される。

［発明が解決しようとする課題］ 上述した従来の信号処理回路においては、縦続接続さ
れた第１の信号処理回路11と、第２の信号処理回路12と
が、夫々別電源により電源電圧を供給されているにも拘
らず、第２の信号処理回路12の入力の直流バイアス電圧
Ｖ_Oは、（３）式に示す通り、第１の信号処理回路11の
電源電圧Ｖ_CC1によってのみ決定され、第２の信号処理
回路12の電源電圧Ｖ_CC2の影響は受けない。

従って、どちらか一方の電源電圧が変動した場合、第
２の信号処理回路の入力直流バイアス電位がずれること
により第１の信号処理回路からの信号が、第２の信号処
理回路へ正常に伝達されない等の不具合が生じるという
問題点がある。

本発明はかかる問題点に鑑みてなされたものであっ
て、異なる複数の電源により夫々駆動される複数の信号
処理回路間のバイアス電圧が、電源変動にっても影響を
受けることがないインターフェイス回路を提供すること
を目的とする。

［課題を解決するための手段］ 本発明に係るインターフェイス回路は、第１の電源で
駆動される第１の信号処理回路と、前記第１の電源に対
して低電位の第２の電源で駆動される第２の信号処理回
路とを結合するインターフェイス回路において、前記第
１の電源と抵抗とによって出力電流が決定される第１の
定電流回路と、前記第１及び第２の電源の差電圧と抵抗
とにより電流が決定される第２の定電流回路と、前記第
１の信号処理回路の出力を入力し、前記第１の定電流回
路によって駆動される差動回路と、この差動回路の出力
を入力し、抵抗を介して前記第２の定電流回路によって
駆動される第１のエミッタフォロワ回路と、この第１の
エミッタフォロワ回路とは逆導通型のトランジスタで構
成され、前記第１のエミッタフォロワの出力を入力し前
記第２の信号処理回路を駆動する第２のエミッタフォロ
ワ回路とを具備したことを特徴とする。

［作用］ 本発明においては、第１の定電流回路の電流値が第１
の電源によって決定され、第２の定電流回路の電流値が
第１の電源と第２の電源との差電圧によって決定され
る。そして、差動回路は第１の定電流回路によって駆動
され、第１のエミッタフォロワ回路は第２の定電流源に
よって駆動される。従って、差動回路、第１及び第２の
定電流源及び第１のエミッタフォロワ回路の定数を適当
に設定することによって、出力バイアス電圧を第１の電
源によらず、第２の電源のみに依存させることができ
る。

従って、初段の信号処理回路の電源電圧が変動した場
合の信号入出力接続点の直流バイアス変動による後段の
信号処理回路内の直流バイアス不具合による動作不具合
を生じることがない。

また、本発明によれば、各信号処理回路は、自己の電
源電圧変動に対して追従し、常に入力信号のダイナミッ
クレンジが最適になるようにすることができる。

［実施例］ 次に、本発明の実施例について添付の図面を参照して
説明する。

第１図は本発明の実施例に係るインターフェイス回路
の回路図である。なお、第１図において、第２図と同一
機能素子、同一機能ブロックには、同一番号を付し重複
する部分の説明を省略する。

この実施例に係るインターフェイス回路１は、縦続接
続された第１の定電流回路４、差動回路５、第１のエミ
ッタフォロワ回路６、第２のエミッタフォロワ回路７及
び第２の定電流回路８によって構成されている。

第１の定電流回路４は、第１の電流端子13と接地との
間に直列接続された抵抗Ｒ₁,R₂と、その接続点をベース
バイアスとするトランジスタＱ₂と、このトランジスタ
Ｑ₂によって駆動されるトランジスタＱ₁,Q₃及び抵抗Ｒ₃
からなる負荷と、この負荷に流れる電流を基準電流とし
て流す抵抗Ｒ₄及びトランジスタＱ₄とにより構成されて
いる。トランジスタＱ₄は、そのベースとコレクタが接
続され、ベースが共通接続された差動回路５のトランジ
スタＱ₇と共にカレントミラー対を構成している。

差動回路５は、第１の信号処理回路11の出力を入力と
し共通エミッタが前記トランジスタＱ₇と接続された一
対のトランジスタＱ₅,Q₆と、これらトランジスタＱ₅,Q₆
のコレクタと第１の電源端子Ｖ_CC1と間に接続された抵
抗Ｒ₅,R₆とにより構成されている。

また、第１のエミッタフォロワ回路６は、上記差動回
路５の出力を夫々入力するNPN型のトランジスタＱ₈,Q₉
と、これらトランジスタＱ₈,Q₉のエミッタと接地との間
に接続された抵抗Ｒ₇,R₈とトランジスタＱ₁₀,Q₁₁とによ
って構成されている。

第２のエミッタフォロワ回路７は、第１のエミッタフ
ォロワ回路６の出力を入力し、エミッタが次段の第２の
信号処理回路12の入力端に接続されたPNP型のトランジ
スタＱ₁₂,Q₁₃と、これらトランジスタＱ₁₂,Q₁₃の各エミ
ッタと第１の電源端子13との間に接続された定電流源9,
10とによって構成されている。

更に第２の定電流回路８は、第１の電源端子13と接地
との間に接続されたトランジスタＱ₁₆,R₁₀と、その接続
点をベースバイアスとするトランジスタＱ₁₄と、このト
ランジスタＱ₁₄のエミッタと第１の電源端子13との間及
びコレクタと接地との間に夫々接続された抵抗Ｒ₉及び
トランジスタＱ₁₅とにより構成されている。トランジス
タＱ₁₆は、そのベースが第２の電源端子14に接続された
ものとなっている。また、トランジスタＱ₁₅は、そのベ
ースとコレクタとが接続され、ベースが共通接続された
第１のエミッタフォロワ回路とのトランジスタＱ₁₀,Q₁₁
と共にカレントミラー対を構成している。

次に、このように構成された本実施例に係るインター
フェイス回路の動作を説明する。

第１の信号処理回路11から出力されるアナログ信号
は、出力端子19,20を介して差動回路５のトランジスタ
Ｑ₅,Q₆の各ベースに入力される。この差動回路５の出力
は、抵抗負荷Ｒ₅,R₆より第１及び第２のエミッタフォロ
ワ回路6,7を介してCMOSインターフェイス回路21の入力
であるトランジスタＱ₁₈,Q₁₉のベースに入力される。CM
OSインターフェイス回路21では、入力されたアナログ信
号をCMOSディジタル回路23の入力に必要な振幅信号に変
換してCMOSディジタル回路23へ入力している。

ここで、第１図における第２の信号処理回路12の入力
であるトランジスタＱ₁₈,Q₁₉の直流バイアス電圧を求め
ると、次のようになる。

但し、無信号入力時で、差動回路はバランスしている
ものと仮定する。

先ず、第１の定電流回路４のトランジスタＱ₄に流れ
る電流Ｉ_O1を求めると、下記（４）式のようになる。

Ｉ_O1＝｛Ｒ₂／（Ｒ₁＋Ｒ₂）Ｖ_CC1＋Ｖ_BEQ2 ＋Ｖ_BEQ1−Ｖ_BEQ3−Ｖ_BEQ4｝/R₄ …（４） ここで、Ｖ_BEQ1＝Ｖ_BEQ2＝Ｖ_BEQ3＝Ｖ_BEQ4とすると、
（４）式は次の（５）式のように、書き直すことができ
る。

Ｉ_O1＝Ｒ₂／（Ｒ₁＋Ｒ₂）Ｖ_CC1/R₄ …（５） 次に、第２の定電流回路８のトランジスタＱ₁₅に流れ
る電流Ｉ_O2を求めると、下記（６）式のようになる。

Ｉ_O2＝｛Ｖ_CC1−（Ｖ_CC2−Ｖ_BEQ16 ＋Ｖ_BEQ14）｝/R₉ …（６） ここで、Ｖ_BEQ16＝Ｖ_BEQ14とすると、（６）式は次の
（７）式のように書き直すことができる。

Ｉ_O2＝（Ｖ_CC1−Ｖ_CC2）/R₉ …（７） いま、カレントミラーを構成するトランジスタＱ₄,Q₇
の形状、構造が同じであるとするとトランジスタＱ₇の
コレクタ電流もＩ_O1に等しく、差動トランジスタＱ₅、
Ｑ₆には、夫々Ｉ_O1/2の電流が供給される。同じく、カ
レントミラーを構成するトランジスタＱ₁₀,Q₁₁,Q₁₅の形
状、構造が同じであるとすると、トランジスタＱ₁₀,Q₁₁
にも夫々Ｉ_O2に等しい電流が流れる。従って、エミッタ
フォロワトランジスタＱ₈,Q₉、抵抗Ｒ₇,R₈には電流Ｉ_O2
が供給される。

以上より、無信号入力時で、差動回路５がバランスし
ているときのCMOSインターフェイス回路21の入力である
トランジスタＱ₁₈,Q₁₉のベースの直流バイアス電圧Ｖ_O1
を求めると、次の（８）式のようになる。

Ｖ_O1＝Ｖ_CC1−Ｉ_O1Ｒ₅/2−Ｖ_BEQ8 −Ｒ₇Ｉ_O2＋Ｖ_BEQ12 ＝Ｖ_CC1−Ｉ_O1Ｒ₆/2−Ｖ_BEQ9 −Ｒ₈Ｉ_O2＋Ｖ_BEQ13 …（８） ここで、Ｒ₅＝Ｒ₆、Ｒ₇＝Ｒ₈、Ｖ_BEQ8＝Ｖ_BEQ9＝Ｖ
_BEQ12＝Ｖ_BEQ13であるので、第１のエミッタフォロワ回
路６のトランジスタＱ₈,Q₉のベース・エミッタ間順方向
バイアス電圧は、トランジスタＱ₈,Q₉とは逆導電型の第
２のエミッタフォロワ回路７を構成しているトランジス
タＱ₁₂,Q₁₃のベース・エミッタ間順方向バイアス電圧に
よって補償される。

従って、以上の（５），（７）及び（８）式より、次
の（９）式が求められる。

Ｖ_O1＝Ｖ_CC1−（Ｒ₅/2） ｛Ｒ₂／（Ｒ₁＋Ｒ₂）｝（1/R₄） Ｖ_CC1−Ｒ₇（Ｖ_CC1−Ｖ_CC2）/R₉ ＝Ｖ_CC1［１−Ｒ₂Ｒ₅／ ｛２（Ｒ₁＋Ｒ₂）Ｒ₄｝−Ｒ₇/R₉］ ＋Ｖ_CC2（Ｒ₇/R₉） …（９） ここで、 Ｒ₂Ｒ₅／｛２（Ｒ₁＋Ｒ₂）Ｒ₄｝＝Ｋ₁ （Ｒ₇/R₉）＝Ｋ₂ とすると、（９）式は下記（10）式のように書き直すこ
とができる。

Ｖ_O1＝Ｖ_CC1（１−Ｋ₁−Ｋ₂）＋Ｋ₂Ｖ_CC2） …（10） ところで、第２図の信号処理回路12の入力端子の直流
バイアス電圧Ｖ_O1は、通常、入力信号ダイナミックレン
ジが大きくとれるように電流電圧の中点電位、即ち、第
１図においては、Ｖ_CC2/2の電位に設定されることが多
い。

従って、（10）式において、Ｋ₁＝Ｋ₂＝1/2となるよ
うに、各抵抗Ｒ₁,R₂,R₄,R₅,R₇.R₉の値を設定すれば、Ｖ
_O1は次の（11）式のように表される。

Ｖ_O1＝Ｖ_CC1（１−1/2−1/2） ＋Ｖ_CC2/2＝Ｖ_CC2/2 …（11） この場合、バイアス電圧Ｖ_O1は、第１の電源電圧Ｖ
_CC1の変動によらず、常に第２の電源電圧Ｖ_CC2の1/2の
電圧に保つことができ、常に入力信号ダイナミックレン
ジを最大に保つことができる。ここで、上記各抵抗Ｒ₁,
R₂,R₄,R₅,R₇,R₉の値を任意に設定することにより、第２
の信号処理回路の入力端子直流バイアス電圧Ｖ_O1を任意
に設定することができる。

なお、本発明の実施例においては２段の信号処理回路
を接続するインターフェイス回路について説明を行った
が、本発明は２段間を接続するものに限定されるもので
はない。

［発明の効果］ 以上説明したように本発明は、異なる電源電圧で駆動
される複数の信号処理回路間の信号入出力接続点の直流
バイアス電圧が、初段の信号処理回路の電源電圧の変動
によらず、常に、後段の信号処理回路の電源電圧によっ
てのみ決定される。

従って、初段の信号処理回路の電源電圧が変動した場
合の信号入出力接続点の直流バイアス変動による後段の
信号処理回路内の直流バイアス不具合による動作不具合
を生じることがない。また、後段の信号処理回路の電源
のみによって決定されることにより、電源電圧変動に対
して追従し常に入力信号のダイナミックレンジが最適に
取れるよう（例えば、電源電圧の中点電圧）に設定する
ことができるという効果がある。

【図面の簡単な説明】

第１図は本発明の実施例に係るインターフェイス回路の
回路図、第２図は従来のインターフェイス回路の回路図
である。 1,15;インターフェイス回路、4;第１の定電流回路、5,1
7;差動回路、6;第１のエミッタフォロワ回路、7;第２の
エミッタフォロワ回路、8;第２の定電流回路、9,10;定
電流源、11;第１の信号処理回路、12;第２の信号処理回
路、13;第１の電源端子、14;第２の電源端子、16;定電
流回路、18;エミッタフォロワ回路、21;CMOSインターフ
ェイス回路、23;CMOSディジタル回路、Ｑ₁〜Ｑ₃₂；トラ
ンジスタ、Ｒ₁〜Ｒ₂；抵抗

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】第１の電源で駆動される第１の信号処理回
   路と、前記第１の電源に対して低電位の第２の電源で駆
   動される第２の信号処理回路とを結合するインターフェ
   イス回路において、前記第１の電源と抵抗とによって出
   力電流が決定される第１の定電流回路と、前記第１及び
   第２の電源の差電圧と抵抗とにより電流が決定される第
   ２の定電流回路と、前記第１の信号処理回路の出力を入
   力し、前記第１の定電流回路によって駆動される差動回
   路と、この差動回路の出力を入力し、抵抗を介して前記
   第２の定電流回路によって駆動される第１のエミッタフ
   ォロワ回路と、この第１のエミッタフォロワ回路とは逆
   導電型のトランジスタで構成され、前記第１のエミッタ
   フォロワの出力を入力し前記第２の信号処理回路を駆動
   する第２のエミッタフォロワ回路とを具備したことを特
   徴とするインターフェイス回路。