JP2797621B2 - コンパレータ回路 - Google Patents
コンパレータ回路Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はコンパレータ回路に関し、特にECLレベルの
信号をMOSレベルの振幅レベルをもった信号に変換する
コンパレータ回路に関する。
信号をMOSレベルの振幅レベルをもった信号に変換する
コンパレータ回路に関する。
従来この種のコンパレータ回路は、第２図に示すよう
に、差動型式に接続されたNPNトランジスタQ1,Q2と、PN
PトランジスタQ7乃至Q9および抵抗R1乃至R3でなる第１
のカレントミラー回路と、NPNトランジスタQ3,Q4でなる
第２のカレントミラー回路と、２つの抵抗R4,R5と、２
つの電流源I1,I2と、２つのダイオード接続NPNトランジ
スタQ5,Q6とで構成され、図示のように接続されてい
る。
に、差動型式に接続されたNPNトランジスタQ1,Q2と、PN
PトランジスタQ7乃至Q9および抵抗R1乃至R3でなる第１
のカレントミラー回路と、NPNトランジスタQ3,Q4でなる
第２のカレントミラー回路と、２つの抵抗R4,R5と、２
つの電流源I1,I2と、２つのダイオード接続NPNトランジ
スタQ5,Q6とで構成され、図示のように接続されてい
る。
ECLレベルの信号は入力信号VinとしてトランジスタQ1
のベースに印加され、同信号の論理１と０の中間の電圧
がトランジスタQ2のベースに基準電位Vrefとして印加さ
れている。したがって、トランジスタQ1,Q2のコレクタ
すなわちトランジスタQ9,Q8のエミッタには入力信号Vin
の論理レベルに応じて互いに位相の反転した差動出力が
あらわれる。この差動出力によりトランジスタQ8,Q9が
オン，オフするようにこれらのベースに与えられるトラ
ンジスタQ7からのベース電位は設定されている。
のベースに印加され、同信号の論理１と０の中間の電圧
がトランジスタQ2のベースに基準電位Vrefとして印加さ
れている。したがって、トランジスタQ1,Q2のコレクタ
すなわちトランジスタQ9,Q8のエミッタには入力信号Vin
の論理レベルに応じて互いに位相の反転した差動出力が
あらわれる。この差動出力によりトランジスタQ8,Q9が
オン，オフするようにこれらのベースに与えられるトラ
ンジスタQ7からのベース電位は設定されている。
すなわち、入力信号Vinが論理１であって基準電位V
refよりも高い場合には、トランジスタQ8がオンし、Q9
がオフとなる。トランジスタQ8がオンとなるのでトラン
ジスタQ3,Q4もオンとなる。この時、コレクタ・ベース
ショートダイオードQ6を介してトランジスタQ4のコレク
タに電流が供給されるので、出力VoutはNPNトランジス
タQ4が飽和する領域の直前の電圧まで低下する。この電
圧がロウレベル（論理０）Vlowとして出力される。
refよりも高い場合には、トランジスタQ8がオンし、Q9
がオフとなる。トランジスタQ8がオンとなるのでトラン
ジスタQ3,Q4もオンとなる。この時、コレクタ・ベース
ショートダイオードQ6を介してトランジスタQ4のコレク
タに電流が供給されるので、出力VoutはNPNトランジス
タQ4が飽和する領域の直前の電圧まで低下する。この電
圧がロウレベル（論理０）Vlowとして出力される。
逆に入力信号Vinが論理０となって基準電位Vrefより
も低い場合には、トランジスタQ8がオフ,Q9がオンとな
り、トランジスタQ3,Q4は共にオフとなる。この時トラ
ンジスタQ9のコレクタ電流はコレクタ・ベースショート
ダイオードQ5を介して定電流源I2に流れるので、出力V
outはPNPトランジスタQ9が飽和する領域の直前の電圧ま
で上昇する。この電圧がハイレベル（論理１）Vhighと
して出力される。
も低い場合には、トランジスタQ8がオフ,Q9がオンとな
り、トランジスタQ3,Q4は共にオフとなる。この時トラ
ンジスタQ9のコレクタ電流はコレクタ・ベースショート
ダイオードQ5を介して定電流源I2に流れるので、出力V
outはPNPトランジスタQ9が飽和する領域の直前の電圧ま
で上昇する。この電圧がハイレベル（論理１）Vhighと
して出力される。
ここで、出力VoutのハイレベルVhighとロウレベルV
lowは以下のように表される。
lowは以下のように表される。
まず、出力VoutのハイレベルVhighを求める。トラン
ジスタQ7のコレクタ電流をi2、コレクタ・ベースショー
トダイオードのトランジスタQ5を流れる電流をi1とする
と ，式よりi1を消去して となる。トランジスタのベース・エミッタ間電圧をVBE
とすれば Vhigh＝VCC−（R3＋R4）i2−VBE（Q7）＋VBE（Q5） となり、トランジスタQ7のVBEとトランジスタQ5のVBEは
ほぼ等しいので となる。
ジスタQ7のコレクタ電流をi2、コレクタ・ベースショー
トダイオードのトランジスタQ5を流れる電流をi1とする
と ，式よりi1を消去して となる。トランジスタのベース・エミッタ間電圧をVBE
とすれば Vhigh＝VCC−（R3＋R4）i2−VBE（Q7）＋VBE（Q5） となり、トランジスタQ7のVBEとトランジスタQ5のVBEは
ほぼ等しいので となる。
次にロウレベルVlowは、NPNトランジスタQ3を流れる
電流をi3、NPNトランジスタQ4を流れる電流をi4とする
と ，式よりi4を消去すると、 であるから、 となる。
電流をi3、NPNトランジスタQ4を流れる電流をi4とする
と ，式よりi4を消去すると、 であるから、 となる。
また出力Voutがハイレベル，ロウレベル時における出
力インピーダンスZhigh,Zlowを求めると次のようにな
る。まず出力がハイレベルの時は 出力がロウレベルの時は ここで1/hoeはトランジスタの出力インピーダンスを、r
eはトランジスタのエミッタ動作抵抗を、ｋはボルツマ
ン定数を、Ｔは絶対温度を、ｑは電荷をそれぞれ表して
いる。
力インピーダンスZhigh,Zlowを求めると次のようにな
る。まず出力がハイレベルの時は 出力がロウレベルの時は ここで1/hoeはトランジスタの出力インピーダンスを、r
eはトランジスタのエミッタ動作抵抗を、ｋはボルツマ
ン定数を、Ｔは絶対温度を、ｑは電荷をそれぞれ表して
いる。
上述したコンパレータ回路では、出力Voutのハイレベ
ルおよびロウレベルは式および式で示され、各抵抗
および電流値I2の設定によりMOSレベルの振幅をもった
信号を出力することができる。しかしながら、出力イン
ピーダンスはハイレベル時は式で、ロウレベル時には
式でそれぞれ示され、互いに異なった値をとることに
なる。しかも、両方とも抵抗に依存するので高インピー
ダンスになり、そのためにドライブ不足等負荷条件に影
響されやすいという欠点がある。また、飽和防止用トラ
ンジスタQ5,Q6はエミッタ・ベース間が逆バイアスされ
るので、従来のコンパレータ回路を半導体集積回路に適
用する場合にはエミッタ・ベース間の逆耐圧の高いプロ
セスを使用しなければならないという欠点もある。
ルおよびロウレベルは式および式で示され、各抵抗
および電流値I2の設定によりMOSレベルの振幅をもった
信号を出力することができる。しかしながら、出力イン
ピーダンスはハイレベル時は式で、ロウレベル時には
式でそれぞれ示され、互いに異なった値をとることに
なる。しかも、両方とも抵抗に依存するので高インピー
ダンスになり、そのためにドライブ不足等負荷条件に影
響されやすいという欠点がある。また、飽和防止用トラ
ンジスタQ5,Q6はエミッタ・ベース間が逆バイアスされ
るので、従来のコンパレータ回路を半導体集積回路に適
用する場合にはエミッタ・ベース間の逆耐圧の高いプロ
セスを使用しなければならないという欠点もある。
本発明の目的は、出力Voutがハイレベルの時もロウレ
ベルの時も出力インピーダンスが実質的に同じインピー
ダンスであってドライブ能力不足にならないように低い
出力インピーダンスを呈するコンパレータ回路を提供す
ることにある。
ベルの時も出力インピーダンスが実質的に同じインピー
ダンスであってドライブ能力不足にならないように低い
出力インピーダンスを呈するコンパレータ回路を提供す
ることにある。
本発明のコンパレータは、出力端子に接続されたエミ
ッタおよび第１の電源端子に接続されたコレクタを有す
る第１のトランジスタと、前記出力端子に接続されたエ
ミッタおよび第２の電源端子に接続されたコレクタを有
する第２のトランジスタと、前記第１のトランジスタの
ベースと前記第２の電源端子との間に接続された第１の
電圧降下手段と、前記第２のトランジスタのベースと前
記第１の電源端子との間に接続された第２の電圧降下手
段と、差動形式に接続された第３および第４のトランジ
スタと、入力信号を受けこの信号の論理レベルに応答し
て前記第３および第４のトランジスタの一方をオン状
態、他方をオフ状態とする手段と、前記第３のトランジ
スタのコレクタに接続された電流入力端子，前記第１の
トランジスタのベースに接続された第１の電流出力端子
および第２の電流出力端子を有する第１のカレントミラ
ー回路と、前記第４のトランジスタのコレクタに接続さ
れた電流入力端子，第１の電流出力端子および前記出力
端子に接続された第２の電流出力端子を有する第２のカ
レントミラー回路と、前記第２のカレントミラー回路の
前記第１の電流出力端子に接続された電流入力端子およ
び前記第２のトランジスタのベースに接続された電流出
力端子を有する第３のカレントミラー回路と、前記第１
のカレントミラー回路の前記第２の電流出力端子に接続
された電流入力端子および前記出力端子に接続された電
流出力端子を有する第４のカレントミラー回路とを備え
る。
ッタおよび第１の電源端子に接続されたコレクタを有す
る第１のトランジスタと、前記出力端子に接続されたエ
ミッタおよび第２の電源端子に接続されたコレクタを有
する第２のトランジスタと、前記第１のトランジスタの
ベースと前記第２の電源端子との間に接続された第１の
電圧降下手段と、前記第２のトランジスタのベースと前
記第１の電源端子との間に接続された第２の電圧降下手
段と、差動形式に接続された第３および第４のトランジ
スタと、入力信号を受けこの信号の論理レベルに応答し
て前記第３および第４のトランジスタの一方をオン状
態、他方をオフ状態とする手段と、前記第３のトランジ
スタのコレクタに接続された電流入力端子，前記第１の
トランジスタのベースに接続された第１の電流出力端子
および第２の電流出力端子を有する第１のカレントミラ
ー回路と、前記第４のトランジスタのコレクタに接続さ
れた電流入力端子，第１の電流出力端子および前記出力
端子に接続された第２の電流出力端子を有する第２のカ
レントミラー回路と、前記第２のカレントミラー回路の
前記第１の電流出力端子に接続された電流入力端子およ
び前記第２のトランジスタのベースに接続された電流出
力端子を有する第３のカレントミラー回路と、前記第１
のカレントミラー回路の前記第２の電流出力端子に接続
された電流入力端子および前記出力端子に接続された電
流出力端子を有する第４のカレントミラー回路とを備え
る。
入力信号の一方の論理レベルに応答して第３のトラン
ジスタがオン，第４のトランジスタがオフとなると、第
１のカレントミラー回路に入力電流が供給されその第１
及び第２の電流出力端子から電流が出力される。よって
第１のトランジスタは導通状態にバイアスされると共に
第１の電圧降下手段にも電流を供給する。第４のカレン
トミラー回路にも電流が供給される。第４のトランジス
タはオフしているので、第２および第３のカレントミラ
ー回路は非動作状態であり、したがって第２のトランジ
スタはオフ状態となっている。この結果、第４のカレン
トミラー回路の出力端子に流れる電流は第１のトランジ
スタから供給される。この時の出力端子の電圧は、第１
の電圧降下手段による電圧降下から第１のトランジスタ
のベース・エミッタ間電圧だけ低下したものとなり、こ
の電圧を第１の論理レベルとして出力する。入力信号が
他方の論理レベルのときは第３のトランジスタがオフ、
第４のトランジスタがオフとなり、第２および第３のカ
レントミラー回路は動作状態となる。よって第２のトラ
ンジスタは導通状態にバイアスされると共に第２の電圧
降下手段にも電流が供給される。一方、第１および第４
カレントミラー回路は非動作状態であるから、第１のト
ランジスタはオフ状態となっている。よって第２のカレ
ントミラー回路の第２の電流出力端子からの電流は第２
のトランジスタを介して流れることになる。この時の出
力端子の電圧は、第２の電圧降下手段により電圧降下に
対し第２のトランジスタのベース・エミッタ間電圧だけ
持ち上がった分、電源電圧VCCに対して低くなったもの
となり、この電圧を第２の論理レベルとして出力する。
ジスタがオン，第４のトランジスタがオフとなると、第
１のカレントミラー回路に入力電流が供給されその第１
及び第２の電流出力端子から電流が出力される。よって
第１のトランジスタは導通状態にバイアスされると共に
第１の電圧降下手段にも電流を供給する。第４のカレン
トミラー回路にも電流が供給される。第４のトランジス
タはオフしているので、第２および第３のカレントミラ
ー回路は非動作状態であり、したがって第２のトランジ
スタはオフ状態となっている。この結果、第４のカレン
トミラー回路の出力端子に流れる電流は第１のトランジ
スタから供給される。この時の出力端子の電圧は、第１
の電圧降下手段による電圧降下から第１のトランジスタ
のベース・エミッタ間電圧だけ低下したものとなり、こ
の電圧を第１の論理レベルとして出力する。入力信号が
他方の論理レベルのときは第３のトランジスタがオフ、
第４のトランジスタがオフとなり、第２および第３のカ
レントミラー回路は動作状態となる。よって第２のトラ
ンジスタは導通状態にバイアスされると共に第２の電圧
降下手段にも電流が供給される。一方、第１および第４
カレントミラー回路は非動作状態であるから、第１のト
ランジスタはオフ状態となっている。よって第２のカレ
ントミラー回路の第２の電流出力端子からの電流は第２
のトランジスタを介して流れることになる。この時の出
力端子の電圧は、第２の電圧降下手段により電圧降下に
対し第２のトランジスタのベース・エミッタ間電圧だけ
持ち上がった分、電源電圧VCCに対して低くなったもの
となり、この電圧を第２の論理レベルとして出力する。
このように、第２のトランジスタの導通によって第１
の論理レベルの出力が発生され、第１のトランジスタの
導通によって第２の論理レベルの出力が発生されてお
り、両トランジスタはエミッタフォロア動作となってい
る。エミッタフォロアトランジスタの出力インピーダン
スはよく知られているように充分に低い。したがって、
本発明のコンパレータ回路は実質的に同一値であってド
ライブ能力不足を生じさせずに次段の回路をドライブで
きる。
の論理レベルの出力が発生され、第１のトランジスタの
導通によって第２の論理レベルの出力が発生されてお
り、両トランジスタはエミッタフォロア動作となってい
る。エミッタフォロアトランジスタの出力インピーダン
スはよく知られているように充分に低い。したがって、
本発明のコンパレータ回路は実質的に同一値であってド
ライブ能力不足を生じさせずに次段の回路をドライブで
きる。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例の回路図である。出力端子
Voutに接続されたエミッタおよび第１の電源端子として
の電流電圧端子VCCに接続されたコレクタを有する第１
のトランジスタにはNPNトランジスタQ171を用い、前記
出力端子Voutに接続されたエミッタおよび第２の電源端
子としての接地端子GNDに接続されたコレクタを有する
第２のトランジスタにはPNPトランジスタQ151を用いて
いる。第１の電圧降下手段10としてはコレクタ・ベース
ショートトランジスタQ161と抵抗R121との直列接続で構
成されている。すなわちトランジスタQ171のベースとコ
レクタ・ベースショートトランジスタQ161のコレクタお
よびベースとが接続され、コレクタ・ベースショートト
ランジスタQ161のエミッタと接地端子GNDとの間に抵抗R
121が接続されている。第２の電圧降下手段20としては
抵抗R111とコレクタ・ベースショートトランジスタQ141
との直列接続で構成されている。すなわち電源電圧端子
VCCとコレクタ・ベースショートトランジスタQ141のエ
ミッタとが接続され前記ダイオードQ141のコレクタおよ
びベースと前記トランジスタQ151との間に抵抗R111が接
続されている。第３のトランジスタとしてのNPNトラン
ジスタQ41と第４のトランジスタとしてのNPNトランジス
タQ51とは差動型式に接続されてこれらのエミッタは共
通に接続され、その共通接続エミッタと接地端子GNDと
の間に定電流源I21が接続されている。これらトランジ
スタQ41,Q51は、トランジスタQ11,Q21、抵抗R11,R21お
よびダイオード接続トランジスタQ31でなる差動増幅回
路30によって、Vinとして示されるECLレベルの入力信号
の論理１および０に応じて、それぞれのオン，オフ動作
が制御される。トランジスタQ11,Q21は差動型式に接続
され、これらの共通エミッタと接地端子GNDとの間に定
電流源I11が接続されている。抵抗R11,R21は夫々トラン
ジスタQ11,Q21のコレクタ負荷であり、これらはダイオ
ードQ31を介して電源電圧端子VCCに接続されている。ト
ランジスタQ11,Q21のコレクタはトランジスタQ41,Q51の
ベースにそれぞれ接続されている。ECLレベルの入力信
号は入力端子Vinを介してトランジスタQ11のベースに供
給され、その入力信号のハイレベル（論理１）およびロ
ウレベル（論理０）の中間の電圧がVrefとしてトランジ
スタQ21のベースに供給されている。したがって、トラ
ンジスタQ11,Q21は入力信号Vinのハイレベルおよびロウ
レベルをそれぞれ増幅し、かつ互いに逆相で出力する。
この結果、入力信号がハイレベルとして基準電位Vrefよ
りも大きいときは、トランジスタQ41,Q51はそれぞれオ
ン，オフとなり、逆に入力信号がロウレベル（論理０）
の入力として基準電圧Vrefよりも小さい時は、トランジ
スタQ41,Q51がそれぞれオフ，オンとなる。第１のカレ
ントミラー回路40は、トランジスタQ61,Q71,Q81および
抵抗R31,R41,R51で構成される。トランジスタQ61のエミ
ッタは抵抗R31を介して電源電圧端子VCCに接続されその
コレクタは電流入力端子としてトランジスタQ41のコレ
クタに接続されベースはコレクタとショートされてい
る。トランジスタQ71のエミッタは抵抗R41を介して電源
電圧端子VCCに接続されそのコレクタは第１の電流出力
端子としてトランジスタQ171のベースに接続されてい
る。トランジスタQ81のエミッタは抵抗R51を介して電源
電圧端子VCCに接続されそのコレクタは第２の電流出力
端子として取り出されている。トランジスタQ61,Q71,Q
81のベースは共通に接続されている。第２のカレントミ
ラー回路50は、トランジスタQ91,Q101,Q111および抵抗R
61,R71,R81を有する。トランジスタQ91のコレクタは電
流入力端子としてトランジスタQ51のコレクタに接続さ
れ、エミッタは抵抗R61を介して電源電圧端子VCCに接続
されベースはコレクタとショートされている。トランジ
スタQ101のエミッタは抵抗R71を介し電源電圧端子VCCに
接続され、そのコレクタは第１の電流出力端子として取
り出されている。トランジスタQ111のエミッタは抵抗R
81を介して電流電圧端子VCCに接続され、そのコレクタ
は第２の電流出力端子として出力端子Voutに接続されて
いる。トランジスタQ91,Q101,Q111のベースは共通に接
続されている。トランジスタQ121,Q131および抵抗R91,R
101は第３のカレントミラー回路60を構成しており、ト
ランジスタQ121のコレクタは電流入力端子として第２の
カレントミラー回路40の第１の電流出力端子であるトラ
ンジスタQ101のコレクタに接続され、エミッタは抵抗R
91を介して接地端子GNDに接続され、ベースはコレクタ
とショートされている。トランジスタQ131のコレクタは
電流出力端子としてトランジスタQ151のベースに接続さ
れ、エミッタは抵抗R101を介して接地端子GNDに接続さ
れている。トランジスタQ121,Q131のベースは共通に接
続されている。第４のカレントミラー回路70はトランジ
スタQ181,Q191および抵抗R131,R141で構成される。トラ
ンジスタQ191のコレクタは電流入力端子として第１のカ
レントミラー回路40の第２の電流出力端子であるトラン
ジスタQ81のコレクタに接続され、エミッタは抵抗R141
を介して接地端子GNDに接続され、ベースはコレクタと
ショートされている。トランジスタQ181のコレクタは電
流出力端子として出力端子Voutに接続され、エミッタは
抵抗R131を介して接地端子GNDに接続されている。トラ
ンジスタQ181,Q191のベースは共通に接続されている。
Voutに接続されたエミッタおよび第１の電源端子として
の電流電圧端子VCCに接続されたコレクタを有する第１
のトランジスタにはNPNトランジスタQ171を用い、前記
出力端子Voutに接続されたエミッタおよび第２の電源端
子としての接地端子GNDに接続されたコレクタを有する
第２のトランジスタにはPNPトランジスタQ151を用いて
いる。第１の電圧降下手段10としてはコレクタ・ベース
ショートトランジスタQ161と抵抗R121との直列接続で構
成されている。すなわちトランジスタQ171のベースとコ
レクタ・ベースショートトランジスタQ161のコレクタお
よびベースとが接続され、コレクタ・ベースショートト
ランジスタQ161のエミッタと接地端子GNDとの間に抵抗R
121が接続されている。第２の電圧降下手段20としては
抵抗R111とコレクタ・ベースショートトランジスタQ141
との直列接続で構成されている。すなわち電源電圧端子
VCCとコレクタ・ベースショートトランジスタQ141のエ
ミッタとが接続され前記ダイオードQ141のコレクタおよ
びベースと前記トランジスタQ151との間に抵抗R111が接
続されている。第３のトランジスタとしてのNPNトラン
ジスタQ41と第４のトランジスタとしてのNPNトランジス
タQ51とは差動型式に接続されてこれらのエミッタは共
通に接続され、その共通接続エミッタと接地端子GNDと
の間に定電流源I21が接続されている。これらトランジ
スタQ41,Q51は、トランジスタQ11,Q21、抵抗R11,R21お
よびダイオード接続トランジスタQ31でなる差動増幅回
路30によって、Vinとして示されるECLレベルの入力信号
の論理１および０に応じて、それぞれのオン，オフ動作
が制御される。トランジスタQ11,Q21は差動型式に接続
され、これらの共通エミッタと接地端子GNDとの間に定
電流源I11が接続されている。抵抗R11,R21は夫々トラン
ジスタQ11,Q21のコレクタ負荷であり、これらはダイオ
ードQ31を介して電源電圧端子VCCに接続されている。ト
ランジスタQ11,Q21のコレクタはトランジスタQ41,Q51の
ベースにそれぞれ接続されている。ECLレベルの入力信
号は入力端子Vinを介してトランジスタQ11のベースに供
給され、その入力信号のハイレベル（論理１）およびロ
ウレベル（論理０）の中間の電圧がVrefとしてトランジ
スタQ21のベースに供給されている。したがって、トラ
ンジスタQ11,Q21は入力信号Vinのハイレベルおよびロウ
レベルをそれぞれ増幅し、かつ互いに逆相で出力する。
この結果、入力信号がハイレベルとして基準電位Vrefよ
りも大きいときは、トランジスタQ41,Q51はそれぞれオ
ン，オフとなり、逆に入力信号がロウレベル（論理０）
の入力として基準電圧Vrefよりも小さい時は、トランジ
スタQ41,Q51がそれぞれオフ，オンとなる。第１のカレ
ントミラー回路40は、トランジスタQ61,Q71,Q81および
抵抗R31,R41,R51で構成される。トランジスタQ61のエミ
ッタは抵抗R31を介して電源電圧端子VCCに接続されその
コレクタは電流入力端子としてトランジスタQ41のコレ
クタに接続されベースはコレクタとショートされてい
る。トランジスタQ71のエミッタは抵抗R41を介して電源
電圧端子VCCに接続されそのコレクタは第１の電流出力
端子としてトランジスタQ171のベースに接続されてい
る。トランジスタQ81のエミッタは抵抗R51を介して電源
電圧端子VCCに接続されそのコレクタは第２の電流出力
端子として取り出されている。トランジスタQ61,Q71,Q
81のベースは共通に接続されている。第２のカレントミ
ラー回路50は、トランジスタQ91,Q101,Q111および抵抗R
61,R71,R81を有する。トランジスタQ91のコレクタは電
流入力端子としてトランジスタQ51のコレクタに接続さ
れ、エミッタは抵抗R61を介して電源電圧端子VCCに接続
されベースはコレクタとショートされている。トランジ
スタQ101のエミッタは抵抗R71を介し電源電圧端子VCCに
接続され、そのコレクタは第１の電流出力端子として取
り出されている。トランジスタQ111のエミッタは抵抗R
81を介して電流電圧端子VCCに接続され、そのコレクタ
は第２の電流出力端子として出力端子Voutに接続されて
いる。トランジスタQ91,Q101,Q111のベースは共通に接
続されている。トランジスタQ121,Q131および抵抗R91,R
101は第３のカレントミラー回路60を構成しており、ト
ランジスタQ121のコレクタは電流入力端子として第２の
カレントミラー回路40の第１の電流出力端子であるトラ
ンジスタQ101のコレクタに接続され、エミッタは抵抗R
91を介して接地端子GNDに接続され、ベースはコレクタ
とショートされている。トランジスタQ131のコレクタは
電流出力端子としてトランジスタQ151のベースに接続さ
れ、エミッタは抵抗R101を介して接地端子GNDに接続さ
れている。トランジスタQ121,Q131のベースは共通に接
続されている。第４のカレントミラー回路70はトランジ
スタQ181,Q191および抵抗R131,R141で構成される。トラ
ンジスタQ191のコレクタは電流入力端子として第１のカ
レントミラー回路40の第２の電流出力端子であるトラン
ジスタQ81のコレクタに接続され、エミッタは抵抗R141
を介して接地端子GNDに接続され、ベースはコレクタと
ショートされている。トランジスタQ181のコレクタは電
流出力端子として出力端子Voutに接続され、エミッタは
抵抗R131を介して接地端子GNDに接続されている。トラ
ンジスタQ181,Q191のベースは共通に接続されている。
次に本コンパレータ回路の動作を説明する。
ECLレベルの入力信号Vinが論理１のとき、前述のよう
に、トランジスタQ51はオフとなり、トランジスタQ41は
オンとなる。したがって、定電流源I21の電流I21はすべ
てトランジスタQ41を流れる。この電流I21は、第１のカ
レントミラー回路40のトランジスタQ61に入力電流とし
て供給される。この第１のカレントミラー回路40の入力
と出力電流比は１に設定されているので、トランジスタ
Q71,Q81も電流I21を出力する。トランジスタQ71はトラ
ンジスタQ171を導通状態にバイアスすると共に第１の電
圧降下手段10にも電流を供給する第４のカレントミラー
回路70の入力と出力電流比も１に設定されているので、
トランジスタQ191およびQ181のコレクタにも電流I21が
流れる。この時、トランジスタQ51はオフしているの
で、第２のカレントミラー回路50には電流が流れない。
したがって、第３のカレントミラー回路60にも電流が流
れない。したがってトランジスタQ151にはベース電流が
流れず、トランジスタQ151はオフ状態となっている。こ
の結果、トランジスタQ181に流れる電流I21は出力トラ
ンジスタQ171から供給されることになる。この時の出力
端子Voutの電圧は、電圧効果手段10による電圧降下から
トランジスタQ171のベース・エミッタ間電圧だけ低下し
たものとなり、この電圧がロウレベルVlowとして出力さ
れる。
に、トランジスタQ51はオフとなり、トランジスタQ41は
オンとなる。したがって、定電流源I21の電流I21はすべ
てトランジスタQ41を流れる。この電流I21は、第１のカ
レントミラー回路40のトランジスタQ61に入力電流とし
て供給される。この第１のカレントミラー回路40の入力
と出力電流比は１に設定されているので、トランジスタ
Q71,Q81も電流I21を出力する。トランジスタQ71はトラ
ンジスタQ171を導通状態にバイアスすると共に第１の電
圧降下手段10にも電流を供給する第４のカレントミラー
回路70の入力と出力電流比も１に設定されているので、
トランジスタQ191およびQ181のコレクタにも電流I21が
流れる。この時、トランジスタQ51はオフしているの
で、第２のカレントミラー回路50には電流が流れない。
したがって、第３のカレントミラー回路60にも電流が流
れない。したがってトランジスタQ151にはベース電流が
流れず、トランジスタQ151はオフ状態となっている。こ
の結果、トランジスタQ181に流れる電流I21は出力トラ
ンジスタQ171から供給されることになる。この時の出力
端子Voutの電圧は、電圧効果手段10による電圧降下から
トランジスタQ171のベース・エミッタ間電圧だけ低下し
たものとなり、この電圧がロウレベルVlowとして出力さ
れる。
一方、入力電圧Vinが論理０として基準電位Vrefより
も低い場合には、トランジスタQ51はオンしトランジス
タQ41はオフして定電流源I21の電流I21はすべてトラン
ジスタQ51に流れる。この電流I21は、第２のカレントミ
ラー回路50に入力電流として供給される。この第２のカ
レントミラー回路50の入力と出力電流比は１に設定され
ているので、トランジスタQ101,Q111は電流I21を出力す
る。
も低い場合には、トランジスタQ51はオンしトランジス
タQ41はオフして定電流源I21の電流I21はすべてトラン
ジスタQ51に流れる。この電流I21は、第２のカレントミ
ラー回路50に入力電流として供給される。この第２のカ
レントミラー回路50の入力と出力電流比は１に設定され
ているので、トランジスタQ101,Q111は電流I21を出力す
る。
第３のカレントミラー回路60の入力と出力電流比も１
に設定されているのでトランジスタQ121,Q131のコレク
タにも電流I21が流れる。トランジスタQ131は出力トラ
ンジスタQ151を導通状態にバイアスすると共に第２の電
圧降下手段20に電流を供給する。このとき、第１のカレ
ントミラー回路40には電流が供給されていないため、ト
ランジスタQ171はオフ状態となっており、また第４のカ
レントミラー回路70もオフ状態となっている。よってト
ランジスタQ111からの電流I21はトランジスタQ151を介
して流れることになる。このときの出力端子Voutの電圧
は、第２の電圧降下手段20による電圧降下に対しトラン
ジスタQ151のベース・エミッタ間電圧だけ持ち上がった
分、電源電圧VCCに対して低くなっており、この電圧を
ハイレベル（論理１）Vhighとして出力する。かくし
て、入力信号Vinのハイおよびロウレベルに対しロウお
よびハイレベルの出力Voutがそれぞれ発生される。ここ
で、出力Voutのハイレベル（論理１）Vhigh,ロウレベル
（論理０）Vlowは以下のように表される。
に設定されているのでトランジスタQ121,Q131のコレク
タにも電流I21が流れる。トランジスタQ131は出力トラ
ンジスタQ151を導通状態にバイアスすると共に第２の電
圧降下手段20に電流を供給する。このとき、第１のカレ
ントミラー回路40には電流が供給されていないため、ト
ランジスタQ171はオフ状態となっており、また第４のカ
レントミラー回路70もオフ状態となっている。よってト
ランジスタQ111からの電流I21はトランジスタQ151を介
して流れることになる。このときの出力端子Voutの電圧
は、第２の電圧降下手段20による電圧降下に対しトラン
ジスタQ151のベース・エミッタ間電圧だけ持ち上がった
分、電源電圧VCCに対して低くなっており、この電圧を
ハイレベル（論理１）Vhighとして出力する。かくし
て、入力信号Vinのハイおよびロウレベルに対しロウお
よびハイレベルの出力Voutがそれぞれ発生される。ここ
で、出力Voutのハイレベル（論理１）Vhigh,ロウレベル
（論理０）Vlowは以下のように表される。
まず出力Voutのハイレベル（論理１）Vhighを求め
る。第２の電圧降下手段20がコレクタ・ベースショート
トランジスタQ141および抵抗R171で構成され、かつトラ
ンジスタQ141,Q151のベース・エミッタ間電圧はほぼ等
しいから Vhigh＝VCC−VBE（Q141）−R11×I21＋VBE（Q151） ≒VCC−R111×I21 …… （∵VBE（Q141）≒VBE（Q151）） となる。第１の電圧降下手段10もコレクタ・ベースショ
ートのトランジスタQ161および抵抗R121で構成され、か
つトランジスタQ161,Q171のベース・エミッタ間電圧は
ほぼ等しいから、出力Voutのロウレベル（論理０）Vlow
は、 Vlow＝VBE（Q161）＋R121×I21−VBE（Q171） ＝R121×I21 …… （∵VBE（Q161）≒VBE（Q171）） となる。このように、出力Voutはハイおよびロウレベル
は、抵抗R111,R121と電流値I21で決定できるので、これ
らの値の設定によってMOSレベルとしてのハイ，ロウレ
ベルを出力することができる。また出力インピーダンス
はハイレベルのときはトランジスタQ151のオンおよびロ
ウレベルのときはトランジスタQ171のオンによるエミッ
タフォロア出力とそれぞれなるので、 となる。
る。第２の電圧降下手段20がコレクタ・ベースショート
トランジスタQ141および抵抗R171で構成され、かつトラ
ンジスタQ141,Q151のベース・エミッタ間電圧はほぼ等
しいから Vhigh＝VCC−VBE（Q141）−R11×I21＋VBE（Q151） ≒VCC−R111×I21 …… （∵VBE（Q141）≒VBE（Q151）） となる。第１の電圧降下手段10もコレクタ・ベースショ
ートのトランジスタQ161および抵抗R121で構成され、か
つトランジスタQ161,Q171のベース・エミッタ間電圧は
ほぼ等しいから、出力Voutのロウレベル（論理０）Vlow
は、 Vlow＝VBE（Q161）＋R121×I21−VBE（Q171） ＝R121×I21 …… （∵VBE（Q161）≒VBE（Q171）） となる。このように、出力Voutはハイおよびロウレベル
は、抵抗R111,R121と電流値I21で決定できるので、これ
らの値の設定によってMOSレベルとしてのハイ，ロウレ
ベルを出力することができる。また出力インピーダンス
はハイレベルのときはトランジスタQ151のオンおよびロ
ウレベルのときはトランジスタQ171のオンによるエミッ
タフォロア出力とそれぞれなるので、 となる。
このように、本実施例によれば、出力Voutがハイレベ
ルのときもロウレベルのときもその出力インピーダンス
は式で示される同じ値をとり、かつ充分に低い値であ
るから出力Voutにつながる次段の回路を大きな能力をも
ってドライブすることができる。しかも、出力Voutのハ
イレベルおよびロウレベルはそれぞれ，式で示さ
れ、，で示される従来例との比較から明らかなよう
に、それらのレベル設定をきわめて容易に行なうことが
できる。具体的には、電源電圧VCC＝5Vの回路系で、ハ
イレベルが2.8Vおよびロウレべルが2.2VのECLレベルの
入力信号Vinに対し、R111＝R121＝2KΩ,I21＝400μＡと
すると、，式からVhigh＝4.2V,Vlow＝0.8Vとなる。
これは、Vhighが3.5V以上でVlowが1.5V以下のMOSレベル
の要求を完全に満たしている。なお、各カレントミラー
回路40−70における抵抗は、R31＝R41＝R51＝R61＝R71
＝R81＝R91＝R101＝R131＝R141＝500Ωと設定してい
る。したがって、Voutがハイレベルの時のトランジスタ
Q181のコレクタ・エミッタ間電圧およびロウレベルの時
のトランジスタQ111のコレクタ・エミッタ間電圧として
共に0.6Vの電圧が確保されており、これらトランジスタ
Q181,Q111は充分にトランジスタ動作をしている。
ルのときもロウレベルのときもその出力インピーダンス
は式で示される同じ値をとり、かつ充分に低い値であ
るから出力Voutにつながる次段の回路を大きな能力をも
ってドライブすることができる。しかも、出力Voutのハ
イレベルおよびロウレベルはそれぞれ，式で示さ
れ、，で示される従来例との比較から明らかなよう
に、それらのレベル設定をきわめて容易に行なうことが
できる。具体的には、電源電圧VCC＝5Vの回路系で、ハ
イレベルが2.8Vおよびロウレべルが2.2VのECLレベルの
入力信号Vinに対し、R111＝R121＝2KΩ,I21＝400μＡと
すると、，式からVhigh＝4.2V,Vlow＝0.8Vとなる。
これは、Vhighが3.5V以上でVlowが1.5V以下のMOSレベル
の要求を完全に満たしている。なお、各カレントミラー
回路40−70における抵抗は、R31＝R41＝R51＝R61＝R71
＝R81＝R91＝R101＝R131＝R141＝500Ωと設定してい
る。したがって、Voutがハイレベルの時のトランジスタ
Q181のコレクタ・エミッタ間電圧およびロウレベルの時
のトランジスタQ111のコレクタ・エミッタ間電圧として
共に0.6Vの電圧が確保されており、これらトランジスタ
Q181,Q111は充分にトランジスタ動作をしている。
なお、本実施例ではカレントミラー回路40−70の入力
電流に対する出力電流の比を１としたが、，式によ
って得られる出力Voutのハイ，ロウレベルが要求される
MOSレベルを満たす範囲であれば上記電流比を適宜設定
できることは言うまでもない。また、各電圧降下手段1
0,20としてコレクタ・ベースショートのトランジスタと
抵抗とで構成したが、両方とも抵抗R121だけ、又は直列
接続の複数のダイオードだけで構成してもよいことは、
，式から明らかである。さらに、入力信号Vinをト
ランジスタQ21のベースに、基準電圧Vrefをトランジス
タQ11のベースにそれぞれ供給すれば、入力がハイレベ
ルのとき出力もハイレベルとなり、一方、入力がロウレ
ベルのときロウレベルの出力が得られる。さらにまた、
差動増幅回路30以外の構成によってもトランジスタQ41,
Q51を入力のハイ，ロウに応じて排他的にオン，オフで
きることは明らかである。
電流に対する出力電流の比を１としたが、，式によ
って得られる出力Voutのハイ，ロウレベルが要求される
MOSレベルを満たす範囲であれば上記電流比を適宜設定
できることは言うまでもない。また、各電圧降下手段1
0,20としてコレクタ・ベースショートのトランジスタと
抵抗とで構成したが、両方とも抵抗R121だけ、又は直列
接続の複数のダイオードだけで構成してもよいことは、
，式から明らかである。さらに、入力信号Vinをト
ランジスタQ21のベースに、基準電圧Vrefをトランジス
タQ11のベースにそれぞれ供給すれば、入力がハイレベ
ルのとき出力もハイレベルとなり、一方、入力がロウレ
ベルのときロウレベルの出力が得られる。さらにまた、
差動増幅回路30以外の構成によってもトランジスタQ41,
Q51を入力のハイ，ロウに応じて排他的にオン，オフで
きることは明らかである。
以上説明したように本発明によれば、ECLレベルからM
OSレベルに信号振幅を変換するコンパレータ回路であっ
て、その出力インピーダンスがハイレベルである時もロ
ウレベルである時も実質的に同一値でドライブ能力不足
になりにくい値とすることができるコンパレータ回路が
提供される。
OSレベルに信号振幅を変換するコンパレータ回路であっ
て、その出力インピーダンスがハイレベルである時もロ
ウレベルである時も実質的に同一値でドライブ能力不足
になりにくい値とすることができるコンパレータ回路が
提供される。
第１図は本発明の一実施例を示す回路図、第２図は従来
のコンパレータ回路の回路図である。 Q11,Q21,Q31,Q41,Q51,Q61,Q71,Q81,Q91,Q101,Q111,
Q121,Q131,Q141,Q151,Q161,Q171,Q181,Q191はトランジ
スタ、R11,R21,R31,R41,R51,R61,R71,R81,R91,R101,R
111,R121,R131,R141は抵抗、I11,I21は定電流源、VCCは
電源電圧端子、GNDは接地端子、Vinは入力端子、Voutは
出力端子、Vrefは基準電位。
のコンパレータ回路の回路図である。 Q11,Q21,Q31,Q41,Q51,Q61,Q71,Q81,Q91,Q101,Q111,
Q121,Q131,Q141,Q151,Q161,Q171,Q181,Q191はトランジ
スタ、R11,R21,R31,R41,R51,R61,R71,R81,R91,R101,R
111,R121,R131,R141は抵抗、I11,I21は定電流源、VCCは
電源電圧端子、GNDは接地端子、Vinは入力端子、Voutは
出力端子、Vrefは基準電位。
Claims (1)
- 【請求項１】出力端子に接続されたエミッタおよび第１
の電源端子に接続されたコレクタを有する第１のトラン
ジスタと、前記出力端子に接続されたエミッタおよび第
２の電源端子に接続されたコレクタを有する第２のトラ
ンジスタと、前記第１のトランジスタのベースと前記第
２の電源端子との間に接続された第１の電圧降下手段
と、前記第２のトランジスタのベースと前記第１の電源
端子との間に接続された第２の電圧降下手段と、差動形
式に接続された第３および第４のトランジスタと、入力
信号を受けこの信号の論理レベルに応答して前記第３お
よび第４のトランジスタの一方をオン状態、他方をオフ
状態とする手段と、前記第３のトランジスタのコレクタ
に接続された電流入力端子、前記第１のトランジスタの
ベースに接続された第１の電流出力端子および第２の電
流出力端子を有する第１のカレントミラー回路と、前記
第４のトランジスタのコレクタに接続された電流入力端
子、第１の電流出力端子および前記出力端子に接続され
た第２の電流出力端子を有する第２のカレントミラー回
路と、前記第２のカレントミラー回路の前記第１の電流
出力端子に接続された電流入力端子および前記第２のト
ランジスタのベースに接続された電流出力端子を有する
第３のカレントミラー回路と、前記第１のカレントミラ
ー回路の前記第２の電流出力端子に接続された電流入力
端子および前記出力端子に接続された電流出力端子を有
する第４のカレントミラー回路とを備えるコンパレータ
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2078105A JP2797621B2 (ja) | 1990-03-27 | 1990-03-27 | コンパレータ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2078105A JP2797621B2 (ja) | 1990-03-27 | 1990-03-27 | コンパレータ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03277014A JPH03277014A (ja) | 1991-12-09 |
| JP2797621B2 true JP2797621B2 (ja) | 1998-09-17 |
Family
ID=13652608
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2078105A Expired - Lifetime JP2797621B2 (ja) | 1990-03-27 | 1990-03-27 | コンパレータ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2797621B2 (ja) |
-
1990
- 1990-03-27 JP JP2078105A patent/JP2797621B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03277014A (ja) | 1991-12-09 |
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