JPS6024707A - バイアス回路 - Google Patents
バイアス回路Info
- Publication number
- JPS6024707A JPS6024707A JP58131906A JP13190683A JPS6024707A JP S6024707 A JPS6024707 A JP S6024707A JP 58131906 A JP58131906 A JP 58131906A JP 13190683 A JP13190683 A JP 13190683A JP S6024707 A JPS6024707 A JP S6024707A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- circuit
- emitter
- resistor
- power supply
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はバイアス回路に係シ、特にリニア集積回路のレ
ベルシフト回路に用いて好適なバイアス回路に関する。
ベルシフト回路に用いて好適なバイアス回路に関する。
一般に、電圧、電流の連続して変化するアナログ量を増
幅したシ、変調したり各種の処理をするような回路構能
を′有するリニア集積回路としては、バイポーラ型トラ
ンジスタで形成したバイポーラ型集積回路が用いられる
。
幅したシ、変調したり各種の処理をするような回路構能
を′有するリニア集積回路としては、バイポーラ型トラ
ンジスタで形成したバイポーラ型集積回路が用いられる
。
ところで、例えば増幅、検波等の種々の機能素子を集積
化する場合、ビン数の制限および大きな容量が内蔵でき
ないことから、直流的に直結することが多い。そのため
、何段か直結すると、段間の直流レベル合せのために、
レベルシフ−ト回路が必要となる。
化する場合、ビン数の制限および大きな容量が内蔵でき
ないことから、直流的に直結することが多い。そのため
、何段か直結すると、段間の直流レベル合せのために、
レベルシフ−ト回路が必要となる。
そこで、従来、第１図に示すようなレベルシフト回路に
より前段の機能素子の出力信号Ｖｌをレベルシフトし、
その出力レベルＶｏｕｔを後段の素子宍入力端に印加し
ていた。
より前段の機能素子の出力信号Ｖｌをレベルシフトし、
その出力レベルＶｏｕｔを後段の素子宍入力端に印加し
ていた。
第１図において、レベルシフトすべき前段素子の出力ｖ
１は、入力端１を介しトランジスタＱ１のベースに印加
される。トランジスタＱ１のコレクタは電源端子２に接
続されて電源電圧ＶＣＣが供給されるようになっており
、さらにトランジスタＱ１のエミッタは抵抗Ｒ１を経て
トランジスタＱ２のコレクタに接続され、トランジスタ
Ｑ２のエミッタは抵抗Ｒ２を介して接地される。また、
トランジスタＱ２のベースはトランジスタＱ３のエミッ
タに接続される一方抵抗Ｒ３を介して接地され、さらに
トランジスタＱ３のベースはトランジスタＱ４のベース
に接続されている。そして、トランジスタＱ３のコレク
タは電源端子２に接続され、そのベースは抵抗Ｒ４を介
して電源端子２に接続される一方前記トランジスタＱ４
のコレクタに接続されている。トランジスタＱ４のエミ
ッタは抵抗Ｒ５を介して接地されている。レベルシフト
された信号Ｖｏｕｔは、抵抗Ｒ１とトランジスタＱ２の
コレクタとの接続点に現われ、出力端３から取シ出され
て次段素子の入力端に印加される。
１は、入力端１を介しトランジスタＱ１のベースに印加
される。トランジスタＱ１のコレクタは電源端子２に接
続されて電源電圧ＶＣＣが供給されるようになっており
、さらにトランジスタＱ１のエミッタは抵抗Ｒ１を経て
トランジスタＱ２のコレクタに接続され、トランジスタ
Ｑ２のエミッタは抵抗Ｒ２を介して接地される。また、
トランジスタＱ２のベースはトランジスタＱ３のエミッ
タに接続される一方抵抗Ｒ３を介して接地され、さらに
トランジスタＱ３のベースはトランジスタＱ４のベース
に接続されている。そして、トランジスタＱ３のコレク
タは電源端子２に接続され、そのベースは抵抗Ｒ４を介
して電源端子２に接続される一方前記トランジスタＱ４
のコレクタに接続されている。トランジスタＱ４のエミ
ッタは抵抗Ｒ５を介して接地されている。レベルシフト
された信号Ｖｏｕｔは、抵抗Ｒ１とトランジスタＱ２の
コレクタとの接続点に現われ、出力端３から取シ出され
て次段素子の入力端に印加される。
左お、トランジスタＱｘ＝Ｑ４にはＮＰＮ トランジス
タを使用している。
タを使用している。
このような構成では、集積回路の場合、各トランジスタ
Ｑｌ−Ｑ４の特性が均一と仮定し、かつ抵抗Ｒ１” Ｒ
５の値を選定すれば、トランジスタＱ２とトランジスタ
Ｑ４はカレントミラー構成と寿っているので、平衡状態
においてトランジスタＱ２のコレクタ電流は近似的にト
ランジスタＱ４のコレクタ電流と々る。したがって、こ
の場合、トランジスタＱ１のエミッタ電流ＩＥ１とトラ
ンジスタＱ４のエミッタ電流ＩＥ４もほぼ同等となる。
Ｑｌ−Ｑ４の特性が均一と仮定し、かつ抵抗Ｒ１” Ｒ
５の値を選定すれば、トランジスタＱ２とトランジスタ
Ｑ４はカレントミラー構成と寿っているので、平衡状態
においてトランジスタＱ２のコレクタ電流は近似的にト
ランジスタＱ４のコレクタ電流と々る。したがって、こ
の場合、トランジスタＱ１のエミッタ電流ＩＥ１とトラ
ンジスタＱ４のエミッタ電流ＩＥ４もほぼ同等となる。
そして、この回路では入力端１に印加される入力レベル
ｖ１は抵抗Ｒ１にて電圧ＩＥＩ・Ｒ１（＝ ＶＬＳ ）
だけレベルシフトされて出力端３から取シ出される。
ｖ１は抵抗Ｒ１にて電圧ＩＥＩ・Ｒ１（＝ ＶＬＳ ）
だけレベルシフトされて出力端３から取シ出される。
しかしながら、上記の従来回路では、次のような問題点
がある。
がある。
上記の回路において、トランジスタのベース・エミッタ
間電圧をＶＪとすれば、トランジスタＱ４のエミッタ電
流ＩＥ４は、 となる。したがって、トランジスタＱ４のエミッタ電流
ＩＥ４はＶｃｃ ２ＶＪに比例し、この結果カレントミ
ラー効果によりバイアス電流即ちトランジスタＱ１のエ
ミッタ電流ＩＥＩもＶＣＣ−２ＶＪに比例することにな
夛雷流ＩＥＩは電源電圧ＶｃｃＯ値に依存することにな
る。よって、レベルシフト量ＶＬＳも電源電圧ＶＣＣに
依存することになシ、電圧ＶＬＳは電源電圧ＶＣＣの変
化に対して変動することになる。例えば、第１図に示す
回路で、抵抗３％１＝ ４にΩ、Ｒ２＝Ｒ５＝ ３にΩ
、Ｒ３＝ ＩＯＫΩ、Ｒｓ＝ ３３にΩとし、ｖｃｃ＝
５ｖ。
間電圧をＶＪとすれば、トランジスタＱ４のエミッタ電
流ＩＥ４は、 となる。したがって、トランジスタＱ４のエミッタ電流
ＩＥ４はＶｃｃ ２ＶＪに比例し、この結果カレントミ
ラー効果によりバイアス電流即ちトランジスタＱ１のエ
ミッタ電流ＩＥＩもＶＣＣ−２ＶＪに比例することにな
夛雷流ＩＥＩは電源電圧ＶｃｃＯ値に依存することにな
る。よって、レベルシフト量ＶＬＳも電源電圧ＶＣＣに
依存することになシ、電圧ＶＬＳは電源電圧ＶＣＣの変
化に対して変動することになる。例えば、第１図に示す
回路で、抵抗３％１＝ ４にΩ、Ｒ２＝Ｒ５＝ ３にΩ
、Ｒ３＝ ＩＯＫΩ、Ｒｓ＝ ３３にΩとし、ｖｃｃ＝
５ｖ。
ＶＪ−０，７Ｖとすると、レベルシフト電圧ＶＬＳは、
＝ ０．４ （ｖ） となる。また、電源電圧Ｖｃｃのみ変えＶｃｃ ＝ ７
Ｖとすると、 ＶＬＳ ＝ ０．６２ （Ｖ） となり、Ｖｃｃ−５ｖの時のＶＬＳＯ値に対して５５％
の増加となる。このため、レベルシフト電圧ＶＬＳが電
源電圧Ｖｃｃの変動による影響を受けることが好ましく
ない回路、例えば電圧ＶＬＳを基準に検波しているＡＧ
Ｃ（自動利得制御）回路では、電源電圧Ｖｃｃの変動が
ＡＧＣ電圧の直流レベルの変動となって現われるという
問題があった。
＝ ０．４ （ｖ） となる。また、電源電圧Ｖｃｃのみ変えＶｃｃ ＝ ７
Ｖとすると、 ＶＬＳ ＝ ０．６２ （Ｖ） となり、Ｖｃｃ−５ｖの時のＶＬＳＯ値に対して５５％
の増加となる。このため、レベルシフト電圧ＶＬＳが電
源電圧Ｖｃｃの変動による影響を受けることが好ましく
ない回路、例えば電圧ＶＬＳを基準に検波しているＡＧ
Ｃ（自動利得制御）回路では、電源電圧Ｖｃｃの変動が
ＡＧＣ電圧の直流レベルの変動となって現われるという
問題があった。
本発明は上述した点に鑑み、バイアス電流が電源電圧の
変動に影響されることがなく、シたがって例えばレベル
シフト回路においてそのレベルシフト電圧が電源電圧の
変動に影響されることがないバイアス回路を提供するこ
とを目的とする。
変動に影響されることがなく、シたがって例えばレベル
シフト回路においてそのレベルシフト電圧が電源電圧の
変動に影響されることがないバイアス回路を提供するこ
とを目的とする。
本発明のバイアス回路は、電源電圧を供給する直流電源
と、アノードが第１の抵抗を介して前記直流電源に接続
され、カソードが第２の抵抗を介して接地される第１の
ダイオードと、エミッタが第３の抵抗を介して前記直流
電源に接続されベースが前記第１のダイオードのアノー
ドに接続されコレクタが接地される第１のトランジスタ
と、工ミッタが第４の抵抗を介して前記第１のトランジ
スタのエミッタに接続されベースが前記第１のダイオー
ドのカソードに接続されコレクタガ第２゜第３のダイオ
ードと第５の抵抗よ）なる直列回路を介して接地される
第２のトランジスタとを具備した回路を構成し、さらに
この回路を用いてカレントミラー回路を構成することに
よシ、第２のトランジスタのエミッタ電流に対応した電
流を生せしめ、電源電圧に依存しないバイアス電流を供
給するものである。
と、アノードが第１の抵抗を介して前記直流電源に接続
され、カソードが第２の抵抗を介して接地される第１の
ダイオードと、エミッタが第３の抵抗を介して前記直流
電源に接続されベースが前記第１のダイオードのアノー
ドに接続されコレクタが接地される第１のトランジスタ
と、工ミッタが第４の抵抗を介して前記第１のトランジ
スタのエミッタに接続されベースが前記第１のダイオー
ドのカソードに接続されコレクタガ第２゜第３のダイオ
ードと第５の抵抗よ）なる直列回路を介して接地される
第２のトランジスタとを具備した回路を構成し、さらに
この回路を用いてカレントミラー回路を構成することに
よシ、第２のトランジスタのエミッタ電流に対応した電
流を生せしめ、電源電圧に依存しないバイアス電流を供
給するものである。
以下、図面に基づいて本発明の実施例について説明する
。
。
第２図は本発明に係るバイアス回路を用いたレベルシフ
ト−回路の一実施例を示す回路図である。
ト−回路の一実施例を示す回路図である。
この図において、第１図と同一符号は同−又は相当部分
を示している。
を示している。
第２図において、レベルシフ）ｔべき入力ｖ１は入力端
１を介しトランジスタＱｓのベースに印加される。トラ
ンジスタＱｌのコレクタは電源端子２に接続されて電源
電圧ＶＣＣが供給されるようになっている。さらに、ト
ランジスタＱ１のエミッタは抵抗Ｒ１を経てトランジス
タＱ２のコレクタに接続され、トランジスタＱ２のエミ
ッタは抵抗Ｒ２を介して接地される。トランジスタＱ２
のベースはトランジスタＱａのエミッタに接続され−る
一方抵抗Ｒ２を介して接地されている。そして、トラン
ジスタＱ３のコレクタは電源端子２に接続され、そのベ
ースはトランジスタＱ５のコレクタに接続されると共に
ダイオードＤｉ 、 Ｄ２及び抵抗Ｒ６の直列回路を介
在して接地されている。トランジスタＱ５のエミッタは
直列接続された抵抗Ｒ７、Ｒｓを介して電源端子２に接
続されている。抵抗Ｒ７と抵抗Ｒ８との接続点にはトラ
ンジスタＱ６のエミッタが接続し、そのコレクタは接地
されている。そして、トランジスタＱ６のベースと前記
トランジスタＱ５のベースとの間にダイオードＤ３を接
続すると共に、さらにトランジスタＱ６のベースは抵抗
Ｒ１を介して電源端子２に接続され、トランジスタＱ５
のベースは抵抗ＲＩＧを介して接地されている。レベル
シフトされた信号は、抵抗Ｒ１とトランジスタＱ２のコ
レクタとの接続点に現われ、出力端３から取り出される
。なお、上記トランジスタＱ１〜Ｑ３にはＮＰＮ ）ラ
ンジスタを使用し、トランジスタＱｓ 、ＱｓにはＰＮ
Ｐ ）ランジスタを使用している。
１を介しトランジスタＱｓのベースに印加される。トラ
ンジスタＱｌのコレクタは電源端子２に接続されて電源
電圧ＶＣＣが供給されるようになっている。さらに、ト
ランジスタＱ１のエミッタは抵抗Ｒ１を経てトランジス
タＱ２のコレクタに接続され、トランジスタＱ２のエミ
ッタは抵抗Ｒ２を介して接地される。トランジスタＱ２
のベースはトランジスタＱａのエミッタに接続され−る
一方抵抗Ｒ２を介して接地されている。そして、トラン
ジスタＱ３のコレクタは電源端子２に接続され、そのベ
ースはトランジスタＱ５のコレクタに接続されると共に
ダイオードＤｉ 、 Ｄ２及び抵抗Ｒ６の直列回路を介
在して接地されている。トランジスタＱ５のエミッタは
直列接続された抵抗Ｒ７、Ｒｓを介して電源端子２に接
続されている。抵抗Ｒ７と抵抗Ｒ８との接続点にはトラ
ンジスタＱ６のエミッタが接続し、そのコレクタは接地
されている。そして、トランジスタＱ６のベースと前記
トランジスタＱ５のベースとの間にダイオードＤ３を接
続すると共に、さらにトランジスタＱ６のベースは抵抗
Ｒ１を介して電源端子２に接続され、トランジスタＱ５
のベースは抵抗ＲＩＧを介して接地されている。レベル
シフトされた信号は、抵抗Ｒ１とトランジスタＱ２のコ
レクタとの接続点に現われ、出力端３から取り出される
。なお、上記トランジスタＱ１〜Ｑ３にはＮＰＮ ）ラ
ンジスタを使用し、トランジスタＱｓ 、ＱｓにはＰＮ
Ｐ ）ランジスタを使用している。
このような構成では、トランジスタＱ５のコレクタに接
続したダイオードＤ□ｓＤｚ及び抵抗Ｒ６の直列回路に
よってトランジスタＱ５のベース電位ＶＢ５は所定電位
に設定され、しかもトランジスタＱ５のエミッタ電流Ｉ
Ｅ５はトランジスタＱ６のエミッタ電位ＶＥ６とトラン
ジスタＱ５のエミッタ′に位ＶＥ５の差を抵抗Ｒ８の値
で除したものとなっている。そして、ＶＢ２とＶＢ２の
電位差はほぼトランジスタＱａ 、Ｑｓのベース電位Ｖ
Ｂ６ 、 ＶＢ５ ／Ｄ差に等しく、ＶＢ６とＶＢ５の
電位差はダイオードＤ３の順方向電圧降下ＶＪに等しい
。したがって、トランジスタＱ５のエミッタ電流ＩＥ５
は＼ となり、エミッタ電流ＩＥ５は電源電圧ＶＣＣに依存す
ることはほとんどない。一方、ダイオードＤ１＋Ｄ２及
び抵抗Ｒ６の直列回路によってトランジスタＱａ＋Ｑ、
のベース電位が所定の電位に設定されるので、各トラン
ジスタの特性を均一とし各抵抗の値を選定すれば、トラ
ンジスタＱ５とトランジスタＱ２はカレントミラー構成
となシ、トランジスタＱ５のエミッタ電流ＩＥ５は近似
的にトランジスタＱ１のエミッタ電流ＩＥＩとなる。し
たがって、抵抗■１．に生じるレベルシフト電圧ＶＬＳ
も電源電圧ｖｃｃに依存することがほとんどなくなり、
例えばこのレベルシフト回路を用いたＡＧＣ回路ではＡ
ＧＣ電圧の直流レベルは電源電圧の変動による影響をほ
とんど受けなくなる。
続したダイオードＤ□ｓＤｚ及び抵抗Ｒ６の直列回路に
よってトランジスタＱ５のベース電位ＶＢ５は所定電位
に設定され、しかもトランジスタＱ５のエミッタ電流Ｉ
Ｅ５はトランジスタＱ６のエミッタ電位ＶＥ６とトラン
ジスタＱ５のエミッタ′に位ＶＥ５の差を抵抗Ｒ８の値
で除したものとなっている。そして、ＶＢ２とＶＢ２の
電位差はほぼトランジスタＱａ 、Ｑｓのベース電位Ｖ
Ｂ６ 、 ＶＢ５ ／Ｄ差に等しく、ＶＢ６とＶＢ５の
電位差はダイオードＤ３の順方向電圧降下ＶＪに等しい
。したがって、トランジスタＱ５のエミッタ電流ＩＥ５
は＼ となり、エミッタ電流ＩＥ５は電源電圧ＶＣＣに依存す
ることはほとんどない。一方、ダイオードＤ１＋Ｄ２及
び抵抗Ｒ６の直列回路によってトランジスタＱａ＋Ｑ、
のベース電位が所定の電位に設定されるので、各トラン
ジスタの特性を均一とし各抵抗の値を選定すれば、トラ
ンジスタＱ５とトランジスタＱ２はカレントミラー構成
となシ、トランジスタＱ５のエミッタ電流ＩＥ５は近似
的にトランジスタＱ１のエミッタ電流ＩＥＩとなる。し
たがって、抵抗■１．に生じるレベルシフト電圧ＶＬＳ
も電源電圧ｖｃｃに依存することがほとんどなくなり、
例えばこのレベルシフト回路を用いたＡＧＣ回路ではＡ
ＧＣ電圧の直流レベルは電源電圧の変動による影響をほ
とんど受けなくなる。
第３図は本発明の他の実施例を示す回路図であシ、この
図では第２図に示したトランジスタＱ６のベースとトラ
ンジスタＱ５のベース間に抵抗Ｒ１ｓとダイオードＤ３
ｒ・−・・・・を複数個（ｎ個）接続し、トランジスタ
Ｑ６のエミッタ電流ＩＥ５に任意の電源電圧依存性を作
シ出している。即ち、この回路では、ダイオードの順方
向電圧降下をＶＪとすると、トランジスタＱ５のエミッ
タ電流ＩＥ５− ｕ、となシ、抵抗Ｒ９，ＲＩＯとは別
に抵抗Ｒ１１とｎを変えることによシ、エミッタ電流Ｉ
Ｅ５の電源電圧Ｖｃｃに依存する割合を変えることがで
きる。なお、第２図に示した回路は第３図においてＲ１
１＝ ０ 、 ｎ ＝１とした場合に相当する。例えば
、第３図に示す回路で、ｎ ＝ ２ 、 Ｒ，、＝６に
Ω、Ｒ９＝１０にΩ、Ｒ，。＝２０にΩとした場合は、 ＩＥ５＝ ０．００８３ＶＣＣ＋ ０．０８３３ ＶＪ
となシ、レベルシフト電圧ＶＬＳはＲ１＝４にΩとして
、Ｖｔ、ｓ＝＆ｓＩｇｓ＝＝ ０．０３３２ＶＣＣ＋０
．３３３２ ＶＪとなる。また、この場合において、Ｖ
Ｊ二０．７Ｖ 。
図では第２図に示したトランジスタＱ６のベースとトラ
ンジスタＱ５のベース間に抵抗Ｒ１ｓとダイオードＤ３
ｒ・−・・・・を複数個（ｎ個）接続し、トランジスタ
Ｑ６のエミッタ電流ＩＥ５に任意の電源電圧依存性を作
シ出している。即ち、この回路では、ダイオードの順方
向電圧降下をＶＪとすると、トランジスタＱ５のエミッ
タ電流ＩＥ５− ｕ、となシ、抵抗Ｒ９，ＲＩＯとは別
に抵抗Ｒ１１とｎを変えることによシ、エミッタ電流Ｉ
Ｅ５の電源電圧Ｖｃｃに依存する割合を変えることがで
きる。なお、第２図に示した回路は第３図においてＲ１
１＝ ０ 、 ｎ ＝１とした場合に相当する。例えば
、第３図に示す回路で、ｎ ＝ ２ 、 Ｒ，、＝６に
Ω、Ｒ９＝１０にΩ、Ｒ，。＝２０にΩとした場合は、 ＩＥ５＝ ０．００８３ＶＣＣ＋ ０．０８３３ ＶＪ
となシ、レベルシフト電圧ＶＬＳはＲ１＝４にΩとして
、Ｖｔ、ｓ＝＆ｓＩｇｓ＝＝ ０．０３３２ＶＣＣ＋０
．３３３２ ＶＪとなる。また、この場合において、Ｖ
Ｊ二０．７Ｖ 。
ｖｃｃ ＝ ５ Ｖとすると、
ＶＬＳ＝ ０．４ （Ｖ）
となり、Ｖｃｃ＝７Ｖの時は、
ＶＬＳ ＝ ０．４６６ （Ｖ）
となってＶｃＣ＝５Ｖの時のＶＬＳの値に比して１６．
５％の増加となる。この変動率は第１図の回路について
述べた変動率５５係に比較すると大幅な減少となってい
ることがわかる。
５％の増加となる。この変動率は第１図の回路について
述べた変動率５５係に比較すると大幅な減少となってい
ることがわかる。
以上述べたように本発明によれば、電源電圧が変動して
も、その変動に影響されないバイアス電流を供給するこ
とができ、したがって例えばＡＧＣ回路におけるレベル
シフト回路でＡＧＣ直流レベルが電源電圧によって変動
するという不具合を回避することができ、好適な回路設
計が可能となる。
も、その変動に影響されないバイアス電流を供給するこ
とができ、したがって例えばＡＧＣ回路におけるレベル
シフト回路でＡＧＣ直流レベルが電源電圧によって変動
するという不具合を回避することができ、好適な回路設
計が可能となる。
第１図は従来のバイアス回路を用いたレベルシフト回路
を示す回路図、第２図は本発明の一実施例を示すバイア
ス回路を用いたレベルシフト回路の回路図、第３図は本
発明の他の実施例を示すバイアス回路を用いたレベルシ
フト回路の回路図である。 Ｒ９・・・第１の抵抗、Ｄ３・・・第１のダイオード、
ＲＩ。 ・・・第２の抵抗、ｖｃｃ・・・電源電圧、Ｒ７・・・
第３の抵抗、Ｒ８・・・第４の抵抗、Ｑ６・・・第１の
トランジスタ、Ｄｌ・・−第２のダイオード、Ｄ２・・
・第３０ダイオード、Ｒ６・・・第５の抵抗、Ｑｓ・・
・第２のトランジスタ、Ｑｌ−Ｑ３・・・トランジスタ
、Ｒ，〜Ｒ３・−・抵抗。 代理人 弁理士 則 近 憲 佑 （ほか１名）第１図 第２図
を示す回路図、第２図は本発明の一実施例を示すバイア
ス回路を用いたレベルシフト回路の回路図、第３図は本
発明の他の実施例を示すバイアス回路を用いたレベルシ
フト回路の回路図である。 Ｒ９・・・第１の抵抗、Ｄ３・・・第１のダイオード、
ＲＩ。 ・・・第２の抵抗、ｖｃｃ・・・電源電圧、Ｒ７・・・
第３の抵抗、Ｒ８・・・第４の抵抗、Ｑ６・・・第１の
トランジスタ、Ｄｌ・・−第２のダイオード、Ｄ２・・
・第３０ダイオード、Ｒ６・・・第５の抵抗、Ｑｓ・・
・第２のトランジスタ、Ｑｌ−Ｑ３・・・トランジスタ
、Ｒ，〜Ｒ３・−・抵抗。 代理人 弁理士 則 近 憲 佑 （ほか１名）第１図 第２図
Claims (1)
- 電源電圧を供給する直流電源と、アノードが第１の抵抗
を介して前記直流電源−に接続されカソードが第２の抵
抗を介して接地される第１のダイオードと、エミッタが
第３の抵抗を介して前記直流電源に接続されベースが前
記第１のダイオードのアノードに接続されコレクタが接
地される第１のトランジスタと、エミッタが第４の抵抗
を介して前記第１のトランジスタのエミッタに接続され
ベースが前記第１のダイオードのカソードに接続されコ
レクタが第２．第３のダイオードと第５の抵抗よシなる
直列回路を介して接地される第２のトランジスタとを具
備した回路を構成し、この回路を用いてカレントミラー
回路を構成し、前記第２のトランジスタのエミッタ電流
に対応する、電源電圧に依存しないバイアス電流を生せ
しめることを特徴とするバイアス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58131906A JPS6024707A (ja) | 1983-07-21 | 1983-07-21 | バイアス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58131906A JPS6024707A (ja) | 1983-07-21 | 1983-07-21 | バイアス回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6024707A true JPS6024707A (ja) | 1985-02-07 |
| JPH0342725B2 JPH0342725B2 (ja) | 1991-06-28 |
Family
ID=15068933
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58131906A Granted JPS6024707A (ja) | 1983-07-21 | 1983-07-21 | バイアス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6024707A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01252072A (ja) * | 1988-03-31 | 1989-10-06 | Sony Corp | 映像出力回路 |
| JP2006306445A (ja) * | 2005-04-28 | 2006-11-09 | Ishida Co Ltd | 溶断装置および包装装置 |
-
1983
- 1983-07-21 JP JP58131906A patent/JPS6024707A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01252072A (ja) * | 1988-03-31 | 1989-10-06 | Sony Corp | 映像出力回路 |
| JP2006306445A (ja) * | 2005-04-28 | 2006-11-09 | Ishida Co Ltd | 溶断装置および包装装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0342725B2 (ja) | 1991-06-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6024707A (ja) | バイアス回路 | |
| JP2533201B2 (ja) | Ａｍ検波回路 | |
| JP2003058262A (ja) | バイアス回路 | |
| JP2902277B2 (ja) | エミッタホロワ出力電流制限回路 | |
| JP2797621B2 (ja) | コンパレータ回路 | |
| JPH0352031Y2 (ja) | ||
| JP2646721B2 (ja) | レベル変換回路 | |
| JP2901538B2 (ja) | 基準電圧発生回路 | |
| JP2623954B2 (ja) | 利得可変増幅器 | |
| JP2537235B2 (ja) | 定電流回路 | |
| JP2848330B2 (ja) | カレントミラー回路 | |
| JP3380604B2 (ja) | 駆動回路 | |
| JP2586732B2 (ja) | 検波回路 | |
| JP3214021B2 (ja) | 電流制限回路 | |
| JPS59207716A (ja) | 自動レベル制御回路 | |
| JPS5816272Y2 (ja) | シユミツト回路 | |
| JP2855726B2 (ja) | 基準電圧発生回路 | |
| JPH03744Y2 (ja) | ||
| JPH01115205A (ja) | 最大値出力回路 | |
| JP2581163B2 (ja) | 直結型アンプ | |
| JPS645369Y2 (ja) | ||
| JPS6252489B2 (ja) | ||
| JPH063868B2 (ja) | 差動型コンパレ−タ回路 | |
| JPH0646370B2 (ja) | 定電流回路 | |
| JPS60117818A (ja) | アナログ信号切換回路装置 |