JPH0646370B2 - 定電流回路 - Google Patents
定電流回路Info
- Publication number
- JPH0646370B2 JPH0646370B2 JP61042356A JP4235686A JPH0646370B2 JP H0646370 B2 JPH0646370 B2 JP H0646370B2 JP 61042356 A JP61042356 A JP 61042356A JP 4235686 A JP4235686 A JP 4235686A JP H0646370 B2 JPH0646370 B2 JP H0646370B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- collector
- base
- emitter
- npn
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Control Of Electrical Variables (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は定電流回路に関し、より詳細には、ウィドラー
形の定電流回路の改良に関するものである。
形の定電流回路の改良に関するものである。
［従来の技術］ 定電流回路の１種として存在するウィドラー形定電流回
路は、例えば、第４図に示すように構成されている。即
ち、電源電圧ＶＣＣが供給される端と接地端ＧＮＤとの
間には、ＰＮＰ形トランジスタＱ４のエミッタ・コレク
タとＮＰＮ形トランジスタＱ１のコレクタ・エミッタと
の直列回路が接続されている。また、ＶＣＣ端とＧＮＤ
端との間には、ＰＮＰ形トランジスタＱ５のエミッタ・
コレクタとＮＰＮ形トランジスタＱ２のコレクタ・エミ
ッタとエミッタ低抗Ｒ２の直列回路が接続されている。
このトランジスタＱ２のエミッタ面積は、上記トランジ
スタＱ１のエミッタ面積のＮ倍に形成されている。そし
て、トランジスタＱ４，Ｑ５のそれぞれのベースは共通
接続されると共に抵抗Ｒ１を介してＧＮＤ端に接続され
ている。また、同ベースはＰＮＰ形トランジスタＱ３の
エミッタ・コレクタを介してＧＮＤ端に接続され、その
ベースはトランジスタＱ５のコレクタに接続されてい
る。
路は、例えば、第４図に示すように構成されている。即
ち、電源電圧ＶＣＣが供給される端と接地端ＧＮＤとの
間には、ＰＮＰ形トランジスタＱ４のエミッタ・コレク
タとＮＰＮ形トランジスタＱ１のコレクタ・エミッタと
の直列回路が接続されている。また、ＶＣＣ端とＧＮＤ
端との間には、ＰＮＰ形トランジスタＱ５のエミッタ・
コレクタとＮＰＮ形トランジスタＱ２のコレクタ・エミ
ッタとエミッタ低抗Ｒ２の直列回路が接続されている。
このトランジスタＱ２のエミッタ面積は、上記トランジ
スタＱ１のエミッタ面積のＮ倍に形成されている。そし
て、トランジスタＱ４，Ｑ５のそれぞれのベースは共通
接続されると共に抵抗Ｒ１を介してＧＮＤ端に接続され
ている。また、同ベースはＰＮＰ形トランジスタＱ３の
エミッタ・コレクタを介してＧＮＤ端に接続され、その
ベースはトランジスタＱ５のコレクタに接続されてい
る。
また、トランジスタＱ１のベースは、自身のコレクタに
接続されると共に、トランジスタＱ２のベースに接続さ
れている。さらに、ＶＣＣ端には、ＰＮＰ形のトランジ
スタＱ６のエミッタが接続され、ベースは上記トランジ
スタＱ５のベースに接続され、コレクタに定電流出力Ｉ
ｏｕｔが生じるようになっている。
接続されると共に、トランジスタＱ２のベースに接続さ
れている。さらに、ＶＣＣ端には、ＰＮＰ形のトランジ
スタＱ６のエミッタが接続され、ベースは上記トランジ
スタＱ５のベースに接続され、コレクタに定電流出力Ｉ
ｏｕｔが生じるようになっている。
ここで、トランジスタＱ４〜Ｑ６は、カレントミラー回
路を形成しており、トランジスタＱ３は負帰還用トラン
ジスタである。トランジスタＱ１におけるコレクタ電流
Ｉ１とトランジスタＱ２におけるコレクタ電流Ｉ２と、
両トランジスタＱ１，Ｑ２のそれぞれのベース電圧Ｖ
Ｂ１，ＶＢ２における関係は、下式のようになる。
路を形成しており、トランジスタＱ３は負帰還用トラン
ジスタである。トランジスタＱ１におけるコレクタ電流
Ｉ１とトランジスタＱ２におけるコレクタ電流Ｉ２と、
両トランジスタＱ１，Ｑ２のそれぞれのベース電圧Ｖ
Ｂ１，ＶＢ２における関係は、下式のようになる。
ＶＢ１＝ＶＴ１ｎ（Ｉ１／Ｉｓ） ＶＢ２＝ＶＴ１ｎ｛（Ｉ２／Ｎ）／Ｉｓ｝ ＋Ｉ２・Ｒ２ ただし、ＶＴ；熱電圧，Ｉｓ；トランジスタ単位面積当
りの逆方向飽和電流である。
りの逆方向飽和電流である。
従って、ＶＢ１＝ＶＢ２とし、Ｉ１＝Ｉ２とすればトラ
ンジスタＱ６の定電流出力Ｉｏｕｔは下式のようにな
る。
ンジスタＱ６の定電流出力Ｉｏｕｔは下式のようにな
る。
Ｉｏｕｔ＝Ｉ１＝（ＶＴＩｎＮ）／Ｒ２ また、Ｉ１とＩ２の間には、第９図に示すようにバラン
ス電流点Ｏ、即ち、ＶＴＩｎＮ／Ｒ２を境にして、その
大小関係が逆転する性質がある。つまり、定電流出力Ｉ
ｏｕｔがＶＴＩｎＮ／Ｒ２より小さくなるとＩ１＜Ｉ２
になる。そして、これを補うためにトランジスタＱ３の
ベースから電流をより多く吹込みトランジスタＱ４〜Ｑ
６のそれぞれのコレクタ電流を増加させ、上述のバラン
ス電流点Ｏに戻すのである。また、定電流出力Ｉｏｕｔ
がＶＴＩｎＮ／Ｒ２より大きくなるとＩ１＞Ｉ２にな
る。そして、これを補々ためにトランジスタＱ３のベー
スからの吹込み電流を減らし、トランジスタＱ４〜Ｑ６
のそれぞれのコレクタ電流を減少させ、上述のバランス
電流点Ｏに戻すのである。
ス電流点Ｏ、即ち、ＶＴＩｎＮ／Ｒ２を境にして、その
大小関係が逆転する性質がある。つまり、定電流出力Ｉ
ｏｕｔがＶＴＩｎＮ／Ｒ２より小さくなるとＩ１＜Ｉ２
になる。そして、これを補うためにトランジスタＱ３の
ベースから電流をより多く吹込みトランジスタＱ４〜Ｑ
６のそれぞれのコレクタ電流を増加させ、上述のバラン
ス電流点Ｏに戻すのである。また、定電流出力Ｉｏｕｔ
がＶＴＩｎＮ／Ｒ２より大きくなるとＩ１＞Ｉ２にな
る。そして、これを補々ためにトランジスタＱ３のベー
スからの吹込み電流を減らし、トランジスタＱ４〜Ｑ６
のそれぞれのコレクタ電流を減少させ、上述のバランス
電流点Ｏに戻すのである。
言い替えれば、トランジスタＱ３が負帰還素子として作
用して出力電流Ｉｏｕｔを一定に保つのである。
用して出力電流Ｉｏｕｔを一定に保つのである。
一方、ウィドラー形定電流回路の他の例として第５図に
示すように構成されたものがある。電源電圧ＶＣＣが供
給される端と接地端ＧＮＤとの間には、ＰＮＰ形トラン
ジスタＱ７のエミッタ・コレクタとＮＰＮ形トランジス
タＱ１１のコレクタ・エミッタとの直列回路が接続さ
れ、ＰＮＰ形のトランジスタＱ８のエミッタ・コレクタ
とＮＰＮ形トランジスタＱ１２のコレクタ・エミッタと
の直列回路が接続されている。また、ＶＣＣ端とＧＮＤ
端との間には、ＰＮＰ形のトランジスタＱ９のエミッタ
・コレクタとＮＰＮ形トランジスタＱ１３のコレクタ・
エミッタとエミッタ抵抗Ｒ４の直列回路が接続されてい
る。このトランジスタＱ１３のエミッタ面積は、上記ト
ランジスタＱ１２のエミッタ面積のＮ倍に形成され、自
身のコレクタとベースは共通接続されている。そして、
トランジスタＱ７〜Ｑ９のそれぞれのベースは共通接続
されると共に抵抗Ｒ３を介してＧＮＤ端に接続されてい
る。また、トランジスタＱ７のベースとコレクタは共通
に接続され、トランジスタＱ１１のベースはトランジス
タＱ１２のコレクタに接続され、同トランジスタＱ１２
のベースはトランジスタＱ１３のベースに接続されてい
る。さらに、ＶＣＣ端には、ＰＮＰ形トランジスタＱ
１０のエミッタが接続され、ベースは上記トランジスタ
Ｑ９のベースに接続され、コレクタに定電流出力Ｉ
ｏｕｔが生じるようになっている。
示すように構成されたものがある。電源電圧ＶＣＣが供
給される端と接地端ＧＮＤとの間には、ＰＮＰ形トラン
ジスタＱ７のエミッタ・コレクタとＮＰＮ形トランジス
タＱ１１のコレクタ・エミッタとの直列回路が接続さ
れ、ＰＮＰ形のトランジスタＱ８のエミッタ・コレクタ
とＮＰＮ形トランジスタＱ１２のコレクタ・エミッタと
の直列回路が接続されている。また、ＶＣＣ端とＧＮＤ
端との間には、ＰＮＰ形のトランジスタＱ９のエミッタ
・コレクタとＮＰＮ形トランジスタＱ１３のコレクタ・
エミッタとエミッタ抵抗Ｒ４の直列回路が接続されてい
る。このトランジスタＱ１３のエミッタ面積は、上記ト
ランジスタＱ１２のエミッタ面積のＮ倍に形成され、自
身のコレクタとベースは共通接続されている。そして、
トランジスタＱ７〜Ｑ９のそれぞれのベースは共通接続
されると共に抵抗Ｒ３を介してＧＮＤ端に接続されてい
る。また、トランジスタＱ７のベースとコレクタは共通
に接続され、トランジスタＱ１１のベースはトランジス
タＱ１２のコレクタに接続され、同トランジスタＱ１２
のベースはトランジスタＱ１３のベースに接続されてい
る。さらに、ＶＣＣ端には、ＰＮＰ形トランジスタＱ
１０のエミッタが接続され、ベースは上記トランジスタ
Ｑ９のベースに接続され、コレクタに定電流出力Ｉ
ｏｕｔが生じるようになっている。
ここで、トランジスタＱ７〜Ｑ１３は、カレントミラー
回路を形成しており、このうちトランジスタＱ１１は負
帰還用トランジスタである。トランジスタＱ８のコレク
タ電流Ｉ８とトランジスタＱ９のコレクタ電流Ｉ９がそ
れぞれトランジスタＱ１２とＱ１３のコレクタに流れる
と、コレクタ電流Ｉ８，Ｉ９と、両トランジスタ
Ｑ１２，Ｑ１３のそれぞれのベース電圧ＶＢ１２，Ｖ
Ｂ１３における関係は、下式のようになる。
回路を形成しており、このうちトランジスタＱ１１は負
帰還用トランジスタである。トランジスタＱ８のコレク
タ電流Ｉ８とトランジスタＱ９のコレクタ電流Ｉ９がそ
れぞれトランジスタＱ１２とＱ１３のコレクタに流れる
と、コレクタ電流Ｉ８，Ｉ９と、両トランジスタ
Ｑ１２，Ｑ１３のそれぞれのベース電圧ＶＢ１２，Ｖ
Ｂ１３における関係は、下式のようになる。
ＶＢ１２＝ＶＴＩｎ（Ｉ８／Ｉｓ） ＶＢ１３＝ＶＴＩｎ｛（Ｉ９／Ｎ）／Ｉｓ｝ ＋Ｉ９・Ｒ４ 従って、ＶＢ１２＝ＶＢ１３とし、Ｉ８＝Ｉ９とすれば
トランジスタＱ１０の定電流出力Ｉｏｕｔは下式のよう
になる。
トランジスタＱ１０の定電流出力Ｉｏｕｔは下式のよう
になる。
Ｉｏｕｔ＝Ｉ１＝ＶＴＩｎＮ／Ｒ４ 従って上述と同様にトランジスタＱ１１による負帰還回
路が形成され定電流出力Ｉｏｕｔが安定化されるのであ
る。
路が形成され定電流出力Ｉｏｕｔが安定化されるのであ
る。
［発明が解決しようとする問題点］ 第４図と第５図に示すようなウィドラー形の定電流回路
において、一般的には第８図に示すようにトランジスタ
のＶＣＥ−ＩＣ特性は理想的には実線で示すようなもの
であるが、実際には点線で示すようにコレクタ・エミッ
タ間の電圧ＶＣＥの増加に伴ってコレクタ電流ＩＣが増
加してしまう。これがいわゆるアーリー効果と呼ばれる
もので、電圧ＶＣＥ増加によってコレクタ・ベース間の
逆バイアス量が増加して空乏層が拡大する事によって実
質的にベース幅が狭くなる。一方、トランジスタの電流
増幅率βはベース幅に依存するために上記βが大きくな
って同じベース電流でも電流Ｉｃが大きくなってしま
う。
において、一般的には第８図に示すようにトランジスタ
のＶＣＥ−ＩＣ特性は理想的には実線で示すようなもの
であるが、実際には点線で示すようにコレクタ・エミッ
タ間の電圧ＶＣＥの増加に伴ってコレクタ電流ＩＣが増
加してしまう。これがいわゆるアーリー効果と呼ばれる
もので、電圧ＶＣＥ増加によってコレクタ・ベース間の
逆バイアス量が増加して空乏層が拡大する事によって実
質的にベース幅が狭くなる。一方、トランジスタの電流
増幅率βはベース幅に依存するために上記βが大きくな
って同じベース電流でも電流Ｉｃが大きくなってしま
う。
そこで第４図に示すような定電流回路におけるアーリー
効果を防止する対策として、トランジスタＱ４〜Ｑ６の
それぞれのエミッタとＶＣＣ端の間に第６図に示すよう
に抵抗Ｒ５〜Ｒ７を介挿することが行なわれている。こ
のようにすることによって、抵抗Ｒ５〜Ｒ７のそれぞれ
に数１０ｍＶ〜１００ｍＶ程度の電位差を持たせる。従
って、アーリー効果が生じて電流ＩＣが増加しようとす
ると、抵抗Ｒ５〜Ｒ７のそれぞれの両端にかかる電圧が
増加し実質的にトランジスタＱ４〜Ｑ６のベース・エミ
ッタ間電圧ＶＢＥが減少して電流ＩＣを一定に保とうと
するのである。ここで、第６図においてトランジスタＱ
１のコレクタ・エミッタ間電圧ＶＣＥは、ＶＣＥ＝Ｖ
ＢＥ（ダイオード接続）であるため、トランジスタＱ１
の電圧ＶＣＥは常に一定であるが、トランジスタＱ２の
電圧ＶＣＥは、ＶＣＥ＝ＶＣＣ−２ＶＢＥであるので、
電源電圧ＶＣＣの変動によって変化する。つまり、アー
リー効果が生じて電源電圧ＶＣＣを変化させることによ
って定電流の出力Ｉｏｕｔが変化してしまう事になる。
効果を防止する対策として、トランジスタＱ４〜Ｑ６の
それぞれのエミッタとＶＣＣ端の間に第６図に示すよう
に抵抗Ｒ５〜Ｒ７を介挿することが行なわれている。こ
のようにすることによって、抵抗Ｒ５〜Ｒ７のそれぞれ
に数１０ｍＶ〜１００ｍＶ程度の電位差を持たせる。従
って、アーリー効果が生じて電流ＩＣが増加しようとす
ると、抵抗Ｒ５〜Ｒ７のそれぞれの両端にかかる電圧が
増加し実質的にトランジスタＱ４〜Ｑ６のベース・エミ
ッタ間電圧ＶＢＥが減少して電流ＩＣを一定に保とうと
するのである。ここで、第６図においてトランジスタＱ
１のコレクタ・エミッタ間電圧ＶＣＥは、ＶＣＥ＝Ｖ
ＢＥ（ダイオード接続）であるため、トランジスタＱ１
の電圧ＶＣＥは常に一定であるが、トランジスタＱ２の
電圧ＶＣＥは、ＶＣＥ＝ＶＣＣ−２ＶＢＥであるので、
電源電圧ＶＣＣの変動によって変化する。つまり、アー
リー効果が生じて電源電圧ＶＣＣを変化させることによ
って定電流の出力Ｉｏｕｔが変化してしまう事になる。
これに対して、第７図に示す定電流回路においてはトラ
ンジスタＱ１２の電圧ＶＣＥは、トランジスタＱ１１の
ベース・エミッタでクリップされているのでそのベース
・エミッタ間電圧ＶＢＥに等しい。トランジスタＱ１３
はダイオード接続のためにコレクタ・エミッタ間電圧Ｖ
ＣＥはベース・エミッタ間電圧ＶＢＥに等しくアーリー
効果の影響を受けない。しかし、この第７図に示す定電
流回路は、ゲインが高く発振しやすい欠点を持ってい
る。
ンジスタＱ１２の電圧ＶＣＥは、トランジスタＱ１１の
ベース・エミッタでクリップされているのでそのベース
・エミッタ間電圧ＶＢＥに等しい。トランジスタＱ１３
はダイオード接続のためにコレクタ・エミッタ間電圧Ｖ
ＣＥはベース・エミッタ間電圧ＶＢＥに等しくアーリー
効果の影響を受けない。しかし、この第７図に示す定電
流回路は、ゲインが高く発振しやすい欠点を持ってい
る。
なぜならば、第６図に示す定電流回路は初段がトランジ
スタＱ１，Ｑ２，Ｑ４，Ｑ５で構成され、次段がトラン
ジスタＱ３で構成される２段増幅回路であるがトランジ
スタＱ３はエミッターフォロワー回路を形成しているた
めそのゲインが略１に等しく、実質的には１段増幅回路
である。
スタＱ１，Ｑ２，Ｑ４，Ｑ５で構成され、次段がトラン
ジスタＱ３で構成される２段増幅回路であるがトランジ
スタＱ３はエミッターフォロワー回路を形成しているた
めそのゲインが略１に等しく、実質的には１段増幅回路
である。
これに対して、第７図に示す定電流回路は２段目の増幅
回路を形成している負帰還用トランジスタＱ１１がエミ
ッタ接地回路であるのでゲインが大きく発振しやすいと
いう欠点がある。
回路を形成している負帰還用トランジスタＱ１１がエミ
ッタ接地回路であるのでゲインが大きく発振しやすいと
いう欠点がある。
本発明は、このような事情に鑑みて成されたものであ
り、その目的は、ウィドラー形の定電流回路におけるア
ーリー効果を著しく低減させると共に発振を生じ難くし
た定電流回路を提供することにある。
り、その目的は、ウィドラー形の定電流回路におけるア
ーリー効果を著しく低減させると共に発振を生じ難くし
た定電流回路を提供することにある。
［問題点を解決するための手段および作用］ 本発明の定電流回路は、アーリー効果防止用抵抗とベー
ス・コレクタが導通接続されたＰＮＰ形トランジスタの
エミッタ・コレクタと帰還用のＮＰＮ形トランジスタの
コレクタ・エミッタと抵抗との直列回路と、 アーリー効果防止用抵抗とＰＮＰ形トランジスタのエミ
ッタ・コレクタと上記帰還用のＮＰＮ形トランジスタの
ベースにコレクタが接続された第１のＮＰＮ形トランジ
スタのコレクタ・エミッタとの直列回路と、 アーリー効果防止用抵抗とＰＮＰ形トランジスタのエミ
ッタ・コレクタとコレクタ・ベースが導通接続された第
２のＮＰＮ形トランジスタのコレクタ・エミッタとエミ
ッタ抵抗との直列回路と、 をそれぞれ電源ラインとＧＮＤ間に接続すると共に、電
源ラインと出力端との間にアーリー効果防止用抵抗とＰ
ＮＰ形トランジスタのエミッタ・コレクタとの直列回路
を接続し、上記各ＰＮＰ形トランジスタのベース同士を
導通接続したウィドラー形定電流回路において、 上記第２のＮＰＮ形トランジスタのベース・コレクタ間
を、上記第１のＮＰＮ形トランジスタのコレクタ電位と
上記第２のＮＰＮ形トランジスタのコレクタ電位とがほ
ぼ等しくなるようにレベルシフトする電圧レベルシフト
素子で接続したことを特徴とする。
ス・コレクタが導通接続されたＰＮＰ形トランジスタの
エミッタ・コレクタと帰還用のＮＰＮ形トランジスタの
コレクタ・エミッタと抵抗との直列回路と、 アーリー効果防止用抵抗とＰＮＰ形トランジスタのエミ
ッタ・コレクタと上記帰還用のＮＰＮ形トランジスタの
ベースにコレクタが接続された第１のＮＰＮ形トランジ
スタのコレクタ・エミッタとの直列回路と、 アーリー効果防止用抵抗とＰＮＰ形トランジスタのエミ
ッタ・コレクタとコレクタ・ベースが導通接続された第
２のＮＰＮ形トランジスタのコレクタ・エミッタとエミ
ッタ抵抗との直列回路と、 をそれぞれ電源ラインとＧＮＤ間に接続すると共に、電
源ラインと出力端との間にアーリー効果防止用抵抗とＰ
ＮＰ形トランジスタのエミッタ・コレクタとの直列回路
を接続し、上記各ＰＮＰ形トランジスタのベース同士を
導通接続したウィドラー形定電流回路において、 上記第２のＮＰＮ形トランジスタのベース・コレクタ間
を、上記第１のＮＰＮ形トランジスタのコレクタ電位と
上記第２のＮＰＮ形トランジスタのコレクタ電位とがほ
ぼ等しくなるようにレベルシフトする電圧レベルシフト
素子で接続したことを特徴とする。
［実施例］ 以下、本発明の実施例を第１図ないし第３図を用いて説
明する。第１図に示す本発明の実施例に係る定電流回路
は、上述した第７図に示す定電流回路と略同様の、カレ
ントミラー回路を形成しているトランジスタＱ１４〜Ｑ
２０とアーリー効果を防止するための抵抗Ｒ１２〜Ｒ
１５を有するほか、抵抗Ｒ１６，Ｒ１７およびダイオー
ドＤ１，Ｄ２からなる電圧レベルシフト素子１０を有し
て構成されている。即ち、この第１図に示す定電流回路
は、電源電圧ＶＣＣが供給されるＶＣＣ端に上記抵抗Ｒ
１２〜Ｒ１５の各一端が接続され、この抵抗Ｒ１２〜Ｒ
１５の他端はそれぞれＰＮＰ形トランジスタＱ１４〜Ｑ
１７のエミッタに接続されている。このトランジスタＱ
１４〜Ｑ１７のベースは共通は共通に接続され、このう
ちトランジスタＱ１４はコレクタが自身のベースに接続
されてダイオード接続されている。そして、第１のトラ
ンジスタであるＮＰＮ形トランジスタＱ１９のコレクタ
は上記トランジスタＱ１５のコレクタに接続され、第２
のトランジスタであるＮＰＮ形トランジスタＱ２０のコ
レクタは上記トランジスタＱ１６のコレクタに接続さ
れ、両トランジスタＱ１９，Ｑ２０のベースは共通に接
続されている。トランジスタＱ２０はトランジスタＱ
１９のエミッタ面積のＮ倍のエミッタ面積を有し、トラ
ンジスタＱ１９のエミッタはＧＮＤ端に直接接続されて
いるのに対し、トランジスタＱ２０のエミッタは抵抗Ｒ
１７を介してＧＮＤ端に接続されている。このトランジ
スタＱ２０のコレクタとベース間には、２つのダイオー
ドＤ１とＤ２の直列回路からなる電圧レベルシフト素子
１０が接続されている。さらに、帰環用トランジスタで
あるＮＰＮ形トランジスタＱ１８のコレクタは上記トラ
ンジスタＱ１４のコレクタに接続され、ベースは上記第
１のトランジスタＱ１９のコレクタに接続されている。
そして、このトランジスタＱ１８のエミッタは抵抗Ｒ
１６を介してＧＮＤ端に接続されている。
明する。第１図に示す本発明の実施例に係る定電流回路
は、上述した第７図に示す定電流回路と略同様の、カレ
ントミラー回路を形成しているトランジスタＱ１４〜Ｑ
２０とアーリー効果を防止するための抵抗Ｒ１２〜Ｒ
１５を有するほか、抵抗Ｒ１６，Ｒ１７およびダイオー
ドＤ１，Ｄ２からなる電圧レベルシフト素子１０を有し
て構成されている。即ち、この第１図に示す定電流回路
は、電源電圧ＶＣＣが供給されるＶＣＣ端に上記抵抗Ｒ
１２〜Ｒ１５の各一端が接続され、この抵抗Ｒ１２〜Ｒ
１５の他端はそれぞれＰＮＰ形トランジスタＱ１４〜Ｑ
１７のエミッタに接続されている。このトランジスタＱ
１４〜Ｑ１７のベースは共通は共通に接続され、このう
ちトランジスタＱ１４はコレクタが自身のベースに接続
されてダイオード接続されている。そして、第１のトラ
ンジスタであるＮＰＮ形トランジスタＱ１９のコレクタ
は上記トランジスタＱ１５のコレクタに接続され、第２
のトランジスタであるＮＰＮ形トランジスタＱ２０のコ
レクタは上記トランジスタＱ１６のコレクタに接続さ
れ、両トランジスタＱ１９，Ｑ２０のベースは共通に接
続されている。トランジスタＱ２０はトランジスタＱ
１９のエミッタ面積のＮ倍のエミッタ面積を有し、トラ
ンジスタＱ１９のエミッタはＧＮＤ端に直接接続されて
いるのに対し、トランジスタＱ２０のエミッタは抵抗Ｒ
１７を介してＧＮＤ端に接続されている。このトランジ
スタＱ２０のコレクタとベース間には、２つのダイオー
ドＤ１とＤ２の直列回路からなる電圧レベルシフト素子
１０が接続されている。さらに、帰環用トランジスタで
あるＮＰＮ形トランジスタＱ１８のコレクタは上記トラ
ンジスタＱ１４のコレクタに接続され、ベースは上記第
１のトランジスタＱ１９のコレクタに接続されている。
そして、このトランジスタＱ１８のエミッタは抵抗Ｒ
１６を介してＧＮＤ端に接続されている。
従って、トランジスタＱ１８と抵抗Ｒ１６でもって変形
エミッタ接地回路が形成されている。
エミッタ接地回路が形成されている。
ここで、第２図に示すようなＮＰＮ形トランジスタＱの
エミッタ接地回路のゲインＡＶ１は下式のようになる。
エミッタ接地回路のゲインＡＶ１は下式のようになる。
ＡＶ１＝ｇｍ・ＲＬ ただし、ｇｍ；相互コンダクタンス，ＲＬ；負荷抵抗で
ある。
ある。
一方、第３図（Ａ）に示すような変形エミッタ接地回路
におけるゲインＡＶ２はエミッタに抵抗ＲＥが接続され
ていることから、 ＡＶ２＝ｇｍ・ＲＬ／（１＋ｇｍ・ＲＥ） となるので、ゲインＡＶ２はゲインＡＶ１の１／（１＋
ｇｍ・ＲＥ）になる。
におけるゲインＡＶ２はエミッタに抵抗ＲＥが接続され
ていることから、 ＡＶ２＝ｇｍ・ＲＬ／（１＋ｇｍ・ＲＥ） となるので、ゲインＡＶ２はゲインＡＶ１の１／（１＋
ｇｍ・ＲＥ）になる。
また、第３図（Ａ）に示す変形エミッタ接地回路は、第
３図（Ｂ）に示すような等価回路に書き直すことができ
る。そして、この等価回路では、 ｖｉ＝ｖ１＋（ｉｂ＋ｉｃ）ＲＥ ＝ｉｂ・ｒπ＋（β＋１）・ｉｂ・ＲＥ ｉｃ＝βｉｂ である。また、回路系の相互コンダクタンスＧｍは、 Ｇｍ＝ｉｃ／ｖｉ＝βｉｂ／｛ｉｂ×ｒπ＋（β＋１）
・ｉｂ・ＲＥ｝であり、トランジスタの相互コンダクタ
ンスｇｍは、 ｇｍ＝ｉｃ／ｖｉ＝ｉｃ／（ｉｂ・ｒπ） ＝β／ｒπであるので、このようなｇｍの式をＧｍ
の式に代入すると Ｇｍ＝ｇｍ／〔１＋ｇｍ・ＲＥ｛１＋（１／β）｝ よってＧｍは略ｇｍ／（１＋ｇｍ・ＲＥ）となる。
３図（Ｂ）に示すような等価回路に書き直すことができ
る。そして、この等価回路では、 ｖｉ＝ｖ１＋（ｉｂ＋ｉｃ）ＲＥ ＝ｉｂ・ｒπ＋（β＋１）・ｉｂ・ＲＥ ｉｃ＝βｉｂ である。また、回路系の相互コンダクタンスＧｍは、 Ｇｍ＝ｉｃ／ｖｉ＝βｉｂ／｛ｉｂ×ｒπ＋（β＋１）
・ｉｂ・ＲＥ｝であり、トランジスタの相互コンダクタ
ンスｇｍは、 ｇｍ＝ｉｃ／ｖｉ＝ｉｃ／（ｉｂ・ｒπ） ＝β／ｒπであるので、このようなｇｍの式をＧｍ
の式に代入すると Ｇｍ＝ｇｍ／〔１＋ｇｍ・ＲＥ｛１＋（１／β）｝ よってＧｍは略ｇｍ／（１＋ｇｍ・ＲＥ）となる。
そして、ＲＥの値は、その両端にｘ・ＶＢＥ（ｘ：整
数）の電圧を持つ値に設定する。この実施例において
は、ｘ＝２の場合の回路である。このような抵抗Ｒ１６
の抵抗値を定電流出力Ｉｏｕｔが２０μＡで設計する
と、トランジスタＱ１４，Ｑ１８のコレクタに流れる電
流をＩ１４とすればＩ１４Ｉｏｕｔであるので、 Ｒ１６＝ｘ・ＶＢＥ／Ｉ１４＝ｘ・ＶＢＥ／Ｉｏｕｔ ＝２・０．６（Ｖ）／２０（μＡ） ＝６０（ＫΩ）になる。
数）の電圧を持つ値に設定する。この実施例において
は、ｘ＝２の場合の回路である。このような抵抗Ｒ１６
の抵抗値を定電流出力Ｉｏｕｔが２０μＡで設計する
と、トランジスタＱ１４，Ｑ１８のコレクタに流れる電
流をＩ１４とすればＩ１４Ｉｏｕｔであるので、 Ｒ１６＝ｘ・ＶＢＥ／Ｉ１４＝ｘ・ＶＢＥ／Ｉｏｕｔ ＝２・０．６（Ｖ）／２０（μＡ） ＝６０（ＫΩ）になる。
つまり、抵抗Ｒ１６の両端には、２・ＶＢＥの電圧がか
かるためトランジスタＱ１９のコレクタ電位は、２・Ｖ
ＢＥ＋ＶＢＥ（トランジスタＱ１８）＝３・ＶＢＥにな
る。これに合わせるためにトランジスタＱ２０のコレク
タ・ベース間に従来例のように直接ショートするのでは
なくダイオードＤ１，Ｄ２の直列回路からなる電圧レベ
ルシフト素１０が介挿されている。電圧レベルシフト素
子１０を形成するダイオードの数は適宜でよいが、この
実施例では、ｘ＝２としているので２個のダイオードに
なっている。
かるためトランジスタＱ１９のコレクタ電位は、２・Ｖ
ＢＥ＋ＶＢＥ（トランジスタＱ１８）＝３・ＶＢＥにな
る。これに合わせるためにトランジスタＱ２０のコレク
タ・ベース間に従来例のように直接ショートするのでは
なくダイオードＤ１，Ｄ２の直列回路からなる電圧レベ
ルシフト素１０が介挿されている。電圧レベルシフト素
子１０を形成するダイオードの数は適宜でよいが、この
実施例では、ｘ＝２としているので２個のダイオードに
なっている。
これにより、トランジスタＱ２０のコレクタ電位も下式
のようになる。
のようになる。
ＶＢＥ＝ＶＢＥ（トランジスタＱ２０）＋ＶＢＥ（ダイ
オードＤ１）＋ＶＢ２（ダイオードＤ２） ＝３・ＶＢＥ 言い替えれば、トランジスタＱ１９とトランジスタＱ
２０のそれぞれのコレクタ電位が３・ＶＢＥを有し、か
つ、電源電圧ＶＣＣに影響されないことになる。なお、
抵抗Ｒ１７の両端に生じる電圧は通常数１０ｍＶ程度で
あるので無視できる。
オードＤ１）＋ＶＢ２（ダイオードＤ２） ＝３・ＶＢＥ 言い替えれば、トランジスタＱ１９とトランジスタＱ
２０のそれぞれのコレクタ電位が３・ＶＢＥを有し、か
つ、電源電圧ＶＣＣに影響されないことになる。なお、
抵抗Ｒ１７の両端に生じる電圧は通常数１０ｍＶ程度で
あるので無視できる。
また、抵抗Ｒ１６を大きくすればゲインがより小さくな
り、回路動作がより安定化する。その場合には、トラン
ジスタＱ２０のコレクタ・ベース間に挿入された電圧レ
ベルシフト素子１０を形成するダイオードの数ｘを下式
のように設定すればよい。
り、回路動作がより安定化する。その場合には、トラン
ジスタＱ２０のコレクタ・ベース間に挿入された電圧レ
ベルシフト素子１０を形成するダイオードの数ｘを下式
のように設定すればよい。
ｘ＝Ｉ１４・Ｒ１６／ＶＢＥ また、Ｉ１４＝Ｉｏｕｔ＝２０μＡとし、Ｒ１６＝６０
ＫΩとすれば、トランジスタの相互コンダクタンスｇｍ
は、 ｇｍ＝ＩＣ／ＶＴ＝２０μＡ／２６ｍＶ ＝７．７×１０−４［Ｓ］ｏｒ［］ となるので、変形エミッタ接地によるゲインの低下は、 １／（１＋ｇｍ・ＲＥ） ＝１／（１＋７．７×１０−４・６０Ｋ） ＝０．０２１＝約−３３ｄｂ となる。
ＫΩとすれば、トランジスタの相互コンダクタンスｇｍ
は、 ｇｍ＝ＩＣ／ＶＴ＝２０μＡ／２６ｍＶ ＝７．７×１０−４［Ｓ］ｏｒ［］ となるので、変形エミッタ接地によるゲインの低下は、 １／（１＋ｇｍ・ＲＥ） ＝１／（１＋７．７×１０−４・６０Ｋ） ＝０．０２１＝約−３３ｄｂ となる。
なお、上述の電圧レベルシフト素子１０の態様として
は、ダイオードで形成されるのみならず、トランジスタ
をダイオード接続したものを用いても良いことは勿論で
ある。
は、ダイオードで形成されるのみならず、トランジスタ
をダイオード接続したものを用いても良いことは勿論で
ある。
［発明の効果］ 以上のように本発明によれば、トランジスタのベース・
コレクタ間に接続され、他のトランジスタのコレクタ電
位と等しくなるようにする電圧レベルシフト素子が設け
られているので、アーリー効果が生じてもその打消しを
確実にできると共にゲインが高く発振しやすいという従
来の欠点を除去した定電流回路が提供できる。
コレクタ間に接続され、他のトランジスタのコレクタ電
位と等しくなるようにする電圧レベルシフト素子が設け
られているので、アーリー効果が生じてもその打消しを
確実にできると共にゲインが高く発振しやすいという従
来の欠点を除去した定電流回路が提供できる。
第１図は、本発明の一実施例を示す定電流回路の電気回
路図、 第２図は、上記第１図の回路動作を説明するための回路
図、 第３図（Ａ）は、上記第１図の回路動作を説明するため
の回路図、 第３図（Ｂ）は、上記第１図の回路動作を説明するため
の等価回路図、 第４図は、従来の定電流回路の一例を示す電気回路図、 第５図は、従来の定電流回路の他の例を示す電気回路
図、 第６図は、上記第４図の回路の変形例を示す電気回路
図、 第７図は、上記第５図の回路の変形例を示す電気回路
図、 第８図は、定電流回路におけるアーリー効果を説明する
ためのトランジスタの特性図、 第９図は、定電流回路における２つのトランジスタに流
れる電流の特性図である。 １０……電圧レベルシフト素子 Ｑ１８……トランジスタ（帰還用トランジスタ） Ｑ１９……トランジスタ（第１のトランジスタ） Ｑ２０……トランジスタ（第２のトランジスタ） Ｒ１６……抵抗（第１の抵抗） Ｒ１７……抵抗（第２の抵抗） Ｄ１，Ｄ２……ダイオード
路図、 第２図は、上記第１図の回路動作を説明するための回路
図、 第３図（Ａ）は、上記第１図の回路動作を説明するため
の回路図、 第３図（Ｂ）は、上記第１図の回路動作を説明するため
の等価回路図、 第４図は、従来の定電流回路の一例を示す電気回路図、 第５図は、従来の定電流回路の他の例を示す電気回路
図、 第６図は、上記第４図の回路の変形例を示す電気回路
図、 第７図は、上記第５図の回路の変形例を示す電気回路
図、 第８図は、定電流回路におけるアーリー効果を説明する
ためのトランジスタの特性図、 第９図は、定電流回路における２つのトランジスタに流
れる電流の特性図である。 １０……電圧レベルシフト素子 Ｑ１８……トランジスタ（帰還用トランジスタ） Ｑ１９……トランジスタ（第１のトランジスタ） Ｑ２０……トランジスタ（第２のトランジスタ） Ｒ１６……抵抗（第１の抵抗） Ｒ１７……抵抗（第２の抵抗） Ｄ１，Ｄ２……ダイオード
Claims (1)
- 【請求項１】電源ラインに対し、アーリー効果防止用の
抵抗を介してエミッタが接続され、ベースとコレクタと
が導通接続されているＰＮＰ形トランジスタと、 このＰＮＰ形トランジスタのコレクタに、自身のコレク
タを接続された帰還用のＮＰＮ形トランジスタと、 この帰還用のＮＰＮ形トランジスタのエミッタに一端が
接続され、他端が接地された第１の抵抗と、 電源ラインに対し、各エミッタがアーリー効果防止用の
抵抗をそれぞれ介して接続され、各ベースを上記ＰＮＰ
形トランジスタのベースに導通接続された複数個のＰＮ
Ｐ形トランジスタと、 電源ラインに対し、アーリー効果防止用の抵抗を介して
エミッタが接続され、コレクタが出力端に接続されると
共に、ベースが上記ＰＮＰ形トランジスタのベースに導
通接続されている出力用のＰＮＰ形トランジスタと、 上記複数個のＰＮＰ形トランジスタのうちのいずれかの
コレクタに、自身のコレクタを接続すると共に、該コレ
クタを上記帰還用のＮＰＮ形トランジスタのベースに接
続し、自身のエミッタを接地された第１のＮＰＮ形トラ
ンジスタと、 この第１のＮＰＮ形トランジスタのＮ倍のエミッタ面積
を有し、自身のコレクタを、上記第１のＮＰＮ形トラン
ジスタに接続されていないＰＮＰ形トランジスタのコレ
クタに接続され、自身のベースを上記第１のＮＰＮ形ト
ランジスタのベースに接続された第２のＮＰＮ形トラン
ジスタと、 この第２のＮＰＮ形トランジスタのエミッタに一端が接
続され、他端が接地された第２の抵抗と、 上記第２のＮＰＮ形トランジスタのベース・コレクタ間
に接続され、上記第１のＮＰＮ形トランジスタのコレク
タ電位と上記第２のＮＰＮ形トランジスタのコレクタ電
位とがほぼ等しくなるようにレベルシフトする電圧レベ
ルシフト素子と、 を具備したことを特徴とする定電流回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61042356A JPH0646370B2 (ja) | 1986-02-27 | 1986-02-27 | 定電流回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61042356A JPH0646370B2 (ja) | 1986-02-27 | 1986-02-27 | 定電流回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62198916A JPS62198916A (ja) | 1987-09-02 |
| JPH0646370B2 true JPH0646370B2 (ja) | 1994-06-15 |
Family
ID=12633753
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61042356A Expired - Lifetime JPH0646370B2 (ja) | 1986-02-27 | 1986-02-27 | 定電流回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0646370B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4820967A (en) * | 1988-02-02 | 1989-04-11 | National Semiconductor Corporation | BiCMOS voltage reference generator |
| JP4842083B2 (ja) * | 2006-10-17 | 2011-12-21 | ルネサスエレクトロニクス株式会社 | カレントミラー回路 |
-
1986
- 1986-02-27 JP JP61042356A patent/JPH0646370B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62198916A (ja) | 1987-09-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5229711A (en) | Reference voltage generating circuit | |
| US4437023A (en) | Current mirror source circuitry | |
| US4591804A (en) | Cascode current-source arrangement having dual current paths | |
| JPS635923B2 (ja) | ||
| JPH0642184B2 (ja) | 電流安定化回路 | |
| JP2869664B2 (ja) | 電流増幅器 | |
| JPH082010B2 (ja) | 電流伝達回路 | |
| JP2542623B2 (ja) | カレントミラ−回路 | |
| KR920010238B1 (ko) | 증폭회로 | |
| JP2533201B2 (ja) | Ａｍ検波回路 | |
| JPH0646370B2 (ja) | 定電流回路 | |
| JPS6154286B2 (ja) | ||
| JPH0720960A (ja) | 電流発生装置 | |
| JP3736077B2 (ja) | 電圧比較回路 | |
| JP3105716B2 (ja) | カレントミラー回路 | |
| JPH06260925A (ja) | レベルシフト回路 | |
| JP3627368B2 (ja) | アンプ | |
| JP2623954B2 (ja) | 利得可変増幅器 | |
| JP2547896B2 (ja) | 電流反転回路 | |
| JP3851019B2 (ja) | 電圧バッファ回路 | |
| JP3406468B2 (ja) | 定電圧発生回路 | |
| JPH04338811A (ja) | バンドギャップ基準電圧発生回路 | |
| JPS6325769Y2 (ja) | ||
| KR920000729B1 (ko) | 트랜지스터 차동회로의 전류 제어회로 | |
| JP3116595B2 (ja) | 演算増幅回路 |