JPS635923B2 - - Google Patents
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- JPS635923B2 JPS635923B2 JP53127527A JP12752778A JPS635923B2 JP S635923 B2 JPS635923 B2 JP S635923B2 JP 53127527 A JP53127527 A JP 53127527A JP 12752778 A JP12752778 A JP 12752778A JP S635923 B2 JPS635923 B2 JP S635923B2
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- 239000004065 semiconductor Substances 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 4
- 230000010354 integration Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
- H03K19/086—Emitter coupled logic
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- Logic Circuits (AREA)
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Description
【発明の詳細な説明】
本発明はCML（Current Mode Logic）回路に
よる半導体論理回路に関する。
よる半導体論理回路に関する。
現在最も高速に動作する論理回路は、バイポー
ラトランジスタを用いたCML回路である。従来
は論理振巾を0.8Vにした、エミツタフオロウト
ランジスタを用いたECL回路が一般的であつた
が、近年の半導体技術の進歩により高集積化が実
現可能となると、従来の実装に比べて雑音が減少
し、論理振巾を0.8Vから0.4V程度にした低振巾
回路を用い得るようになつている。低振巾にする
とトランジスタの飽和の問題がなくなり、エミツ
タフオロウトランジスタが不要となり、第１図に
示すCML回路が可能である。
ラトランジスタを用いたCML回路である。従来
は論理振巾を0.8Vにした、エミツタフオロウト
ランジスタを用いたECL回路が一般的であつた
が、近年の半導体技術の進歩により高集積化が実
現可能となると、従来の実装に比べて雑音が減少
し、論理振巾を0.8Vから0.4V程度にした低振巾
回路を用い得るようになつている。低振巾にする
とトランジスタの飽和の問題がなくなり、エミツ
タフオロウトランジスタが不要となり、第１図に
示すCML回路が可能である。
第１図において、トランジスタQ0，Q1，Q2は
CML基本回路を構成するもので、それらのエミ
ツタは定電流回路を構成するトランジスタQ3の
コレクタに共通に接続される。トランジスタQ1，
Q2のコレクタは共通の抵抗RCNを介してVCC電位
点に接続され、またトランジスタQ0のコレクタ
は抵抗RCOを介してVCC電位点に接続される。ト
ランジスタQ3のエミツタは抵抗REを介してVEE電
位点に接続され、またそのベースは電源回路１４
によつてVEE電位点に対してVCSの電位に保たれ
る。またトランジスタQ0のベースには、電源回
路１４によつてリフアレンス電圧Vrefが印加され
ている。このCML回路の動作は周知の通りであ
る。すなわち、トランジスタQ1，Q2のベースに
与えられる入力信号IN1，IN2のいずれか一方が
リフアレンス電圧Vref以上になると、トランジス
タQ0からトランジスタQ1またはQ2側へ電流切替
えが行なわれる。したがつて、トランジスタQ1，
Q2の共通コレクタには２入力信号IN1，IN2のノ
ア出力VOUT1が、またトランジスタQ0のコレクタ
に２入力信号IN1，IN2のオア出力VOUT2が得られ
る。この様な低振巾CML回路においては、ノイ
ズマージン確保のために電源電圧VEE，VCC及び
温度に対する補償が要求される。このためにはト
ランジスタQ3及び抵抗REより構成される定電流
回路及び電源回路１４の動作が重要となる。すな
わち、第１図に示すCML回路の電源電圧変動及
び温度変化の補償方法についての考え方は、先ず
電源電圧及び温度が変動した場合に、出力VOUT1
とVOUT2の電位が変動しない様にすれば良いので
ある。このためには、電源電圧VEE及び温度によ
りトランジスタQ3に流れる電流が変化しない様
に、電源回路１４のカレントソース電圧VCSが作
成されねばならない。
CML基本回路を構成するもので、それらのエミ
ツタは定電流回路を構成するトランジスタQ3の
コレクタに共通に接続される。トランジスタQ1，
Q2のコレクタは共通の抵抗RCNを介してVCC電位
点に接続され、またトランジスタQ0のコレクタ
は抵抗RCOを介してVCC電位点に接続される。ト
ランジスタQ3のエミツタは抵抗REを介してVEE電
位点に接続され、またそのベースは電源回路１４
によつてVEE電位点に対してVCSの電位に保たれ
る。またトランジスタQ0のベースには、電源回
路１４によつてリフアレンス電圧Vrefが印加され
ている。このCML回路の動作は周知の通りであ
る。すなわち、トランジスタQ1，Q2のベースに
与えられる入力信号IN1，IN2のいずれか一方が
リフアレンス電圧Vref以上になると、トランジス
タQ0からトランジスタQ1またはQ2側へ電流切替
えが行なわれる。したがつて、トランジスタQ1，
Q2の共通コレクタには２入力信号IN1，IN2のノ
ア出力VOUT1が、またトランジスタQ0のコレクタ
に２入力信号IN1，IN2のオア出力VOUT2が得られ
る。この様な低振巾CML回路においては、ノイ
ズマージン確保のために電源電圧VEE，VCC及び
温度に対する補償が要求される。このためにはト
ランジスタQ3及び抵抗REより構成される定電流
回路及び電源回路１４の動作が重要となる。すな
わち、第１図に示すCML回路の電源電圧変動及
び温度変化の補償方法についての考え方は、先ず
電源電圧及び温度が変動した場合に、出力VOUT1
とVOUT2の電位が変動しない様にすれば良いので
ある。このためには、電源電圧VEE及び温度によ
りトランジスタQ3に流れる電流が変化しない様
に、電源回路１４のカレントソース電圧VCSが作
成されねばならない。
従来技術による電源回路１４の具体例を第２図
に示す。この回路はトランジスタQ4のコレク
タ・ベース間に抵抗R3、ベース・エミツタ間に
R4が接続されトランジスタQ4に対する負帰還回
路ないしベースバイアス回路が構成されている。
この負帰還回路に流れる電流を抵抗R1と抵抗R2
で制限している。トランジスタQ4のコレクタと
エミツタ間のカレントリース電圧VCSは、トラン
ジスタQ4のエミツタ・ベース電圧をVBEとすると
式(1)で表わされる。
に示す。この回路はトランジスタQ4のコレク
タ・ベース間に抵抗R3、ベース・エミツタ間に
R4が接続されトランジスタQ4に対する負帰還回
路ないしベースバイアス回路が構成されている。
この負帰還回路に流れる電流を抵抗R1と抵抗R2
で制限している。トランジスタQ4のコレクタと
エミツタ間のカレントリース電圧VCSは、トラン
ジスタQ4のエミツタ・ベース電圧をVBEとすると
式(1)で表わされる。
VCS＝R3＋R4／R4VBE ……(1)
たゞし、トランジスタQ4のベース電流は無視
している。
している。
第１図におけるカレントソーストランジスタ
Q3のベースとエミツタに接続された抵抗REとの
間にカレントソース電圧VCSを印加すると、トラ
ンジスタQ3のコレクタ電流つまりカレントスイ
ツチ電流ICSは、(2)式で表わされる。
Q3のベースとエミツタに接続された抵抗REとの
間にカレントソース電圧VCSを印加すると、トラ
ンジスタQ3のコレクタ電流つまりカレントスイ
ツチ電流ICSは、(2)式で表わされる。
ICS＝VCS−VBE／RE ……(2)
こゝで、VBEはトランジスタQ3のベース・エミ
ツタ間電圧である。
ツタ間電圧である。
(1)式を(2)式に代入すれば、カレントスイツチ電
流ICSの電源電圧VEE及び接合部温度Tjによる変動
係数は式(3)，(4)で表わせる。
流ICSの電源電圧VEE及び接合部温度Tjによる変動
係数は式(3)，(4)で表わせる。
ΔICS／ΔVEE＝０ ……(3)
ΔICS／ΔTj＝R3／R4 １／REΔVBE ……(4)
式(3)より第２図の電源回路を用いると、第４図
に示す如く出力VOUT1，VOUT2の電源電圧VEEに対
する依存性はないことが分かる。しかし式(4)で示
されるように、温度に対する補償は充分でない。
例えば、VCC＝0V，VEE＝−2V，振巾0.4V，抵抗
REにかかる電圧0.4V，VBE＝0.8Vという場合に
は、VCS＝（R3／R4＋１）VBE＝0.4V＋VBE＝1.2Vとな り、この場合にはR3／R4＝0.5と選ぶことになる。し たがつて式(4)は、 ΔICS／ΔTj＝0.5／REΔVBE ……(4)′ と表わせる。コレクタ抵抗RCN及びRCOはRCN
RCOREと選んでいるので出力ローレベルVOLは
式(5)で表わされる。
に示す如く出力VOUT1，VOUT2の電源電圧VEEに対
する依存性はないことが分かる。しかし式(4)で示
されるように、温度に対する補償は充分でない。
例えば、VCC＝0V，VEE＝−2V，振巾0.4V，抵抗
REにかかる電圧0.4V，VBE＝0.8Vという場合に
は、VCS＝（R3／R4＋１）VBE＝0.4V＋VBE＝1.2Vとな り、この場合にはR3／R4＝0.5と選ぶことになる。し たがつて式(4)は、 ΔICS／ΔTj＝0.5／REΔVBE ……(4)′ と表わせる。コレクタ抵抗RCN及びRCOはRCN
RCOREと選んでいるので出力ローレベルVOLは
式(5)で表わされる。
ΔVOL／ΔTj＝ΔICS／ΔTj×RCO又はRCN
＝0.5ΔVBE ……(5)
式(5)の変動係数は大きいものである。例えば通
常の接合電圧でΔVBE／ΔTj＝−2mV／℃とする
と、ΔTj＝50℃とすればΔVOC＝100mVに達する。
常の接合電圧でΔVBE／ΔTj＝−2mV／℃とする
と、ΔTj＝50℃とすればΔVOC＝100mVに達する。
かゝる出力VOUTの温度依存特性を第５図に示
す。なお、第３図は第２図の電源回路を用いた場
合の第１図のCML回路の伝達特性を示している。
す。なお、第３図は第２図の電源回路を用いた場
合の第１図のCML回路の伝達特性を示している。
このように第２図の回路で電源依存は補償でき
たが、温度依存は補償ができないことが分かる。
式(4)のR3／R4比を小さく取れば、ICSに対する変
動係数は小さくなるが、一方RC／RE比が大きく
なり出力レベルの変動値は変らなくなる。又、
RC／RE比つまりカレントスイツチ部での利得が
大きくなり発振の恐れも生じるし、又、製造バラ
ツキの影響も大きくなる。
たが、温度依存は補償ができないことが分かる。
式(4)のR3／R4比を小さく取れば、ICSに対する変
動係数は小さくなるが、一方RC／RE比が大きく
なり出力レベルの変動値は変らなくなる。又、
RC／RE比つまりカレントスイツチ部での利得が
大きくなり発振の恐れも生じるし、又、製造バラ
ツキの影響も大きくなる。
したがつて本発明の目的は、叙上の如き温度お
よび電源電圧依存は同時に補償する電源を有する
半導体論理回路を提供することにある。
よび電源電圧依存は同時に補償する電源を有する
半導体論理回路を提供することにある。
本発明は、入力信号を第１のトランジスタのベ
ースに与え、リフアレンス電圧を第２のトランジ
スタのベースに与え、該第１，第２のトランジス
タのコレクタをそれぞれ抵抗を介して第１の電位
点に接続し、該第１，第２のトランジスタのエミ
ツタを共通に第３の定電流源トランジスタのコレ
クタに接続し、該第３のトランジスタのエミツタ
を抵抗を介して第２の電位点に接続してなる
CML回路において、 コレクタを抵抗を介して上記第１の電位点に接
続し、エミツタを前記第２の電位点に直結した第
４のトランジスタと、 第１，第２及び第３の抵抗の直列回路からな
り、両端を前記第４のトランジスタのコレクタと
エミツタに接続し、該第４のトランジスタのコレ
クタとエミツタ間の電圧を分圧し、第２と第３の
抵抗の接続点を前記第４のトランジスタのベース
に接続する分圧回路と、 コレクタを前記分圧回路の第１と第２の接続点
に接続し、エミツタを抵抗を介して前記第２の電
位点（第４トランジスタのエミツタ）に接続し、
前記分圧回路に流れる電流の一部を分流する第５
のトランジスタと、 一端を抵抗を介して前記第４のトランジスタの
コレクタに接続すると共に前記第５のトランジス
タのベースに接続し、他端を前記第２の電位点に
接続し、前記第５のトランジスタと相違するエミ
ツタ電流密度で動作せしめられて、前記第５のト
ランジスタに流れる電流の一部を分流するダイオ
ードと、 を具備し、前記第４のトランジスタのコレクタ
とエミツタ間電圧を前記第３の定電流電源トラン
ジスタのベースに与えるようにしたことである。
ースに与え、リフアレンス電圧を第２のトランジ
スタのベースに与え、該第１，第２のトランジス
タのコレクタをそれぞれ抵抗を介して第１の電位
点に接続し、該第１，第２のトランジスタのエミ
ツタを共通に第３の定電流源トランジスタのコレ
クタに接続し、該第３のトランジスタのエミツタ
を抵抗を介して第２の電位点に接続してなる
CML回路において、 コレクタを抵抗を介して上記第１の電位点に接
続し、エミツタを前記第２の電位点に直結した第
４のトランジスタと、 第１，第２及び第３の抵抗の直列回路からな
り、両端を前記第４のトランジスタのコレクタと
エミツタに接続し、該第４のトランジスタのコレ
クタとエミツタ間の電圧を分圧し、第２と第３の
抵抗の接続点を前記第４のトランジスタのベース
に接続する分圧回路と、 コレクタを前記分圧回路の第１と第２の接続点
に接続し、エミツタを抵抗を介して前記第２の電
位点（第４トランジスタのエミツタ）に接続し、
前記分圧回路に流れる電流の一部を分流する第５
のトランジスタと、 一端を抵抗を介して前記第４のトランジスタの
コレクタに接続すると共に前記第５のトランジス
タのベースに接続し、他端を前記第２の電位点に
接続し、前記第５のトランジスタと相違するエミ
ツタ電流密度で動作せしめられて、前記第５のト
ランジスタに流れる電流の一部を分流するダイオ
ードと、 を具備し、前記第４のトランジスタのコレクタ
とエミツタ間電圧を前記第３の定電流電源トラン
ジスタのベースに与えるようにしたことである。
第６図は本発明による電源回路の一実施例を示
す。トランジスタQ4の回路自体はそのバイアス
回路（トランジスタQ3に対する直流負帰還回路
である）を構成する抵抗R3（第２図）が２つの抵
抗R3A，R3Bに分割されているほかは第２図と同
様である。抵抗R3AとR3Bの接続点にマルチエミ
ツタのトランジスタQ6のコレクタが接続され、
このトランジスタQ6の各エミツタは共通の抵抗
R5を介してVEEに接続されている。またトランジ
スタQ6のベースは抵抗R6を介してトランジスタ
Q4のコレクタに接続されるとゝもに、ダイオー
ド接続したトランジスタ（ダイオードとして作用
するので以下ダイオードと称す）D1を介してVEE
電位点に接続されている。なお、抵抗R6とダイ
オードD1はトランジスタQ6のベースバイアス回
路を形成する。
す。トランジスタQ4の回路自体はそのバイアス
回路（トランジスタQ3に対する直流負帰還回路
である）を構成する抵抗R3（第２図）が２つの抵
抗R3A，R3Bに分割されているほかは第２図と同
様である。抵抗R3AとR3Bの接続点にマルチエミ
ツタのトランジスタQ6のコレクタが接続され、
このトランジスタQ6の各エミツタは共通の抵抗
R5を介してVEEに接続されている。またトランジ
スタQ6のベースは抵抗R6を介してトランジスタ
Q4のコレクタに接続されるとゝもに、ダイオー
ド接続したトランジスタ（ダイオードとして作用
するので以下ダイオードと称す）D1を介してVEE
電位点に接続されている。なお、抵抗R6とダイ
オードD1はトランジスタQ6のベースバイアス回
路を形成する。
第１図に示すCML回路に第６図に示す本発明
の電源回路を用いて、電源及び温度の完全補償を
実施させるには、第１図においてコレクタ抵抗
RCN及びRCOと、エミツタ抵抗REを同一抵抗値に
選び、トランジスタQ3に定電流が流れる様にす
る。つまり、カレントソース電圧VCSについて、 ΔVCS／ΔVEE＝０ ……(6) ΔVCS／ΔTj＝ΔVBE3／ΔTj ……(7) を成立させればよい。たゞし、VBE3はトランジス
タQ3のベース・エミツタ間電圧である。以下、
詳細に説明する。
の電源回路を用いて、電源及び温度の完全補償を
実施させるには、第１図においてコレクタ抵抗
RCN及びRCOと、エミツタ抵抗REを同一抵抗値に
選び、トランジスタQ3に定電流が流れる様にす
る。つまり、カレントソース電圧VCSについて、 ΔVCS／ΔVEE＝０ ……(6) ΔVCS／ΔTj＝ΔVBE3／ΔTj ……(7) を成立させればよい。たゞし、VBE3はトランジス
タQ3のベース・エミツタ間電圧である。以下、
詳細に説明する。
今、ダイオードD1に流れる電流をI1、マルチエ
ミツタトランジスタQ6のコレクタに流れる電流
をI2、抵抗R4に流れる電流をI3とする。また簡単
化のために各トランジスタのベース電流は小さく
影響はないので無視する。
ミツタトランジスタQ6のコレクタに流れる電流
をI2、抵抗R4に流れる電流をI3とする。また簡単
化のために各トランジスタのベース電流は小さく
影響はないので無視する。
マルチエミツタトランジスタQ6のベース・エ
ミツタ間電圧をVBE6とし、ダイオードの順方向電
圧をVBE1とし、トランジスタQ4のベース・エミ
ツタ間電圧をVBE4とすると、次の(8)，(9)，(10)式が
成立する。
ミツタ間電圧をVBE6とし、ダイオードの順方向電
圧をVBE1とし、トランジスタQ4のベース・エミ
ツタ間電圧をVBE4とすると、次の(8)，(9)，(10)式が
成立する。
I3＝VBE4／R4 ……(8)
I2＝VBE1−VBE6／R5 ……(9)
VCS＝R3AI2＋（R3A＋R3B）I3＋VBE4 ……(10)
(8)，(9)式を(10)式に代入すれば、
VCS＝R3A／R5（VBE1−VBE6）
＋R3A＋R3B＋R4／R4VBE4
＝R3A／R5KT／ｑln J1／J2
＋R3A＋R3B＋R4／R4VBE4 ……(11)
但し、こゝで
Ｋ…ボルツマン定数
ｑ…電子の電荷
Ｔ…絶対温度
J1…ダイオードD1のエミツタ電流密度
J2…トランジスタQ6のエミツタ電流密度
式(11)から明らかなように、電源電圧VEEの変動に
対するカレントソース電圧VCSの依存ΔVCS／ΔVEEにつ いては、前記の(6)式が満足される。他方、温度依
存は次式で表わせる。
対するカレントソース電圧VCSの依存ΔVCS／ΔVEEにつ いては、前記の(6)式が満足される。他方、温度依
存は次式で表わせる。
ΔVCS／ΔTj＝R3A／R5Ｋ／ｑlnJ1／J2
＋R3A＋R3B＋R4／R4 ΔVBE4／ΔTj……(12)
こゝでダイオードD1のエミツタ面積をAE1、ト
ランジスタQ6のエミツタ面積をAE2とすれば、 J1／J2＝I1／AE1／I2／AE2＝I1／I2・AE2／AE1 AE2／AE1＝ｎとすると、 式(13)は次の様に書ける。
ランジスタQ6のエミツタ面積をAE2とすれば、 J1／J2＝I1／AE1／I2／AE2＝I1／I2・AE2／AE1 AE2／AE1＝ｎとすると、 式(13)は次の様に書ける。
ΔVCS／ΔTj＝R3A／R5 Ｋ／ｑln（I1／I2・ｎ）
＋R3A＋R3B＋R4／R4ΔVBE4／ΔTj ……(13)
この式(13)で定義されるΔVCS／ΔTjが式(7)で述べた
ΔVBE3／ΔTjと等しくなるように、抵抗R3A，R3B，R4，
R5の値、電流I1，I2の値、ｎ値を設定すれば、
CML回路の温度依存を補償できる。
CML回路の温度依存を補償できる。
本発明の電源回路を用いた低振幅CML回路の
伝達特性、電源電圧依存および温度依存特性をそ
れぞれ第７図，第８図および第９図に示す。
伝達特性、電源電圧依存および温度依存特性をそ
れぞれ第７図，第８図および第９図に示す。
本発明は以上に述べた如くであり、トランジス
タQ3にそのベースバイアス回路（分圧回路）を
通じて負帰還をかけることによつて電源電圧VEE
に対する補償を行ない、またマルチエミツタ・ト
ランジスタQ6とダイオードD1の電流密度の違い
による接合電圧の温度依存性の相違を利用してト
ランジスタQ4の温度補償を行なうものであり、
CML回路の定電流トランジスタのベースバイア
ス電源として用いればCML回路の電源電圧依存
および温度依存を同時に補償できる。
タQ3にそのベースバイアス回路（分圧回路）を
通じて負帰還をかけることによつて電源電圧VEE
に対する補償を行ない、またマルチエミツタ・ト
ランジスタQ6とダイオードD1の電流密度の違い
による接合電圧の温度依存性の相違を利用してト
ランジスタQ4の温度補償を行なうものであり、
CML回路の定電流トランジスタのベースバイア
ス電源として用いればCML回路の電源電圧依存
および温度依存を同時に補償できる。
第１図は低振幅直結型CML回路の回路図、第
２図は第１図中の電源回路の従来例を示す回路
図、第３図、第４図および第５図はそれぞれ第２
図の電源回路を用いた場合の第１図のCML回路
の伝達特性、電源電圧依存特性および温度依存特
性を示す図、第６図は本発明による電源回路の一
例を示す回路図、第７図、第８図および第９図は
それぞれ第６図の電源回路を第１図のCML回路
に用いた場合の伝達特性、電源電圧依存特性およ
び温度依存特性を示す図である。 Q0，Q1，Q2，Q3，Q4……トランジスタ、Q6…
…マルチエミツタ・トランジスタ、D1……タイ
オード（ダイオード接続のトランジスタ）、R1，
R2，R3A，R3B，R4，R6，RE，RCO，RCN……抵
抗。
２図は第１図中の電源回路の従来例を示す回路
図、第３図、第４図および第５図はそれぞれ第２
図の電源回路を用いた場合の第１図のCML回路
の伝達特性、電源電圧依存特性および温度依存特
性を示す図、第６図は本発明による電源回路の一
例を示す回路図、第７図、第８図および第９図は
それぞれ第６図の電源回路を第１図のCML回路
に用いた場合の伝達特性、電源電圧依存特性およ
び温度依存特性を示す図である。 Q0，Q1，Q2，Q3，Q4……トランジスタ、Q6…
…マルチエミツタ・トランジスタ、D1……タイ
オード（ダイオード接続のトランジスタ）、R1，
R2，R3A，R3B，R4，R6，RE，RCO，RCN……抵
抗。
Claims (1)
- 【特許請求の範囲】 １ 入力信号を第１のトランジスタのベースに与
え、リフアレンス電圧を第２のトランジスタのベ
ースに与え、該第１，第２のトランジスタのコレ
クタをそれぞれ抵抗を介して第１の電位点に接続
し、該第１，第２のトランジスタのエミツタを共
通に第３の定電流源トランジスタのコレクタに接
続し、該第３のトランジスタのエミツタを抵抗を
介して第２の電位点に接続してなるCML回路に
おいて、 コレクタを抵抗を介して上記第１の電位点に接
続し、エミツタを前記第２の電位点に直結した第
４のトランジスタと、 第１，第２及び第３の抵抗の直列回路からな
り、両端を前記第４のトランジスタのコレクタと
エミツタに接続し、該第４のトランジスタのコレ
クタとエミツタ間の電圧を分圧し、第２と第３の
抵抗の接続点を前記第４のトランジスタのベース
に接続する分圧回路と、 コレクタを前記分圧回路の第１と第２の接続点
に接続し、エミツタを抵抗を介して前記第２の電
位点（第４トランジスタのエミツタ）に接続し、
前記分圧回路に流れる電流の一部を分流する第５
のトランジスタと、 一端を抵抗を介して前記第４のトランジスタの
コレクタに接続すると共に前記第５のトランジス
タのベースに接続し、他端を前記第２の電位点に
接続し、前記第５のトランジスタと相違するエミ
ツタ電流密度で動作せしめられて、前記第５のト
ランジスタに流れる電流の一部を分流するダイオ
ードと、 を具備し、前記第４のトランジスタのコレクタ
とエミツタ間電圧を前記第３の定電流電源トラン
ジスタのベースに与えるようにしたCML回路に
よる半導体論理回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12752778A JPS5553924A (en) | 1978-10-17 | 1978-10-17 | Semiconductor logic circuit |
| US06/081,894 US4329597A (en) | 1978-10-17 | 1979-10-04 | Logic circuit |
| DE2941870A DE2941870C2 (de) | 1978-10-17 | 1979-10-16 | Logikschaltung mit einem Strommodlogikkreis |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12752778A JPS5553924A (en) | 1978-10-17 | 1978-10-17 | Semiconductor logic circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5553924A JPS5553924A (en) | 1980-04-19 |
| JPS635923B2 true JPS635923B2 (ja) | 1988-02-05 |
Family
ID=14962212
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12752778A Granted JPS5553924A (en) | 1978-10-17 | 1978-10-17 | Semiconductor logic circuit |
Country Status (3)
| Country | Link |
|---|---|
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| JP (1) | JPS5553924A (ja) |
| DE (1) | DE2941870C2 (ja) |
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- 1979-10-04 US US06/081,894 patent/US4329597A/en not_active Expired - Lifetime
- 1979-10-16 DE DE2941870A patent/DE2941870C2/de not_active Expired
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Also Published As
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| DE2941870C2 (de) | 1982-06-24 |
| JPS5553924A (en) | 1980-04-19 |
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