JPS647684B2 - - Google Patents
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- JPS647684B2 JPS647684B2 JP10658480A JP10658480A JPS647684B2 JP S647684 B2 JPS647684 B2 JP S647684B2 JP 10658480 A JP10658480 A JP 10658480A JP 10658480 A JP10658480 A JP 10658480A JP S647684 B2 JPS647684 B2 JP S647684B2
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- 238000003199 nucleic acid amplification method Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
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- 229920006395 saturated elastomer Polymers 0.000 description 2
- 230000037431 insertion Effects 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/30—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor
- H03F3/3066—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor the collectors of complementary power transistors being connected to the output
- H03F3/3067—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor the collectors of complementary power transistors being connected to the output with asymmetrical driving of the end stage
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】
本発明は、電力増幅器、特にマイクロカセツト
レコーダ等の低電圧電源で動作させるに適した電
力増幅器に関するものである。
レコーダ等の低電圧電源で動作させるに適した電
力増幅器に関するものである。
従来、この種の電力増幅器としては第１図およ
び第２図の回路が使用されている。第１図におい
て、１は入力端子，２は定電流源，３は電源端子
および４は接地端子である。トランジスタQ5〜
Q8で構成される出力段は周知のプツシユプル構
成であり、そして無信号時の消費電力を小さくす
るためにＢ級構成とされている。このとき、完全
なＢ級構成とすると動作時にクロスオーバー歪が
生じてしまうので、これを防止するために、無信
号時には出力段に出力段静止電流すなわちアイド
リング電流を流している。このアイドリング電流
を流すトランジスタQ2，Q3およびQ4のダイオー
ドチエーン６である。尚、トランジスタQ1は入
力端子１に供給される入力信号の位相反転用であ
り、出力端子５にはコンデンサC1を介してスピ
ーカ等の負荷RLが接続されている。又出力端子
５には抵抗R1を介する帰還回路が構成されてい
る。
び第２図の回路が使用されている。第１図におい
て、１は入力端子，２は定電流源，３は電源端子
および４は接地端子である。トランジスタQ5〜
Q8で構成される出力段は周知のプツシユプル構
成であり、そして無信号時の消費電力を小さくす
るためにＢ級構成とされている。このとき、完全
なＢ級構成とすると動作時にクロスオーバー歪が
生じてしまうので、これを防止するために、無信
号時には出力段に出力段静止電流すなわちアイド
リング電流を流している。このアイドリング電流
を流すトランジスタQ2，Q3およびQ4のダイオー
ドチエーン６である。尚、トランジスタQ1は入
力端子１に供給される入力信号の位相反転用であ
り、出力端子５にはコンデンサC1を介してスピ
ーカ等の負荷RLが接続されている。又出力端子
５には抵抗R1を介する帰還回路が構成されてい
る。
出力段へのアイドリング電流はクロスオーバ歪
および消費電力の観点から、ある一定量に定めら
れるが、この電流I2はダイオードチエーン６に流
れる電流I1およびダイオードチエーン６と出力段
トランジスタQ5〜Q8との面積比のみによつて決
定することができる。以下にそのことを示す。
および消費電力の観点から、ある一定量に定めら
れるが、この電流I2はダイオードチエーン６に流
れる電流I1およびダイオードチエーン６と出力段
トランジスタQ5〜Q8との面積比のみによつて決
定することができる。以下にそのことを示す。
一般に、集積回路化されたトランジスタにおい
て、そのエミツタ面積をＳ，エミツタ・ベース間
電圧をVBE，飽和電流をISおよびコレクタ電流を
Ｉとすれば次式が成立する。
て、そのエミツタ面積をＳ，エミツタ・ベース間
電圧をVBE，飽和電流をISおよびコレクタ電流を
Ｉとすれば次式が成立する。
VBE＝kT／ｑlnＩ／IS ……(1)
IS∝Ｓ ……(2)
ただし ｋ；ボルツマン定数
Ｔ；絶対温度
ｑ；電子の電荷
又、複数のトランジスタ間のベース・エミツタ
間電圧VBEは等しくできるので、 VBE4＋VBE3＋VBE2＝VBE7＋VBE6＋VBE5 ……(3) が成立する。式(3)に式(1)および(2)を代入し、トラ
ンジスタの電流増幅率をhFEとすると、 kT／ｑlnI1／S4＋kT／ｑlnI1／S3・hFE＋kT／ｑlnI1／S
2・hFE＝kT／ｑlnI2／S7・hFE＋kT／ｑlnI2／S6＋kT／
ｑlnI2／S5・hFE……(4) が成立し、式(4)をI2について整理すると式(5)が得
られる。
間電圧VBEは等しくできるので、 VBE4＋VBE3＋VBE2＝VBE7＋VBE6＋VBE5 ……(3) が成立する。式(3)に式(1)および(2)を代入し、トラ
ンジスタの電流増幅率をhFEとすると、 kT／ｑlnI1／S4＋kT／ｑlnI1／S3・hFE＋kT／ｑlnI1／S
2・hFE＝kT／ｑlnI2／S7・hFE＋kT／ｑlnI2／S6＋kT／
ｑlnI2／S5・hFE……(4) が成立し、式(4)をI2について整理すると式(5)が得
られる。
式(5)に示されるように、第１図の従来回路では
アイドリング電流I2を正確に設定できるという点
で優れている。しかし、この回路では出力段の電
圧の損失が第３図イに示すように非常に大きい回
路になつている。第３図は入力信号が非常に大き
い場合の出力端子５の飽和した出力信号波形を示
している。ここで問題になるのが飽和電圧レベル
である。つまり飽和電圧レベルが上側波形のとき
電源電圧値になり、下側波形のとき接地電位にな
れば電圧損失は全くない。しかしながら、第１図
の出力段を見るに、この出力段は等価的に一個の
NPNトランジスタとなるようにダーリントン接
続されたトランジスタQ5，Q6と等価的に一個の
PNPトランジスタとなるように接続されたトラ
ンジスタQ7，Q8とで構成されており、よつて、
上側はVBE5＋VBE6の、下側はVCE(sat)7＋VBE8の電
圧損失が存在する。ここでVCE(sat)はトランジスタ
のコレクタ・エミツタ間飽和電圧を示す。この
VCE(sat)の値はトランジスタの形状及びドライブ条
件により0.1V程度にすることは可能である。し
かし、VBEは半導体材料の種類で決り、一般に集
積回路の半導体材料として使われるシリコンでは
VBEは約0.7Vである。
アイドリング電流I2を正確に設定できるという点
で優れている。しかし、この回路では出力段の電
圧の損失が第３図イに示すように非常に大きい回
路になつている。第３図は入力信号が非常に大き
い場合の出力端子５の飽和した出力信号波形を示
している。ここで問題になるのが飽和電圧レベル
である。つまり飽和電圧レベルが上側波形のとき
電源電圧値になり、下側波形のとき接地電位にな
れば電圧損失は全くない。しかしながら、第１図
の出力段を見るに、この出力段は等価的に一個の
NPNトランジスタとなるようにダーリントン接
続されたトランジスタQ5，Q6と等価的に一個の
PNPトランジスタとなるように接続されたトラ
ンジスタQ7，Q8とで構成されており、よつて、
上側はVBE5＋VBE6の、下側はVCE(sat)7＋VBE8の電
圧損失が存在する。ここでVCE(sat)はトランジスタ
のコレクタ・エミツタ間飽和電圧を示す。この
VCE(sat)の値はトランジスタの形状及びドライブ条
件により0.1V程度にすることは可能である。し
かし、VBEは半導体材料の種類で決り、一般に集
積回路の半導体材料として使われるシリコンでは
VBEは約0.7Vである。
従つて、第１図の従来の電力増幅器は電圧損失
分が大きいため大きな出力がとれず、しかも、電
源電圧利用率が極めて悪い為に電源電圧が3V以
下になると回路動作が停止してしまう。
分が大きいため大きな出力がとれず、しかも、電
源電圧利用率が極めて悪い為に電源電圧が3V以
下になると回路動作が停止してしまう。
そこで、この電源利用率および減電圧特性を改
善したものが第２図の増幅器であり、以下これを
説明する。第２図において、第１図と同様の働き
をするものは同一記号をつけてある。入力信号を
受けるトランジスタQ1にはダイオード接続され
たトランジスタQ10，Q11でなるダイオードチエ
ーンが接続され、これらの両端にトランジスタ
Q12，Q14のベースが各々接続されている。それ
らのエミツタは共通接続され、それらのコレクタ
にはトランジスタQ13，Q15のベースが各々接続
されている。そして、これらのエミツタは電源へ
接続され、コレクタは共通接続されてその接続点
が出力端子５となる。従つて、電圧損失分は第３
図ロに示すように、上側も下側もVCE(sat)であり非
常に小さく、電源利用率は良い。
善したものが第２図の増幅器であり、以下これを
説明する。第２図において、第１図と同様の働き
をするものは同一記号をつけてある。入力信号を
受けるトランジスタQ1にはダイオード接続され
たトランジスタQ10，Q11でなるダイオードチエ
ーンが接続され、これらの両端にトランジスタ
Q12，Q14のベースが各々接続されている。それ
らのエミツタは共通接続され、それらのコレクタ
にはトランジスタQ13，Q15のベースが各々接続
されている。そして、これらのエミツタは電源へ
接続され、コレクタは共通接続されてその接続点
が出力端子５となる。従つて、電圧損失分は第３
図ロに示すように、上側も下側もVCE(sat)であり非
常に小さく、電源利用率は良い。
しかしながら、第２図の回路はアイドリング電
流のばらつきが大きいという欠点を有している。
つまりダイオードチエーン７を流れる電流をI3と
すると、トランジスタQ12，Q14を流れる電流I4は
前述と同様にして式(8)で示される。
流のばらつきが大きいという欠点を有している。
つまりダイオードチエーン７を流れる電流をI3と
すると、トランジスタQ12，Q14を流れる電流I4は
前述と同様にして式(8)で示される。
トランジスタQ13，Q15の電流増幅率をhFEとす
ると、アイドリング電流I5は式(9)で示される。
ると、アイドリング電流I5は式(9)で示される。
式(9)より、第２図の電力増幅器におけるアイド
リング電流はトランジスタの電流増幅率hFEに依
存する。トランジスタの電流増幅率hFEは製造中
における変動で例えば50〜200まで変動する。そ
うすると、アイドリング電流I5は４倍変動するこ
とを示している。
リング電流はトランジスタの電流増幅率hFEに依
存する。トランジスタの電流増幅率hFEは製造中
における変動で例えば50〜200まで変動する。そ
うすると、アイドリング電流I5は４倍変動するこ
とを示している。
本発明の目的は係る従来回路の欠点をなくし、
電圧損失が少なく、かつアイドリング電流のばら
つきの少い電力増幅器を提供することにある。
電圧損失が少なく、かつアイドリング電流のばら
つきの少い電力増幅器を提供することにある。
本発明によれば、PNP型の第１出力トランジ
スタとNPN型の第２出力トランジスタとのコレ
クタを接続し、そのエミツタをそれぞれ電源供給
端子に接続し、第１出力トランジスタのベースへ
NPN型の第３トランジスタのコレクタを介して
第１の入力信号を供給し、第２出力トランジスタ
のベースへPNP型の第４トランジスタのコレク
タを介して第１の入力信号とは逆相の第２の入力
信号を供給し、第１および第２出力トランジスタ
の双方のベース・エミツタ間にダイオード接続さ
れたトランジスタと抵抗との直列回路を挿入した
ことを特徴とする電力増幅器を得る。
スタとNPN型の第２出力トランジスタとのコレ
クタを接続し、そのエミツタをそれぞれ電源供給
端子に接続し、第１出力トランジスタのベースへ
NPN型の第３トランジスタのコレクタを介して
第１の入力信号を供給し、第２出力トランジスタ
のベースへPNP型の第４トランジスタのコレク
タを介して第１の入力信号とは逆相の第２の入力
信号を供給し、第１および第２出力トランジスタ
の双方のベース・エミツタ間にダイオード接続さ
れたトランジスタと抵抗との直列回路を挿入した
ことを特徴とする電力増幅器を得る。
以下、本発明の実施例を図面により詳細に説明
する。
する。
第４図がその一実施例で示す回路図であり、第
２図と同一機能を示すものには同一記号を符して
その説明は省略する。第４図では、出力段トラン
ジスタQ13及びQ15のベース・エミツタ間にダイ
オード結線したトランジスタと抵抗の直列回路を
接続したものである。すなわち、Q13のベース・
エミツタ間には、トランジスタQ13と同一導電型
でダイオード結線されたトランジスタQ16と抵抗
R3の直列回路が接続され、トランジスタQ15のベ
ース・エミツタ間にもトランジスタQ15と同一導
電型でダイオード結線されたトランジスタQ17と
抵抗R3と同じ抵抗値の抵抗R3′との直列回路が接
続されている。第４図において、ダイオードチエ
ーン７に流れる電流I3′とトランジスタQ12，Q14
に流れる電流I4′との関係は、第２図のI3とI4の関
係と同じであり式(10)で示される。
２図と同一機能を示すものには同一記号を符して
その説明は省略する。第４図では、出力段トラン
ジスタQ13及びQ15のベース・エミツタ間にダイ
オード結線したトランジスタと抵抗の直列回路を
接続したものである。すなわち、Q13のベース・
エミツタ間には、トランジスタQ13と同一導電型
でダイオード結線されたトランジスタQ16と抵抗
R3の直列回路が接続され、トランジスタQ15のベ
ース・エミツタ間にもトランジスタQ15と同一導
電型でダイオード結線されたトランジスタQ17と
抵抗R3と同じ抵抗値の抵抗R3′との直列回路が接
続されている。第４図において、ダイオードチエ
ーン７に流れる電流I3′とトランジスタQ12，Q14
に流れる電流I4′との関係は、第２図のI3とI4の関
係と同じであり式(10)で示される。
一方、アイドリング電流I5′と電流I4′には式(11)
の関係がある。
の関係がある。
kT／ｑlnI5′／Is5＝kT／ｑlnI4′／Is4＋I4′・R3…
…(11) R3＝０ならば、式(11)は式(2)の関係を利用する
ことにより式(12)が得られ、 I5′＝（S13／S16）・I4′ ……(12) となる。よつて、R3＝０ならばアイドリング電
流I5′はトランジスタQ16，Q13のエミツタ面積比
のみで決まる。しかしながら、R3＝０の場合ト
ランジスタQ13及びQ15のドライブ能力もそれぞ
れトランジスタQ16及びQ17とのエミツタ面積比
で決まる。集積回路において、エミツタ面積比と
してばらつきのない範囲としては、一般に１：20
程度までなので、第２図の場合に比べてトランジ
スタQ13及びQ15を充分な飽和領域までに追い込
むことができない。このため、アイドリング電流
のバラツキを少なくすることはできるが、電源電
圧利用率は悪くなる。
…(11) R3＝０ならば、式(11)は式(2)の関係を利用する
ことにより式(12)が得られ、 I5′＝（S13／S16）・I4′ ……(12) となる。よつて、R3＝０ならばアイドリング電
流I5′はトランジスタQ16，Q13のエミツタ面積比
のみで決まる。しかしながら、R3＝０の場合ト
ランジスタQ13及びQ15のドライブ能力もそれぞ
れトランジスタQ16及びQ17とのエミツタ面積比
で決まる。集積回路において、エミツタ面積比と
してばらつきのない範囲としては、一般に１：20
程度までなので、第２図の場合に比べてトランジ
スタQ13及びQ15を充分な飽和領域までに追い込
むことができない。このため、アイドリング電流
のバラツキを少なくすることはできるが、電源電
圧利用率は悪くなる。
このために、所定の抵抗値をもつた抵抗R3が
挿入されている。そして、式(11)のI4′・R3の値が
無信号時には略1.5mVに設定されている。例え
ば、無信号時にI4′＝0.15mAのときR3＝10Ωに設
定されている。1.5mVの電位差は式(1)より電流の
６％の変化に対応するので、抵抗R3の挿入は式
(12)で規定されたアイドリング電流I5′より６％大
きくなるが、その値が小さいのでアイドリング電
流I5′と電流I4′の関係は式(12)が略成立する。すな
わちR3を挿入してもアイドリング電流I5′はトラ
ンジスタ素子の面積比により決り、式(9)で示され
た従来回路の場合のように電流増幅率hFEに大き
く依存することはない。
挿入されている。そして、式(11)のI4′・R3の値が
無信号時には略1.5mVに設定されている。例え
ば、無信号時にI4′＝0.15mAのときR3＝10Ωに設
定されている。1.5mVの電位差は式(1)より電流の
６％の変化に対応するので、抵抗R3の挿入は式
(12)で規定されたアイドリング電流I5′より６％大
きくなるが、その値が小さいのでアイドリング電
流I5′と電流I4′の関係は式(12)が略成立する。すな
わちR3を挿入してもアイドリング電流I5′はトラ
ンジスタ素子の面積比により決り、式(9)で示され
た従来回路の場合のように電流増幅率hFEに大き
く依存することはない。
そして、入力信号レベルが大きく出力飽和時に
は、抵抗R3における電位降下の働きによりトラ
ンジスタQ13，Q15は従来回路の第２図の場合と
同レベルまで充分にドライブされ上側損失及び下
側損失はそれぞれVCE(sat)13′VCE(sat)15になる。これ
は下記の理由による。
は、抵抗R3における電位降下の働きによりトラ
ンジスタQ13，Q15は従来回路の第２図の場合と
同レベルまで充分にドライブされ上側損失及び下
側損失はそれぞれVCE(sat)13′VCE(sat)15になる。これ
は下記の理由による。
第４図において、端子１より信号が印加されト
ランジスタQ1がドライブされると電流I4′が増大
する。そうすると、I4′・R3の電位降下も大きく
なり、この働きによりトランジスタQ13，Q15は
式（13）で示されたドライブ比ｋでドライブされ
る。
ランジスタQ1がドライブされると電流I4′が増大
する。そうすると、I4′・R3の電位降下も大きく
なり、この働きによりトランジスタQ13，Q15は
式（13）で示されたドライブ比ｋでドライブされ
る。
ｋ＝exp（I4′・R3／kT／ｑ） ……(13)
例えば、トランジスタQ1がドライブされて電
流I4′が無信号時の0.15mAから15mAにドライブ
されると、抵抗R3の電位ドロツプはR3＝10Ωの
場合150mVになり、ドライブ比ｋとしては式
（13）より320倍になる。このことはR3が挿入さ
れないときに比べQ13，Q15のドライブが320倍強
く飽和領域においこまれることを意味し、よつて
第２図の従来回路でも電流増幅率hFEは50〜200程
度であるので、抵抗R3を挿入した出力段ドライ
ブ比は第２図の従来回路と同等であるといえる。
しかも本発明では出力段トランジスタQ13及び
Q15のベース・エミツタ間が低インピーダンスで
終端されている為、第２図の従来回路に比べて非
常に安定であり、寄生発振を起すことはない。
流I4′が無信号時の0.15mAから15mAにドライブ
されると、抵抗R3の電位ドロツプはR3＝10Ωの
場合150mVになり、ドライブ比ｋとしては式
（13）より320倍になる。このことはR3が挿入さ
れないときに比べQ13，Q15のドライブが320倍強
く飽和領域においこまれることを意味し、よつて
第２図の従来回路でも電流増幅率hFEは50〜200程
度であるので、抵抗R3を挿入した出力段ドライ
ブ比は第２図の従来回路と同等であるといえる。
しかも本発明では出力段トランジスタQ13及び
Q15のベース・エミツタ間が低インピーダンスで
終端されている為、第２図の従来回路に比べて非
常に安定であり、寄生発振を起すことはない。
ところで、前述のごとく出力段のアイドリング
電流はクロスオーバ歪および電力消費を考えて決
定しなければならない。即ち、アイドリング電流
が大きいほどクロスオーバ歪は小さくなるが、電
力消費は大きくなり、そうでない場合にはクロス
オーバ歪と電力消費の関係も逆になる。この点か
らアイドリング電流I5′は１〜10mA程度に選ば
れ、実用的には１〜5mA程度に選ばれる。
電流はクロスオーバ歪および電力消費を考えて決
定しなければならない。即ち、アイドリング電流
が大きいほどクロスオーバ歪は小さくなるが、電
力消費は大きくなり、そうでない場合にはクロス
オーバ歪と電力消費の関係も逆になる。この点か
らアイドリング電流I5′は１〜10mA程度に選ば
れ、実用的には１〜5mA程度に選ばれる。
さらに、トランジスタQ13およびQ16の面積比
で電流I4′の値は決まるが、トランジスタQ13のエ
ミツタ面積は高出力を得るためにかなり大きく、
よつて両者の面積比を小さくするとトランジスタ
Q16のエミツタ面積大きくなつて半導体ペレツト
面積が大きくなつてしまう。また、正確に取り得
る二つのトランジスタのエミツタ面積比は、１：
20程度である。よつて、以上の二つの点を考慮し
てトランジスタQ13とQ16との面積比は１：20に
選ばれ、この結果電流I4′の値は0.05〜0.5mAに選
ばれる。勿論ペレツト面積を犠性にするならばこ
の値に限る必要はない。
で電流I4′の値は決まるが、トランジスタQ13のエ
ミツタ面積は高出力を得るためにかなり大きく、
よつて両者の面積比を小さくするとトランジスタ
Q16のエミツタ面積大きくなつて半導体ペレツト
面積が大きくなつてしまう。また、正確に取り得
る二つのトランジスタのエミツタ面積比は、１：
20程度である。よつて、以上の二つの点を考慮し
てトランジスタQ13とQ16との面積比は１：20に
選ばれ、この結果電流I4′の値は0.05〜0.5mAに選
ばれる。勿論ペレツト面積を犠性にするならばこ
の値に限る必要はない。
さらに、前述のごとく抵抗R3の値を大きくす
れば、トランジスタQ13のドライブ比ｋは大きく
なるが、抵抗R3での電圧降下が大きくなり、こ
の結果、式(12)の関係を満たさなくなりアイドリン
グ電流I5′のバラツキが大きくなる。この観点か
ら抵抗R3の抵抗値を決定しなければならない。
出力段トランジスタQ13，Q15へのドライブ能力
を考え、かつアイドリング電流のバラツキをも考
慮すると抵抗R3は３〜20Ωの範囲に選ぶ必要が
ある。
れば、トランジスタQ13のドライブ比ｋは大きく
なるが、抵抗R3での電圧降下が大きくなり、こ
の結果、式(12)の関係を満たさなくなりアイドリン
グ電流I5′のバラツキが大きくなる。この観点か
ら抵抗R3の抵抗値を決定しなければならない。
出力段トランジスタQ13，Q15へのドライブ能力
を考え、かつアイドリング電流のバラツキをも考
慮すると抵抗R3は３〜20Ωの範囲に選ぶ必要が
ある。
以上述べてきたように、本発明に係る電力増幅
器は電圧損失が少くかつアイドリング電流のバラ
ツキが少なく、よつて低電圧・低消費電力の目的
とする電力増幅器、例えばマイクロカセツトレコ
ーダ等の小型機種用の増幅器として極めて有効で
ある。
器は電圧損失が少くかつアイドリング電流のバラ
ツキが少なく、よつて低電圧・低消費電力の目的
とする電力増幅器、例えばマイクロカセツトレコ
ーダ等の小型機種用の増幅器として極めて有効で
ある。
第１図乃至第２図は従来の電力増幅器を示す回
路図、第３図は第１図および第２図の増幅器にお
ける出力飽和時の出力信号波形図、第４図は本発
明に係る電力増幅器の一実施例を示す回路図であ
る。 Q1〜Q8，Q10〜Q17……トランジスタ、C1……
出力コンデンサ、R1……帰還抵抗、RL……負荷
抵抗、R3……抵抗。
路図、第３図は第１図および第２図の増幅器にお
ける出力飽和時の出力信号波形図、第４図は本発
明に係る電力増幅器の一実施例を示す回路図であ
る。 Q1〜Q8，Q10〜Q17……トランジスタ、C1……
出力コンデンサ、R1……帰還抵抗、RL……負荷
抵抗、R3……抵抗。
Claims (1)
- 【特許請求の範囲】 １ 第１および第２の電源端子、出力端子、エミ
ツタが抵抗を介することなく前記第１の電源端子
に直接接続されコレクタが前記出力端子に接続さ
れた一導電型式の第１のトランジスタ、エミツタ
が抵抗を介することなく前記第２の電源端子に直
接接続されコレクタが前記出力端子に接続された
逆導電型式の第２のトランジスタ、前記第１の電
源端子と第１のトランジスタのベースとの間に接
続された第１の抵抗および第１のダイオード動作
素子の第１の直列回路、前記第２の電源端子と前
記第２のトランジスタのベースとの間に接続され
た第２の抵抗および第２のダイオード動作素子の
第２の直列回路、コレクタが前記第１のトランジ
スタのベースに接続された前記逆導電型式の第３
のトランジスタ、コレクタが前記第２のトランジ
スタのベースに接続されエミツタが前記第３のト
ランジスタのコレクタに接続された前記一導電型
式の第４のトランジスタ、直列接続された二つの
ダイオードを有し前記第３および第４のトランジ
スタのベース間に接続されたダイオードチエー
ン、入力信号が供給される入力端子、ならびに前
記入力端子に結合され前記ダイオードチエーンの
一端に前記入力信号にもとずく信号を供給する手
段を備え、前記第１および第２の抵抗の抵抗値
は、前記入力端子に入力信号が供給されないとき
の前記第１および第２のトランジスタに流れる電
流に実質的に影響を与えず、前記入力端子に大き
なレベルをもつた入力信号が供給されたときは前
記第１および第２のトランジスタを飽和状態に追
い込むように、設定されていることを特徴とする
電力増幅器。 ２ 前記第１および第２の抵抗の抵抗値は３Ω乃
至20Ωの範囲に設定されていることを特徴とする
特許請求の範囲第１項記載の電力増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10658480A JPS5731213A (en) | 1980-08-01 | 1980-08-01 | Electric power amplifier |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10658480A JPS5731213A (en) | 1980-08-01 | 1980-08-01 | Electric power amplifier |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5731213A JPS5731213A (en) | 1982-02-19 |
| JPS647684B2 true JPS647684B2 (ja) | 1989-02-09 |
Family
ID=14437248
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10658480A Granted JPS5731213A (en) | 1980-08-01 | 1980-08-01 | Electric power amplifier |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5731213A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58207706A (ja) * | 1982-05-28 | 1983-12-03 | Hitachi Ltd | 出力増幅回路 |
| JPH0799801B2 (ja) * | 1985-04-25 | 1995-10-25 | 松下電器産業株式会社 | 増幅回路 |
| JPH05982Y2 (ja) * | 1986-02-07 | 1993-01-12 | ||
| JPH048525U (ja) * | 1990-05-10 | 1992-01-27 | ||
| JP4654609B2 (ja) * | 2004-06-07 | 2011-03-23 | ソニー株式会社 | 負荷駆動回路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5056851A (ja) * | 1973-09-17 | 1975-05-17 | ||
| JPS5577168A (en) * | 1978-12-06 | 1980-06-10 | Toko Inc | Semiconductor integrated circuit device |
-
1980
- 1980-08-01 JP JP10658480A patent/JPS5731213A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5731213A (en) | 1982-02-19 |
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