JPH0133046B2 - - Google Patents
Info
- Publication number
- JPH0133046B2 JPH0133046B2 JP56208318A JP20831881A JPH0133046B2 JP H0133046 B2 JPH0133046 B2 JP H0133046B2 JP 56208318 A JP56208318 A JP 56208318A JP 20831881 A JP20831881 A JP 20831881A JP H0133046 B2 JPH0133046 B2 JP H0133046B2
- Authority
- JP
- Japan
- Prior art keywords
- current
- transistor
- collector
- base
- transistors
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000000295 complement effect Effects 0.000 claims description 14
- 230000005540 biological transmission Effects 0.000 claims description 2
- 230000003321 amplification Effects 0.000 description 12
- 238000003199 nucleic acid amplification method Methods 0.000 description 12
- 230000007423 decrease Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
Landscapes
- Amplifiers (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は電子機器一般に好適するプツシユプ
ル増幅器の改良に関する。
ル増幅器の改良に関する。
従来、電子機器一般（音響機器も含む）に使用
されるプツシユプル増幅器として第１図に示す如
く構成された特公昭54−17544号に係るものが知
られている。
されるプツシユプル増幅器として第１図に示す如
く構成された特公昭54−17544号に係るものが知
られている。
すなわち、これはエミツタを相互接続して入力
端INとなす第１相補型トランジスタQ3，Q4と、
これら第１相補型トランジスタQ3，Q4のコレク
タにそれぞれベースを接続し且つエミツタを正負
電源VCC，VEEに直線接続しさらにコレクタを相
互接続して入力端OUTとなす第２相補型トラン
ジスタQ5，Q6と、それぞれエミツタを接続しベ
ースを前記第１相補型トランジスタのベースに接
続し且つコレクタをベースに接続すると共に抵抗
R1，R2を介して正負電源VCC，VEEに接続した第
３相補型トランジスタQ1，Q2とを有してなるも
ので、構成が単純であるという利点を有してい
る。
端INとなす第１相補型トランジスタQ3，Q4と、
これら第１相補型トランジスタQ3，Q4のコレク
タにそれぞれベースを接続し且つエミツタを正負
電源VCC，VEEに直線接続しさらにコレクタを相
互接続して入力端OUTとなす第２相補型トラン
ジスタQ5，Q6と、それぞれエミツタを接続しベ
ースを前記第１相補型トランジスタのベースに接
続し且つコレクタをベースに接続すると共に抵抗
R1，R2を介して正負電源VCC，VEEに接続した第
３相補型トランジスタQ1，Q2とを有してなるも
ので、構成が単純であるという利点を有してい
る。
しかしながら、このような従来のプツシユプル
増幅器にあつては次のような欠点を有している。
増幅器にあつては次のような欠点を有している。
先ず、無信号時において出力用となる第２相補
型トランジスタQ5，Q6のコレクタに流れる流Iq
が当該トランジスタの電流増幅率βのばらつきの
影響を直接的に受けてしまうということが挙げら
れる。
型トランジスタQ5，Q6のコレクタに流れる流Iq
が当該トランジスタの電流増幅率βのばらつきの
影響を直接的に受けてしまうということが挙げら
れる。
この場合、上記無信号時のコレクタ電流Iqを小
さくするには抵抗R1，R2の値を電流増幅率βに
応じて非常に大きくしてやらなければならず、モ
ノリシツク集積回路化が極めて困難になつてしま
う。これは例えば、β＝200、VCC＝VEE＝｜5V｜
とし且つトランジスタQ1，Q2のベース・エミツ
タ間電圧VBE(Q1)，VBE(Q2)をVBE(Q1)＝−VBE(Q2)＝
0.7VとしたときIq＝２ｍＡにするに必要な抵抗
R1，R2の値が R1＝R2＝（VCC−VBE(Q1)）／Iq・β ＝５−0.7／２×10-3×200＝4.3×200／２×10-3＝43
0〔ＫΩ〕 の如く極めて大きな値となつてしまうことから容
易に窺い知れるところである。
さくするには抵抗R1，R2の値を電流増幅率βに
応じて非常に大きくしてやらなければならず、モ
ノリシツク集積回路化が極めて困難になつてしま
う。これは例えば、β＝200、VCC＝VEE＝｜5V｜
とし且つトランジスタQ1，Q2のベース・エミツ
タ間電圧VBE(Q1)，VBE(Q2)をVBE(Q1)＝−VBE(Q2)＝
0.7VとしたときIq＝２ｍＡにするに必要な抵抗
R1，R2の値が R1＝R2＝（VCC−VBE(Q1)）／Iq・β ＝５−0.7／２×10-3×200＝4.3×200／２×10-3＝43
0〔ＫΩ〕 の如く極めて大きな値となつてしまうことから容
易に窺い知れるところである。
また、Iqの電流電圧依存性が大きいということ
が挙げられる。これは、例えば上述と同様な条件
（但しR1＝R2＝430KΩとする）において、VCC＝
VEE＝｜2V｜としたときのIqの値が Iq＝VCC−VBE(Q1)／R1・β ＝２−0.7／430×103×200＝1.3×200／430×103＝0.
6〔ｍＡ〕 の如く、VCC＝VEE＝｜5V｜の時のIq＝２ｍＡか
ら急激に減少してしまうことから容易に窺い知れ
るところであり、このような欠点はいわゆるクロ
スオーバー歪の上昇を招来せしめるという点で問
題である。
が挙げられる。これは、例えば上述と同様な条件
（但しR1＝R2＝430KΩとする）において、VCC＝
VEE＝｜2V｜としたときのIqの値が Iq＝VCC−VBE(Q1)／R1・β ＝２−0.7／430×103×200＝1.3×200／430×103＝0.
6〔ｍＡ〕 の如く、VCC＝VEE＝｜5V｜の時のIq＝２ｍＡか
ら急激に減少してしまうことから容易に窺い知れ
るところであり、このような欠点はいわゆるクロ
スオーバー歪の上昇を招来せしめるという点で問
題である。
なお、上述の各条件はいずれの場合もトランジ
スタQ1とQ3およびトランジスタQ4とQ2のエミツ
タ面積が同じであるということを前提としてい
る。
スタQ1とQ3およびトランジスタQ4とQ2のエミツ
タ面積が同じであるということを前提としてい
る。
さらには、出力用となる第２相補型トランジス
タQ5，Q6の各電流増幅率が同一でない場合、無
信号時でも負荷RLに誤差電流を流してしまうと
いうことが挙げられる。
タQ5，Q6の各電流増幅率が同一でない場合、無
信号時でも負荷RLに誤差電流を流してしまうと
いうことが挙げられる。
この発明は以上のような点に鑑みてなされたも
ので、特に使用するトランジスタの電流増幅率の
影響を可及的に軽減すると共に、低電源電圧で駆
動し得るように改良した極めて良好なるプツシユ
プル増幅器を提供することを目的としている。
ので、特に使用するトランジスタの電流増幅率の
影響を可及的に軽減すると共に、低電源電圧で駆
動し得るように改良した極めて良好なるプツシユ
プル増幅器を提供することを目的としている。
すなわち、この発明によるプツシユプル増幅器
は、エミツタを相互接続して信号入力端となす第
１の導電型の第１のトランジスタおよび第１の導
電型と相補関係をなす第２の導電型の第２のトラ
ンジスタと、 前記第１のトランジスタのコレクタに入力が接
続され所定の電流利得を有する第１の電流折返し
手段と、 エミツタがそれぞれ基準電位点に接続されると
共に、それぞれのベース間に第１の抵抗素子が接
続された第１の導電型の第３および第４のトラン
ジスタを有し、前記第３のトランジスタのコレク
タと前記第４のトランジスタのベースを接続して
入力となし、前記第４のトランジスタのコレクタ
を出力とするとともに前記第３および第４のトラ
ンジスタのエミツタ面積比を違えて所定の電流利
得を有する第２の電流折返し手段と、 エミツタがそれぞれ基準電位点に接続されると
共に、それぞれのベース間に第２の抵抗素子が接
続された第１の導電型の第５および第６のトラン
ジスタを有し、前記第５のトランジスタのコレク
タと前記第６のトランジスタのベースを接続して
入力となし、前記第６のトランジスタのコレクタ
を出力とするとともに前記第５および第６のトラ
ンジスタのエミツタ面積比を違えて所定の電流利
得を有する第３の電流折返し手段と、 前記第２の電流折返し手段の出力に入力が接続
され所定の電流利得を有する第４の電流折返し手
段と、 前記第１および第２のトランジスタのそれぞれ
のベースに接続され、無信号時に前記第１および
第２のトランジスタのコレクタ電流が所定値にな
るように、バイアスし、さらに前記信号入力端に
所定の直流電圧を与えるためのバイアス手段と、 前記第３のトランジスタのベースと前記第５の
トランジスタのベースを直接または抵抗素子を介
して接続した電流伝達手段とを具備し、 前記第２の電流折返し手段の入力を前記第２の
トランジスタのコレクタに接続し、 前記第３の電流折返し手段の入力を前記第１の
電流折返し手段の出力に接続し、前記第３および
第４の電流折返し手段の出力を相互接続して信号
出力端とし、交流入力信号が増加した時に交流電
流利得を増加するようにしたことを特徴とする。
は、エミツタを相互接続して信号入力端となす第
１の導電型の第１のトランジスタおよび第１の導
電型と相補関係をなす第２の導電型の第２のトラ
ンジスタと、 前記第１のトランジスタのコレクタに入力が接
続され所定の電流利得を有する第１の電流折返し
手段と、 エミツタがそれぞれ基準電位点に接続されると
共に、それぞれのベース間に第１の抵抗素子が接
続された第１の導電型の第３および第４のトラン
ジスタを有し、前記第３のトランジスタのコレク
タと前記第４のトランジスタのベースを接続して
入力となし、前記第４のトランジスタのコレクタ
を出力とするとともに前記第３および第４のトラ
ンジスタのエミツタ面積比を違えて所定の電流利
得を有する第２の電流折返し手段と、 エミツタがそれぞれ基準電位点に接続されると
共に、それぞれのベース間に第２の抵抗素子が接
続された第１の導電型の第５および第６のトラン
ジスタを有し、前記第５のトランジスタのコレク
タと前記第６のトランジスタのベースを接続して
入力となし、前記第６のトランジスタのコレクタ
を出力とするとともに前記第５および第６のトラ
ンジスタのエミツタ面積比を違えて所定の電流利
得を有する第３の電流折返し手段と、 前記第２の電流折返し手段の出力に入力が接続
され所定の電流利得を有する第４の電流折返し手
段と、 前記第１および第２のトランジスタのそれぞれ
のベースに接続され、無信号時に前記第１および
第２のトランジスタのコレクタ電流が所定値にな
るように、バイアスし、さらに前記信号入力端に
所定の直流電圧を与えるためのバイアス手段と、 前記第３のトランジスタのベースと前記第５の
トランジスタのベースを直接または抵抗素子を介
して接続した電流伝達手段とを具備し、 前記第２の電流折返し手段の入力を前記第２の
トランジスタのコレクタに接続し、 前記第３の電流折返し手段の入力を前記第１の
電流折返し手段の出力に接続し、前記第３および
第４の電流折返し手段の出力を相互接続して信号
出力端とし、交流入力信号が増加した時に交流電
流利得を増加するようにしたことを特徴とする。
以下図面を参照してこの発明の一実施例につき
詳細に説明する。
詳細に説明する。
すなわち、第２図においてQ11，Q12は互いの
エミツタが共通に接続されて信号入力端INとな
された第１導電型（NPN）および第２導電型
（PNP）による相補型の第１および第２のトラン
ジスタであり、互いのコレクタと電源VCC間また
は接地（基準電位点）間に第１および第２の電流
折返し回路１１，１２の各入力端T1，T2が接続
されている。
エミツタが共通に接続されて信号入力端INとな
された第１導電型（NPN）および第２導電型
（PNP）による相補型の第１および第２のトラン
ジスタであり、互いのコレクタと電源VCC間また
は接地（基準電位点）間に第１および第２の電流
折返し回路１１，１２の各入力端T1，T2が接続
されている。
このうち、第１の電流折返し回路１１は上記入
力端T1にコレクタ・ベース共通接続部が接続さ
れたトランジスタQ17と、このトランジスタQ17
のベースにベースが接続されると共にコレクタが
出力端T3に接続されたトランジスタQ18とでな
る。この場合、トランジスタQ17，Q18はPNP型
であつて、互いのエミツタが共に電源VCCに接続
されるものであるが、そのエミツタ面積比
（Q18／Q17）がN1になされている。
力端T1にコレクタ・ベース共通接続部が接続さ
れたトランジスタQ17と、このトランジスタQ17
のベースにベースが接続されると共にコレクタが
出力端T3に接続されたトランジスタQ18とでな
る。この場合、トランジスタQ17，Q18はPNP型
であつて、互いのエミツタが共に電源VCCに接続
されるものであるが、そのエミツタ面積比
（Q18／Q17）がN1になされている。
また、第２の電流折返し回路１２は上記入力端
T2に対して一方のコレクタおよび他方のベース
が接続されると共に互いのベース間が抵抗R11で
結合された第３および第４のトランジスタQ13，
Q14でなる。この場合、第３および第４のトラン
ジスタQ13，Q14はNPN型であつて、互いのエミ
ツタが共に接地されるものであるが、そのエミツ
タ面積比（Q14／Q13）がN1になされている。な
お、トランジスタQ14側のコレクタは出力端T4に
接続されている。
T2に対して一方のコレクタおよび他方のベース
が接続されると共に互いのベース間が抵抗R11で
結合された第３および第４のトランジスタQ13，
Q14でなる。この場合、第３および第４のトラン
ジスタQ13，Q14はNPN型であつて、互いのエミ
ツタが共に接地されるものであるが、そのエミツ
タ面積比（Q14／Q13）がN1になされている。な
お、トランジスタQ14側のコレクタは出力端T4に
接続されている。
そして、上記第１および第２の電流折返し回路
１１，１２の各出力端T3，T4と接地または電源
VCC間には第３および第４の電流折返し回路１
３，１４の各入力端T5，T6が接続されている。
１１，１２の各出力端T3，T4と接地または電源
VCC間には第３および第４の電流折返し回路１
３，１４の各入力端T5，T6が接続されている。
このうち、第３の電流折返し回路１３は上記入
力端T5に対して一方のコレクタおよび他方のベ
ースが接続されると共に互いのベース間が抵抗
R12で結合された第５および第６のトランジスタ
Q15，Q16とでなる。この場合、第５および第６
のトランジスタQ15，Q16はNPN型であつて互い
のエミツタが共に接地されるものであるが、その
エミツタ面積比（Q16／Q15）がN2になされてい
る。なお第６のトランジスタQ16側のコレクタは
出力端T7に接続されている。
力端T5に対して一方のコレクタおよび他方のベ
ースが接続されると共に互いのベース間が抵抗
R12で結合された第５および第６のトランジスタ
Q15，Q16とでなる。この場合、第５および第６
のトランジスタQ15，Q16はNPN型であつて互い
のエミツタが共に接地されるものであるが、その
エミツタ面積比（Q16／Q15）がN2になされてい
る。なお第６のトランジスタQ16側のコレクタは
出力端T7に接続されている。
また、第４の電流折返し回路１４は上記入力端
T6にコレクタ・ベース共通接続部が接続された
トランジスタQ19と、このトランジスタQ19のベ
ースにベースが接続されると共にコレクタが出力
端T8に接続されたトランジスタQ20とでなる。こ
の場合、トランジスタQ19，Q20はPNP型であつ
て、互いのエミツタが共に電源VCCに接続される
ものであるが、そのエミツタ面積比（Q20／Q19）
がN2になされている。
T6にコレクタ・ベース共通接続部が接続された
トランジスタQ19と、このトランジスタQ19のベ
ースにベースが接続されると共にコレクタが出力
端T8に接続されたトランジスタQ20とでなる。こ
の場合、トランジスタQ19，Q20はPNP型であつ
て、互いのエミツタが共に電源VCCに接続される
ものであるが、そのエミツタ面積比（Q20／Q19）
がN2になされている。
なお、上記第２および第３の電流折返し回路１
２，１３の第３および第５のトランジスタQ13，
Q15の各ベースは電流伝達回路１５によつて直接
的または図示破線で示す如く抵抗を介して結合さ
れている。
２，１３の第３および第５のトランジスタQ13，
Q15の各ベースは電流伝達回路１５によつて直接
的または図示破線で示す如く抵抗を介して結合さ
れている。
さらに、前記相補型の第１および第２のトラン
ジスタQ11，Q12の各ベースは、互いのエミツタ
が共通に接続されたNPN型およびPNP型による
相補型のトランジスタQ21，Q22の各ベース・コ
レクタ接続部に対応して接続されている。
ジスタQ11，Q12の各ベースは、互いのエミツタ
が共通に接続されたNPN型およびPNP型による
相補型のトランジスタQ21，Q22の各ベース・コ
レクタ接続部に対応して接続されている。
ここで、トランジスタQ21，Q22はバイアス回
路１６を構成するもので、互いのベース・コレク
タ接続部がそれぞれ同一方向に同一電流I1を流す
定電流源S1，S2を対応的に介して電源VCCまたは
接地に接続されると共に、互いのエミツタ相互接
続部が電源VCCと接地間に直列に接続された抵抗
R13，R14の接続中点に接続されている。
路１６を構成するもので、互いのベース・コレク
タ接続部がそれぞれ同一方向に同一電流I1を流す
定電流源S1，S2を対応的に介して電源VCCまたは
接地に接続されると共に、互いのエミツタ相互接
続部が電源VCCと接地間に直列に接続された抵抗
R13，R14の接続中点に接続されている。
なお、上記第３および第４の電流折返し回路１
３，１４の出力端T7，T8は共に信号出力端OUT
に接続されている。この信号出力端OUTは負荷
RLおよびバイアス電源VLを介して接地されてい
る。
３，１４の出力端T7，T8は共に信号出力端OUT
に接続されている。この信号出力端OUTは負荷
RLおよびバイアス電源VLを介して接地されてい
る。
而して、以上の構成において第１および第２の
電流折返し回路１１，１２は共にN1なる電流利
得を有し、且つ第３および第４の電流折返し回路
１３，１４は共にN2なる電流利得（但し抵抗
R11，R12での電圧降下は非常に小さく無視でき
るものとする）を有することになる。
電流折返し回路１１，１２は共にN1なる電流利
得を有し、且つ第３および第４の電流折返し回路
１３，１４は共にN2なる電流利得（但し抵抗
R11，R12での電圧降下は非常に小さく無視でき
るものとする）を有することになる。
上記N1，N2の値は使用される各トランジスタ
の電流増幅率に比して十分に小さな値とする必要
があり、通常は10以下程度に選定されるものとす
る。
の電流増幅率に比して十分に小さな値とする必要
があり、通常は10以下程度に選定されるものとす
る。
また、電流伝達回路１５は無信号時にこの系路
を開放した場合において第３および第５のトラン
ジスタQ13，Q15の各ベース電圧が同じになるよ
うになされていると共に、前述した第１乃至第４
の電流折返し回路１１〜１４の条件によつて該回
路を入れた場合においても電流が流れないように
なされている。
を開放した場合において第３および第５のトラン
ジスタQ13，Q15の各ベース電圧が同じになるよ
うになされていると共に、前述した第１乃至第４
の電流折返し回路１１〜１４の条件によつて該回
路を入れた場合においても電流が流れないように
なされている。
そして、バイアス回路１６のトランジスタ
Q21，Q22ならびに第１および第２のトランジス
タQ11，Q12とはQ21，Q11ならびにQ22，Q12との
組合せにおいて電流利得１の電流伝達回路を構成
するもので、Q11，Q12の各コレクタ電流IC11，
IC12は前述した定電流源S1，S2による電流I1と等
しく（IC11）＝（IC12）＝I1となる。なお、バイアス
回路１６の抵抗R13，R14はR13＝R14になされる
ことによつて、トランジスタQ21，Q22の共通エ
ミツタ電位をVCC／２につまりは信号入力端INの
直流バイアスをVCC／２にバイアスしている。
Q21，Q22ならびに第１および第２のトランジス
タQ11，Q12とはQ21，Q11ならびにQ22，Q12との
組合せにおいて電流利得１の電流伝達回路を構成
するもので、Q11，Q12の各コレクタ電流IC11，
IC12は前述した定電流源S1，S2による電流I1と等
しく（IC11）＝（IC12）＝I1となる。なお、バイアス
回路１６の抵抗R13，R14はR13＝R14になされる
ことによつて、トランジスタQ21，Q22の共通エ
ミツタ電位をVCC／２につまりは信号入力端INの
直流バイアスをVCC／２にバイアスしている。
また、第３および第４の電流折返し回路１３，
１４のトランジスタQ16，Q20は出力用となるも
ので、相補型になされているのは勿論である。な
お、負荷RLに接続されたバイアス電源VLは無信
号時に信号出力端OUTを一定電圧にバイアスす
るためのもので、通常はVL≒VCC／２程度に選定
されるものとする。
１４のトランジスタQ16，Q20は出力用となるも
ので、相補型になされているのは勿論である。な
お、負荷RLに接続されたバイアス電源VLは無信
号時に信号出力端OUTを一定電圧にバイアスす
るためのもので、通常はVL≒VCC／２程度に選定
されるものとする。
すなわち、以上のようなプツシユプル増幅器に
おける無信号時の出力用トランジスタQ20，Q16
のコレクタ電流IC20，IC16は等しく（IC20）＝
（IC16）＝（Iq）となる。
おける無信号時の出力用トランジスタQ20，Q16
のコレクタ電流IC20，IC16は等しく（IC20）＝
（IC16）＝（Iq）となる。
ここで、Iqは電流伝達回路１５には電流が流れ
ていないので、単純に第１乃至第４の電流折返し
回路１１〜１４の電流利得N1，N2および定電流
源S1，S2による電流I1で決定され Iq＝N1・N2・I1 となる。
ていないので、単純に第１乃至第４の電流折返し
回路１１〜１４の電流利得N1，N2および定電流
源S1，S2による電流I1で決定され Iq＝N1・N2・I1 となる。
つまり、無信号時における出力用トランジスタ
Q20，Q16のコレクタ電流Iqは従来のように使用す
るトランジスタの電流増幅率（β）に何ら依存し
ていないもので、そのばらつきによる影響をなく
すことができる。
Q20，Q16のコレクタ電流Iqは従来のように使用す
るトランジスタの電流増幅率（β）に何ら依存し
ていないもので、そのばらつきによる影響をなく
すことができる。
また、I1の値が電源VCC電圧の影響を受けない
ようにさらには周囲温度の影響を受けないよう
に、定電流源S1，S2を構成してやれば、Iqは電源
VCC電圧の影響を受けないようにすることができ
ると共に、周囲温度の影響を受けないようにする
ことができる。
ようにさらには周囲温度の影響を受けないよう
に、定電流源S1，S2を構成してやれば、Iqは電源
VCC電圧の影響を受けないようにすることができ
ると共に、周囲温度の影響を受けないようにする
ことができる。
次に信号入力端INに入力電流Iioが流れ込んだ
場合について説明すると、この場合にはIC11＜I1
＜IC12となる。
場合について説明すると、この場合にはIC11＜I1
＜IC12となる。
この状態において、若し電流伝達回路１５が無
かつたとするとトランジスタQ13のベース電圧
VB13はトランジスタQ15のベース電圧VB15よりも
高くなつているので、電流伝達回路１５の挿入に
より、Q13のベースからQ15のベース側に電流が
流れることになる。つまり、トランジスタQ14の
ベースから抵抗R11→Q13のベース→電流伝達回
路１５→Q15のベース→抵抗R12→トランジスタ
Q16のベース→Q15のコレクタなる経路で電流が
流れるものである。
かつたとするとトランジスタQ13のベース電圧
VB13はトランジスタQ15のベース電圧VB15よりも
高くなつているので、電流伝達回路１５の挿入に
より、Q13のベースからQ15のベース側に電流が
流れることになる。つまり、トランジスタQ14の
ベースから抵抗R11→Q13のベース→電流伝達回
路１５→Q15のベース→抵抗R12→トランジスタ
Q16のベース→Q15のコレクタなる経路で電流が
流れるものである。
これによつて抵抗R11で電位降下が生じる結
果、トランジスタQ14のベース電位が電流伝達回
路１５のないときよりも上昇し、第２の電流折返
し回路１２の電流利得が無信号時のN1の値より
も増加することになる。この電流利得は抵抗R11
での電位降下が大きい程増加するが、その最大値
はトランジスタQ14の電流増幅率β14で抑えられ
る。換言すれば、第２の電流折返し回路１２の電
流利得はある程度以上の入力電流Iioの増加に応じ
て、Q14の電流増幅率β14近くまで増加することに
なる。
果、トランジスタQ14のベース電位が電流伝達回
路１５のないときよりも上昇し、第２の電流折返
し回路１２の電流利得が無信号時のN1の値より
も増加することになる。この電流利得は抵抗R11
での電位降下が大きい程増加するが、その最大値
はトランジスタQ14の電流増幅率β14で抑えられ
る。換言すれば、第２の電流折返し回路１２の電
流利得はある程度以上の入力電流Iioの増加に応じ
て、Q14の電流増幅率β14近くまで増加することに
なる。
そして、抵抗R12での電位降下によつてトラン
ジスタQ16のベース電圧が下降するために、Q16
のコレクタ電流IC16が無信号時よりも減少する結
果、信号出力端OUTより負荷RLに出力電流IOUT
が流れ出すことになる。このときの信号電流利得
Aは抵抗R11での電位降下が十分に大きく且つ
IC20≫IC16として A＝IOUT／Iio≒β14・N2 となる。
ジスタQ16のベース電圧が下降するために、Q16
のコレクタ電流IC16が無信号時よりも減少する結
果、信号出力端OUTより負荷RLに出力電流IOUT
が流れ出すことになる。このときの信号電流利得
Aは抵抗R11での電位降下が十分に大きく且つ
IC20≫IC16として A＝IOUT／Iio≒β14・N2 となる。
次に、信号入力端子INから入力電流Iioが流れ
出す場合について説明すると、この場合にはIC11
＞I1＞IC12となる。
出す場合について説明すると、この場合にはIC11
＞I1＞IC12となる。
この状態において、若し電流伝達回路１６が無
かつたとするとVB13＜VB15となつているので、電
流伝達回路１６の挿入によりQ15のベースから
Q13のベース側に電流が流れることになる。つま
り、Q16のベース→R12→Q15のベース→電流伝達
回路１５→Q13のベース→R11→Q13のコレクタな
る経路で電流が流れるものである。
かつたとするとVB13＜VB15となつているので、電
流伝達回路１６の挿入によりQ15のベースから
Q13のベース側に電流が流れることになる。つま
り、Q16のベース→R12→Q15のベース→電流伝達
回路１５→Q13のベース→R11→Q13のコレクタな
る経路で電流が流れるものである。
これによつて、R12で電位降下が生じる結果、
Q16のベース電位が電流伝達回路１５のないとき
よりも上昇し、第３の電流折返し回路１３の電流
利得が無信号時のN2の値よりも増加することに
なる。この電流利得はR12での電位降下が大きい
程増加するが、その最大値はQ16の電流増幅率β16
で抑えられる。換言すれば、第３の電流折返し回
路１３の電流利得はある程度以上の入力電流Iioの
増加に応じてQ16の電流増幅率β16近くまで増加す
ることになる。
Q16のベース電位が電流伝達回路１５のないとき
よりも上昇し、第３の電流折返し回路１３の電流
利得が無信号時のN2の値よりも増加することに
なる。この電流利得はR12での電位降下が大きい
程増加するが、その最大値はQ16の電流増幅率β16
で抑えられる。換言すれば、第３の電流折返し回
路１３の電流利得はある程度以上の入力電流Iioの
増加に応じてQ16の電流増幅率β16近くまで増加す
ることになる。
そして、R11での電位降下によつてQ14のベー
ス電圧が下降するために、Q14のコレクタ電流
IC14は無信号時よりも減少する結果、信号出力端
OUTに向かつて負荷RL側から出力電流が流れ込
むことになる。このときの信号電流利得Aは
R12での電位降下が十分に大きく且つIC16≫IC20
として A＝IOUT／Iio≒β16・N1 となる。
ス電圧が下降するために、Q14のコレクタ電流
IC14は無信号時よりも減少する結果、信号出力端
OUTに向かつて負荷RL側から出力電流が流れ込
むことになる。このときの信号電流利得Aは
R12での電位降下が十分に大きく且つIC16≫IC20
として A＝IOUT／Iio≒β16・N1 となる。
以上のようにして信号入力時にはいわゆるプツ
シユプル動作を奏することができるものである。
なお、微小入力時における信号電流利得A〓は正
負入力時共にR11，R12での電位降下が殆どない
ので、入力の正負にかかわらず A〓＝２・N1・N2 となる。
シユプル動作を奏することができるものである。
なお、微小入力時における信号電流利得A〓は正
負入力時共にR11，R12での電位降下が殆どない
ので、入力の正負にかかわらず A〓＝２・N1・N2 となる。
そして、以上のようなプツシユプル増幅器によ
れば、出力トランジスタの無信号時のコレクタ電
流がトランジスタの電流増幅率に依存することな
く安定に設定し得、それだけモノリシツク集積回
路化が容易となる。
れば、出力トランジスタの無信号時のコレクタ電
流がトランジスタの電流増幅率に依存することな
く安定に設定し得、それだけモノリシツク集積回
路化が容易となる。
また、電源の両端間にはトランジスタのベー
ス・エミツタ接合部が最大で２個しか直列に接続
されていないので、それだけ低電源電圧で動作せ
しめることができる。
ス・エミツタ接合部が最大で２個しか直列に接続
されていないので、それだけ低電源電圧で動作せ
しめることができる。
さらに、信号電流利得はある程度以上の入力電
流が流れると微小入力時に比して増加するように
なるが、微小入力時においては信号電流利得が小
さいので、無信号時のノイズを小さくすることが
できる。
流が流れると微小入力時に比して増加するように
なるが、微小入力時においては信号電流利得が小
さいので、無信号時のノイズを小さくすることが
できる。
第３図は一電源方式に適用した他の実施例を示
すもので、第２図の入力部に電圧源入力、電流源
出力タイプの差動増幅器OPを設けてなるAC増幅
器であつて、第２図と同様に構成される部分につ
いては同一符号を付してその詳細な説明を省略す
るものとする。そして、この実施例によれば電源
を一電源方式にし得る以外に、出力端OUTから
差動増幅器OPの入力端に負帰還回路を挿入する
ことによつて歪特性を大幅に改善することができ
る。
すもので、第２図の入力部に電圧源入力、電流源
出力タイプの差動増幅器OPを設けてなるAC増幅
器であつて、第２図と同様に構成される部分につ
いては同一符号を付してその詳細な説明を省略す
るものとする。そして、この実施例によれば電源
を一電源方式にし得る以外に、出力端OUTから
差動増幅器OPの入力端に負帰還回路を挿入する
ことによつて歪特性を大幅に改善することができ
る。
なお、この発明は上記し且つ図示した実施例の
みに限定されることなく、この発明の要旨を逸脱
しない範囲で種々の変形や適用が可能であること
は言う迄もない。
みに限定されることなく、この発明の要旨を逸脱
しない範囲で種々の変形や適用が可能であること
は言う迄もない。
従つて、以上説明したようにこの発明によれ
ば、特に使用するトランジスタの電流増幅率の影
響を可及的に軽減すると共に、低電源電圧で駆動
し得るように改良した極めて良好なるプツシユプ
ル増幅器を提供することが可能となる。
ば、特に使用するトランジスタの電流増幅率の影
響を可及的に軽減すると共に、低電源電圧で駆動
し得るように改良した極めて良好なるプツシユプ
ル増幅器を提供することが可能となる。
第１図は従来のプツシユプル増幅器を示す構成
説明図、第２図はこの発明に係るプツシユプル増
幅器の一実施例を示す構成説明図、第３図は同じ
く他の実施例を示す構成説明図である。 Q11，Q12……相補型トランジスタ、１１〜１
４……電流折返し回路、１５……電流伝達回路、
R11〜R14……抵抗、１６……バイアス回路、S1，
S2……定電流源、IN……信号入力端、OUT……
信号出力端、RL……負荷、VL……バイアス電源、
VCC……電源、Q13〜Q22……トランジスタ。
説明図、第２図はこの発明に係るプツシユプル増
幅器の一実施例を示す構成説明図、第３図は同じ
く他の実施例を示す構成説明図である。 Q11，Q12……相補型トランジスタ、１１〜１
４……電流折返し回路、１５……電流伝達回路、
R11〜R14……抵抗、１６……バイアス回路、S1，
S2……定電流源、IN……信号入力端、OUT……
信号出力端、RL……負荷、VL……バイアス電源、
VCC……電源、Q13〜Q22……トランジスタ。
Claims (1)
- 【特許請求の範囲】 １ エミツタを相互接続して信号入力端となす第
１の導電型の第１のトランジスタおよび第１の導
電型と相補関係をなす第２の導電型の第２のトラ
ンジスタと、 前記第１のトランジスタのコレクタに入力が接
続され所定の電流利得を有する第１の電流折返し
手段と、 エミツタがそれぞれ基準電位点に接続されると
共に、それぞれのベース間に第１の抵抗素子が接
続された第１の導電型の第３および第４のトラン
ジスタを有し、前記第３のトランジスタのコレク
タと前記第４のトランジスタのベースを接続して
入力となし、前記第４のトランジスタのコレクタ
を出力とするとともに前記第３および第４のトラ
ンジスタのエミツタ面積比を違えて所定の電流利
得を有する第２の電流折返し手段と、 エミツタがそれぞれ基準電位点に接続されると
共に、それぞれのベース間に第２の抵抗素子が接
続された第１の導電型の第５および第６のトラン
ジスタを有し、前記第５のトランジスタのコレク
タと前記第６のトランジスタのベースを接続して
入力となし、前記第６のトランジスタのコレクタ
を出力とするとともに前記第５および第６のトラ
ンジスタのエミツタ面積比を違えて所定の電流利
得を有する第３の電流折返し手段と、 前記第２の電流折返し手段の出力に入力が接続
され所定の電流利得を有する第４の電流折返し手
段と、 前記第１および第２のトランジスタのそれぞれ
のベースに接続され、無信号時に前記第１および
第２のトランジスタのコレクタ電流が所定値にな
るように、バイアスし、さらに前記信号入力端に
所定の直流電圧を与えるためのバイアス手段と、 前記第３のトランジスタのベースと前記第５の
トランジスタのベースを直接または抵抗素子を介
して接続した電流伝達手段とを具備し、 前記第２の電流折返し手段の入力を前記第２の
トランジスタのコレクタに接続し、 前記第３の電流折返し手段の入力を前記第１の
電流折返し手段の出力に接続し、前記第３および
第４の電流折返し手段の出力を相互接続して信号
出力端とし、交流入力信号が増加した時に交流電
流利得を増加するようにしたことを特徴とするプ
ツシユプル増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56208318A JPS58108808A (ja) | 1981-12-23 | 1981-12-23 | プツシユプル増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56208318A JPS58108808A (ja) | 1981-12-23 | 1981-12-23 | プツシユプル増幅器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58108808A JPS58108808A (ja) | 1983-06-29 |
| JPH0133046B2 true JPH0133046B2 (ja) | 1989-07-11 |
Family
ID=16554271
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56208318A Granted JPS58108808A (ja) | 1981-12-23 | 1981-12-23 | プツシユプル増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58108808A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009088751A (ja) * | 2007-09-28 | 2009-04-23 | Muneo Yamabe | 増幅回路 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1235857B (it) * | 1983-08-05 | 1992-11-16 | Sgs Microelettronica Spa | Stadio di uscita per amplificatori di potenza. |
| JPS62214707A (ja) * | 1986-03-14 | 1987-09-21 | Nippon Gakki Seizo Kk | 増幅回路 |
| CN103270465B (zh) * | 2010-12-23 | 2016-07-20 | 马维尔国际贸易有限公司 | 用于过程变化和电源调制的准确偏置跟踪 |
-
1981
- 1981-12-23 JP JP56208318A patent/JPS58108808A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009088751A (ja) * | 2007-09-28 | 2009-04-23 | Muneo Yamabe | 増幅回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58108808A (ja) | 1983-06-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4240040A (en) | Operational amplifier | |
| KR900008752B1 (ko) | 전류미러회로 | |
| JPH0322723B2 (ja) | ||
| US3946325A (en) | Transistor amplifier | |
| US4451800A (en) | Input bias adjustment circuit for amplifier | |
| JPS6212692B2 (ja) | ||
| JPS6155288B2 (ja) | ||
| US4425551A (en) | Differential amplifier stage having bias compensating means | |
| US4607233A (en) | Push-pull amplifier circuit with stable class AB operation | |
| US5140181A (en) | Reference voltage source circuit for a Darlington circuit | |
| JPH0133046B2 (ja) | ||
| US4017749A (en) | Transistor circuit including source voltage ripple removal | |
| US6734720B2 (en) | Operational amplifier in which the idle current of its output push-pull transistors is substantially zero | |
| JPS6154286B2 (ja) | ||
| US6339319B1 (en) | Cascoded current mirror circuit | |
| US4137506A (en) | Compound transistor circuitry | |
| JP3272749B2 (ja) | 入力電流に対して出力電流が所定の比率を有する電流源 | |
| JPS6228087Y2 (ja) | ||
| JPH0362042B2 (ja) | ||
| JP3547895B2 (ja) | 定電流発生回路 | |
| JPH0145766B2 (ja) | ||
| JP3441356B2 (ja) | 増幅回路 | |
| JPS6373706A (ja) | 増幅回路装置 | |
| JP3190707B2 (ja) | クランプ形電流電圧変換回路 | |
| KR900005303B1 (ko) | 전원전압 추종형 바이아스회로 |