KR900008752B1 - 전류미러회로 - Google Patents

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KR900008752B1
KR900008752B1 KR1019880006731A KR880006731A KR900008752B1 KR 900008752 B1 KR900008752 B1 KR 900008752B1 KR 1019880006731 A KR1019880006731 A KR 1019880006731A KR 880006731 A KR880006731 A KR 880006731A KR 900008752 B1 KR900008752 B1 KR 900008752B1
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다츠오 다나카
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가부시키가이샤 도시바
아오이 죠이치
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Abstract

내용 없음.

Description

전류미러회로
제1도 및 제2도는 각각 통상의 전류미러회로를 도시해 회로도.
제3도는 본 발명의 제1실시예에 따른 전류미러회로를 도시해 놓은 회로도.
제4도는 본 발명의 제2실시예에 따른 전류미러회로를 도시해 놓은 회로도.
제5도는 본 발명의 제3실시예로서, 제3도에 도시된 전류미러회로를 이용한 전압/전류변환회로를 도시해 놓은 회로도.
제6 는 본 발명의 제4 시예로서, 제5 에 도시된 전압/전류변환회로의 변형예를 도시해 놓은 회로도.
제7도는 본 발명의 제5실시예에 따른 전류미러회로를 도시해 놓은 회로도.
제8도는 본 발명의 제6실시예로서, 제7도에 도시된 회로를 이용한 전압/전류변환회로를 도시해 놓은 회로도.
* 도면의 주요부분에 대한 부호의 설명
11, 21, 22 : 전류미러부 C : 개퍼시터
R : 저항
Q1∼Q3, Q6, Q8, Q1∼Q3'Q8 : NPN 트랜지스터
Q4, Q5, Q7, Q4',Q5' : PNP 트랜지스
Vcc : 전원 Vin : 전압신호원
본 발명은 전류미러회로(Current mirror curcuit)에 관한 것으로, 특히 저전압동작이 가능하면서 트랜지스터의 전류증폭률(β)이 비교적 작은 경우에도 입력전류와 동일한 값의 출력전류를 얻을 수 있도록 개량한 전류미러회로에 관한 것이다.
종래의 전형적인 전류미러회로를 제1도에 도시해 놓았는 바, 제1도에서 NPN트랜지스터(T1, T2)가 동일한 값의 전류증폭률(β)을 가짐과 더불어 그 β값이 무한대인 이상적인 상태의 트랜지스터라고 한다면, 트랜지스터(T2)의 컬렉터전류, 즉 출력전류(Iout)의 값은 트랜지스터(T1)의 켈렉터에 공급되는 입력전류(Iin)와 동일한 값으로 되게 된다. 그러나, 실제로는 트랜지스터(T1, T2)의 β는 유한값이기 때문에 아래에 나타낸 식으로부터 알 수 있는 바와 같이 출력전류(Iout)의 값이 β에 의존하게 됨으로써 출력전류(Iout)의 값은 입력전류(Iin)의 값보다 작게 된다.
즉, 트랜지스터(T1)의 컬렉터전류를 Ic1, 베이스전류를 Ib1으로하고, 트랜지스터(T2)의 켈렉터전류를 Ic2, 베이스전류를 Ib1로 하면, 입력전류(Iin)는
Figure kpo00001
으로 된다. 단, 여기서 BN은 NPN 트랜지스터(T1, T2)의 에미터접지전류증폭률이다. 따라서 출력전류(Iout)는
Figure kpo00002
으로 되게 되고, 여기서 BN의 값을 350, 70, 20, 10으로 한 경우의 Iout과 Iin과의 관계가 아래와 같이 되게 되는바, 즉
Figure kpo00003
으로 되어 출력전류(Iout)와 입력전류(Iin)와의 관계는 Iout트랜지스터(T1, T2)의 β에 크게 의존하게 된다.
한편, 이상 설명한 바와 같은 β의존성을 개선시킨 회로로서는 제2도 도시된 회로가 잘 아려져 있는데, 이 회로는 트랜지스터(T1)의 켈렉터와 베이스를 직접 접속시켜 주는 대신에 NPN트랜지스터(T3)를 설치해서 이 트랜지스터(T3)의 켈렉터전류를 트랜지스터(T1) 및 트랜지스터(T2)의 공통베이스에 공급해 줌으로써 트랜지스터(T1, T2)의 β의존성을 개선하도록 된 것이다.
즉, 제2도에 도시된 회로에서는 입력전류(Iin)와 출력전류(Iout)의 관계가
Figure kpo00004
로 주어지게 되는바, 여기에서 제1도와 마찬가지로 βN의 값을 350, 70, 20, 10으로 하면
Figure kpo00005
으로 되어 이상의 계산치로부터 분명히 알 수 있는 바와 같이 제2도에서 도시된 회로에서는 제1도에 도시된 회로에 비해 β의존성이 많이 감소되게 된다.
그러나, 제1도에 도시된 회로에서는 전류입력단자의 전압이 트랜지스터(T1)의 베이스. 에미터간의 전압(Vbe1≒0.7V)으로 되는 것에 비해, 제2도에 도시된 회로에서는 입력전류(Iin)의 입력단자전압이 트랜지스터(T1)의 베이스. 에미터간접압(Vbe1)과 트랜지스터(T3)의 베이스. 에미터간의 전압(Vbe3)의 합, 즉 Vbe1+Vbe3=1.4V로 되게 됨으로써, 저전압동작에 있어서는 제1도에 도시된 회로보다는 제2도에 도시된 회로가 불량하다는 결점이 있다.
이에 본 발명은 상기한 사정을 감안해서 발명된 것으로, 트랜지스터 β의존성을 적게 해줌으로써 출력전류간의 전류오차가 축소됨은 물론 충분한 저전압동작이 가능하도록 된 전류미러회로를 제공함에 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명에 의하면, 전류입력단자와, 전류출력단자, 입력전류를 전류입력단자에 공급해 주는 입력전류공급부, 켈렉터가 전류입력단자에 접속됨과 더불어 에미터가 제1전원전위공급단자(접지단자)에 접속된 제1트랜지스터, 켈렉터가 전류출력단자에 접속됨과 더불어 에미터가 제1전원전위공급단자에 접속되는 한편 베이스가 상기 제1트랜지스터의 베이스에 접속된 제2트랜지스터, 상기 제1트랜지스터의 컬렉터에 베이스가 접속됨과 더불어 에미터가 상기 제1전원전위공급단자에 접속된 제3트랜지스터 및 이 제3트랜지스터의 컬렉터전류에 비례한 전류를 상기 제1 및 제2트랜지스터의 공통베이스에 공급해 주는 전류미러부가 구비된 전류미러회로가 제공된다.
따라서 상기한 구성으로 된 전류미러회로에 따르면, 제3트랜지스터의 컬렉터전류가 전류미러부에 의해 제1 및 제2트랜지스터의 공통 베이스에 공급되게 되는바, 이것에 의해 β의존성이 작은 회로가 실현되게 된다. 또한 전류입력단자의 전압은 제3트랜지스터의 에미터가 제1전원전위공급단자에 결합되어 있기 때문에 충분히 낮게 설정할 수 있게 된다.
제3도는 본 발명의 제1실시예에 따른 전류미러회로를 도시해 놓은 것으로, NPN 트랜지스터(Q1)와 NPN 트랜지스터(Q2)의 베이스가 상호접속됨과 더불어 트랜지스터(Q1)의 컬렉터에 입력전류(Iin)가 공급되는 한편 트랜지스터(Q2)의 컬렉터는 출력전류(Iout)의 출력단자로 되어 있다. 또, 트랜지스터(Q1) (Q2)의 각 에미터는 각각 저항(R1) (R2)을 통해서 접지단자에 접속되어 있고, 트랜지스터(Q1)의 컬렉터에는 NPN 트랜지스터(Q3)의 베이스가 접속되어 있으며, 트랜지스터(Q3)의 에미터는 접지단자에 접속됨과 더불어 컬렉터는 PNP트랜지스터(Q4)의 컬렉터에 접속되어 있다. 그리고, 상기 트랜지스터(Q4)는 그 컬렉터 및 베이스가 상호접속되면서 그 베이스에는 PNP 트랜지스터(Q5)의 베이스가 접속됨과 더불어 트랜지스터(Q4), (Q5)의 각 에미터는 전원(Vcc)단자에 접속되어 있는바, 이들 트랜지스터(Q4, Q5)에 의해 전류미러부(11)가 구성되어 있다. 여기서 상기 PNP트랜지스터(Q5)의 컬렉터는 트랜지스터(Q1), (Q2)의 공통베이스에 접속되어 있다.
따라서, 상기와 같이 구성된 전류미러회로에 있어서는 트랜지스터(Q1)의 컬렉터전류(Ic1)에 비례한 전류가 (Q3) 및 전류미러부(11)에 의해서 트랜지스터(Q1), (Q2)의 공통베이스로 흐르게 됨으로써 입력전류(Iin)와 출력전류(Iout)간의 전류값오차를 충분히 작게 할 수 있게 된다.
즉, 상기한 전류미러회로에 있어서 입력전류(Iin)와 출력전류(Iout)와의 관계식은 다음과 같이 주어지게 되는바, 즉 트랜지스터(Q1∼Q5)의 컬렉터전류를 각각 Ic1∼Ic5, 베이스전류를 Ib1∼Ib5로 하고, NPN트랜지스터(Q1∼Q3)의 각 전류증폭률을 βN, PNP트랜지스터(Q4∼Q5)의 각 전류증폭률을 βP로 하면 입력전류(Iin)는
Figure kpo00006
으로 되게 한다. 따라서 출력전류(Iout)는
Figure kpo00007
으로 되게 되므로 여기서 βN의 값을 350, 70, 20, 10으로 하는 경우의 Iout과 Iin의 관계는 아래와 같이 되게 된다.
Figure kpo00008
여기서, 이상의 계산값은 βP가 최악의 값인 βP=10으로 된 경우에 대한 것이다.
이 계산결과로부터 알수 있는 바와 같이, 제3도에 도시된 회로는 제2도에 도시된 회로와 동일한 β보상특성이 얻어지게 되고, 또 상술한 바와 같이 랜지스터(Q3)의 베이스, 에미터간 전압(Vbe3), 즉 0.7V 정도로 되어 제2도에 도시된 회로에 비해 저전압동작이 가능하게 된다.
제4도는 본 발명의 제2실시예에 따른 전류미러회로를 도시해 놓은 것으로, 1개의 전류입력에 대해 전류의 흐르는 방향이 서로 반대방향인 2개의 출력전류를 얻도록 구성되어 있다.
이 회로에서는 상술한 제3도의 회로에 추가로 NPN트랜지스터(Q6)와 제2의 출력전류(Iout2)를 출력시켜 주는 NPN트랜지스터(Q7)가 설치되어 있고, 또 NPN트랜지스터(Q3)의 에미터는 저항(R3)을 통해서 접지단자에 접속되어 있고, NPN트랜지스터(Q1) (Q2)의 에미터도 각각 저항(R1), (R2)을 통해서 접지단자에 접속되어 있다.
또한 상기 트랜지스터(Q6)는 베이스 및 컬렉터가 트랜지스터(Q1), (Q2)의 공통베이스에 접속되면서 그 에미터가 또한 저항(R6)을 통해서 접지단자에 접속되어 있고, 상기 NPN트랜지스터(Q7)는 베이스가 NPN트랜지스터(Q4), (Q5)의 공통베이스에 접속됨과 더불어 에미터가 저항(R7)을 통해서 전원(Vcc) 단자에 접속되는 한편 그 컬렉터는 출력전류(Iout2)를 출력시키기 위한 단자로 되어 있다.
따라서, 제4도에 도시된 회로에서는 NPN트랜지스터(Q1, Q2, Q6)에 의해 제1전류미러부(21)가 구성됨과 더불어, PNP트랜지스터(Q4, Q5, Q7)에 의해 제2전류미러부(22)가 구성되어 있으며, 또 이에 대해 트랜지스터(Q3)→전류미러부(22)→전류미러부(21)→트랜지스터(Q3)의 궤환루프가 형성되게 되는바, 이것에 의해 NPN, PNP양극성 트랜지스터의 β보상이 1개의 루프로 실현되게 되고, 그 결과로서 제1출력전류(iout1)의 제2출력전류(iout2)의 값은 거의 동일하게 된다.
또한, 제4도에 도시된 회로에 있어서, 제1 및 제2출력전류(Iout1, Iout2)와 입력전류(Iin)의 관계는 다음의 식으로 주어지게 된다. 즉
Figure kpo00009
그런데, 여기서 β의 값을 최악의 값인 βN=70, βp=10으로 해주어도
Figure kpo00010
으로 되므로 제1 및 제2출력전류 모두가 β의존성이 작도록 된 회로를 실현할 수 있게 된다.
또한 제2출력전류(Iout2)의 값은 입력전류(Iin)보다도 크기 때문에 일반적으로 β가 작음에 따라 이득이 저하되기 쉬운 반도체집적회로에서 제4도에 도시된 회로는 매우 유효하게 된다.
제5도는 본 발명의 제3실시예로서 전압/전류변환(V/1변환)회로의 구성예를 도시해 놓은 회로도로, V/1 변환회로를 구성해 주기 위해서는 제3도에 도시된 회로에서의 트랜지스터(Q1)의 컬렉터와 트랜지스터(Q3)의 베이스와의 접속노드(node), 즉 전류입력단자에 제5도에 도시된 바와 같이 저항(R)과 캐패시터(C)의 직렬접속을 통해서 전압신호원(Vin)을 접속시켜 주면 좋지만, 단지 그러한 접속을 한 정도로는 신호입력노드(N1)로부터 바라본 회로의 교류임피던스가 크기 때문에 왜곡이 큰 V/1변환회로로 되게 된다.
따라서, 제5도에 도시된 회로에서는 트랜지스터(Q1, Q2)의 공통베이스와 접지단자와의 사이에 전류원(Io)을 설치해준 것으로, 이렇게 해주게 되면 트랜지스터(Q3)의 컬렉터전류가 Io의 값과 거의 같게 되므로, Io의 값을 비교적 크게 해줄 경우에는 노드(N1)로부터 본 회로의 교류임피던스를 작게할 수 있게 된다. 즉, 상기와 같은 구성의 V/1변환회로에서는 입력전류의 변동에 수반되는 트랜지스터(Q3)의 베이스. 에미터간 전압(Vbe3)의 변동이 억제되므로 선형성이 우수한 V/1변환회로가 얻어지게 된다.
제6도는 본 발명의 제4실시예로서, 제5도에 도시된 V/1변환회로를 2개 이용하면서 각 회로에서의 전류출력용 트랜지스터(Q2, Q2')의 에미터를 저항(R10)을 통해서 상호접속시켜 차동증폭기를 구성한 예로, 제6도에 있어서는 저항(R)과 캐패시터(C)의 직렬접속을 통해서 전압 신호원(Vin)을 한쪽회로의 전류입력단자에 공급하고, 그 전압신호에 대응된 제1 및 제2전류출력을 각각 트랜지스터(Q2, Q2')의 컬렉터로 출력시키게 되는 바, 이 경우 트랜지스터(Q2)의 컬렉터전류와 트랜지스터(Q2')의 컬렉터전류와의 관계는 저항(R10, R2, R2')사이의 저항비로 결정되고, 또 1개의 입력신호에 대해서 값이 다른 2개의 출력전류를 얻을 수 있게 된다.
또한 저항(R10, R2, R2')에 의해 구성된 △형 회로는 △-Y변환을 행해서 Y형 회로로 하여도 동일한 특성이 얻어지게 되고, 또 제6도에 도시된 차동증폭기구성은 제3도 및 제4도에 각각 도시된 회로에서도 마찬가지로 실현할 수 있게 된다.
제7도는 본 발명의 제5실시예에 관한 전류미러회로를 도시해 놓은 것으로, 제7도에 도시된 회로는 NPN트랜지스터(Q3, Q8)와 전류미러부(11) 및 저항(R3)으로 차동증폭회로를 구성하고, 그 차동출력을 트랜지스터(Q1), (Q2)의 공통베이스에 공급해 줌으로써 트랜지스터의 β보상을 실현하도록 된 것이다.
즉, NPN트랜지스터(Q8)는 베이스 및 컬렉터가 상호 접속되면서 그 상호접속점이 PNP트랜지스터(Q5)의 컬렉터 및 NPN트랜지스터(Q1, Q2)의 공통베이스에 접속되는 한편 그 에미터는 트랜지스터(Q3)의 에미터와 접속되고, 그 공통에미터가 저항(R3)을 통해서 접지되어 있다.
이러한 구성에 있어서도 제3도에 도시된 전류미러회로와 마찬가지로 트랜지스터(Q3)의 컬렉터전류가 트랜지스터(Q1, Q2)의 공통베이스에 공급되는 것으로 되므로 트랜지스터(Q1, Q2)의 β보상을 행할 수 있게 되어 입력전류(Iin)와 출력전류(Iout)의 값을 같게 할 수 있게 된다.
또한, 상기 회로에 있어서는 트랜지스터(Q8)가 다이오드로서 작용하도록 되어 있음에 따라 트랜지스터(Q1), (Q2)의 공통베이스전위가 온도변화에 따르지 않고 안정된 값으로 유지되게 되므로, 도시된 바와 같이 트랜지스터(Q1)의 컬렉터에 저항(R)과 캐패시터(C)의 직렬접속을 통해서 전압신호원(Vin)을 접속시켜 전압/전류변환회로를 구성한 경우에는 전압신호에 따른 왜곡없이 안정된 전류출력을 얻을 수 있게 된다.
제8도는 본 발명의 제6실시예로서 제7도에 도시된 회로를 2개 이용하면서 각 회로에서의 전류출력용 트랜지스터(Q2, Q2')의 에미터를 저항(R10)으로 상호접속시켜 차동증폭회로를 구성한 예를 도시해 놓은 것으로, 제8도에서는 저항(R)과 캐패시터(C)의 직렬접속을 통해서 전압신호원(Vin)을 한쪽 회로의 전류입력단자, 즉 트랜지스터(Q1)의 컬렉터에 공급해 주고, 그 전압신호에 대응된 제1 및 제2전류출력을 각각 전류출력용 트랜지스터(Q2, Q2')의 컬렉터로 출력시키도록 되어 있느바, 이 경우에는 트랜지스터(Q2)의 컬렉터전류와 트랜지스터(Q2')의 컬렉터전류와의 관계는 저항(R10, R2, R2') 사이의 저항비로 결정되게 된다. 이로써, 1개의 입력신호에 대해서 값이 다른 2개의 출력신호를 얻을 수 있게 된다.
또한, 저항(R10, R2, R2')에 의해 이루어진 △형 회로를 △-Y변환시켜서 Y형 회로로 변환시킨 경우에도 동일한 특성을 얻을 수 있게 된다.
여기서 상기 제8도의 실시예에 있어서도 제6도의 실시예와 마찬가지로 전류원(Io, Io')을 설치해 놓을 수 있다.
이상에서 설명한 본 발명에 따르면, 전류증폭률이 비교적 작은 경우에도 입력전류와 거의 같은 값의 출력전류를 얻게 되는 전류미러회로를 구현할 수 있게 된다.

Claims (10)

  1. 전류입력단자와, 제1전류출력단자, 입력전류를 상기 전류입력단자에 공급해 주는 전류공급수단, 컬렉터가 상기 전류입력단자에 접속됨과 더불어 에미터가 제1전원전위공급단자측에 접속된 제1트랜지스터(Q1), 컬렉터가 상기 제1전류출력단자에 접속되면서 에미터가 상기 제1전원공급단자측에 접속되는 한편 베이스가 상기 제1트랜지스터(Q1)의 베이스에 접속된 제2트랜지스터(Q2), 상기 제1트랜지스터(Q1)의 컬렉터에 베이스가 접속됨과 더불어 에미터가 상기 제1전원전위공급단자측에 접속된 제3트랜지스터(Q3) 및, 이 제3트랜지스터(Q3)의 컬렉터전류에 비례한 전류를 상기 제1 및 제2트랜지스터(Q1, Q2)의 공통베이스에 공급해주는 전류미러수단(11)이 구비되어 구성된 것을 특징으로 하는 전류미러회로.
  2. 제1항에 있어서, 상기 전류미러수단(11)은 제4 및 제5트랜지스터(Q4, Q5)로 구성된 것으로서, 상기 제4트랜지스터(Q4)의 컬렉터 및 베이스는 상기 제3트랜지스터(Q3)의 컬렉터에 접속되면서 그 에미터가 제2전원전위공급단자에 접속되고, 상기 제5트랜지스터(Q5)의 베이스는 상기 제4트랜지스터(Q4)의 베이스에 접속되면서 그 에미터가 상기 제2전원전위단자에 접속되는 한편 그 컬렉터가 상기 제1 및 제2트랜지스터(Q1, Q2)의 공통베이스에 접속된 것을 특징으로 하는 전류미러회로.
  3. 제2항에 있어서, 베이스 및 컬렉터가 상기 제5트랜지스터(Q5)의 컬렉터에 접속되면서 그 베이스가 상기 제1 및 제2트랜지스터(Q1, Q2)의 공통베이스체 접속됨과 더불어 에미터가 상기 제1전원전위공급단자측에 접속된 제6트랜지스터(Q6)와, 비이스가 상기 제4 및 제5트랜지스터(Q4, Q5)의 공통베이스에 접속됨과 더불어 에미터가 상기 제2전원전위공급단자측에 접속되는 한편 컬렉터가 제2전류출력단자에 접속된 제7트랜지스터(Q7)가 더 구비되어 구성된 것을 특징으로 하는 전류미러회로.
  4. 제1항에 있어서, 상기 제1 및 제2트랜지스터(Q1, Q2)의 공통베이스에 일단이 접속되면서 다른단이 상기 제1전원전위공급단자에 접속된 전류원(Io)의 더 구비되어 구성된 것을 특징으로 하는 전류미러회호.
  5. 제4항에 있어서, 상기 전류입력단자에 전압신호를 공급해 주는 전압신호원(Vin)이 구비되어, 상기 제1전류출력단자로부터 상기 전압신호에 대응된 전류출력이 발생되도록 구성된 것을 특징으로 하는 전류미러회로.
  6. 제1항에 있어서, 에미터가 상기 제3트랜지스터(Q3)의 에미터에 접속되면서 베이스 및 컬렉터 상기 제1 및 제2트랜지스터(Q1, Q2)의 공통베이스에 접속된 제8트랜지스터(Q8)가 더 구비되어 구성된 것을 특징으로 하는 전류미터회로.
  7. 제1 및 제2전류입력단자와, 제1 및 제2전류출력단자, 입력전류를 상기 제1 및 제2전류입력단자에 각각 공급해주는 제1 및 제2입력전류공급수단, 컬렉터가 상기 제1전류입력단자에 접속됨과 더불어 에미터가 상기 제1전원전위공급단자측에 접속된 제1트랜지스터(Q1), 컬렉터가 상기 제1전류출력단자에 접속됨과 더불어 에미터가 상기 제1전원전위공급단자측에 접속된 제1트랜지스터(Q1), 컬렉터가 상기 제1전류출력단자에 접속됨과 더불어 에미터가 상기 제1전원전위공급단자측에 접속되는 한편 베이스가 상기 제1트랜지스터(Q1)의 베이스에 접속된 제2트랜지스터(Q2), 상기 제1트랜지스터(Q1)의 컬렉터에 베이스가 접속됨과 더불어 에미터가 상기 제1전원전위공급단자측에 접속된 제3트랜지스터(Q3), 이 제3트랜지스터(Q3)의 컬렉터전류에 비례한 전류를 제1 및 제2트랜지스터(Q1, Q2)의 공통베이스에 공급해주는 제1전류미러수단(11), 컬렉터가 상기 제2전류입력단자에 접속됨과 더불어 에미터가 제1전원전위공급단자측에 접속된 제4트랜지스터(Q1'), 컬렉터가 상기 제2전류출력단자에 접속됨과 더불어 에미터가 상기 제2트랜지스터(Q2)의 에미터측에 접속되는 한편 베이스가 상기 제4트랜지스터(Q1')의 베이스에 접속된 제5트랜지스터(Q2'), 상기 제4트랜지스터(Q1')의 컬렉터에 베이스가 접속됨과 더불어 에미터가 상기 제1전원전위공급단자측에 접속된 제6트랜지스터(Q8'), 이 제6트랜지스터(Q8')의 컬렉터전류에 비례한 전류를 상기 제4 및 제5트랜지스터(Q1', /Q2)의 공통베이스에 공급해 주는 제2전류미러수단(11') 및 상기 제1전류입력단자에 전압신호를 공급해 주는 전압신호공급수단이 구비되어, 상기 전압신호에 대응된 전류출력이 상기 제1 및 제2전류출력단자로부터 각각 발생되도록 구성된 것을 특징으로 하는 전류미러회로.
  8. 제7항에 있어서, 상기 제1전류미러수단(11)이 제7 및 제8트랜지스터(Q4, Q5)를 갖추고 있는 것으로서, 상기 제7트랜지스터(Q4)의 컬렉터 및 베이스가 상기 제3트랜지스터(Q3)의 컬렉터에 접속됨과 더불어 그 에미터가 제2전원전위공급단자에 접속되는 한편 그 베이스가 제8트랜지스터(Q5)의 베이스에 접속되고, 상기 제8트랜지스터(Q5)의 에미터가 상기 제2전원전위공급단자에 접속됨과 더불어 그 컬렉터가 상기 제1 및 제2트랜지스터(Q1, Q2)의 공통베이스에 접속되며 ; 상기 제2전류미러수단은 제9 및 제10트랜지스터(Q5, Q4')를 갖추고 있는 것으로서, 상기 제9트랜지스터(Q5')의 컬렉터 및 베이스가 상기 제6트랜지스터(Q8')의 컬렉터에 접속됨과 더불어 그 에미터가 제2전원전위공급단자에 접속되고, 상기 제10트랜지스터(Q4')의 베이스가 상기 제9트랜지스터(Q5')의 베이스에 접속됨과 더불어 그 에미터가 상기 제2전원전위공급단자에 접속되는 한편 그 컬렉터가 상기 제4 및 제5트랜지스터(Q1', Q2')의 공통베이스에 접속된 구성으로 되어 있는 것을 특징으로 하는 전류미러회로.
  9. 제7항에 있어서, 상기 제1 및 제2트랜지스터(Q1, Q2)를의 공통베이스에 일단이 접속되면서 타단이 상기 제1전원전위공급단자에 접속된 제1전류원과, 상기 제4 및 제5트랜지스터(Q1', Q2')의 공통베이스에 일단이 접속되면서 타 단이 상기 제1전원전위공급단자에 접속된 제2전류원이 더 구비되어 구성된 것을 특징으로 하는 전류미러회로.
  10. 제7항에 있어서, 에미터가 상기 제3트랜지스터(Q3)의 에미터에 접속되면서 베이스 및 컬렉터가 상기 제1 및 제2트랜지스터(Q1, Q2)의 공통베이스에 접속된 제11트랜지스터(Q8)와, 에미터가 상기 제6트랜지스터(Q8')의 에미터에 접속되면서 베이스 및 컬렉터가 상기 제4 및 제5트랜지스터(Q1', Q2')의 공통베이스에 접속된 제12트랜지스터(Q4')가 구비되어 구성된 것을 특징으로 하는 전류미러회로.
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