JP2566941B2 - 集積回路の直流オフセツト電圧補償回路 - Google Patents
集積回路の直流オフセツト電圧補償回路Info
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- JP2566941B2 JP2566941B2 JP62047829A JP4782987A JP2566941B2 JP 2566941 B2 JP2566941 B2 JP 2566941B2 JP 62047829 A JP62047829 A JP 62047829A JP 4782987 A JP4782987 A JP 4782987A JP 2566941 B2 JP2566941 B2 JP 2566941B2
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は集積回路の直流オフセット電圧補償回路に係
り、特に電流−電圧変換型の集積回路において直流オフ
セット電圧が発生するのを防止するようにした集積回路
の直流オフセット電圧補償回路に関する。
り、特に電流−電圧変換型の集積回路において直流オフ
セット電圧が発生するのを防止するようにした集積回路
の直流オフセット電圧補償回路に関する。
（従来の技術） 従来よく使用される電流−電圧変換型の集積回路は、
第２図に示すように構成されている。
第２図に示すように構成されている。
この図において、電源電圧ラインVccと基準電位点ラ
インGND間には、トランジスタQ1,Q2と定電流源11（定電
流値2I0）とから成る差動増幅器が構成され、前記トラ
ンジスタQ1,Q2のそれぞれのベース21,22間に、差動入力
信号Vs（＝Vi＋−Vi−）が前段回路から伝達されると、
前記トランジスタQ2のコレクタ電流が変化し、そのコレ
クタ電流変化はトランジスタQ3,Q4,Q5と定電流源12（定
電流値I0）とから成るカレントミラー回路よって、トラ
ンジスタQ5のコレクタ電流の変化となって伝達される。
インGND間には、トランジスタQ1,Q2と定電流源11（定電
流値2I0）とから成る差動増幅器が構成され、前記トラ
ンジスタQ1,Q2のそれぞれのベース21,22間に、差動入力
信号Vs（＝Vi＋−Vi−）が前段回路から伝達されると、
前記トランジスタQ2のコレクタ電流が変化し、そのコレ
クタ電流変化はトランジスタQ3,Q4,Q5と定電流源12（定
電流値I0）とから成るカレントミラー回路よって、トラ
ンジスタQ5のコレクタ電流の変化となって伝達される。
然るに、前記トランジスタQ5のコレクタ電流と、前記
定電流源12によって流れている電流I0との差電流が、前
記トランジスタQ5のコレクタに接続されている負荷イン
ピーダンス23（インピーダンス値Ｚ）によって電圧変化
に変換され、その電圧変化がトランジスタQ6と定電流源
13（定電流値I0）から成るエミッタフォロア回路を経て
出力端子25に出力信号V0となって出力され、次段回路へ
と伝送される。なお、符号24はトランジスタQ6にベース
バイアス電圧ＶBを与えるバイアス電源である。
定電流源12によって流れている電流I0との差電流が、前
記トランジスタQ5のコレクタに接続されている負荷イン
ピーダンス23（インピーダンス値Ｚ）によって電圧変化
に変換され、その電圧変化がトランジスタQ6と定電流源
13（定電流値I0）から成るエミッタフォロア回路を経て
出力端子25に出力信号V0となって出力され、次段回路へ
と伝送される。なお、符号24はトランジスタQ6にベース
バイアス電圧ＶBを与えるバイアス電源である。
ところで、上記従来の電流−電圧変換型の集積回路で
は、第２図の回路を構成しているNPN型トランジスタQ1,
Q2,Q6のエミッタ接地電流増幅率をβ、定電流源11,12,1
3に流れている電流値をそれぞれ2I0,I0,I0とし、上記ト
ランジスタQ3,Q4,Q5のカレントミラー回路の電流変換比
（即ちトランジスタQ2のコレクタ電流とトランジスタQ5
のコレクタ電流の比）を1:1であるとすれば、上記トラ
ンジスタQ2,Q6の各ベース電流によって発生する誤差電
流のために、無信号時でも上記負荷インピーダンス23に
｛2/（１＋β）｝I0なるオフセット電流が流れることに
なる。その結果、負荷インピーダンス23に｛2/（１＋
β）｝I0・Ｚなるオフセット電圧が発生する。従って、
第２図に示したような回路を多段直結で使用した場合、
最終段の出力端に生ずる直流オフセット電圧は無視でき
ない大きさの電圧となって現われ、ダイナミックレンジ
が非常に狭く制限されてしまうという不具合を生じる。
は、第２図の回路を構成しているNPN型トランジスタQ1,
Q2,Q6のエミッタ接地電流増幅率をβ、定電流源11,12,1
3に流れている電流値をそれぞれ2I0,I0,I0とし、上記ト
ランジスタQ3,Q4,Q5のカレントミラー回路の電流変換比
（即ちトランジスタQ2のコレクタ電流とトランジスタQ5
のコレクタ電流の比）を1:1であるとすれば、上記トラ
ンジスタQ2,Q6の各ベース電流によって発生する誤差電
流のために、無信号時でも上記負荷インピーダンス23に
｛2/（１＋β）｝I0なるオフセット電流が流れることに
なる。その結果、負荷インピーダンス23に｛2/（１＋
β）｝I0・Ｚなるオフセット電圧が発生する。従って、
第２図に示したような回路を多段直結で使用した場合、
最終段の出力端に生ずる直流オフセット電圧は無視でき
ない大きさの電圧となって現われ、ダイナミックレンジ
が非常に狭く制限されてしまうという不具合を生じる。
（発明が解決しようとする問題点） 上記の如く、従来の回路では、差動増幅器のトランジ
スタと、出力段のエミッタフォロア回路のトランジスタ
の各ベース電流によって発生する誤差電流に起因して、
回路出力に直流オフセット電圧が発生するという問題が
あった。
スタと、出力段のエミッタフォロア回路のトランジスタ
の各ベース電流によって発生する誤差電流に起因して、
回路出力に直流オフセット電圧が発生するという問題が
あった。
そこで、本発明は上記の問題を除去するためのもの
で、出力段回路に直流オフセット電圧が発生するのを防
止することができる集積回路の直流オフセット電圧補償
回路を提供することを目的とする。
で、出力段回路に直流オフセット電圧が発生するのを防
止することができる集積回路の直流オフセット電圧補償
回路を提供することを目的とする。
［発明の構成］ （問題点を解決するための手段） 本発明は，エミッタを共通に接続した第1,第２のトラ
ンジスタ、および前記第1,第２のトランジスタのエミッ
タに接続した第１の電流源を含み、前記第1,第２のトラ
ンジスタのベース間に入力信号を供給し、前記第１のト
ランジスタのコレクタを直流的に電圧源に接続した差動
増幅回路と、 入力端を前記第２のトランジスタのコレクタに接続
し、出力端を第２の電流源に接続したカレントミラー回
路と、 ベースを前記カレントミラー回路の出力端に接続し、
コレクタを直流的に電圧源に接続し、エミッタを第３の
電流源に接続した第３のトランジスタを含み、前記第３
のトランジスタのエミッタから出力信号を得る第１のエ
ミッタフォロア回路と、 前記第３のトランジスタのベースに結合した負荷イン
ピーダンス，およびこの負荷インピーダンスと直列に結
合したバイアス手段とを含み，前記カレントミラー回路
の出力電流を電圧に変換する負荷回路と、 ベースを前記第２のトランジスタのコレクタに接続
し、コレクタを直流的に電圧源に接続し、エミッタを前
記第１の電流源と等しい電流値を有する第４の電流源に
接続した第４のトランジスタを含む第２のエミッタフォ
ロア回路とを具備したことを特徴とする集積回路の直流
オフセット電圧補償回路である。
ンジスタ、および前記第1,第２のトランジスタのエミッ
タに接続した第１の電流源を含み、前記第1,第２のトラ
ンジスタのベース間に入力信号を供給し、前記第１のト
ランジスタのコレクタを直流的に電圧源に接続した差動
増幅回路と、 入力端を前記第２のトランジスタのコレクタに接続
し、出力端を第２の電流源に接続したカレントミラー回
路と、 ベースを前記カレントミラー回路の出力端に接続し、
コレクタを直流的に電圧源に接続し、エミッタを第３の
電流源に接続した第３のトランジスタを含み、前記第３
のトランジスタのエミッタから出力信号を得る第１のエ
ミッタフォロア回路と、 前記第３のトランジスタのベースに結合した負荷イン
ピーダンス，およびこの負荷インピーダンスと直列に結
合したバイアス手段とを含み，前記カレントミラー回路
の出力電流を電圧に変換する負荷回路と、 ベースを前記第２のトランジスタのコレクタに接続
し、コレクタを直流的に電圧源に接続し、エミッタを前
記第１の電流源と等しい電流値を有する第４の電流源に
接続した第４のトランジスタを含む第２のエミッタフォ
ロア回路とを具備したことを特徴とする集積回路の直流
オフセット電圧補償回路である。
（作用） 本発明においては、従来回路にトランジスタと定電流
源から成る第２のエミッタフォロア回路を付加すること
によって、差動増幅回路のトランジスタ及び第１のエミ
ッタフォロア回路のトランジスタのベース電流によって
発生する誤差電流に起因して負荷回路に流れる直流オフ
セット電流を打ち消し、直流オフセット電圧が第１のエ
ミッタフォロア回路から出力されるのを防止するように
した。
源から成る第２のエミッタフォロア回路を付加すること
によって、差動増幅回路のトランジスタ及び第１のエミ
ッタフォロア回路のトランジスタのベース電流によって
発生する誤差電流に起因して負荷回路に流れる直流オフ
セット電流を打ち消し、直流オフセット電圧が第１のエ
ミッタフォロア回路から出力されるのを防止するように
した。
（実施例） 以下、図面に示した実施例に基づいて本発明を説明す
る。
る。
第１図は本発明の一実施例の集積回路の直流オフセッ
ト電圧補償回路を示す回路図である。
ト電圧補償回路を示す回路図である。
この図において、トランジスタQ1,Q2は差動対をな
し、両者のエミッタは共通に接続し定電流源11を介して
基準電位点ラインGNDに接続し、トランジスタQ1のコレ
クタは電源電圧ラインVccに接続し、トランジスタQ1,Q2
の各ベース21,22間に差動入力信号Vs（＝Vi＋−Vi−）
が供給されるようになっている。トランジスタQ1,Q2と
定電流源11は差動増幅器を構成している。上記トランジ
スタQ2のコレクタ（点Ａ）はトランジスタQ3のコレクタ
に接続し、トランジスタQ3のエミッタは電源電圧ライン
Vccに接続している。そして、トランジスタQ3のベース
はトランジスタQ4のベースに接続し、トランジスタQ4の
エミッタは電源電圧ラインVccに接続し、トランジスタQ
4のベース・コレクタ間は共通に接続し、トランジスタQ
4のコレクタはトランジスタQ5のエミッタに接続し、ト
ランジスタQ5のベースは前記トランジスタQ2のコレクタ
に接続し、トランジスタQ5のコレクタ（点Ｂ）は定電流
源12を介して基準電位点ラインGNDに接続している。ト
ランジスタQ3,Q4,Q5と定電流源12はカレントミラー回路
を構成している。そして、上記トランジスタQ5のコレク
タ（点Ｂ）はトランジスタQ6のベースに接続する一方負
荷インピーダンス23の一端に接続している。負荷インピ
ーダンス23の他端はバイアス電源24のプラス端に接続
し、バイアス電源24のマイナス端は基準電位点ラインGN
Dに接続している。上記トランジスタQ6のコレクタは電
源電圧ラインVccに接続し、トランジスタQ6のエミッタ
は定電流源13を介して基準電位点ラインGNDに接続して
いる。トランジスタQ6と定電流源13はエミッタフォロア
回路を構成している。更に、上記トランジスタQ2のコレ
クタ（点Ａ）にはトランジスタQ11のベースが接続し、
トランジスタ11のコレクタは電源電圧ラインVccに接続
し、トランジスタQ11のエミッタは定電流源31を介して
基準電位点ラインGNDに接続している。そして、上記ト
ランジスタQ6のエミッタに接続した出力端子25から出力
信号V0を得るようにしてある。
し、両者のエミッタは共通に接続し定電流源11を介して
基準電位点ラインGNDに接続し、トランジスタQ1のコレ
クタは電源電圧ラインVccに接続し、トランジスタQ1,Q2
の各ベース21,22間に差動入力信号Vs（＝Vi＋−Vi−）
が供給されるようになっている。トランジスタQ1,Q2と
定電流源11は差動増幅器を構成している。上記トランジ
スタQ2のコレクタ（点Ａ）はトランジスタQ3のコレクタ
に接続し、トランジスタQ3のエミッタは電源電圧ライン
Vccに接続している。そして、トランジスタQ3のベース
はトランジスタQ4のベースに接続し、トランジスタQ4の
エミッタは電源電圧ラインVccに接続し、トランジスタQ
4のベース・コレクタ間は共通に接続し、トランジスタQ
4のコレクタはトランジスタQ5のエミッタに接続し、ト
ランジスタQ5のベースは前記トランジスタQ2のコレクタ
に接続し、トランジスタQ5のコレクタ（点Ｂ）は定電流
源12を介して基準電位点ラインGNDに接続している。ト
ランジスタQ3,Q4,Q5と定電流源12はカレントミラー回路
を構成している。そして、上記トランジスタQ5のコレク
タ（点Ｂ）はトランジスタQ6のベースに接続する一方負
荷インピーダンス23の一端に接続している。負荷インピ
ーダンス23の他端はバイアス電源24のプラス端に接続
し、バイアス電源24のマイナス端は基準電位点ラインGN
Dに接続している。上記トランジスタQ6のコレクタは電
源電圧ラインVccに接続し、トランジスタQ6のエミッタ
は定電流源13を介して基準電位点ラインGNDに接続して
いる。トランジスタQ6と定電流源13はエミッタフォロア
回路を構成している。更に、上記トランジスタQ2のコレ
クタ（点Ａ）にはトランジスタQ11のベースが接続し、
トランジスタ11のコレクタは電源電圧ラインVccに接続
し、トランジスタQ11のエミッタは定電流源31を介して
基準電位点ラインGNDに接続している。そして、上記ト
ランジスタQ6のエミッタに接続した出力端子25から出力
信号V0を得るようにしてある。
以上のように構成した回路において、NPN型トランジ
スタQ1,Q2,Q6,Q11のエミッタ接地電流増幅率をβ、定電
流源11,12,13,31に流れている電流値をそれぞれ2I0,I0,
I0,2I0とし、トランジスタQ3,Q4,Q5から成るカレントミ
ラー回路における電流変換比（点Ａに流入する電流ＩA
とトランジスタQ5のコレクタ電流の比）を1:1として考
えれば、点Ａを通過する全電流ＩAは次式で与えられ
る。
スタQ1,Q2,Q6,Q11のエミッタ接地電流増幅率をβ、定電
流源11,12,13,31に流れている電流値をそれぞれ2I0,I0,
I0,2I0とし、トランジスタQ3,Q4,Q5から成るカレントミ
ラー回路における電流変換比（点Ａに流入する電流ＩA
とトランジスタQ5のコレクタ電流の比）を1:1として考
えれば、点Ａを通過する全電流ＩAは次式で与えられ
る。
従って、カレントミラー回路によって、（１）式で与
えられる全電流ＩAに等しい電流がトランジスタQ5のコ
レクタに流れることになる。即ち、点Ｂへは全電流ＩA
が流入する。
えられる全電流ＩAに等しい電流がトランジスタQ5のコ
レクタに流れることになる。即ち、点Ｂへは全電流ＩA
が流入する。
一方、トランジスタQ6のベース電流をIb6とすると、 で与えられるので、点Ｂから流出する全電流ＩBは次式
で与えられる。
で与えられる。
然るに、（１），（３）式で、ＩA＝ＩBが成立するた
め、点Ｂへ流入する電流値と点Ｂから流出する電流値と
が等しく、常に電流に過不足を生じることがなく、負荷
インピーダンス23にはオフセット電圧は発生することが
ない。
め、点Ｂへ流入する電流値と点Ｂから流出する電流値と
が等しく、常に電流に過不足を生じることがなく、負荷
インピーダンス23にはオフセット電圧は発生することが
ない。
［発明の効果］ 以上述べたように本発明によれば、オフセット電圧の
発生を防止することが可能となり、多段直結で使用して
も、直流オフセット電圧によってダイナミックレンジが
狭く制限されてしまうような不具合を生じることがな
い。
発生を防止することが可能となり、多段直結で使用して
も、直流オフセット電圧によってダイナミックレンジが
狭く制限されてしまうような不具合を生じることがな
い。
第１図は本発明の一実施例の集積回路の直流オフセット
電圧補償回路を示す回路図、第２図は従来例を示す回路
図である。 Q1〜Q6,Q11……トランジスタ、 11〜13,21……定電流源、 21,22……入力端子、 23……負荷インピーダンス、 24……バイアス電源、 25……出力端子。
電圧補償回路を示す回路図、第２図は従来例を示す回路
図である。 Q1〜Q6,Q11……トランジスタ、 11〜13,21……定電流源、 21,22……入力端子、 23……負荷インピーダンス、 24……バイアス電源、 25……出力端子。
Claims (1)
- 【請求項１】エミッタを共通に接続した第1,第２のトラ
ンジスタ、および前記第1,第２のトランジスタのエミッ
タに接続した第１の電流源を含み、前記第1,第２のトラ
ンジスタのベース間に入力信号を供給し、前記第１のト
ランジスタのコレクタを直流的に電圧源に接続した差動
増幅回路と、 入力端を前記第２のトランジスタのコレクタに接続し、
出力端を第２の電流源に接続したカレントミラー回路
と、 ベースを前記カレントミラー回路の出力端に接続し、コ
レクタを直流的に電圧源に接続し、エミッタを第３の電
流源に接続した第３のトランジスタを含み、前記第３の
トランジスタのエミッタから出力信号を得る第１のエミ
ッタフォロア回路と、 前記第３のトランジスタのベースに結合した負荷インピ
ーダンス，およびこの負荷インピーダンスと直列に結合
したバイアス手段とを含み，前記カレントミラー回路の
出力電流を電圧に変換する負荷回路と、 ベースを前記第２のトランジスタのコレクタに接続し、
コレクタを直流的に電圧源に接続し、エミッタを前記第
１の電流源と等しい電流値を有する第４の電流源に接続
した第４のトランジスタを含む第２のエミッタフォロア
回路とを具備したことを特徴とする集積回路の直流オフ
セット電圧補償回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62047829A JP2566941B2 (ja) | 1987-03-04 | 1987-03-04 | 集積回路の直流オフセツト電圧補償回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62047829A JP2566941B2 (ja) | 1987-03-04 | 1987-03-04 | 集積回路の直流オフセツト電圧補償回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63215204A JPS63215204A (ja) | 1988-09-07 |
| JP2566941B2 true JP2566941B2 (ja) | 1996-12-25 |
Family
ID=12786243
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62047829A Expired - Lifetime JP2566941B2 (ja) | 1987-03-04 | 1987-03-04 | 集積回路の直流オフセツト電圧補償回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2566941B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08129033A (ja) * | 1994-11-01 | 1996-05-21 | Fujitsu Ltd | 平均値検出装置及び平均値検出用集積回路 |
-
1987
- 1987-03-04 JP JP62047829A patent/JP2566941B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63215204A (ja) | 1988-09-07 |
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