JP3178716B2 - 最大値出力回路及び最小値出力回路並びに最大値最小値出力回路 - Google Patents
最大値出力回路及び最小値出力回路並びに最大値最小値出力回路Info
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Description
【発明の詳細な説明】 （発明の利用分野） 本発明は、複数の入力信号の中から、信号の最大値を
出力する最大値出力回路、及び信号の最小値を出力する
最小値出力回路、並びに信号の最大値及び最小値を出力
する最大値最小値出力回路に関するものである。
出力する最大値出力回路、及び信号の最小値を出力する
最小値出力回路、並びに信号の最大値及び最小値を出力
する最大値最小値出力回路に関するものである。
（発明の背景） 複数の入力信号の中から最大値，最小値を出力する回
路として、例えば第６図に示す回路構成のものが知られ
ている。
路として、例えば第６図に示す回路構成のものが知られ
ている。
第６図において、A1〜A4は入力端子、87〜94はオペア
ンプ、95〜102はダイオード、103,104は電流源、ＶMAX
は最大値を出力する端子、ＶMINは最小値を出力する端
子である。
ンプ、95〜102はダイオード、103,104は電流源、ＶMAX
は最大値を出力する端子、ＶMINは最小値を出力する端
子である。
各入力端子A1,A2,A3,A4に印加される電圧をV1,V2,V3,
V4とし、これらの関係がV1＜V2＜V3＜V4とすると、端子
ＶMAXには最大値であるV4の電圧が発生する。これはオ
ペアンプとダイオードにより理想ダイオードが構成され
る為、最も高い電圧が入力されているオペアンプ90のみ
がオペアンプとして動作して、該オペアンプ90の反転，
非反転入力端子に対してイマジナリ・ショートが成立
ち、他のオペアンプ87,88,89に対しては、反転入力電端
子電圧＞非反転入力端子電圧となり、ダイオード95,96,
97はそれぞれ逆バイアスされ、端子ＶMAXへの出力動作
に対しては関与しないからである。
V4とし、これらの関係がV1＜V2＜V3＜V4とすると、端子
ＶMAXには最大値であるV4の電圧が発生する。これはオ
ペアンプとダイオードにより理想ダイオードが構成され
る為、最も高い電圧が入力されているオペアンプ90のみ
がオペアンプとして動作して、該オペアンプ90の反転，
非反転入力端子に対してイマジナリ・ショートが成立
ち、他のオペアンプ87,88,89に対しては、反転入力電端
子電圧＞非反転入力端子電圧となり、ダイオード95,96,
97はそれぞれ逆バイアスされ、端子ＶMAXへの出力動作
に対しては関与しないからである。
また、端子ＶMINに関しては上述とダイオードの接続
方向が逆極性になる為、端子ＶMINには最小値であるV1
の電圧が発生する。これは、オペアンプ91のみがオペア
ンプとして動作して、該オペアンプ91の反転，非反転入
力端子に対してイマジナリ・ショートが成立ち、他のオ
ペアンプ92,93,94に対しては、反転入力端子電圧＜非反
転入力端子電圧となり、ダイオード100,101,102はそれ
ぞれ逆バイアスされ、端子ＶMINへの出力動作に対して
は関与しないからである。
方向が逆極性になる為、端子ＶMINには最小値であるV1
の電圧が発生する。これは、オペアンプ91のみがオペア
ンプとして動作して、該オペアンプ91の反転，非反転入
力端子に対してイマジナリ・ショートが成立ち、他のオ
ペアンプ92,93,94に対しては、反転入力端子電圧＜非反
転入力端子電圧となり、ダイオード100,101,102はそれ
ぞれ逆バイアスされ、端子ＶMINへの出力動作に対して
は関与しないからである。
なお、定電流源103,104は単に動作安定化用に設けら
ている。
ている。
また、複数の入力信号の中から最大値，最小値出力を
簡単な回路にて実現するものとして、第７図に示す構成
のものが知られている。
簡単な回路にて実現するものとして、第７図に示す構成
のものが知られている。
第７図において、１〜4,29はnpnトランジスタ、16〜1
9,14はpnpトランジスタである。又、15,30,105,106は定
電流源であり、定電流源15と105の定電流値及び定電流
源30と106の定電流値は同一値に設定してあるものとす
る。
9,14はpnpトランジスタである。又、15,30,105,106は定
電流源であり、定電流源15と105の定電流値及び定電流
源30と106の定電流値は同一値に設定してあるものとす
る。
先程と同様な入力条件を考えると、端子ＶMAXより出
力される最大電圧（これもＶMAXと記す）は ＶMAX＝V4−ＶBE4＋ＶBE14 で表される。但し、ＶBE4はトランジスタ４のベース・
エミッタ間電圧、ＶBE14はトランジスタ14のベース・エ
ミッタ間電圧である。今、pnp,npnトランジスタ逆方向
飽和電流（Is）が等しく、直流電流増幅率が十二分に大
きいと考えると、定電流源15と定電流源105が同一値に
設定されているので、ＶBE4＝ＶBE14となり、よってＶM
AX＝V4となり最大値が出力される。
力される最大電圧（これもＶMAXと記す）は ＶMAX＝V4−ＶBE4＋ＶBE14 で表される。但し、ＶBE4はトランジスタ４のベース・
エミッタ間電圧、ＶBE14はトランジスタ14のベース・エ
ミッタ間電圧である。今、pnp,npnトランジスタ逆方向
飽和電流（Is）が等しく、直流電流増幅率が十二分に大
きいと考えると、定電流源15と定電流源105が同一値に
設定されているので、ＶBE4＝ＶBE14となり、よってＶM
AX＝V4となり最大値が出力される。
トランジスタ1,2,3に関してはベース・エミッタ間に
逆バイアスが印加され、オフ状態となる。
逆バイアスが印加され、オフ状態となる。
同様な議論により端子ＶMINより最小電圧（これもＶM
INと記す）は ＶMIN＝V1＋ＶBE16−ＶBE29 と表されるが、ＶBE19＝ＶBE29であるから、ＶMIN＝V1
となり最小値が出力される。なお、ＶBE16はトランジス
タ16のベース・エミッタ間電圧、ＶBE29はトランジスタ
29のベース・エミッタ間電圧である。
INと記す）は ＶMIN＝V1＋ＶBE16−ＶBE29 と表されるが、ＶBE19＝ＶBE29であるから、ＶMIN＝V1
となり最小値が出力される。なお、ＶBE16はトランジス
タ16のベース・エミッタ間電圧、ＶBE29はトランジスタ
29のベース・エミッタ間電圧である。
トランジスタ17,18,19に関しては、ベース・エミッタ
間に逆バイアスが印加され、オフ状態となる。
間に逆バイアスが印加され、オフ状態となる。
しかしながら、上記第６図構成の従来例においては、
オペアンプ自体が多数のトランジスタにて構成される
為、IC化した場合、チップ面積の増大を招くという問題
点を有している。
オペアンプ自体が多数のトランジスタにて構成される
為、IC化した場合、チップ面積の増大を招くという問題
点を有している。
また、第７図構成の従来例においては、トランジスタ
の数は少ないものの、入力信号が複数同一値をとった場
合に、適正な最大値，最小値が出てこないという問題点
を有している。これについて以下に詳述する。
の数は少ないものの、入力信号が複数同一値をとった場
合に、適正な最大値，最小値が出てこないという問題点
を有している。これについて以下に詳述する。
今、V3＝V4、V1,V2＜V4の関係があるとし、最大値と
して２つの入力信号電圧がある状況を考える。V3＝V4よ
りトランジスタ3,4に流れる各々のエミッタ電流は定電
流15の半分の電流が流れる。トランジスタのＶBEとエミ
ッタ電流IE（＝コレクタ電流）の間には、ｋをボルツマ
ン定数、Ｔを絶対温度、ｑを電子電荷量とすると、 の式が成り立り、エミッタ電流IEが半分になるとベース
・エミッタ間電圧ＶBEが約18mV分小さな値となる（約30
0゜Kにおいて）。この時、トランジスタ14に流れるエミ
ッタ電流値は先にて設定したままであるので、概略次の
様な関係になる。
して２つの入力信号電圧がある状況を考える。V3＝V4よ
りトランジスタ3,4に流れる各々のエミッタ電流は定電
流15の半分の電流が流れる。トランジスタのＶBEとエミ
ッタ電流IE（＝コレクタ電流）の間には、ｋをボルツマ
ン定数、Ｔを絶対温度、ｑを電子電荷量とすると、 の式が成り立り、エミッタ電流IEが半分になるとベース
・エミッタ間電圧ＶBEが約18mV分小さな値となる（約30
0゜Kにおいて）。この時、トランジスタ14に流れるエミ
ッタ電流値は先にて設定したままであるので、概略次の
様な関係になる。
ＶBE3＝ＶBE4＝ＶBE14−18mV ゆえに ＶMAX＝V4−ＶBE4＋ＶBE14 ＝V4＋18mV となり、正規の最大値入力である電圧V4に対して18mV分
高い値を示すことになる。
高い値を示すことになる。
また、最小電圧ＶMINに関しては同様な議論として考
え、V1＝V2、V1＜V3,V4の関係がある、最小値として２
つの入力信号電圧がある状況においては ＶBE16＝ＶBE17＝ＶBE29＋18mV ゆえに ＶMIN＝V1＋ＶBE16−ＶBE29 ＝V1−18mV となり、正規の最小値入力である電圧V1,V2に対して18m
V分低い値を示すことになる。
え、V1＝V2、V1＜V3,V4の関係がある、最小値として２
つの入力信号電圧がある状況においては ＶBE16＝ＶBE17＝ＶBE29＋18mV ゆえに ＶMIN＝V1＋ＶBE16−ＶBE29 ＝V1−18mV となり、正規の最小値入力である電圧V1,V2に対して18m
V分低い値を示すことになる。
（発明の目的） 本発明の目的は、上述した問題点を解決し、IC化する
上でのチップ面積の占有を小さくでき、最大値或は最小
値の出力精度を向上させることのできる最大値出力回路
及び最小値出力回路並びに最大値最小値出力回路を提供
することである。
上でのチップ面積の占有を小さくでき、最大値或は最小
値の出力精度を向上させることのできる最大値出力回路
及び最小値出力回路並びに最大値最小値出力回路を提供
することである。
（発明の特徴） 上記目的を達成するために、本発明は、複数のトラン
ジスタそれぞれに対応して接続され、オンしたトランジ
スタにより電圧−電流変換された電流値に等しい電流を
特性補償用のトランジスタに流すカレントミラー部を設
け、以て、前記カレントミラー部により、電圧−電流変
換された最大電流値を選択して特性補償用トランジスタ
に流すようにしたことを特徴とする。
ジスタそれぞれに対応して接続され、オンしたトランジ
スタにより電圧−電流変換された電流値に等しい電流を
特性補償用のトランジスタに流すカレントミラー部を設
け、以て、前記カレントミラー部により、電圧−電流変
換された最大電流値を選択して特性補償用トランジスタ
に流すようにしたことを特徴とする。
（発明の実施例） 以下、本発明を図示の実施例に基づいて詳細に説明す
る。
る。
第１図は本発明の第１の実施例を示すものであり、こ
の図において、第７図と同じ部分は同一符号を付してあ
る。
の図において、第７図と同じ部分は同一符号を付してあ
る。
第１図において、５〜13はpnpトランジスタ、20〜28
はnpnトランジスタである。また、各入力端子A1〜A4は
トランジスタ１〜４の各々のベースに接続され、トラン
ジスタ１〜４のエミッタは共通接続され、負荷としての
定電流源15に接続されると共にトランジスタ14のベース
に接続される。トランジスタ１〜４の各コレクタは、カ
レントミラー部のトランジスタ５〜８の各コレクタ、及
びトランジスタ９〜12の各ベースに接続される。トラン
ジスタ５〜8,13のベースは共通接続されると共に、トラ
ンジスタ９〜12のエミッタに接続される。トランジスタ
５〜8,13のエミッタは電源に接続される。トランジスタ
13のコレクタは端子ＶMAX及びトランジスタ14のエミッ
タに接続される。トランジスタ14,9〜12のコレクタは接
地される。
はnpnトランジスタである。また、各入力端子A1〜A4は
トランジスタ１〜４の各々のベースに接続され、トラン
ジスタ１〜４のエミッタは共通接続され、負荷としての
定電流源15に接続されると共にトランジスタ14のベース
に接続される。トランジスタ１〜４の各コレクタは、カ
レントミラー部のトランジスタ５〜８の各コレクタ、及
びトランジスタ９〜12の各ベースに接続される。トラン
ジスタ５〜8,13のベースは共通接続されると共に、トラ
ンジスタ９〜12のエミッタに接続される。トランジスタ
５〜8,13のエミッタは電源に接続される。トランジスタ
13のコレクタは端子ＶMAX及びトランジスタ14のエミッ
タに接続される。トランジスタ14,9〜12のコレクタは接
地される。
また、入力端子A1〜A4はトランジスタ16〜19の各々の
ベースに接続され、トランジスタ16〜19のエミッタは共
通接続され、負荷としての定電流源30に接続されると共
にトランジスタ29のベースに接続される。トランジスタ
16〜19の各コレクタはカレントミラー部のトランジスタ
20〜23の各コレクタ及びトランジスタ24〜27の各ベース
に接続される。トランジスタ20〜23,28のベースは共通
接続されると共に、トランジスタ24〜27のエミッタに接
続される。トランジスタ24〜27,29のコレクタは電源に
接続される。トランジスタ28のコレクタは端子ＶMIN及
びトランジスタ29のエミッタに接続される。トランジス
タ20〜23,28のエミッタは接続される。
ベースに接続され、トランジスタ16〜19のエミッタは共
通接続され、負荷としての定電流源30に接続されると共
にトランジスタ29のベースに接続される。トランジスタ
16〜19の各コレクタはカレントミラー部のトランジスタ
20〜23の各コレクタ及びトランジスタ24〜27の各ベース
に接続される。トランジスタ20〜23,28のベースは共通
接続されると共に、トランジスタ24〜27のエミッタに接
続される。トランジスタ24〜27,29のコレクタは電源に
接続される。トランジスタ28のコレクタは端子ＶMIN及
びトランジスタ29のエミッタに接続される。トランジス
タ20〜23,28のエミッタは接続される。
次に、動作について説明する。
１）１つのみ最大値，最小値がある場合 《最大値について》 入力条件をV1,V2,V3＜V4とする。
この時、トランジスタ１〜３はOFF状態となり、トラ
ンジスタ４のみ定電流源15（この定電流値をI1とする）
の電流を流す。このトランジスタ４のコレクタ電流は、
カレントミラー部のトランジスタ８のエミッタ電流に等
しく（電流増幅率ｈfeは十二分に大きいと考え）なる。
すると、カレントミラーの機能により、トランジスタ13
のエミッタ電流も同一値となり、トランジスタ14のエミ
ッタ電流もI1の電流が流れる。トランジスタ4,14のエミ
ッタ電流値が等しいことにより、各トランジスタの発生
するベース・エミッタ間電圧は等しくなり、 ＶMAX＝V4−ＶBE4＋ＶBE14＝V4 となる。又、この時カレントミラー部には、定電流値I1
と同一値の電流がトランジスタ５〜７のベース・エミッ
タ間に流れるが、トランジスタ1,2,3がOFF状態である為
にトランジスタ12のエミッタ経由で、その分の電流（I1
×３）が吸収されることになる。
ンジスタ４のみ定電流源15（この定電流値をI1とする）
の電流を流す。このトランジスタ４のコレクタ電流は、
カレントミラー部のトランジスタ８のエミッタ電流に等
しく（電流増幅率ｈfeは十二分に大きいと考え）なる。
すると、カレントミラーの機能により、トランジスタ13
のエミッタ電流も同一値となり、トランジスタ14のエミ
ッタ電流もI1の電流が流れる。トランジスタ4,14のエミ
ッタ電流値が等しいことにより、各トランジスタの発生
するベース・エミッタ間電圧は等しくなり、 ＶMAX＝V4−ＶBE4＋ＶBE14＝V4 となる。又、この時カレントミラー部には、定電流値I1
と同一値の電流がトランジスタ５〜７のベース・エミッ
タ間に流れるが、トランジスタ1,2,3がOFF状態である為
にトランジスタ12のエミッタ経由で、その分の電流（I1
×３）が吸収されることになる。
《最小値について》 入力条件をV1＜V2,V3,V4とする。
この時、トランジスタ17〜19はOFF状態となり、トラ
ンジスタ16のみ定電流源30（この定電流値をI2とする
（上記I1と同じ値でも良い））の電流を流す。このトラ
ンジスタ16のコレクタ電流はカレントミラー部のトラン
ジスタ20のエミッタ電流に等しく（電流増幅率ｈfeは十
二分に大きいと考え）なる。すると、カレントミラーの
機能により、トランジスタ28のエミッタ電流も同一値と
なり、トランジスタ29のエミッタ電流もI2の電流が流れ
る。トランジスタ16,29のエミッタ電流値が等しいこと
により、各トランジスタの発生するベース・エミッタ間
電圧は等しくなり、 ＶMIN＝V1＋ＶBE16−ＶBE29＝V1 となる。又、この時カレントミラー部には、定電流値I2
と同一値の電流をトランジスタ21〜23のベース・エミッ
タ間に流す必要があるが、トランジスタ17〜19がOFF状
態である為にトランジスタ24のエミッタ経由でその分の
電流（I2×３）が供給されることになる。
ンジスタ16のみ定電流源30（この定電流値をI2とする
（上記I1と同じ値でも良い））の電流を流す。このトラ
ンジスタ16のコレクタ電流はカレントミラー部のトラン
ジスタ20のエミッタ電流に等しく（電流増幅率ｈfeは十
二分に大きいと考え）なる。すると、カレントミラーの
機能により、トランジスタ28のエミッタ電流も同一値と
なり、トランジスタ29のエミッタ電流もI2の電流が流れ
る。トランジスタ16,29のエミッタ電流値が等しいこと
により、各トランジスタの発生するベース・エミッタ間
電圧は等しくなり、 ＶMIN＝V1＋ＶBE16−ＶBE29＝V1 となる。又、この時カレントミラー部には、定電流値I2
と同一値の電流をトランジスタ21〜23のベース・エミッ
タ間に流す必要があるが、トランジスタ17〜19がOFF状
態である為にトランジスタ24のエミッタ経由でその分の
電流（I2×３）が供給されることになる。
２）２つの最大値、最小値がある場合 《最大値について》 入力条件をV1,V2＜V3＝V4とする。
この時、トランジスタ1,2はOFF状態となり、トランジ
スタ3,4が電流を流す。トランジスタ3,4のコレクタ電流
は「1/2×I1」となり、カレントミラー部のトランジス
タ7,8のエミッタ電流値もそれぞれ「1/2×I1」となる。
カレントミラーの機能により、トランジスタ13のエミッ
タ電流値も同一値となり、トランジスタ14のエミッタ電
流値も「1/2×I1」となる。トランジスタ3,4と14のエミ
ッタ電流値が等しいことにより、各トランジスタに発生
するベース・エミッタ間電圧は等しくなり、ＶMAX＝V4
（＝V3）となる。
スタ3,4が電流を流す。トランジスタ3,4のコレクタ電流
は「1/2×I1」となり、カレントミラー部のトランジス
タ7,8のエミッタ電流値もそれぞれ「1/2×I1」となる。
カレントミラーの機能により、トランジスタ13のエミッ
タ電流値も同一値となり、トランジスタ14のエミッタ電
流値も「1/2×I1」となる。トランジスタ3,4と14のエミ
ッタ電流値が等しいことにより、各トランジスタに発生
するベース・エミッタ間電圧は等しくなり、ＶMAX＝V4
（＝V3）となる。
又、この時カレントミラー部には、「1/2×I1」と同
一の電流値がトランジスタ5,6のベース・エミッタ間に
流れるが、トランジスタ1,2がOFF状態である為にトラン
ジスタ11もしくは12のエミッタ経由でその分の電流（1/
2×I1×２＝I1）が吸収されることになる。
一の電流値がトランジスタ5,6のベース・エミッタ間に
流れるが、トランジスタ1,2がOFF状態である為にトラン
ジスタ11もしくは12のエミッタ経由でその分の電流（1/
2×I1×２＝I1）が吸収されることになる。
《最小値について》 入力条件をV1＝V2＜V3,V4とする。
この時、トランジスタ18,19はOFF状態となり、トラン
ズスタ16,17が電流を流す。トランジスタ16,17のコレク
タ電流は「1/2×I2」となり、カレントミラー部のトラ
ンジスタ20,21のエミッタ電流値もそれぞれ「1/2×I2」
となる。カレントミラーの機能により、トランジスタ28
のエミッタ電流値も同一値となり、トランジスタ29のエ
ミッタ電流値も「1/2×I2」となる。トランジスタ16,17
と29のエミッタ電流値が等しいことにより、各トランジ
スタに発生するベース・エミッタ間電圧は等しくなり、
ＶMIN＝V1（＝V2）となる。
ズスタ16,17が電流を流す。トランジスタ16,17のコレク
タ電流は「1/2×I2」となり、カレントミラー部のトラ
ンジスタ20,21のエミッタ電流値もそれぞれ「1/2×I2」
となる。カレントミラーの機能により、トランジスタ28
のエミッタ電流値も同一値となり、トランジスタ29のエ
ミッタ電流値も「1/2×I2」となる。トランジスタ16,17
と29のエミッタ電流値が等しいことにより、各トランジ
スタに発生するベース・エミッタ間電圧は等しくなり、
ＶMIN＝V1（＝V2）となる。
又、この時カレントミラー部には、「1/2×I2」と同
一の電流値をトランジスタ22,23のベース・エミッタ間
に流す必要があるが、トランジスタ18,19がOFF状態であ
る為、トランジスタ24もしくは25のエミッタ経由でその
分の電流（1/2×I2×２＝I2）が供給されることにな
る。
一の電流値をトランジスタ22,23のベース・エミッタ間
に流す必要があるが、トランジスタ18,19がOFF状態であ
る為、トランジスタ24もしくは25のエミッタ経由でその
分の電流（1/2×I2×２＝I2）が供給されることにな
る。
３）３つの最大値、最小値がある場合 《最大値について》 入力条件をV1＜V2＝V3＝V4とすると、先程と同様な議
論になり、トランジスタ１はOFF状態となり、トランジ
スタ2,3,4のエミッタ電流は「1/3×I1」となり、カレン
トミラー部の機能により、トランジスタ14のエミッタ電
流値も「1/3×I1」となる。
論になり、トランジスタ１はOFF状態となり、トランジ
スタ2,3,4のエミッタ電流は「1/3×I1」となり、カレン
トミラー部の機能により、トランジスタ14のエミッタ電
流値も「1/3×I1」となる。
トランジスタ2,3,4と14のエミッタ電流が等しくなる
ことにより、各トランジスタに発生するベース・エミッ
タ間電圧は等しくなり、ＶMAX＝V4（＝V3＝V2）とな
る。トランジスタ５のベース・エミッタ間電流はトラン
ジスタ10,11,12により吸収される。
ことにより、各トランジスタに発生するベース・エミッ
タ間電圧は等しくなり、ＶMAX＝V4（＝V3＝V2）とな
る。トランジスタ５のベース・エミッタ間電流はトラン
ジスタ10,11,12により吸収される。
《最小値について》 入力条件をV1＝V2＝V3＜V4とすると、トランジスタ19
はOFF状態となり、トランジスタ16,17,18のエミッタ電
流は「1/3×I2」となり、カレントミラーの機能によ
り、トランジスタ29のエミッタ電流も「1/3×I2」とな
る。
はOFF状態となり、トランジスタ16,17,18のエミッタ電
流は「1/3×I2」となり、カレントミラーの機能によ
り、トランジスタ29のエミッタ電流も「1/3×I2」とな
る。
トランジスタ16,17,18と28のエミッタ電流が等しくな
ることにより、各トランジスタに発生するベース・エミ
ッタ間電圧は等しくなり、ＶMIN＝V1（＝V2＝V3）とな
る。トランジスタ23のベース・エミッタ間電流は、トラ
ンジスタ24,25,26により供給される。
ることにより、各トランジスタに発生するベース・エミ
ッタ間電圧は等しくなり、ＶMIN＝V1（＝V2＝V3）とな
る。トランジスタ23のベース・エミッタ間電流は、トラ
ンジスタ24,25,26により供給される。
４）上述においては最大値もしくは最小値として選択さ
れたトランジスタ以外はOFF状態としたが、微妙なON状
態もあり得、この場合について述べる。
れたトランジスタ以外はOFF状態としたが、微妙なON状
態もあり得、この場合について述べる。
上記１）の例に基づき説明すると、今、入力条件とし
てV1,V2《V4、V3＋18mV＝V4のように、V3とV4に僅かに
しか差が無い場合を考えると、トランジスタ1,2はOFF、
トランジスタ３はトランジスタ４に比し、18mV小さい為
に、トランジスタ３のエミッタ電流はトランジスタ４の
エミッタ電流（この値をI3とする）の半分の値となる。
今、トランジスタ４のエミッタ電流をI4とすると、次の
式が成立つ。
てV1,V2《V4、V3＋18mV＝V4のように、V3とV4に僅かに
しか差が無い場合を考えると、トランジスタ1,2はOFF、
トランジスタ３はトランジスタ４に比し、18mV小さい為
に、トランジスタ３のエミッタ電流はトランジスタ４の
エミッタ電流（この値をI3とする）の半分の値となる。
今、トランジスタ４のエミッタ電流をI4とすると、次の
式が成立つ。
I3＝1/2×I4 I1＝I3＋I4 ＝1/2×I4＋I4 ＝3/2×I4 ∴I4＝2/3×I1 この時、カレントミラー部は、トランジスタ４のコレ
クタ電流の方が大きいのでそれに応じたベース・エミッ
タ間電圧にトランジスタ８はなる。この時トランジスタ
７のエミッタ電流もI4と等しい値が流れるが、トランジ
スタ７のコレクタ側からはI3（＝1/3×I1）の分しか吸
収できないので「（I4−I3）＝1/2×I4」の電流値は、
トランジスタ12のエミッタを通して吸収されることにな
る。
クタ電流の方が大きいのでそれに応じたベース・エミッ
タ間電圧にトランジスタ８はなる。この時トランジスタ
７のエミッタ電流もI4と等しい値が流れるが、トランジ
スタ７のコレクタ側からはI3（＝1/3×I1）の分しか吸
収できないので「（I4−I3）＝1/2×I4」の電流値は、
トランジスタ12のエミッタを通して吸収されることにな
る。
結局、カレントミラー部がI4の値にて決定されるの
で、トランジスタ14のエミッタ電流もI4となり、トラン
ジスタ4,14のベース・エミッタ間電流は等しくなり、Ｖ
MAX＝V4となる。
で、トランジスタ14のエミッタ電流もI4となり、トラン
ジスタ4,14のベース・エミッタ間電流は等しくなり、Ｖ
MAX＝V4となる。
上述においては、V3とV4間に18mV差を設けたが、これ
は差がいくつであって良く、結局カレントミラー部は一
番大きく電流を引っ張る入力により決定されることにな
り、最大値ＶMAXに対し誤差を生じない。
は差がいくつであって良く、結局カレントミラー部は一
番大きく電流を引っ張る入力により決定されることにな
り、最大値ＶMAXに対し誤差を生じない。
最小値に関しても同様であり、カレントミラー部に対
して一番電流を流し込もうとする入力により決定される
ことになり、最小値ＶMINに関しても誤差を生じない。
して一番電流を流し込もうとする入力により決定される
ことになり、最小値ＶMINに関しても誤差を生じない。
第２図は本発明の第２の実施例を示すものであり、第
１図と同じ部分には同一符号を付してある。
１図と同じ部分には同一符号を付してある。
この図において、31〜34はnMOSトランジスタ、35〜4
2,44,45はpMOSトランジスタ、47〜50はpMOSトランジス
タ、51〜58,60,61はnMOSトランジスタ、43,59はゲート
電圧設定用負荷としての抵抗である。
2,44,45はpMOSトランジスタ、47〜50はpMOSトランジス
タ、51〜58,60,61はnMOSトランジスタ、43,59はゲート
電圧設定用負荷としての抵抗である。
この第２図は、上記第１図がバイポーラトランジスタ
で構成されていたものをMOSトランジスタにて構成した
ものであり、動作は同じである。
で構成されていたものをMOSトランジスタにて構成した
ものであり、動作は同じである。
nMOSトランジスタ31〜34のソース（電極）は共通接続
されると共に、nMOSトランジスタ45のゲート及び定電流
源15に接続される。nMOSトランジスタ31〜34の各ドレイ
ン（電極）はカレントミラー部のpMOSトランジスタ35〜
38の各ドレイン（電極）と、pMOSトランジスタ39〜42の
各ゲートに接続される。pMOSトランジスタ35〜38,44の
各ゲートと39〜42のソースと抵抗43は共通接続される。
pMOSトランジスタ35〜38,44のソースは電源に接続され
る。
されると共に、nMOSトランジスタ45のゲート及び定電流
源15に接続される。nMOSトランジスタ31〜34の各ドレイ
ン（電極）はカレントミラー部のpMOSトランジスタ35〜
38の各ドレイン（電極）と、pMOSトランジスタ39〜42の
各ゲートに接続される。pMOSトランジスタ35〜38,44の
各ゲートと39〜42のソースと抵抗43は共通接続される。
pMOSトランジスタ35〜38,44のソースは電源に接続され
る。
pMOSトランジスタ47〜50のソース電極は共通接続され
ると共に、nMOSトランジスタ61のゲート及び定電流源30
に接続される。pMOSトランジスタ47〜50の各ドレイン電
極はカレントミラー部のnMOSトランジスタ51〜54の各ド
レイン電極とnMOSトランジスタ55〜58の各ゲートに接続
される。nMOSトランジスタ51〜54,60の各ゲートと55〜5
8のソースと抵抗59は共通接続される。nMOSトランジス
タ51〜54,60のソースは接地される。
ると共に、nMOSトランジスタ61のゲート及び定電流源30
に接続される。pMOSトランジスタ47〜50の各ドレイン電
極はカレントミラー部のnMOSトランジスタ51〜54の各ド
レイン電極とnMOSトランジスタ55〜58の各ゲートに接続
される。nMOSトランジスタ51〜54,60の各ゲートと55〜5
8のソースと抵抗59は共通接続される。nMOSトランジス
タ51〜54,60のソースは接地される。
入力信号電圧中、最大値に対応するnMOSトランジスタ
（31〜34のいずれか１つもしくは複数）が定電流源15に
対応した電流を流すと共に、カレントミラー部（35〜3
8,44,39〜42）において、最大値に対応した電流値にて
カレントミラーの機能が動作し、トランジスタ44→トラ
ンジスタ45とその電流値が流れることにより、車両のゲ
ート・ソース間電圧が一致することになり、入力信号電
圧最大値に対応した出力が端子ＶMAXに得られることに
なる。
（31〜34のいずれか１つもしくは複数）が定電流源15に
対応した電流を流すと共に、カレントミラー部（35〜3
8,44,39〜42）において、最大値に対応した電流値にて
カレントミラーの機能が動作し、トランジスタ44→トラ
ンジスタ45とその電流値が流れることにより、車両のゲ
ート・ソース間電圧が一致することになり、入力信号電
圧最大値に対応した出力が端子ＶMAXに得られることに
なる。
最小値に関しても同様な議論となり、入力信号電圧の
最小値に対応した出力が端子ＶNINに得られることにな
る。
最小値に対応した出力が端子ＶNINに得られることにな
る。
第３図は本発明の第３の実施例を示すものであり、第
１図及び第２図と同様の部分には同一符号を付してあ
る。
１図及び第２図と同様の部分には同一符号を付してあ
る。
この第３図実施例は、npn,pnpトランジスタに対し、
そのベース・エミッタ間電圧のバラツキを抑える為の抵
抗を入れたものであり、63〜72,73〜82の抵抗は全て同
一抵抗値である。また、カレントミラー部のベース電流
吸収供給トランジスタとして、バイポーラトランジスタ
の代わりにMOSトランジスタを使用し、電流増幅率ｈfe
の影響を少なくしたものである。全体としての動作は第
１図実施例と同様である。
そのベース・エミッタ間電圧のバラツキを抑える為の抵
抗を入れたものであり、63〜72,73〜82の抵抗は全て同
一抵抗値である。また、カレントミラー部のベース電流
吸収供給トランジスタとして、バイポーラトランジスタ
の代わりにMOSトランジスタを使用し、電流増幅率ｈfe
の影響を少なくしたものである。全体としての動作は第
１図実施例と同様である。
今、最大値が１つの入力でトランジスタ４がONし、ト
ランジスタ1,2,3がOFF状態とすると、カレントミラー部
の動作により、トランジスタ42に定電流源15の３倍の電
流が流れることになる。第１図の如くトランジスタがpn
pトランジスタにて構成されていると、このトランジス
タに流れる電流の1/h feがベースを通して、トランジス
タ４のコレクタに流入することになり、カレントミラー
部のトランジスタ８をコレクタに伝わる電流に対して誤
差を生むことになり、結果としてトランジスタ４を流れ
るエミッタ電流とトランジスタ14を流れるエミッタ電流
に差が生じ、端子ＶMAXに対し、最大入力電圧に対し誤
差のある出力を生むことになる。その為に該実施例にお
いては、MOSトランジスタにて構成してその電流増幅率
ｈfeの影響を除去し、より確かな出力ができる様にした
ものである。
ランジスタ1,2,3がOFF状態とすると、カレントミラー部
の動作により、トランジスタ42に定電流源15の３倍の電
流が流れることになる。第１図の如くトランジスタがpn
pトランジスタにて構成されていると、このトランジス
タに流れる電流の1/h feがベースを通して、トランジス
タ４のコレクタに流入することになり、カレントミラー
部のトランジスタ８をコレクタに伝わる電流に対して誤
差を生むことになり、結果としてトランジスタ４を流れ
るエミッタ電流とトランジスタ14を流れるエミッタ電流
に差が生じ、端子ＶMAXに対し、最大入力電圧に対し誤
差のある出力を生むことになる。その為に該実施例にお
いては、MOSトランジスタにて構成してその電流増幅率
ｈfeの影響を除去し、より確かな出力ができる様にした
ものである。
最小値に関しても同様な議論となる。
第４図は本発明の第４の実施を示すものであり、第１
図と同じ部分には同一符号を付してある。
図と同じ部分には同一符号を付してある。
第４図において、83はダイオード接続されたnpnトラ
ンジスタ、86はダイオード接続されたpnpトランジス
タ、84,85は抵抗である。
ンジスタ、86はダイオード接続されたpnpトランジス
タ、84,85は抵抗である。
この第４図実施例においては、定電流源負荷の代りに
抵抗負荷とすると共に、ベース・エミッタ間電圧（ＶB
E）補正用として、入力信号に接続されるトランジスタ
（１〜4,16〜19）と同種のトランジスタ（83,86）を用
い、よりＶBEの補正が正確になる様にしたものである
（一般的にpnpトランジスタとnpnトランジスタのＶBEに
は差があるので）。
抵抗負荷とすると共に、ベース・エミッタ間電圧（ＶB
E）補正用として、入力信号に接続されるトランジスタ
（１〜4,16〜19）と同種のトランジスタ（83,86）を用
い、よりＶBEの補正が正確になる様にしたものである
（一般的にpnpトランジスタとnpnトランジスタのＶBEに
は差があるので）。
今、１つの最大値入力として、V4がトランジスタ４の
ベースに与えられているとする。この時発生するトラン
ジスタ４のエミッタ電流はカレントミラーの機能によ
り、ダイオード接続されたトランジスタ83のエミッタ電
流と等しくなる。この時トランジスタ４と83のエミッタ
が共通接続されているので、抵抗84を流れる電流は「２
×IE」となる。
ベースに与えられているとする。この時発生するトラン
ジスタ４のエミッタ電流はカレントミラーの機能によ
り、ダイオード接続されたトランジスタ83のエミッタ電
流と等しくなる。この時トランジスタ４と83のエミッタ
が共通接続されているので、抵抗84を流れる電流は「２
×IE」となる。
V4＝ＶBE4＋２×Ｒ×IE であるから ＶMAX＝ＶBE83＋２×Ｒ×IE ＝ＶBE83＋（V4−ＶBE4） ＝V4＋ＶBE83−ＶBE4 トランジスタ83と４のエミッタ電流は等しいから、Ｖ
MAX＝V4となる。
MAX＝V4となる。
最小値に関しても同様な議論となる。
第５図は本発明の第５の実施例を示すものであり、第
１図と同じ部分には同一符号を付してある。
１図と同じ部分には同一符号を付してある。
第５図において、107,108,109はnpnトランジスタ、11
1,112,113はpnpトランジスタ、110,114はオペアンプで
ある。
1,112,113はpnpトランジスタ、110,114はオペアンプで
ある。
まず、最大電圧ＶMAXの出力に関して、カレントミラ
ー部（５〜13,9〜12）にて選択された最大値に対応する
電流が、npnカレントミラー部107〜108に流れ、109のダ
イオード接続されたnpnトランジスタに流れる。オペア
ンプ110はその電流値に見合った出力（＝ＶMAX）を発生
する。このことにより、最大入力電圧に対応した入力ト
ランジスタ（１〜４のいずれか１つ又は複数）のエミッ
タ電流と補正用トランジスタ109のエミッタ電流が等し
くなることにより、端子ＶMAXの出力は最大入力電圧に
一致する。
ー部（５〜13,9〜12）にて選択された最大値に対応する
電流が、npnカレントミラー部107〜108に流れ、109のダ
イオード接続されたnpnトランジスタに流れる。オペア
ンプ110はその電流値に見合った出力（＝ＶMAX）を発生
する。このことにより、最大入力電圧に対応した入力ト
ランジスタ（１〜４のいずれか１つ又は複数）のエミッ
タ電流と補正用トランジスタ109のエミッタ電流が等し
くなることにより、端子ＶMAXの出力は最大入力電圧に
一致する。
最小値に関しても同様である。
この第５図の実施例においては、後段の補正用トラン
ジスタに流す電流ブロックのみをオペアンプ構成とし、
前段はトランジスタ構成とされている為、第１図実施例
に比較して入力毎のオペアンプを必要としないので、IC
化する時の面積でも小さいもので済む。
ジスタに流す電流ブロックのみをオペアンプ構成とし、
前段はトランジスタ構成とされている為、第１図実施例
に比較して入力毎のオペアンプを必要としないので、IC
化する時の面積でも小さいもので済む。
上記各実施例において、それぞれの実施例におけるカ
レントミラー部はその動作説明から明らかなように、各
カレントミラー部に対する入力電流の中から最大の電流
を選択して出力する機能を持っている。即ち、第１図の
実施例を例に取ると、トランジスタ５〜13より成るカレ
ントミラー部へは、トランジスタ１〜４それぞれのシン
ク電流が入力となるが、該シンク電流の中の最大値を選
んでこれをトランジスタ13より流し、又トランジスタ20
〜28より成るカレントミラー部へは、トランジスタ16〜
19それぞれのソース電流が入力となるが、該ソース電流
の中の最大値を選んでこれをトランジスタ28より流す働
きを持つ。
レントミラー部はその動作説明から明らかなように、各
カレントミラー部に対する入力電流の中から最大の電流
を選択して出力する機能を持っている。即ち、第１図の
実施例を例に取ると、トランジスタ５〜13より成るカレ
ントミラー部へは、トランジスタ１〜４それぞれのシン
ク電流が入力となるが、該シンク電流の中の最大値を選
んでこれをトランジスタ13より流し、又トランジスタ20
〜28より成るカレントミラー部へは、トランジスタ16〜
19それぞれのソース電流が入力となるが、該ソース電流
の中の最大値を選んでこれをトランジスタ28より流す働
きを持つ。
このようなカレントミラー部を用いることにより、最
大電流値を選択して補正用トランジスタに最大電流値を
流し、入力信号電圧の最大値又は最小値を出力させるこ
とにより、 IC化する上で、よりチップ面積の占有が小さくなりコ
スト的に有利。
大電流値を選択して補正用トランジスタに最大電流値を
流し、入力信号電圧の最大値又は最小値を出力させるこ
とにより、 IC化する上で、よりチップ面積の占有が小さくなりコ
スト的に有利。
出力精度が高い（複数同一入力（最大又は最小）時に
も）回路が得られる。
も）回路が得られる。
（変形例） 本実施例では、入力信号として４つの入力を考えた
が、無論これよりも多入力になっても少入力になっても
同様な機能が働くことになる。又、第３図のごとくバイ
ポーラトランジスタとMOSトランジスタの組合せ方はこ
の例に限らず、トランジスタ１〜４等をMOSトランジス
タとしても良いし、トランジスタ５〜８等のみをMOSト
ランジスタとしても良い。
が、無論これよりも多入力になっても少入力になっても
同様な機能が働くことになる。又、第３図のごとくバイ
ポーラトランジスタとMOSトランジスタの組合せ方はこ
の例に限らず、トランジスタ１〜４等をMOSトランジス
タとしても良いし、トランジスタ５〜８等のみをMOSト
ランジスタとしても良い。
又、最大，最小出力回路をそれぞれ単独で設けても良
いのは勿論である。
いのは勿論である。
（発明の効果） 以上説明したように、本発明によれば、複数のトラン
ジスタそれぞれに対応して接続され、オンしたトランジ
スタにより電圧−電流変換された電流値に等しい電流を
特性補償用のトランジスタに流すカレントミラー部を設
けて、以て、前記カレントミラー部により、電圧−電流
変換された最大電流値を選択して特性補償用トランジス
タに流すようにしたから、IC化する上でのチップ面積の
占有を小さくでき、且つ最大値或は最小値の出力精度を
向上させることが可能となる。
ジスタそれぞれに対応して接続され、オンしたトランジ
スタにより電圧−電流変換された電流値に等しい電流を
特性補償用のトランジスタに流すカレントミラー部を設
けて、以て、前記カレントミラー部により、電圧−電流
変換された最大電流値を選択して特性補償用トランジス
タに流すようにしたから、IC化する上でのチップ面積の
占有を小さくでき、且つ最大値或は最小値の出力精度を
向上させることが可能となる。
第１図は本発明の第１の実施例を示す回路図、第２図は
本発明の第２の実施例を示す回路図、第３図は本発明の
第３の実施例を示す回路図、第４図は本発明の第４の実
施例を示す回路図、第５図は本発明の第５の実施例を示
す回路図、第６図は従来のこの種の回路の一例を示す回
路図、第７図は従来のこの種の回路の他の例を示す回路
図である。 １〜4,20〜29……npnトランジスタ、５〜14,16〜19……
pnpトランジスタ、31〜34,51〜58,60,61……nMOSトラン
ジスタ、35〜42,44,45,51〜58,60,61……nMOSトランジ
スタ。
本発明の第２の実施例を示す回路図、第３図は本発明の
第３の実施例を示す回路図、第４図は本発明の第４の実
施例を示す回路図、第５図は本発明の第５の実施例を示
す回路図、第６図は従来のこの種の回路の一例を示す回
路図、第７図は従来のこの種の回路の他の例を示す回路
図である。 １〜4,20〜29……npnトランジスタ、５〜14,16〜19……
pnpトランジスタ、31〜34,51〜58,60,61……nMOSトラン
ジスタ、35〜42,44,45,51〜58,60,61……nMOSトランジ
スタ。
Claims (3)
- 【請求項１】複数の入力信号電圧の内の最大電圧が入力
するもののみがオンとなる、前記複数の入力信号に対応
して配置される複数のトランジスタと、該複数のトラン
ジスタの特性補償用トランジスタと、該特性補償用トラ
ンジスタに流れる電流により生じる電圧を出力する最大
値出力端子とを備えた最大値出力回路であって、 前記複数のトランジスタそれぞれに対応して接続され、
オンしたトランジスタにより電圧−電流変換された電流
値に等しい電流を前記特性補償用のトランジスタに流す
カレントミラー部を設けたことを特徴とする最大値出力
回路。 - 【請求項２】複数の入力信号電圧の内の最小電圧が入力
するもののみがオンとなる、前記複数の入力信号に対応
して配置される複数のトランジスタと、該複数のトラン
ジスタの特性補償用トランジスタと、該特性補償用トラ
ンジスタに流れる電流により生じる電圧を出力する最小
値出力端子とを備えた最小値出力回路であって、 前記複数のトランジスタそれぞれに対応して接続され、
オンしたトランジスタにより電圧−電流変換された電流
値に等しい電流を前記特性補償用のトランジスタに流す
カレントミラー部を設けたことを特徴とする最小値出力
回路。 - 【請求項３】複数の入力信号電圧の内の最大電圧が入力
するもののみがオンとなる、前記複数の入力信号に対応
して配置される複数のトランジスタ、該複数のトランジ
スタの特性補償用トランジスタ、該特性補償用トランジ
スタに流れる電流により生じる電圧を出力する最大値出
力端子、前記複数のトランジスタそれぞれに対応して接
続され、オンしたトランジスタにより電圧−電流変換さ
れた電流値に等しい電流を前記特性補償用トランジスタ
に流すカレントミラー部を具備した最大値出力手段と、
複数の入力信号電圧の内の最小電圧が入力するもののみ
がオンとなる、前記複数の入力信号に対応して配置され
る複数のトランジスタ、該複数のトランジスタの特性補
償用トランジスタ、該特性補償用トランジスタに流れる
電流により生じる電圧を出力する最大値出力端子、前記
複数のトランジスタそれぞれに対応して接続され、オン
したトランジスタにより電圧−電流変換された電流値に
等しい電流を前記特性補償用トランジスタに流すカレン
トミラー部を具備した最小値出力手段とを備えた最大値
最小値出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23251890A JP3178716B2 (ja) | 1990-09-04 | 1990-09-04 | 最大値出力回路及び最小値出力回路並びに最大値最小値出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23251890A JP3178716B2 (ja) | 1990-09-04 | 1990-09-04 | 最大値出力回路及び最小値出力回路並びに最大値最小値出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04113275A JPH04113275A (ja) | 1992-04-14 |
| JP3178716B2 true JP3178716B2 (ja) | 2001-06-25 |
Family
ID=16940587
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23251890A Expired - Fee Related JP3178716B2 (ja) | 1990-09-04 | 1990-09-04 | 最大値出力回路及び最小値出力回路並びに最大値最小値出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3178716B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0677787A (ja) * | 1992-08-26 | 1994-03-18 | Takayama:Kk | 最小値回路 |
| JPH0676090A (ja) * | 1992-08-26 | 1994-03-18 | Takayama:Kk | 最大値回路 |
| JP4557129B2 (ja) * | 2003-09-11 | 2010-10-06 | 株式会社リコー | 集積回路及びマルチビーム・レーザプリンタ |
| JP4658699B2 (ja) * | 2005-06-09 | 2011-03-23 | Ｏｋｉセミコンダクタ株式会社 | 最大電圧検出回路及び最小電圧検出回路 |
| JP4924700B2 (ja) * | 2009-11-20 | 2012-04-25 | 株式会社デンソー | 物理量検出装置 |
-
1990
- 1990-09-04 JP JP23251890A patent/JP3178716B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH04113275A (ja) | 1992-04-14 |
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