JP2739905B2 - インターフエイス回路 - Google Patents
インターフエイス回路Info
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- JP2739905B2 JP2739905B2 JP61103426A JP10342686A JP2739905B2 JP 2739905 B2 JP2739905 B2 JP 2739905B2 JP 61103426 A JP61103426 A JP 61103426A JP 10342686 A JP10342686 A JP 10342686A JP 2739905 B2 JP2739905 B2 JP 2739905B2
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- Japan
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- inverter
- transistor
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- Manipulation Of Pulses (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
【産業上の利用分野】
この発明は、バイポーラデバイスで構成される増幅手
段と、MOSデバイスで構成されるインバータとの結合の
際に用いるインターフェイス回路に係り、特に、アナロ
グ側における増幅手段の出力部のバイアス電位の設定に
関する。 【従来の技術】 第２図に示すように、アナログ入力信号Aiに基づく演
算増幅器２の出力をディジタル動作のインバータ４に加
え、そのディジタル出力をMOSディジタル回路６に加え
て、アナログ−ディジタル処理を行う場合がある。 ところで、バイポーラデバイスで構成されるリニア動
作の演算増幅器２の出力部と、Ｃ−MOSデバイスで構成
されたＣ−MOS部側のインバータ４とを結合する場合、
演算増幅器２の出力点バイアスには、一般に、Ｃ−MOS
デバイスからなるインバータ４の規格化されたスレシュ
ホールド電圧VTHが用いられる。 【発明が解決しようとする課題】 このように出力点バイアスが設定された場合、インバ
ータ４の入力スレシュホールド電圧VTHが何等かの原因
によって不揃いになると、演算増幅器２の出力点バイア
スとその入力スレシュホールド電圧VTHとの間に不一致
が生じ、正常な入出力関係が得られないおそれがある。 そこで、この発明は、このような入出力関係を正常に
維持するインターフェイス回路の提供を目的とする。 【課題を解決するための手段】 この発明のインターフェイス回路は、第１図に例示す
るように、バイポーラデバイスで構成されて入力信号を
増幅して取り出す増幅手段（演算増幅器２）と、この増
幅手段の出力を受けるMOSデバイスで構成されるインバ
ータ４とを結合させるインターフェイス回路であって、
前記インバータのスレシュホールド電圧と同一のスレシ
ュホールド電圧を持つインバータ８を用いてその入出力
間を抵抗によって短絡することにより発生する一定の電
圧を発生する電圧源とともに第１及び第２のトランジス
タ60、62を備え、前記電圧源に発生させた前記電圧を前
記第１のトランジスタのベースで受け、そのベース・エ
ミッタ間電圧だけ高い値にシフトさせて前記第２のトラ
ンジスタのベースに受け、そのベース・エミッタ間電圧
だけ低い値にシフトさせることにより、前記増幅手段の
出力点に出力直流電位を設定する電位設定手段（バイア
ス回路10）を備えたことを特徴とする。 【作用】 このように構成すると、インバータ４と同一のスレシ
ュホールド電圧VTHを持つインバータ８のスレシュホー
ルド電圧VTHによって増幅手段（演算増幅器２）の出力
バイアス電位を設定するので、増幅手段（演算増幅器
２）の出力バイアス電位とインバータ４の入力スレシュ
ホールド電圧VTHが常に一致し、両者の不揃いが解消さ
れる結果、正常な入出力関係が得られる。 【実施例】 第１図は、この発明のインターフェイス回路の実施例
を示す。 アナログ信号を増幅する増幅手段として設置された演
算増幅器２は、信号源12によって与えられるアナログ入
力信号Aiを増幅し、その増幅出力をＣ−MOSデバイスで
構成されたインバータ４に入力するものであり、バイポ
ーラデバイスで構成されている。 この演算増幅器２において、トランジスタ14、16、抵
抗18、20および定電流源22は差動増幅器を構成してお
り、トランジスタ14、16のベースには抵抗24、26をそれ
ぞれ介してバイアス電圧源28によって一定の直流バイア
スが設定されている。 トランジスタ14、16のコレクタと正側電源ラインとの
間には、抵抗30、32を伴って能動負荷としてのトランジ
スタ34、36が設置されており、各トランジスタ34、36は
ダイオード接続されている。そして、トランジスタ34、
36から取り出された差動出力は、トランジスタ38、40の
ベースに加えられ、トランジスタ38、40はトランジスタ
42、44および抵抗46、48、50、52とともに出力回路を構
成している。すなわち、トランジスタ34とトランジスタ
38、トランジスタ36とトランジスタ40、トランジスタ42
とトランジスタ44はそれぞれカレントミラー回路を構成
している。したがって、トランジスタ34で得られた電流
出力はトランジスタ38とのカレントミラー効果によって
トランジスタ42に流れ、トランジスタ42に流れる電流は
カレントミラー効果によってトランジスタ44に流れる。
一方、トランジスタ36に流れる電流はカレントミラー効
果によってトランジスタ40に流れる結果、トランジスタ
40、44に流れる電流はそのコレクタ側で合成されて、ト
ランジスタ40、44のコレクタに入力信号Aiに対応した出
力が生じ、その出力はインバータ４に加えられる。 そして、このようにバイポーラデバイスによって構成
された演算増幅器２の出力部と、Ｃ−MOSデバイスで構
成されたインバータ４の入力部との結合点には、電位設
定手段としてバイアス回路10が設置されている。 このバイアス回路10は、インバータ４と同一のスレシ
ュホールド電圧VTHを持つインバータ８を備え、その入
出力部に抵抗58を接続してそのスレシュホールド電圧V
THをバイアス電位として演算増幅器２とインバータ４と
の結合点に設定されている。このバイアス回路10におい
て、第１及び第２のトランジスタ60、62と抵抗64、66は
バイアス出力回路を構成しており、トランジスタ62はエ
ミッタフォロワ回路を構成し、インピーダンス変換を行
っている。すなわち、インバータ８で設定されたスレシ
ュホールド電圧VTHによる電位は、トランジスタ60のベ
ース・エミッタ間電圧だけシフトしてトランジスタ62の
ベースに加えられ、トランジスタ60のエミッタに発生し
た電位は、トランジスタ62のベース・エミッタ間電圧だ
けシフトさせるので、トランジスタ62のエミッタにはイ
ンバータ８のスレシュホールド電圧VTHが特定のバイア
ス電位として出力される。このバイアス電位は、抵抗68
を介して演算増幅器２のトランジスタ40、44のコレクタ
の出力点に加えられる。インバータ８は、一定の直流バ
イアス電位によって設定されるスレッシュホールド電圧
を基準にして入出力を反転する周知のトランジスタ回路
であって、その入出力間に抵抗58を接続することにより
発生する一定の電圧を出力する電圧源として構成され
る。この電圧源が発生する一定の電圧はトランジスタ60
のベース・エミッタ間電圧によって上昇方向にシフトさ
れるが、トランジスタ62のベース・エミッタ間電圧によ
って下降方向にシフトされる結果、トランジスタ60、62
のベース・エミッタ間電圧を等しいものとすると、トラ
ンジスタ62のエミッタ側にはインバータ８側で設定され
た一定の電圧に相当する電圧が得られることになる。ト
ランジスタ62はエミッタフォロワ回路を構成しており、
入力インピーダスが高く、出力インピーダンスが低く、
インバータ８側で発生させた電圧は変動を生じることな
く、抵抗68を通してトランジスタ40、44のコレクタ側に
加えられるとともに、インバータ４の入力側に加えられ
る。 また、このバイアス回路10のトランジスタ60、62は温
度補償回路としても機能しており、インバータ８のスレ
シュホールド電圧VTHの温度変化を補償し、インバータ
４の入力点電位を常に一定に維持している。 したがって、このようなインターフェイス回路によれ
ば、インバータ４、８の整合が得られている限り、即
ち、インバータ４、８が同一で、例えば、IC上で同一特
性のものが形成されていれば、インバータ４、８の入力
スレシュホールド電圧VTHが等しくなるので、演算増幅
器２の出力点電位は、インバータ４の入力スレシュホー
ルド電圧VTHに適合する値に設定することができ、演算
増幅器２の出力とインバータ４の入力との間に適正な入
出力関係を維持させることができる。 なお、実施例では増幅手段として演算増幅器を用いて
説明したが、差動増幅器としても同様の効果が得られ
る。 【発明の効果】 以上説明したように、この発明によれば、Ｃ−MOS部
のインバータと同等のインバータを用いて増幅手段の出
力バイアス電位を設定するので、増幅手段の出力バイア
ス電位はインバータの入力スレシュホールド電圧と整合
させることができ、両者の不揃いが解消されて、正常な
入出力関係を実現できる。
段と、MOSデバイスで構成されるインバータとの結合の
際に用いるインターフェイス回路に係り、特に、アナロ
グ側における増幅手段の出力部のバイアス電位の設定に
関する。 【従来の技術】 第２図に示すように、アナログ入力信号Aiに基づく演
算増幅器２の出力をディジタル動作のインバータ４に加
え、そのディジタル出力をMOSディジタル回路６に加え
て、アナログ−ディジタル処理を行う場合がある。 ところで、バイポーラデバイスで構成されるリニア動
作の演算増幅器２の出力部と、Ｃ−MOSデバイスで構成
されたＣ−MOS部側のインバータ４とを結合する場合、
演算増幅器２の出力点バイアスには、一般に、Ｃ−MOS
デバイスからなるインバータ４の規格化されたスレシュ
ホールド電圧VTHが用いられる。 【発明が解決しようとする課題】 このように出力点バイアスが設定された場合、インバ
ータ４の入力スレシュホールド電圧VTHが何等かの原因
によって不揃いになると、演算増幅器２の出力点バイア
スとその入力スレシュホールド電圧VTHとの間に不一致
が生じ、正常な入出力関係が得られないおそれがある。 そこで、この発明は、このような入出力関係を正常に
維持するインターフェイス回路の提供を目的とする。 【課題を解決するための手段】 この発明のインターフェイス回路は、第１図に例示す
るように、バイポーラデバイスで構成されて入力信号を
増幅して取り出す増幅手段（演算増幅器２）と、この増
幅手段の出力を受けるMOSデバイスで構成されるインバ
ータ４とを結合させるインターフェイス回路であって、
前記インバータのスレシュホールド電圧と同一のスレシ
ュホールド電圧を持つインバータ８を用いてその入出力
間を抵抗によって短絡することにより発生する一定の電
圧を発生する電圧源とともに第１及び第２のトランジス
タ60、62を備え、前記電圧源に発生させた前記電圧を前
記第１のトランジスタのベースで受け、そのベース・エ
ミッタ間電圧だけ高い値にシフトさせて前記第２のトラ
ンジスタのベースに受け、そのベース・エミッタ間電圧
だけ低い値にシフトさせることにより、前記増幅手段の
出力点に出力直流電位を設定する電位設定手段（バイア
ス回路10）を備えたことを特徴とする。 【作用】 このように構成すると、インバータ４と同一のスレシ
ュホールド電圧VTHを持つインバータ８のスレシュホー
ルド電圧VTHによって増幅手段（演算増幅器２）の出力
バイアス電位を設定するので、増幅手段（演算増幅器
２）の出力バイアス電位とインバータ４の入力スレシュ
ホールド電圧VTHが常に一致し、両者の不揃いが解消さ
れる結果、正常な入出力関係が得られる。 【実施例】 第１図は、この発明のインターフェイス回路の実施例
を示す。 アナログ信号を増幅する増幅手段として設置された演
算増幅器２は、信号源12によって与えられるアナログ入
力信号Aiを増幅し、その増幅出力をＣ−MOSデバイスで
構成されたインバータ４に入力するものであり、バイポ
ーラデバイスで構成されている。 この演算増幅器２において、トランジスタ14、16、抵
抗18、20および定電流源22は差動増幅器を構成してお
り、トランジスタ14、16のベースには抵抗24、26をそれ
ぞれ介してバイアス電圧源28によって一定の直流バイア
スが設定されている。 トランジスタ14、16のコレクタと正側電源ラインとの
間には、抵抗30、32を伴って能動負荷としてのトランジ
スタ34、36が設置されており、各トランジスタ34、36は
ダイオード接続されている。そして、トランジスタ34、
36から取り出された差動出力は、トランジスタ38、40の
ベースに加えられ、トランジスタ38、40はトランジスタ
42、44および抵抗46、48、50、52とともに出力回路を構
成している。すなわち、トランジスタ34とトランジスタ
38、トランジスタ36とトランジスタ40、トランジスタ42
とトランジスタ44はそれぞれカレントミラー回路を構成
している。したがって、トランジスタ34で得られた電流
出力はトランジスタ38とのカレントミラー効果によって
トランジスタ42に流れ、トランジスタ42に流れる電流は
カレントミラー効果によってトランジスタ44に流れる。
一方、トランジスタ36に流れる電流はカレントミラー効
果によってトランジスタ40に流れる結果、トランジスタ
40、44に流れる電流はそのコレクタ側で合成されて、ト
ランジスタ40、44のコレクタに入力信号Aiに対応した出
力が生じ、その出力はインバータ４に加えられる。 そして、このようにバイポーラデバイスによって構成
された演算増幅器２の出力部と、Ｃ−MOSデバイスで構
成されたインバータ４の入力部との結合点には、電位設
定手段としてバイアス回路10が設置されている。 このバイアス回路10は、インバータ４と同一のスレシ
ュホールド電圧VTHを持つインバータ８を備え、その入
出力部に抵抗58を接続してそのスレシュホールド電圧V
THをバイアス電位として演算増幅器２とインバータ４と
の結合点に設定されている。このバイアス回路10におい
て、第１及び第２のトランジスタ60、62と抵抗64、66は
バイアス出力回路を構成しており、トランジスタ62はエ
ミッタフォロワ回路を構成し、インピーダンス変換を行
っている。すなわち、インバータ８で設定されたスレシ
ュホールド電圧VTHによる電位は、トランジスタ60のベ
ース・エミッタ間電圧だけシフトしてトランジスタ62の
ベースに加えられ、トランジスタ60のエミッタに発生し
た電位は、トランジスタ62のベース・エミッタ間電圧だ
けシフトさせるので、トランジスタ62のエミッタにはイ
ンバータ８のスレシュホールド電圧VTHが特定のバイア
ス電位として出力される。このバイアス電位は、抵抗68
を介して演算増幅器２のトランジスタ40、44のコレクタ
の出力点に加えられる。インバータ８は、一定の直流バ
イアス電位によって設定されるスレッシュホールド電圧
を基準にして入出力を反転する周知のトランジスタ回路
であって、その入出力間に抵抗58を接続することにより
発生する一定の電圧を出力する電圧源として構成され
る。この電圧源が発生する一定の電圧はトランジスタ60
のベース・エミッタ間電圧によって上昇方向にシフトさ
れるが、トランジスタ62のベース・エミッタ間電圧によ
って下降方向にシフトされる結果、トランジスタ60、62
のベース・エミッタ間電圧を等しいものとすると、トラ
ンジスタ62のエミッタ側にはインバータ８側で設定され
た一定の電圧に相当する電圧が得られることになる。ト
ランジスタ62はエミッタフォロワ回路を構成しており、
入力インピーダスが高く、出力インピーダンスが低く、
インバータ８側で発生させた電圧は変動を生じることな
く、抵抗68を通してトランジスタ40、44のコレクタ側に
加えられるとともに、インバータ４の入力側に加えられ
る。 また、このバイアス回路10のトランジスタ60、62は温
度補償回路としても機能しており、インバータ８のスレ
シュホールド電圧VTHの温度変化を補償し、インバータ
４の入力点電位を常に一定に維持している。 したがって、このようなインターフェイス回路によれ
ば、インバータ４、８の整合が得られている限り、即
ち、インバータ４、８が同一で、例えば、IC上で同一特
性のものが形成されていれば、インバータ４、８の入力
スレシュホールド電圧VTHが等しくなるので、演算増幅
器２の出力点電位は、インバータ４の入力スレシュホー
ルド電圧VTHに適合する値に設定することができ、演算
増幅器２の出力とインバータ４の入力との間に適正な入
出力関係を維持させることができる。 なお、実施例では増幅手段として演算増幅器を用いて
説明したが、差動増幅器としても同様の効果が得られ
る。 【発明の効果】 以上説明したように、この発明によれば、Ｃ−MOS部
のインバータと同等のインバータを用いて増幅手段の出
力バイアス電位を設定するので、増幅手段の出力バイア
ス電位はインバータの入力スレシュホールド電圧と整合
させることができ、両者の不揃いが解消されて、正常な
入出力関係を実現できる。
【図面の簡単な説明】
第１図はこの発明のインターフェイス回路の実施例を示
す回路図、 第２図は従来の演算増幅器とＣ−MOS部との結合関係を
示すブロック図である。 ２……増幅手段として設置された演算増幅器 ４、８……インバータ 10……バイアス回路（電位設定手段） 60……第１のトランジスタ 62……第２のトランジスタ
す回路図、 第２図は従来の演算増幅器とＣ−MOS部との結合関係を
示すブロック図である。 ２……増幅手段として設置された演算増幅器 ４、８……インバータ 10……バイアス回路（電位設定手段） 60……第１のトランジスタ 62……第２のトランジスタ
Claims (1)
- (57)【特許請求の範囲】 １．バイポーラデバイスで構成されて入力信号を増幅し
て取り出す増幅手段と、この増幅手段の出力を受けるMO
Sデバイスで構成されるインバータとを結合させるイン
ターフェイス回路であって、 前記インバータのスレシュホールド電圧と同一のスレシ
ュホールド電圧を持つインバータを用いてその入出力間
を抵抗によって短路することにより発生する一定の電圧
を発生する電圧源とともに第１及び第２のトランジスタ
を備え、前記電圧源に発生させた前記電圧を前記第１の
トランジスタのベースで受け、そのベース・エミッタ間
電圧だけ高い値にシフトさせて前記第２のトランジスタ
のベースに受け、そのベース・エミッタ間電圧だけ低い
値にシフトさせることにより、前記増幅手段の出力点に
出力直流電位を設定する電位設定手段を備えたことを特
徴とするインターフェイス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61103426A JP2739905B2 (ja) | 1986-05-06 | 1986-05-06 | インターフエイス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61103426A JP2739905B2 (ja) | 1986-05-06 | 1986-05-06 | インターフエイス回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62260422A JPS62260422A (ja) | 1987-11-12 |
| JP2739905B2 true JP2739905B2 (ja) | 1998-04-15 |
Family
ID=14353709
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61103426A Expired - Lifetime JP2739905B2 (ja) | 1986-05-06 | 1986-05-06 | インターフエイス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2739905B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05129849A (ja) * | 1991-10-30 | 1993-05-25 | Nec Corp | Ｉｆリミツタ増幅回路 |
-
1986
- 1986-05-06 JP JP61103426A patent/JP2739905B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62260422A (ja) | 1987-11-12 |
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