JP2549540B2

JP2549540B2 - レベルシフト回路

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Publication number: JP2549540B2
Application number: JP63003658A
Authority: JP
Inventors: スチュワート・エス・ティラー
Original assignee: MAKUSHIMU INTEGUREETETSUDO PURODAKUTSU Inc
Current assignee: MAKUSHIMU INTEGUREETETSUDO PURODAKUTSU Inc
Priority date: 1987-01-12
Filing date: 1988-01-11
Publication date: 1996-10-30
Anticipated expiration: 2011-10-30
Also published as: DE3888855T2; JPS63182910A; US4767946A; DE3888855D1; EP0276670A1; EP0276670B1

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明はレベルシフト回路、特に高速演算増幅器その
他の帰還型増幅器のレベルシフト回路に関する。

〔従来の技術及びその問題点〕

レベルシフト回路は一般に大きなコモン（同相）モー
ド入力レンジと大きな出力電圧励振を有する帰還増幅器
に必須である。第２図は典型的な演算増幅器又は帰還増
幅器のブロック図である。好ましい差動信号V_id及び同
相モード信号V_icmが入力段に印加される。入力段は電流
源の如き適当なバイアス回路により、電源電圧又は他の
基準電圧V_ref2を基準にして従来の如くバイアスする。
入力段両端間の電圧Ｖは、入力段が動作するに要する最
小電圧以上に維持する。

入力段の差動出力は負荷回路に接続し、またレベルシ
フト回路の如き第２段に接続する。負荷回路は別の電源
又は基準電圧V_ref1を基準にする電圧にバイアスされ
る。負荷回路の両端電圧V₁は負荷回路及び第２段が正し
く動作するに要する電圧となるよう設計者が決定する。
レベルシフト回路の出力は基準電圧V_ref2に対して十分
な電位V₂であり、第３段回路（図示せず）とインターフ
ェースする。よって、レベルシフト回路は、出力電位が
V₂であるとき希望する入力電位V₁を生じるように電圧降
下を与え又は吸収する。もしある技術に両極性型のデバ
イスが利用できれば、レベルシフト回路はエミッタ（又
はソース）接地段でもベース（又はゲート）接地段でも
入力段の極性と逆のものであればよい。この場合に、コ
レクタ・エミッタ（ドレイン・ソース）はレベルシフト
回路の入出力間の電位差を吸収する。単一極性、即ちい
ずれか一方の型式のデバイスのみが広帯域の場合には、
必要とする電圧降下を与えるのに別の手段が必要にな
る。

これらは設計者がレベルシフト回路を設計する際に困
難な制約を課することとなる。更に、同相モードレンジ
については電源電圧にできる限り近いことが好ましい。
また、電源電圧は励えば設計上或いは温度変化により変
動する。従って、設計者は従来、これら予想される変動
範囲を補償するに十分な電位V₁を選択する。しかし、こ
うすることにより、同相モードレンジを低減し、出力電
圧励振とのかねあいが必要となる。

単極性の従来回路は電位V₁を最適値とはせず、電源、
プロセス（製造工程）及び温度変動にうまく適合し得な
い。また、従来のレベルシフト回路構成は一般に高速動
作に最適とはなり得ない部品や部品の組合せを使用す
る。斯る回路の一例は、ラテラル（横）型PNPトランジ
スタを使用しており、これらは広帯域用途には遅すぎ
る。別の例では、製造工程が許せばバーチカル（縦型）
PNPトランジスタを使用する。しかし、この製造工程は
高価であり、余分な製造工程を必要とし、より単純な工
程のものに対して製造歩留りが低くなる。いずれにし
ろ、バーチカルPNPトランジスタはNPNトランジスタに比
して一般に帯域幅が狭い。多くの製造技術では、バーチ
カルPNPトランジスタ又はＰチャンネルFET（電界効果ト
ランジスタ）は全く入手不可能である。従来のレベルシ
フト回路の中にはツェナダイオードを用いるものもある
が、ノイズが多く、広範囲の電源電圧には適さず、同相
モードレンジが限定されるという欠点がある。

従って、例えば1GHz以上の高速動作を行い、電源、製
造工程（即ちトランジスタパラメータ）及び温度変化が
調節でき、単一極性のデバイスで構成でき且つ設計自由
度の高いレベルシフト回路を設計する必要性がある。

従って、本発明の目的は改良レベルシフト回路を提供
することである。

本発明の如く目的は高速広帯域のレベルシフト回路を
提供することである。

本発明の更に他の目的は電源、製造工程及び温度変化
に適合可能なレベルシフト回路を提供することである。

本発明の別の目的はNPNトランジスタ、Ｎチャンネル
接合FET、MOS FET又はGaAs（ガリウム砒素）FET等の単
一極性のデバイスで構成されるレベルシフト回路を提供
することである。

本発明の更に別の目的は、上述した如く、第１基準電
圧とレベルシフト回路の入力間の電圧V₁を設計者が必要
以上に大きくない値に選択でき、増幅器や他の回路の入
力段の同相モードレンジを最大とし、且つ最低電源電圧
で動作可能なレベルシフト回路を提供することである。

〔発明の概要〕

本発明のレベルシフト回路はフローティング形式の電
圧源を用い、その大きさを電源電圧に依存させることに
より上述した従来回路の欠点を解消するものである。こ
のレベルシフト回路は、次段への入力電圧V₂が決まる
と、所望電圧V₁が一般には負荷又は回路である駆動段に
存するようにする。このレベルシフト回路は２つの電源
電圧間の第１電流脚（路）に組込まれる。第２基準電流
脚が第１脚と並列接続される。両方の脚が電流ミラーの
如き手段で結合され、第１電流脚の基準電流を再生す
る。フローティング電圧源V₃は、上述の如く一定V₂に対
して所望V₁を生じるように設計する。ここでV₃の電位は
例えばV₃＝V₁＋V₂＋V_C1−V₄の如き関数で設定され、実
質的に電源電圧に無関係にする。レベルシフト回路の動
作はデバイスのパラメータや温度に依存するよう選定し
て、電圧V₁が希望関数となり他の回路デバイスの変化を
補償するようにする。

本発明のレベルシフト回路は広範囲の電源電圧で作動
する。駆動段電圧V₁は必要以上に大きくならないように
選定し、入力の同相モード電圧を最大にし、最低電源電
圧で動作するようにする。この回路はバイポーラ、接合
FET、MOS FET又はMES FETのいずれでも構成可能であ
る。しかし、本発明は高速NPN型バイポーラトランジス
タ又はGaAs FETで構成して広帯域帰還増幅器及び演算増
幅器に使用するのに適する。この回路構成は高入力イン
ピーダンスの電圧レベルシフト又は低入力インピーダン
スの電流レベルシフトに変形可能である。このレベルシ
フト回路はまた差動構成として電源信号やこの回路を介
して結合されるノイズが同相モードとなるのを除去する
ことが可能である。

〔実施例〕

構成及び動作の概要以下、図面を参照して本発明の実施例を説明する。
尚、バイポーラ及びGaAs FETの実施例を図示している
が、対応素子には同様の参照符号を附している。しか
し、当業者には自明のとおり、構成やパラメータは各実
施例につき異なる。

第２図は本発明のレベルシフト回路を使用する差動増
幅器の簡易ブロック図である。同相信号源（10）が差動
入力信号源V_idと加算されて入力段である差動増幅器（1
2）に印加される。電流源（14）の如きバイアス回路が
入力段（12）と電源電圧V_ref2間に接続される。入力段
（12）にはバイアス電圧Ｖが存する。この入力段（12）
からの差動出力（16a）（16b）はレベルシフト回路（1
8）及び負荷回路（20a）（20b）より成る第２段に入力
する。負荷回路は更に他の電源電圧V_ref1に接続する。
負荷回路の両端電圧V₁は正常動作をするよう充分大きく
なければならない。第２段（18）は差動出力（22a）（2
2b）を出力する。

入力段及びレベルシフト回路の一方又は両方の出力は
第３図に示す如くシングルエンドであってもよい。レベ
ルシフト回路の出力は図示せずもエミッタ接地又はソー
ス接地型トランジスタ増幅器である第３段に接続する。
差動構成の場合には、レベルシフト回路（18）は第５図
に詳細を示す如く２つの同じシングルエンド型レベルシ
フト回路を含むのが好ましい。

出力（22）の電源電圧V_ref2を基準とする電位、即ち
第３段入力電位はV₂でなければならず、これにより第３
段を正常にバイアスする。必要とする電位V₁及びV₂は負
荷回路と第３段回路の特定設計により予め定まる。本発
明ではV₁及びV₂は予め定められた値であるとして取扱う
が、設計者はこれら電圧要求に合うように設計変更する
ゆとりを有する。

入力信号は増幅器（12）に入力され、増幅されてレベ
ルシフト回路（18）及び負荷回路（20）に出力される。
レベルシフト回路（18）は増幅された信号の静止DC電圧
レベルをシフトして、この信号を第３段（図示せず）に
入力する。よって、レベルシフト回路は増幅デバイスが
所望動作点で動作できるようにする。これは従来のレベ
ルシフト回路の使用例であるが、本発明によるレベルシ
フト回路にも適用できる。

次に、第１図を参照する。同図は本発明によるレベル
シフト回路（18）を示す。このレベルシフト回路は単一
入力（16）及び単一出力（22）を有する能動／抵抗レベ
ルシフト回路（24）を含んでいる（また、斯る回路を２
個使用して第５図に示す如く作動入出力構成にしてもよ
い。）。回路（24）は第１導電手段により２つの電源電
圧V_ref1及びV_ref2間の第１電流脚（26）に結合され、こ
れは後述する如く電流源を含み、レベルシフト回路を介
して両電源電圧間に電流I₁を流す。後述する如く、レベ
ルシフト回路は第１抵抗（第３−７図の抵抗R₁相当）を
含み、第１電流脚に直列接続され、電圧降下V₅を生じ
る。電流は第１中間電圧ノード（第３−７図のノード
（28））を通過する。適当な出力手段によりこのノード
を出力（22）に接続する。

第２電流脚（30）を両電源電圧間に、第１電流脚と並
列に接続する。この電流脚（30）は抵抗R₂を含み、第２
導電手段を介して結合する。この第２導電結合手段も電
流源を含み、抵抗R₂及び第２中間電圧ノード（32）を介
して電流I₂を流す。第２電流は第１電源電圧V_ref1とノ
ード（32）間に電圧降下V₆を生じ、これは両電源電圧間
の差と共に変化する。

両電流脚間は単位利得（利得１）の電流ミラー又は反
転電流増幅器（34）の如き手段により結合され、第１及
び第２抵抗R₁,R₂を流れる電流間に予め定めた関係を確
立する。例えば、電源電圧の変化により第２電流が変化
すると、第１電流が同様に変化する。この電流ミラーは
結合手段（37）（第３−７図）を含み、第１及び第２導
通手段を結合し、第２中間電圧ノード（32）に対して電
位V₃となるようフローティング電圧源（36）でバイアス
される。制御導体（38）（第３−７図）は電流ミラー
（34）を第２電流脚の中間ノード（32）へ好ましくは電
圧源（36）を介して結合する。

第１及び第２導通手段は共に並列電圧降下手段（第３
−７図参照）を有し、導通手段（37）と第２電源電圧V
_ref2間に電圧降下V₄を与える。更に後述する如く、斯る
手段はダイオード、抵抗の組合せ、好ましくは１以上の
トランジスタによる制御電圧V_C（V_be又はV_gs）を有する
回路により得ることができる。

本発明の基本原理は、V₁及びV₂として予定電圧値が必
要であるとすると、設計者はV₁＋V₂−V₄の関数に従って
フローティング電源の値V₃を選択する。この値は好まし
くは電源電圧に無関係の電位V₁を与えるように選定す
る。典型的には、レベルシフト回路は後述する如く第１
トランジスタQ₁を含み、上述した式にV_be又はV_gsを加算
する。もしレベルシフト回路が後述する実施例の場合の
如く第２トランジスタQ₂を含んでいれば、更にV_be又はV
_gsを加算する。また、電流ミラーは従来第１電流脚内に
第３トランジスタQ₃を、第２電流脚内に第４トランジス
タQ₄を含んでいる。もしこれらトランジスタが異なれ
ば、各電流脚内に比例関係にあるが異なる大きさの電流
を生じる。理想的には、電流I₁及びI₂、抵抗R₁及びR₂は
相互に等しく選定され、V₃＝V₁＋V₂＋V_C−V₄となる。こ
こでV_CはトランジスタQ₁（及びオプションのQ₂）のV_be
又はV_gsを表わす。

バイポーラトランジスタのレベルシフト回路第３図を参照してバイポーラトランジスタを用いるレ
ベルシフト回路を説明する。バイポーラレベルシフト回
路（18a）中のレベルシフト回路（24a）は第1NPN型トラ
ンジスタQ₁を含み、入力（16）がベースに結合されてい
る。そのコレクタは第１電源電圧V_CCに接続され、その
エミッタは抵抗R₁を介して中間ノード（28）に接続され
る。第2NPN型トランジスタQ₂はベースがノード（28）に
接続され、エミッタは出力（22）に接続される。そのコ
レクタは入力（16）即ち第１トランジスタQ₁のベースに
接続している。これにより、電流レベルシフトを行う低
インピーダンス並列入力を有する帰還増幅器が得られ
る。後述する如く、トランジスタQ₂のコレクタはQ₁のコ
レクタ又はエミッタに接続して高入力イピーダンスの電
圧レベルシフト回路を得ることが可能である。コンデン
サC₁,C₂及びC₃がレベルシフト回路（24a）に使用可能で
あるがこれは本質的ではない。しかし、高速動作の為に
はコンデンサC₁及びC₃を使用するのが好ましい。

このレベルシフト回路（24a）はトランジスタQ₃のコ
レクタ・エミッタを介して第１電流脚（26a）の第２電
源電圧V_EEに結合している。Q₃は上述した第１導通手段
である。トランジスタQ₄が同様に第２電流脚（30a）に
結合される。トランジスタQ₃のベースは導体（37）を介
してQ₄のベースに接続する。また制御導体（38）が導体
（37）を第２電流脚のQ₄のコレクタに接続する。このよ
うに接続することにより、Q₃−Q₄は電流ミラーとして作
用して両電流脚を相互接続して第１電流が第２電流に追
従するようにする。Q₃とQ₄は同じ特性であるのが好まし
く、電流I₁とI₂を等しくする。本発明のこの実施例で
は、Q₃−Q₄のベース・エミッタ電圧は電圧降下V₄を生じ
る。

第２電流脚（30a）は電圧降下手段、即ちフローティ
ング電圧源（36a）を含んでいる。この電圧源（36a）は
典型的にはダイオード接続したトランジスタQ₅乃至Q_m+3
を抵抗R₂と直列接続したものである。R₂とQ₄のコレクタ
間に接続されるのが好ましいが、これらダイオード接続
トランジスタは電流脚（30a）の別の場所、例えばR₂と
電圧源V_CC間又はQ₄と電圧源V_EE間に接続してもよい。導
体（38）をQ₄のコレクタとベース間に接続することによ
り、ダイオード接続したトランジスタは導体（37）から
ノード（32）を電位V₃にバイアスする作用をする。

この回路を解析すると、第１電流脚（26a）について
はV_CC−V_EE＝V₁＋V₂＋2V_be＋V₅であり、第２電流脚（30
a）についてはV_CC−V_EE＝V₃＋V₄＋V₆が成立することが
明らかである。ここに、V₅＝I₁R₁であり、V₆＝I₂R₂であ
る。

上記２式のうち左辺は共にV_CC−V_EEで等しいので、I₁
＝I₂と仮定しR₁＝R₂となるよう抵抗値を選定すると、V₃
＝V₁＋V₂＋2V_be−V₄となる。ここで、V₄＝V_beである。

典型的な回路設計では、負荷回路と第３段への入力は
共に１個のトランジスタを含み、正常動作の為には各電
源電圧からV_beの電位を必要とする。この場合、最低条
件としてV₁＝V_be,V₂＝V_beに設定し、V₃＝3V_beとなるよ
うにするので、直列ダイオードQ₃乃至Q_m+3は合計３個必
要となることを示す。

次に、第４図を参照して、電流I₁を生じる別のバイア
ス回路を示す。この図において、レベルシフト回路（24
a）は説明の便宜上省略しているが、第３図のものと同
じであると仮定する。この実施例で、オプションとして
２個の付加抵抗R₃,R₄を夫々第２電圧源V_EEとQ₃及びQ₄の
エミッタ間に接続する。トランジスタQ₅をエミッタフォ
ロワ型バッファとして接続する。即ち、Q₅のベース・エ
ミッタを制御導体（38）としコレクタを第１電圧源V_CC
に接続する。直列ダイオード接続トランジスタはQ₆乃至
Q_m+3とする。

回路解析は第３図の場合と同様である。この電流ミラ
ーはR₄＝CR₃,Q₃とQ₄のエミッタ接合面積A₃,A₄がA₃＝CA₄
であると仮定すると、I₁＝CI₂（Ｃは比例定数）となる
（当業者は理解する如く、R₃はトランジスタQ₃のバイア
ス要件をも満足し、それが飽和領域で動作しないように
する必要がある。）。従って、次式が成立する。

V₁＝（V_CC−V_EE）｛１−CR₁/（R₂＋R₄）｝＋V_beCR₁/ （R₂＋R₄）−2V_be＋V₃CR₁/（R₂＋R₄）−V₂ もし回路定数を選択してCR₁/（R₂＋R₄）＝１とする
と、上式は次のようになる。

V₁＝V₃−V₂−V_be 上述したとおり、V₂は次段により制約を受け、V₁は設
計者により選択される。もしV₁＝V_be且つV₂＝V_beとする
とV₃＝3V_beであり、３個のトランジスタ、即ち２個のダ
イオード接続トランジスタと１個のエミタフォロワ型ト
ランジスタQ₅を必要とする。

GaAs FET使用のレベルシフト回路次に第５図を参照してGaAs FET技法で構成したレベル
シフト回路（18c）を説明する。同図は第３−４図と多
少変形しているが、類似性は明らかであろう。単一第１
電流脚の代わりに、差動構造の場合には２個の第１電流
脚（26a）（26b）を用い、夫々第１電圧源V_DDに対して
電位V₁を有する差動入力（16a）（16b）、第２電圧源V
_SSに対し電位V₂を有する差動出力（22a）（22b）を有す
る。

３個の電流脚の各部品は第３−４図の同一参照符号の
ものと同じであり、使用する電流脚に応じてａ−ｂを付
加している。よって、単一トランジスタQ₁及び抵抗R₁の
代わりに、電流脚（26a）はトランジスタQ_1aと抵抗R_1a
を含み、他方電流脚（26b）はQ_1bとR_1bを含んでいる。
同様に、トランジスタQ₂−Q₄の代わりに、差動電流脚は
トランジスタQ_2a−Q_4a及びQ_2b−Q_4bを含んでいる。これ
ら両脚の電流は夫々I_1a及びI_1bである。

Q_4a−Q_4bはデプレションモードFETであるので、各電
流脚の電圧源V_SSとQ_4a又はQ_4bのソース間には電圧降下
手段（40a）（40b）を必要とするのが普通である。トラ
ンジスタQ₃のソースにも同様の電圧降下手段（42）を接
続している。これら電圧降下手段は直列ダイオードであ
るのが好ましいが、抵抗又は抵抗とダイオードの組合せ
とし、トランジスタQ₃,Q_4a,Q_4bのソースに適正バイアス
を与える。

第２電流脚（30c）につき説明する。抵抗R₂を上述の
回路と同様に設け、Q₃のドレインに接続する。中間ノー
ド（32）と導体（37）間にはR₂と直列にフローティング
電圧源（36c）が設けられ、この電圧源はバッファ増幅
器（44）及び電圧源（46）より成り、電位V₃を生じる。
バッファ増幅器（44）は理想デバイスであってノード
（32）と電圧源（46）間に実質的な電圧降下は生じな
い。よって、電圧源（46）はノード（32）と導体（37）
間の電圧降下のすべてである。導体（37）は電流ミラー
トランジスタQ₃,Q_4a,Q_4bのゲートを相互接続する。各電
流ミラートランジスタの参照符号の下の括弧内にゲート
幅を示す記号を挿入している。Q₃のゲート幅はW₃であり
Q_4a,Q_4bのゲート幅は共にW₄である。Q_4a,Q_4bのゲート幅
は通常等しく選定し、またR_1a,R_1b、電圧降下手段（40
a）（40b）、Q_1aとQ_1bのゲート幅も夫々等しく、電流I
_1a＝I_1bとする。簡単の為、これらすべてのトランジス
タのゲート幅を等しくするのが好ましい。

バッファ増幅器（44）と電圧源（46）の詳細実施例は
第７図に示す。

第５図の回路を解析すると、これは前述した回路と実
質的に同じである。もし第２電流脚（26a）（26b）が実
質的に同じであれば、同じ解析が適用できる。Q₁−Q₂は
帰還増幅器を構成し、I₁R₂＋V_gs1＋V_gs2と等しいフロー
ティング電圧源をなす。この回路の電流利得は１に近
く、従って、１つの段から他の段への電流のレベルシフ
トに適する。Q₃,Q_4a,Q_4bはI₂＝（V_DD−V_SS−V₃−V₄）/R
₁の電流を有する電流ミラーを形成する。W₃＝W₄,R₁＝R₂
であれば、V₅＝V₆−V_DD−V_SS−V₃−V₄である、V₂は出力
ノード（22a）（22b）に接続される回路により制約さ
れ、V₁はノード（16a）（16b）に接続された付加回路が
電源、温度及び製造工程の変化に対して適正動作する為
に必要な希望バイアス電圧であるが、同相モードレンジ
やダイナミックレンジ等の最大パラメータをできる限り
小さくするものである。電圧源（46）の電位V₃は、特定
電位V₂に対して所望電位V₁を得るに必要な電位V₄とFET
のゲート幅とで選定する。電位V₃はV₁＋V₂＋V_gs1＋V_gs2
−V₄で示すことができる。電位V₃は好ましくはGaAs FET
のピンチオフ電圧で定義され、またダイオード電圧で定
める場合もある。

この回路動作はノイズや電源電圧変動に強く、且つ温
度や製造工程のバラツキにも鈍感である。電位V₃の電圧
源を、レベルシフト回路がインターフェースする回路で
定まる電位V₁及びV₂との関係で定義することにより、こ
れら回路の温度及び製造工程の変動を、本発明のレベル
シフト回路の動作で補償できる。

第５図の差動構成において、電源変動やノイズがこの
回路を介して結合されると、これら信号は同相モード信
号となるので実質的に除去される。

第６図は第５図の回路の他の実施例を示す。簡単の為
に、第６図ではシングルエンド型レベルシフト回路を示
す。この回路の部品及び構成は第５図のものと本質的に
同じであるので、以下では相違点についてのみ説明す
る。この実施例では、Q₂のドレインは入力（16）には接
続されず、電圧源V_DDに接続している。或いはQ₂のドレ
インを第６図中破線（50）で示す如くQ₁のソースに戻し
てもよい。また、この回路は特定電位V₂に対して所望電
位V₁を得る為に使用することもできる。

この実施例で、レベルシフト回路は高入力インピーダ
ンス及び低出力インピーダンスを有し、電圧でなく電流
のレベルシフトを行い、増幅器は略単位電圧利得を有す
る。多くの場合、これが好適実施例となる。

出力電圧をノード（28）から直接取出すことも可能で
ある。この変形では、トランジスタQ₂は除去し、ノード
（28）の直接出力ノード（22）に接続する。

第７図は第５−６図の回路のより実用的な回路図を示
す。

第７図でも前の回路に使用した参照符号をできる限り
多く使用している。また回路動作の一例として実際の動
作電圧を図中に記載している。ここで、負荷回路は電位
V₁＝３〔V_T0〕を必要とし、次段入力はV₂＝1.6〔V_T0〕
を必要とする。ここで、V_T0はGaAs FETデバイスのピン
チオフ電圧に関するパラメータであり、このデバイスの
製造工程及び温度依存度をも含んでいる。

先ず、第７図の右側部分について説明する。レベルシ
フト回路（24）と電流脚（26e）は略上述と同様に構成
される。主な相違点はQ₂のソースからの出力が６個の直
列ダイオード（52）を介して出力ノード（22）に接続さ
れることである。電流源はソースがゲートと共に電位V
_SSに接続されるGaAs FET（49）で構成される。電流脚
（26e）において、電圧降下手段（40）はQ₄のソースとV
_SS間に直列接続した３個のダイオードで構成されてい
る。Q₄のドレインは別のトランジスタQ₈のソースに接続
されている。

次に、第７図の左側部分の第２電流脚（30e）につき
説明する。電圧降下手段（42）が（40）と同様にQ₃のソ
ースとV_SS間に接続され、Q₃のドレインに別のトランジ
スタQ₇が接続される。夫々Q₃−Q₄に接続されたQ₇−Q₈は
カスコード電流ミラーを形成する。これは電流I₂とI₁と
を追従させる電流ミラーの精度を改善する。Q₇−Q₈のゲ
ートは導体（54）で相互接続されると共にダイオード
（56）を介してバイアス電流脚（58）の制御導体（37）
に接続する。この電流脚は電圧源V_DD及びV_SS間にまたが
り、ゲート及びソースが電圧源V_SSに接続された電流源
接続型のGaAs FET（60）を含んでいる。また、この電流
脚は２個の直列ダイオード（62）及び８個の直列ダイオ
ード（64）並びにこれらと直列接続され電圧源V_DDに直
列接続されたソースフォロワ型バッファトランジスタ
（66）を含んでいる。この回路部分はレベルシフト回路
として動作し、導体（37）（54）及び（68）にて直列ダ
イオードに接続されているトランジスタのバイアス回路
として動作する。この回路内のこれらトランジスタは飽
和又は高利得領域で動作するようバイアスされる。

第７図中の破線（70）で囲んだ部分は基準電圧源であ
る。この回路部分はV_DDに直列接続しゲートが第２トラ
ンジスタのソースに接続された２個のトランジスタで構
成された電流源（72）を含んでいる。ソースは更にソー
スフォロワ型バッファ（66）のゲートにも接続される。
基準電圧は回路部分（76）でも発生され、この例ではノ
ード（68）−（78）間に2.3〔V_T0〕の電圧降下を生じ
る。この回路ではノード（68）を第１トランジスタ（8
0）のゲートに接続し、そのドレインは他のトランジス
タ（82）を介して電圧源V_DDに結合し、ソースは第３ト
ランジスタ（84）のゲートに接続する。トランジスタ
（80）のソースは電流源（72）と同様構成でゲートが電
圧源V_SSに結合された２個のトランジスタを有する電流
源（86）にも接続される。トランジスタ（84）のドレイ
ンはトランジスタ（88）を介して電流源（72）のソース
（74）に接続する。トランジスタ（84）のソースはノー
ド（78）とトランジスタ（88）（82）のゲートに接続す
る。トランジスタ（82）（88）は夫々トランジスタ（8
0）（84）とカスコード接続する。この構成により、ト
ランジスタ（80）（84）及び（66）の周りに負帰還ルー
プを形成してトランジスタ（80）のゲートからノード
（78）に安定した2.3〔V_T0〕の電圧降下を生じる。

３個の直列ダイオード（90）をノード（78）と電源V
_SSに接続され電流源（86）と同様の電流源（92）間に接
続する。この直列ダイオードはダイオード（56）（62）
両端の電圧降下を効果的に打消してノード（68）から
（78）の電圧降下がノード（94）と導体（37）間に現わ
れるようにする。ノード（94）はトランジスタQ₉のゲー
トに接続される。Q₉のソースは抵抗R₅を介して導体（3
7）に接続し、Q₉とR₅両端の電位が本発明のレベルシフ
ト回路（18e）を動作させ、上述の電位V₁及びV₂の要件
を満足するに必要な電位V₃の一部を与える。

電位V₃の残りの部分は破線（100）で囲んだ回路部分
が生じる。この回路部分（100）はゲートが電流脚（30
e）のノード（32）に結合されたトランジスタQ₁₀を含ん
でいる。Q₁₀のドレインはカスコードトランジスタ（10
2）を介して電圧源V_DDに結合する。Q₁₀のソースはトラ
ンジスタ（102）のゲートに接続する。この１対のトラ
ンジスタは高インピーダンスのバッファ増幅器（44）と
して作用する。Q₁₀のソースはまた第２抵抗R₆を介してQ
₉のドレインに接続される。

１対のトランジスタ（104）（106）は電圧源V_DDとノ
ード（78）間に直列接続される。トランジスタ（104）
のゲートはQ₁₀のソースに接続される。トランジスタ（1
06）のゲートはQ₉のドレインに接続され、トランジスタ
（104）（106）のゲートにR₆の電圧降下分だけ異なる電
位が印加される。これら両トランジスタはトランジスタ
（106）のゲート・ソース間に０電圧降下のバッファ増
幅器を形成する。

Q₉及びR₅の電流はQ₁₀及びR₆の電流と等しい。Q₉,Q₁₀
を同じトランジスタとし、R₅＝R₆とすることにより、Q
₁₀とR₆はノード（32）とQ₉のドレイン間にQ₉のゲートの
導体（37）間と同じ電圧降下を生じるようにする。ノー
ド（32）から導体（37）への合計電位は、V_Dをダイオー
ドの電圧降下とすると、4.6〔V_T0〕＋3V_Dとなる。これ
が電位V₁及びV₂の要件を満足するために必要な上述した
電位V₃である。

以上、本発明のレベルシフト回路を原理及び種々の実
施例につき説明したが、本発明はその要旨を逸脱するこ
となく種々の変形変更が可能であること当業者には容易
に理解されよう。

〔発明の効果〕

本発明のレベルシフト回路は、フローティング電圧源
の電圧V₃が、入力端子及び第１基準電位源間の電位差V₁
と、出力端子及び第２基準電位源間の電位差V₂との和の
関数（例えば、V₃＝V₁＋V₂＋V_be）で表されるので、電
圧V₃を調整することにより容易にレベルシフト電圧を所
望値に設定可能である。また、レベルシフト電圧は、第
１及び第２基準電位源の電圧V_CC及びV_EEの差（V_CC−
V_EE）から電圧（V₁＋V₂）を引いた値となるので、基準
電位源の電圧変動が相殺され、レベルシフト電圧に影響
せず、安定したレベルシフト回路を実現できる。本発明
では、バイポーラ・トランジスタやFETで容易に構成す
ることが可能であり、種々の回路構成に適用できる。

【図面の簡単な説明】

第１図は本発明によるレベルシフト回路の原理を示すブ
ロック図、第２図はレベルシフト回路を組込んだ差動増
幅器を示すブロック図、第３図は本発明によるレベルシ
フト回路のバイポーラIC回路の実施例を示す接続図、第
４図は第３図のフローティング電源及び電流ミラーの他
の回路例を示す接続図、第５図は本発明によるレベルシ
フト回路のGaAs FETによるIC回路の実施例を示す接続
図、第６図は第５図のレベルシフト回路の変形例を示す
接続図、第７図は第６図の回路のより詳細な回路例を示
す接続図である。 Q₁は入力トランジスタ、（26）は第１電流脚、（30）は
第２電流脚、R₁は第１抵抗、R₂は第２抵抗、（36）はフ
ローティング電圧源、Q₃は第１電流制御トランジスタ、
Q₄は第２電流制御トランジスタである。

Claims

(57)【特許請求の範囲】

【請求項１】ベースに入力信号を受け、コレクタが第１
基準電位源に接続された入力トランジスタと、該入力トランジスタのエミッタに一端が接続された第１
抵抗器と、該第１抵抗器の他端にベースが接続され、上記入力トラ
ンジスタのベースにコレクタが接続され、エミッタから
出力電圧を発生する出力トランジスタと、上記第１基準電位源に一端が接続され、上記第１抵抗器
に対して所定比の抵抗値を有する第２抵抗器と、第２基準電位源に一端が接続され、上記第１及び第２抵
抗器に所定比の電流を流す電流ミラー回路と、該電流ミラー回路を構成する２つのトランジスタの共通
ベース端子と上記第２抵抗器の他端との間に所定の電位
差を発生するフローティング電圧源とを具え、上記第１及び第２基準電位源の変動を補償することを特
徴とするレベルシフト回路。
【請求項２】ゲートに入力信号を受け、ドレインが第１
基準電位源に接続された入力FETと、該入力FETのソースに一端が接続された第１抵抗器と、該第１抵抗器の他端にゲートが接続され、上記入力FET
のゲートにドレインが接続され、ソースから出力電圧を
発生する出力FETと、上記第１基準電位源に一端が接続され、上記第１抵抗器
に対して所定比の抵抗値を有する第２抵抗器と、第２基準電位源に一端が接続され、上記第１及び第２抵
抗器に所定比の電流を流す電流ミラー回路と、該電流ミラー回路を構成する２つのFETの共通ゲート端
子と上記第２抵抗器の他端との間に所定の電位差を発生
するフローティング電圧源とを具え、上記第１及び第２基準電位源の変動を補償することを特
徴とするレベルシフト回路。