JP2843832B2 - 演算増幅器回路 - Google Patents

演算増幅器回路

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JP2843832B2 JP1227640A JP22764089A JP2843832B2 JP 2843832 B2 JP2843832 B2 JP 2843832B2 JP 1227640 A JP1227640 A JP 1227640A JP 22764089 A JP22764089 A JP 22764089A JP 2843832 B2 JP2843832 B2 JP 2843832B2
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Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、共通端子、入力部を構成する第１および第
２の制御端子および第１および第２の出力端子を有する
差動対配置を構成するマッチド・トランジスタと、前記
差動対配置の共通端子に接続された出力部を有するバイ
アス電流源と、前記差動対配置の第１および第２の出力
端子からの電流をそれぞれ受け取る入力トランジスタお
よび出力トランジスタを有する電流ミラー能動負荷回路
と、前記差動対配置の第２の出力端子に接続された制御
端子を有し、負荷に出力電流を供給するように配置され
た少なくとも１つの出力トランジスタとを具える演算増
幅器回路に関するものである。
（従来の技術） このような演算増幅器回路は、例えば米国特許第4 28
7 439号明細書に記載されており周知であり、例えばバ
イポーラまたはCMOS集積回路の一部分を構成している。
一般的に、差動対配置には、「ロングテイルドペア」構
造とした２つの整合されたトランジスタが設けられてい
るが、例えばダーリントンまたはカスコード配置とした
他のトランジスタを設けて機能のより一層の向上を図る
こともできる。総ての差動回路と同様に、デバイス間の
ランダムな不整合に基づいてオフセット誤差が発生する
恐れがある。周知のように、ランダムなエラーはデバイ
スのレイアウトおよび製造技術の改良によって最小とす
ることができる。しかしながら、回路設計に依存する予
測可能なまたはシステマチックなオフセットエラーもあ
る。増幅器の種々のデバイスの幾何学的配置および寸法
を適切とすると、出力トランジスタを流れる電流から、
入力段に対して発生されるバイアス電流と関連したバイ
アス電流を減算することによってある種の条件下ではシ
ステマチックエラーを補償することができることが知ら
れている。
（発明が解決しようとする課題） しかしながら、従来の方法では、出力トランジスタに
よってさらに他の負荷を駆動しないときにだけしかシス
テマチックエラーを正確に補償できないと云う問題があ
る。換言すれば、増幅器が高インピーダンス電圧出力し
か有しないと云う問題がある。したがって、低インピー
ダンス負荷を駆動するためには、さらに他の出力段を設
ける必要があり、その結果構成が複雑となり、電力消費
が大きくなるとともにこの出力段に固有のシステマチッ
クエラーが新たに導入される問題がある。このようなエ
ラーが問題となる用途は、前記の米国特許第4 287 439
号明細書に記載されているようなバンドギャップ基準電
圧発生回路がある。
静止状態における電力消費がきわめて小さく維持しな
がら容量性負荷が駆動する際のトランジェント出力電流
を高くできるという追加の機能を上述した回路に加える
ことができる。このような回路は、例えばEP−Ａ−0173
370号公開公報やM.G.Degrauwe等によって、1982年６月
に発行されたIEEEJournal of Solid State Circuits,Vo
l.sc−17,No.3に「Adaptive Biasing CMOS Amplifier
s」として発表された論文に記載されている。このよう
な回路においては、上述した追加の機能を実現するため
に、少なくとも一つの出力トランジスタに流れ込む電流
の予め決められた割合のバイアス電流を供給する手段が
設けられている。このような回路においては、特に少な
くとも一つの出力トランジスタを流れる電流の全部また
は大部分が出力電流となる場合には、差動対配置の第１
および第２の出力端子の間のシステマチックなオフセッ
ト電圧を最少とするように動作するものであることが確
認された。このような回路では、バイアス電流と出力ト
ランジスタの電流との間の関係によってシステマチック
なオフセット電圧が補償されるものである。他の従来の
回路では、低インピーダンス負荷を増幅器の出力側に接
続すると上述した関係は破壊されてしまうものである。
上述した回路においては、最初に電力を供給するとき
に、不所望なラッチアップ状態で安定してしまう恐れが
ある。例えば、このような回路をMOS技術で構成する場
合、トランジスタはその特性のサブスレーショルド領域
で安定となり、低インピーダンスのラッチアップ状態と
なってしまう。
本発明の目的はこのような不具合を解決した演算増幅
器回路を提供しようとするものである。
（課題を解決するための手段および作用） 本発明は、 共通端子、入力部を構成する第１および第２の制御端
子および第１および第２の出力端子を有する差動対配置
を構成するマッチド・トランジスタと、 前記差動対配置の第１および第２の出力端子からの電
流をそれぞれ受け取る入力トランジスタおよび出力トラ
ンジスタを有する電流ミラー能動負荷回路と、 前記差動対配置の第２の出力端子に接続された制御端
子を有し、負荷に出力電流を供給するように配置された
少なくとも１つの出力トランジスタと、 前記差動対配置の共通端子に接続された出力部を有す
るとともに前記少なくとも１つの出力トランジスタを流
れる電流に対して予め決められた割合のバイアス電流を
供給する手段を具え、特に前記出力電流が前記少なくと
も１つの出力トランジスタを流れる電流の全部または大
部分を構成するときに、前記差動対配置の第１および第
２の出力端子間に現れるシステマチックなオフセット電
圧を最小とするバイアス電流源と、 このバイアス電流源と並列に接続され、低電流ラッチ
アップ状態を阻止する最小のバイアス電流を与え、前記
最小電流がバイアス電流に比較して小さくなるような十
分高い値を有する抵抗を具えるスタートアップ手段と、 を設けたことを特徴とするものである。
さらに、本発明は、 共通端子、入力部を構成する第１および第２の制御端
子および第１および第２の出力端子を有する差動対配置
を構成するマッチド・トランジスタと、 前記差動対配置の第１および第２の出力端子からの電
流をそれぞれ受け取る入力トランジスタおよび出力トラ
ンジスタを有する電流ミラー能動負荷回路と、 前記差動対配置の第２の出力端子に接続された制御端
子を有し、負荷に出力電流を供給するように配置された
少なくとも１つの出力トランジスタと、 前記差動対配置の共通端子に接続された出力部を有す
るとともに前記少なくとも１つの出力トランジスタを流
れる電流に対して予め決められた割合のバイアス電流を
供給する手段を具え、特に前記出力電流が前記少なくと
も１つの出力トランジスタを流れる電流の全部または大
部分を構成するときに、前記差動対配置の第１および第
２の出力端子間に現れるシステマチックなオフセット電
圧を最小とするバイアス電流源と、 このバイアス電流源の出力部と直列に接続され、高電
流ラッチアップ状態が現れる以前にバイアス電流源をシ
ャットオフするに足る十分高い電圧降下を発生させる抵
抗を有し、高電流ラッチアップ状態を阻止する手段と、 を設けたことを特徴とするものである。
このような演算増幅器回路をMOS技術で構成する場
合、バイアス電流源の出力部と直列に接続された抵抗に
よって大きな電圧降下が発生し、高電流ラッチアップ状
態となる前にバイアス電流源をシャットオフすることが
できる。
本発明の一実施例においては、前記少なくとも１つの
出力トランジスタを前記電流ミラー回路のトランジスタ
と整合もしくは類似させ、前記バイアス電流源に、前記
電流ミラー能動負荷回路のトランジスタと整合もしくは
類似し、制御端子を前記差動対配置の第２の出力端子に
接続した他のトランジスタを設ける。この場合、他のト
ランジスタは、出力トランジスタから、バイアス電流を
調整する機能を切り離すように作用する。したがって、
この機能は負荷のインピーダンスとは無関係に行われる
ことになる。
本発明の実施例においては、さらに前記バイアス電流
源に、前記電流ミラー能動負荷回路とは反対導電型で、
前記他のトランジスタによって駆動される入力トランジ
スタと、バイアス電流源の出力部を駆動する出力トラン
ジスタとを有する他の電流ミラー回路を設ける。この実
施例は構成が簡単になるとともに前記他のトランジスタ
および出力トランジスタの相対的寸法を適切に選択し、
前記他の電流ミラー回路の寸法の比を適切に選択するこ
とによって上述した予定の割合を正確に決めることがで
きる。
さらに、バイアス電流源の一部分として前記他のトラ
ンジスタを設けた実施例において、この他のトランジス
タに最小電流に比例する電流を供給してバイアス電流を
少なくとも１つの出力トランジスタを流れる電流に関連
付ける前記予定の割合を維持する手段を設けることがで
きる。このように構成すると、最小バイアス電流を無視
し得る程小さくする必要が無くなると云う効果がある。
その理由はオフセット補償動作にエラーが生じないから
である。
本発明の演算増幅器回路は一般の用途に用いることが
できるとともに大規模な回路の一部としても用いること
ができる。本発明は上述した演算増幅器回路を具えるバ
ンドギャップ基準回路にも関するものである。このよう
なバンドギャップ基準回路においては、２つの出力トラ
ンジスタを設け、これらの２つのトランジスタを、寸法
の異なる２つの半導体装置を流れる電流を制御するよう
に配置する。本発明によれば、出力トランジスタはバッ
ファ段を介さずに直接半導体装置を駆動することができ
るので、基準回路におけるエラーを殆ど減少させること
ができる。
（実施例） 第１図はCMOS構造として構成した既知の簡単な演算増
幅器回路を示すものである。類似の回路は普通バイポー
ラ構造で構成されている。この回路は、電源端子10（V
DD）と12（VSS）、入力端子14（V-）と16（V+）、出力
端子18（VOUT）およびバイアス入力端子20（VBIAS）を
有するものである。
差動入力段22は、２つの整合がとれたｐ−チャネルト
ランジスタP1およびP2を有するロングテールドペア配置
を具えており、これらのトランジスタのゲートは演算増
幅器の入力端子14（V-）と16（V+）をそれぞれ構成して
いる。また、これらのトランジスタP1およびP2のドレイ
ンはロングテールドペア配置の第１および第２の出力端
子を構成しており、２つのｎ−チャネルトランジスタN1
およびN2を具える電流ミラー回路の入力端子および出力
端子にそれぞれ接続されている。トランジスタP2とN2と
のドレイン接続点は入力段22の出力部24を構成してお
り、ｎ−チャネルトランジスタN3のゲートに接続されて
いる。
電源端子10（VDD）と、トランジスタP1およびP2のソ
ースによって構成されるロングテールドペア配置の共通
端子との間にはｐ−チャネルトランジスタP3を接続し、
そのゲートをバイアス入力端子20に接続する。さらに他
のｐ−チャネルトランジスタP4を電源端子10（VDD）と
出力端子18（すなわち、トランジスタN3のドレイン）と
の間に設ける。このトランジスタP4のゲートはバイアス
入力端子20に接続する。
動作に当たっては、トランジスタP3は差動入力段22に
対するバイアス電流ISSを発生する。このバイアス電
流、すなわちテール電流ISSは、基準電圧源（図示せ
ず）からバイアス入力端子20に与えられるバイアス電圧
VBIASによって決まる。トランジスタP4は、バイアス電
流ISSに比例するバイアス電流を出力トランジスタN3に
供給する。
共通の基板に集積される種々のデバイスの幾何学的寸
法を適当に定めることによって回路を流れる種々の電流
の相対値を、システマチックなオフセットエラーが最小
となるように設定することができることは既知である。
CMOS回路においては、トランジスタの幾何学的配置は、
Ｗを、例えばミクロンの単位で表したチャネル巾、Ｌを
同じくミクロンの単位で表したチャネル長とするときア
スペクト比W/Lの関数として規定することができること
は周知である。また、バイポーラトランジスタにおいて
は、エミッタ接合の寸法を異ならせることによって適切
な配置設定ができることも周知である。
第１図に示した既知の演算増幅器回路においては、種
々のトランジスタN1……のアスペクト比（W/L）N1等
は、次式を満足するように決められている。
ここで、ｎは演算増幅器回路の出力に対する要求事項
を満たすように選択された定数である。差動入力が零の
とき、すなわちV+＝V-のときに回路を流れる電流を、第
１図においては単位電流Ｉとして示す。一般に、上述し
た（１）式を満たすように設計されるときには、次の関
係が成立する。
IN3:IN1＝IN3:IN2＝ｎ IP4:IP3＝n/2 システマチックなオフセットエラーの問題を理解する
には、演算増幅器を負帰還回路に用いる場合を考慮する
のが良い。第２図は、利得１のボルテージフォロワを構
成するきわめて簡単な帰還回路を示すものである。第２
図において、演算増幅器26は反転入力端子14,非反転入
力端子16および出力端子18を有している。これらの符号
は第１図において用いたものと同じであるから第１図に
示す既知の演算増幅器が第２図においてどのように接続
されているかは容易に判断することができる。出力端子
18は反転入力端子14に直接接続され、100パーセントの
負帰還が掛けられている（V-＝VOUT）。インピーダンス
Ｚの負荷が出力端子18と電源端子28（VSS,VDDまたは大
地電位）との間に接続されている。
理想的演算増幅器においては、入力端子14に対する帰
還のために電圧VOUTは入力端子16に与えられる電圧VIN
に正確に追従するものとなりVOUT＝VINとなる。さもな
ければ、オフセットエラーが現れ、VOUT＝VIN＋VOFFSET
となる。第１図に示すような演算増幅器においては、こ
のような理想的な動作が行われるか否かは、差動入力段
22の２つの電流通路が完全に対称的な状態となっている
かどうか、すなわちV+＝V-となっているかどうかに依存
している。このことは、トランジスタP1およびP2を流れ
る電流が等しいと云うだけではなくそれらのドレイン電
圧も等しくなっていなければならない。
第１図からわかるように、出力トランジスタN3のゲー
ト電圧はトランジスタN2のドレイン電圧（接続点24の電
圧）に等しい。また、トランジスタN2のゲート電圧はト
ランジスタN1のドレイン電圧に等しい。IN1＋IN2＝２・
IN3/nが成り立っている限りは、トランジスタの設計は
上述したように規定され、出力端子18から入力端子14へ
の帰還によって、平衡状態下ではトランジスタN3のゲー
トはトランジスタN2のゲートと同じレベルとなっている
筈である。したがって、トランジスタN1およびN2のドレ
イン電圧も等しく（したがってP1およびP2のドレイン電
圧も等しい）、さらに電流IN1とIN2も等しくなる。した
がって、平衡状態においては、回路は対称的となり、そ
の出力にはシステマチックなオフセットエラーは現れな
い。しかしながら、デバイス間に不整合があると勿論非
対称となり、ランダムなオフセットエラーが生ずること
になる。
しかしながら、上述した理想的な状態は、出力端子18
に接続された負荷インピーダンスＺが容量性であるかま
たは高インピーダンスである場合にだけ得られるもので
ある。もし、負荷インピーダンスＺが低インピーダンス
負荷の場合には、出力端子18に負荷電流が流れ、電流
（IN1＋IN2）とIN3との間の比例関係が崩れ、オフセッ
トの補償ができなくなってしまうことになる。
上述した問題に対する既知の解決手段では、出力イン
ピーダンスの低いバッファ段を設けて低インピーダンス
負荷を駆動するようにしている。しかしながら、このよ
うな出力段は、ソースフォロワ（またはエミッタフォロ
ワ）構造とした単一のトランジスタを設けたものとする
かまたはプッシュプル型とするものであるが、そのため
に消費電力が増大したりバッファ出力段自体のシステマ
チックなオフセットエラーが新たに導入される欠点があ
る。
第３図は、このようなバッファ出力段を用いずに任意
の低インピーダンス負荷Ｚを駆動するようにした演算増
幅器回路の一例の構成を示すものであり、本発明による
演算増幅器回路に至る途中において案出したものであ
る。第３図に示す部分において第１図に示したものと同
じ部分には第１図に示した符号と同じ符号を付けて示し
た。
第３図に示すように、ゲートを差動入力段22の出力端
子24に接続した他のｎ−チャネル出力トランジスタN4を
設ける。したがって、出力トランジスタN3およびN4のゲ
ート−ソース電圧は常に等しいものとなる。上述した他
の出力トランジスタN4のドレインは、ダイオード接続し
たｐ−チャネルトランジスタP5を介して電源端子10（V
DD）に接続する。このトランジスタP5のゲート−ドレイ
ンの共通接続点はトランジスタP3のゲートに接続し、第
１図に示したバイアス入力端子20は省略する。
動作に当たっては、ｐ−チャネルトランジスタP5およ
びP3は電流ミラー回路として作用し、その出力電流は差
動入力段22に対するバイアス電流となる。しかしなが
ら、第３図に示す演算増幅器回路においては、このバイ
アス電流は予め決められた一定の値とはならず、帰還配
置N3,P5,P3のために、出力トランジスタN3を流れる電流
に常に比例するように変化することになる。このため、
インピーダンスＺが低い値を有する場合にもシステマチ
ックなオフセットエラーを補償することができる。
第３図に示す演算増幅器回路においても従来と同様に
種々のトランジスタの寸法を適切に選択することによっ
てシステマチックエラーを補償することができる。この
場合、新たに追加したトランジスタN4およびP5に対する
アスペクト比は次のようになる。
（W/L）N4＝（W/L）N1＝（W/L）N2 ２・（W/L）P5＝（W/L）P3 次に、第３図に示す演算増幅器回路を第２図に示すボ
ルテージフォロワ回路における第１図に示した既知の演
算増幅器回路と置き換えたときの動作について考察す
る。上述したアスペクト比を満足することによって出力
電流IZとは無関係に、したがって負荷インピーダンスＺ
とは無関係にシステマチックなオフセットが零となる状
態が得られること、すなわちIN1＋IN2＝２・IN3/nとな
ることがわかる。
第３図に示す演算増幅器回路においては、バイアス電
流が規定される帰還路が設けられているため、所定の状
態（総てのトランジスタがその動作特性の飽和領域にバ
イアスされている）において安定となるだけではなく全
電流が零となる状態、高電流状態、サブ−スレショルド
領域で動作する低電流状態においても安定となる。した
がって、この演算増幅器回路は、或る条件の下では不所
望な状態にラッチアップされてしまう恐れがある。この
ような問題を解決するためにトランジスタP3およびP5の
周辺回路を変更した第１の変形例を第６図を参照して後
に説明するが、第３図において破線で示す第２の変形例
を以下説明する。
第４図はバンドギャップ基準電圧発生回路を示すもの
である。この回路は、２つのダイオード接続したバイポ
ーラトランジスタQ1およびQ2を中心として構成されてい
る。これらのトランジスタQ1およびQ2は類似の構造のも
のであるが、トランジスタQ1の有効エミッタ面積をトラ
ンジスタQ2の有効エミッタ面積のＪ倍とする。トランジ
スタQ1のエミッタを抵抗R1を介して演算増幅器（op−am
p）30の反転入力端子に接続し、トランジスタQ2のエミ
ッタをop−amp30の非反転入力端子に接続する。op−amp
30の出力端子は一対の値の等しい抵抗R2を介して双方の
入力端子に帰還接続する。
動作に当っては、トランジスタQ1およびQ2を流れる電
流は、抵抗R1間に生ずる電圧がこれらのトランジスタの
ベース−エミッタ電圧間の差δＶに正確に等しくなるま
で増大する。バドギャップ基準回路の動作原理にしたが
うと、ｋをボルツマン定数（1.38×10-23JK-1）とし、
δＴを絶対温度（ケルビン温度）とし、ｑを電子の電荷
（1.6×10-19C）とし、1nJを倍数Ｊの自然対数とすると
き、δＶ＝（kT/q）・1nJが成立することが知られてい
る。比R1:R2を適切に選定することにより、op−amp30の
出力端子に接続された出力端子32とトランジスタQ1およ
びQ2の共通の接続したベースに接続された出力端子34と
の間に安定でかつ正確に規定されたバンドギャップ基準
電圧Vbgが発生されることになる。
上述したバンドギャップ基準電圧発生回路に適するよ
うにop−ampを設計する際には、駆動すべき負荷が比較
的低いインピーダンスであり、reをトランジスタQ1およ
びQ2のエミッタ抵抗とするとき、ほぼ（R1＋R2＋re）/2
に等しいものであることを考慮しなければならない。従
来は、所望の電流駆動能力を得るためには追加の出力バ
ッファ段を有するop−ampを用いる必要があったが、こ
のバッファ段のためにシステマチックなオフセットエラ
ーが導入され、その結果として基準電圧Vbgの精度が損
なわれていた。
第５図は、第３図に示した演算増幅器回路を第４図に
示したのと類似のバンドギャップ基準電圧発生回路に適
用した例を示すものである。第５図において既に説明し
た部分には同じ符号付けて示し、僅かな相違点だけを説
明する。
第５図のop−ampの差動入力段22は１個の出力トラン
ジスタN3の代わりに２個の等しい出力トランジスタN3A
およびN3Bを駆動するとともに他のトランジスタN4を駆
動するように構成されている。また、２個の電流出力点
36および38を設けてop−amp30がバイポーラトランジス
タQ1およびQ2をそれぞれバイアスするように構成する。
トランジスタQ2と直列に接続した第２の抵抗R2は最早必
要ではない。その理由は、２個の電流出力点36および38
を流れる電流は出力トランジスタN3AおよびN3Bの整合性
のために強制的に等しくなるからである。
電源端子10（VDD）とバイポーラトランジスタQ1およ
びQ2の共通に接続したベースとの間にダイオード接続し
たｐ−チャネルトランジスタP6を挿入する。その目的は
トランジスタQ1およびQ2のエミッタ電圧と電源電圧VDD
との間に十分な余裕を持たせてop−amp30のトランジス
タP1,P2,P3が飽和状態にバイアスされるようにするため
だけである。この余裕がさらに欲しい場合には、トラン
ジスタP6の代わりに２個以上のトランジスタを直列に接
続したものを配置することができる。
第３図に示した演算増幅器回路では、或る条件の下で
は不所望な状態にラッチアップされる恐れがある。第６
図はこのように不所望な状態にラッチアップされるのを
防止するようにした本発明の演算増幅器回路の変形例を
示すものである。第６図に示すように、この変形はバイ
アス電流を発生する電流ミラー回路P3,P5に対してなさ
れるものだけである。第６図に示す変形例では、トラン
ジスタP3およびP5のソースを電源端子10（VDD）に直接
に接続する代わりにダイオード接続したｎ−ｐ−ｎトラ
ンジスタQ3を介して接続する。整合されたｐ−チャネル
トランジスタP1およびP2のエミッタは、第５図に示す例
の場合のように直接ではなく抵抗R3を介してトランジス
タP3のドレインに接続する。さらに電源端子10（VDD）
とトランジスタP1およびP2のエミッタ接続点との間に直
列回路R3,P3,Q3と直列に抵抗R4を接続する。
端子10および12間に最初に電力を与えると抵抗R4は、
サブ−スレショルド領域でのラッチング状態以上の始動
電流IR4を発生する。しかし、この抵抗R4の値は十分に
大きいので、この始動電流IR4はトランジスタP3を流れ
る通常のバイアス電流に比べて小さく、したがって大き
なオフセットエラーを導入するようなことはない。一
方、抵抗R3間にはトランジスタP3を流れるバイアス電流
に比例した電圧降下が生ずる。この抵抗R3の値は比較的
低く選定し、通常の状態ではトランジスタP3が飽和する
のを妨げないようにするが、トランジスタP3がその高電
流ラッチアップ状態に達する以前にこのトランジスタを
リニアな領域に駆動するのには十分に大きな電圧降下を
発生するような値とする。トランジスタQ3はトランジス
タQ2の３倍の電流を流すことができるように選定する。
このように、トランジスタQ3の有効エミッタ面積を３倍
とすると、VBEの変動（これはV+およびV-に悪影響を及
ぼす）に対するラッチアップ阻止機能を補償するように
作用する。このようにして、広い温度範囲に亘ってラッ
チアップ阻止機能による悪影響を最少のものとすること
ができる。
第３図の破線で示されたものはスタートアップ配置で
ある。ｎ−チャネルトランジスタN5は永久的にオン状態
にある電流源を構成し、２個の出力トランジスタP7およ
びP8を有するｐ−チャネル電流ミラーの入力トランジス
タを構成するダイオード接続したトランジスタP6に電流
Iaを供給する。トランジスタP6,P7およびP8のアスペク
ト比は1:2:1とする。トランジスタP7によって発生され
る電流2IaはトランジスタP3によって発生されるバイア
ス電流に加えられて差動対P1およびP2に対する最小バイ
アス電流となる。トランジスタP8によって発生される電
流IaはトランジスタN4のドレインに供給される。
上述した変形例では、スタート電流2Iaを無視しうる
程小さくする必要がない。その理由は、バイアス電流2I
Z/nは2Iaからバイアス用トランジスタP3を流れる電流を
差し引いたものとなるが、トランジスタP5を流れる電流
はIaからトランジスタN4を流れる電流を差し引いたもの
となり、比例関係は維持されるからである。この変形例
では、出力電流IZには最小値nIaが設定されるが、この
値を動作中にIZが取りうる値の範囲よりも小さく選定し
ておけば、回路の動作に悪影響が現れることはない。本
発明による他のスタートアップ配置の変形例において
は、適性な動作点に達するまでは、最小電流源を実際上
シャットオフするようにする。
上述した実施例では、特定の導電型のMOSトランジス
タを含むものとしたが、本発明の原理は反対導電型のデ
バイスを含み、反対極性の信号を扱う回路およびバイポ
ーラトランジスタを用いる回路にも同様に適用すること
ができる。また、本発明の範囲内で種々のトランジスタ
の寸法は個々の入力および／または出力の要求に応じて
自由に変更することができる。
本発明は上述した実施例にのみ限定されるものではな
く種々の変更および変形を加えることができる。このよ
うな変更および変形は、演算増幅器回路、バンドギャッ
プ基準電圧発生回路およびそれらを構成する部品の設
計、製造および用途において既知の事項を含むとともに
上述した事項に代えてまたそれに加えて用いることがで
きるものである。また、現在の特許請求の範囲は上述し
た事項の特定の組合せについて述べているが、本発明の
範囲は、明細書に記載された新規な事項またはその組合
せを含むものであり、これは自明であるか否か、現在の
特許請求の範囲に記載された発明と同一の発明に属する
ものであるか否か、また本発明と同じ技術的課題を解決
するものであるか否かに係わるものではない。さらに、
本願の審査過程においてまたは本願からの分割出願にお
いて、上述した事項および／またはその組合せについて
新たな特許請求の範囲を提出する可能性があることに注
意されたい。
【図面の簡単な説明】
第１図は既知の演算増幅器回路を示す回路図、 第２図は既知の帰還回路に設けた演算増幅器を示す回路
図、 第３図は本発明に至る過程において導出された演算増幅
器回路を示す回路図、 第４図はバンドギャップ基準回路を示す回路図、 第５図はバンドギャップ基準回路に第３図に示す演算増
幅器回路を用いた例を示す回路図、 第６図は第５図の回路を、不所望な状態にラッチアップ
されるのを阻止するようにした例を示す回路図である。 10,12……電源端子、14,16……入力端子、22……差動入
力段 P1〜P6……ｐ−チャネルトランジスタ N1〜N4……ｎ−チャネルトランジスタ Q1〜Q3……ダイオード接続したトランジスタ
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H03F 3/34 - 3/347 H03F 3/45

Claims (7)

    (57)【特許請求の範囲】
  1. 【請求項１】共通端子、入力部を構成する第１および第
    ２の制御端子および第１および第２の出力端子（14,1
    6）を有する差動対配置を構成するマッチド・トランジ
    スタ（P1,P2）と、 前記差動対配置の第１および第２の出力端子からの電流
    をそれぞれ受け取る入力トランジスタ（N1）および出力
    トランジスタ（N2）を有する電流ミラー能動負荷回路
    と、 前記差動対配置の第２の出力端子（24）に接続された制
    御端子を有し、負荷（Ｚ）に出力電流を供給するように
    配置された少なくとも１つの出力トランジスタ（N3）
    と、 前記差動対配置（P1,P2）の共通端子に接続された出力
    部を有するとともに前記少なくとも１つの出力トランジ
    スタを流れる電流に対して予め決められた割合のバイア
    ス電流を供給する手段を具え、特に前記出力電流が前記
    少なくとも１つの出力トランジスタ（N3）を流れる電流
    の全部または大部分を構成するときに、前記差動対配置
    の第１および第２の出力端子間に現れるシステマチック
    なオフセット電圧を最小とするバイアス電流源（20）
    と、 このバイアス電流源と並列に接続され、低電流ラッチア
    ップ状態を阻止する最小のバイアス電流を与え、前記最
    小電流がバイアス電流に比較して小さくなるような十分
    高い値を有する抵抗（R4）を具えるスタートアップ手段
    と、を設けたことを特徴とする演算増幅器回路。
  2. 【請求項２】共通端子、入力部を構成する第１および第
    ２の制御端子（14,16）および第１および第２の出力端
    子を有する差動対配置を構成するマッチド・トランジス
    タ（P1,P2）と、 前記差動対配置の第１および第２の出力端子からの電流
    をそれぞれ受け取る入力トランジスタ（N1）および出力
    トランジスタ（N2）を有する電流ミラー能動負荷回路
    と、 前記差動対配置の第２の出力端子（24）に接続された制
    御端子を有し、負荷（Ｚ）に出力電流を供給するように
    配置された少なくとも１つの出力トランジスタ（N3）
    と、 前記差動対配置（P1,P2）の共通端子に接続された出力
    部を有するとともに前記少なくとも１つの出力トランジ
    スタ（N3）を流れる電流に対して予め決められた割合の
    バイアス電流を供給する手段を具え、特に前記出力電流
    が前記少なくとも１つの出力トランジスタ（N3）を流れ
    る電流の全部または大部分を構成するときに、前記差動
    対配置の第１および第２の出力端子間に現れるシステマ
    チックなオフセット電圧を最小とするバイアス電流源
    （20）と、 このバイアス電流源の出力部と直列に接続され、高電流
    ラッチアップ状態が現れる以前にバイアス電流源をシャ
    ットオフするに足る十分高い電圧降下を発生させる抵抗
    （R3）を有し、高電流ラッチアップ状態を阻止する手段
    と、を設けたことを特徴とする演算増幅器回路。
  3. 【請求項３】前記少なくとも１つの出力トランジスタ
    （N3）を前記電流ミラー回路のトランジスタ（N1,N2）
    と整合もしくは類似させ、前記バイアス電流源（20）
    に、前記電流ミラー能動負荷回路のトランジスタ（N1,N
    2）と整合もしくは類似し、制御端子を前記差動対配置
    の第２の出力端子（24）に接続した他のトランジスタ
    （N4）を設けたことを特徴とする請求項１または２に記
    載の演算増幅器回路。
  4. 【請求項４】前記バイアス電流源（20）に、前記電流ミ
    ラー能動負荷回路（N1,N2）とは反対導電型で、前記他
    のトランジスタ（N4）によって駆動される入力トランジ
    スタ（P5）と、バイアス電流源の出力部を駆動する出力
    トランジスタ（P3）とを有する他の電流ミラー回路を設
    けたことを特徴とする請求項３に記載の演算増幅器回
    路。
  5. 【請求項５】前記差動対配置（P1,P2）の共通端子に最
    小バイアス電流を供給するスタートアップ手段（R4）を
    前記バイアス電流源（20）の出力部と並列に設けるとと
    もに前記他のトランジスタ（N4）に最小バイアス電流に
    比例した電流を供給して前記バイアス電流を前記少なく
    とも１つの出力トランジスタ（N3）を流れる電流に関連
    付ける予め決めた割合を維持する手段（R3）を設けたこ
    とを特徴とする請求項１に記載の演算増幅器回路。
  6. 【請求項６】請求項１〜５の何れかに記載の演算増幅器
    回路を有するバンドギャップ基準電圧発生回路。
  7. 【請求項７】前記演算増幅器回路に、差動対配置（P1,P
    2）の第２の出力端子によって駆動される２つの整合が
    取れた出力トランジスタ（N3A,N3B）を設け、これら２
    つの出力トランジスタを、ディメンションが異なる２つ
    の半導体接合デバイスを流れる電流を制御するように配
    置したことを特徴とする請求項６に記載のバンドギャッ
    プ基準電圧発生回路。
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