JPH02108311A - 演算増幅器回路 - Google Patents
演算増幅器回路Info
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- JPH02108311A JPH02108311A JP1227640A JP22764089A JPH02108311A JP H02108311 A JPH02108311 A JP H02108311A JP 1227640 A JP1227640 A JP 1227640A JP 22764089 A JP22764089 A JP 22764089A JP H02108311 A JPH02108311 A JP H02108311A
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
- H03F3/45278—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using BiFET transistors as the active amplifying circuit
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
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- H03F3/45—Differential amplifiers
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- H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
- H03F3/45376—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using junction FET transistors as the active amplifying circuit
- H03F3/45381—Long tailed pairs
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
- H03F2203/45—Indexing scheme relating to differential amplifiers
- H03F2203/45472—Indexing scheme relating to differential amplifiers the CSC comprising one or more diodes
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
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-
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- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
- H03F2203/45—Indexing scheme relating to differential amplifiers
- H03F2203/45496—Indexing scheme relating to differential amplifiers the CSC comprising one or more extra resistors
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、共通端子、入力部を構成する第１および第２
の制御端子および第１および第２の出力端子を有する差
動対配置を構成するマッチド・トランジスタと、前記差
動対配置の共通端子に接続された出力部を有するバイア
ス電流源と、前記差動対配置の第１および第２の出力端
子からの電流をそれぞれ受け取る入力トランジスタおよ
び出力トランジスタを有する電流ミラー能動負荷回路と
、前記差動対配置の第２の出力端子に接続された制御端
子を有し、負荷に出力電流を供給するように配置された
少なくとも１つの出力トランジスタとを具える演算増幅
器回路に関するものである。
の制御端子および第１および第２の出力端子を有する差
動対配置を構成するマッチド・トランジスタと、前記差
動対配置の共通端子に接続された出力部を有するバイア
ス電流源と、前記差動対配置の第１および第２の出力端
子からの電流をそれぞれ受け取る入力トランジスタおよ
び出力トランジスタを有する電流ミラー能動負荷回路と
、前記差動対配置の第２の出力端子に接続された制御端
子を有し、負荷に出力電流を供給するように配置された
少なくとも１つの出力トランジスタとを具える演算増幅
器回路に関するものである。
（従来の技術）
このような演算増幅器回路は、例えば米国特許第４２８
７４３９号明細書に記載されており周知であり、例えば
バイポーラまたはＣＭＯＳ集積回路の一部分を構成して
いる。−船釣に、差動対配置には、「ロングティルトペ
ア」構造とした２つの整合されたトランジスタが設けら
れているが、例えばダーリントンまたはカスコード配置
とした他のトランジスタを設けて機能のより一層の向上
を図ることもできる。総ての差動回路と同様に、デバイ
ス間のランダムな不整合に基づいてオフセット誤差が発
生する恐れがある０周知のように、ランダムなエラーは
デバイスのレイアウトおよび製造技術の改良によって最
小とすることができる。しかしながら、回路設計に依存
する予測可能なまたはシステマチックなオフセットエラ
ーもある。増幅器の種々のデバイスの幾何学的配置およ
び寸法を適切とすると、出力トランジスタを流れる電流
から、入力段に対して発生されるバイアス電流と関連し
たバイアス電流を減算することによっである種の条件下
ではシステマチックエラーを補償することができること
が知られている。
７４３９号明細書に記載されており周知であり、例えば
バイポーラまたはＣＭＯＳ集積回路の一部分を構成して
いる。−船釣に、差動対配置には、「ロングティルトペ
ア」構造とした２つの整合されたトランジスタが設けら
れているが、例えばダーリントンまたはカスコード配置
とした他のトランジスタを設けて機能のより一層の向上
を図ることもできる。総ての差動回路と同様に、デバイ
ス間のランダムな不整合に基づいてオフセット誤差が発
生する恐れがある０周知のように、ランダムなエラーは
デバイスのレイアウトおよび製造技術の改良によって最
小とすることができる。しかしながら、回路設計に依存
する予測可能なまたはシステマチックなオフセットエラ
ーもある。増幅器の種々のデバイスの幾何学的配置およ
び寸法を適切とすると、出力トランジスタを流れる電流
から、入力段に対して発生されるバイアス電流と関連し
たバイアス電流を減算することによっである種の条件下
ではシステマチックエラーを補償することができること
が知られている。
（発明が解決しようとする課題）
しかしながら、従来の方法では、出力トランジスタによ
ってさらに他の負荷を駆動しないときにだけしかシステ
マチックエラーを正確に補償できないと云う問題がある
。換言すれば、増幅器が高インピーダンス電圧出力しか
有しないと云う問題がある。したがって、低インピーダ
ンス負荷を駆動するためには、さらに他の出力段を設け
る必要があり、その結果構成が複雑となり、電力消費が
大きくなるとともにこの出力段に固有のシステマチック
エラーが新たに導入される問題がある。このようなエラ
ーが問題となる用途は、前記の米国特許第４２８７４３
９号明細書に記載されているようなバンドギャップ基準
電圧発生回路がある。
ってさらに他の負荷を駆動しないときにだけしかシステ
マチックエラーを正確に補償できないと云う問題がある
。換言すれば、増幅器が高インピーダンス電圧出力しか
有しないと云う問題がある。したがって、低インピーダ
ンス負荷を駆動するためには、さらに他の出力段を設け
る必要があり、その結果構成が複雑となり、電力消費が
大きくなるとともにこの出力段に固有のシステマチック
エラーが新たに導入される問題がある。このようなエラ
ーが問題となる用途は、前記の米国特許第４２８７４３
９号明細書に記載されているようなバンドギャップ基準
電圧発生回路がある。
本発明の目的は、システマチックなオフセットエラーを
軽減しながら比較的低いインピーダンスの負荷を駆動す
ることができ、構成が簡単な演算増幅器回路を提供しよ
うとするものである。
軽減しながら比較的低いインピーダンスの負荷を駆動す
ることができ、構成が簡単な演算増幅器回路を提供しよ
うとするものである。
（課題を解決するための手段および作用）本発明は、明
細書前文の記載した演算増幅器回路において、前記バイ
アス電流源に、前記少なくとも１つの出力トランジスタ
を流れる電流に対して予め決められた割合のバイアス電
流を供給する手段を設け、特に前記出力電流が前記少な
くとも１つの出力トランジスタを流れる電流の全部また
はほぼ大部分を構成するときに、前記差動対配置の第１
および第２の出力端子間に現れるシステマチックなオフ
セット電圧を最小とするように構成したことを特徴とす
るものである。
細書前文の記載した演算増幅器回路において、前記バイ
アス電流源に、前記少なくとも１つの出力トランジスタ
を流れる電流に対して予め決められた割合のバイアス電
流を供給する手段を設け、特に前記出力電流が前記少な
くとも１つの出力トランジスタを流れる電流の全部また
はほぼ大部分を構成するときに、前記差動対配置の第１
および第２の出力端子間に現れるシステマチックなオフ
セット電圧を最小とするように構成したことを特徴とす
るものである。
本発明は、既知の回路においては、バイアス電流と出力
トランジスタを流れる電流との関係に基づいてシステマ
チックなオフセットエラーを補償しており、この関係が
回路の出力側に低インピーダンス負荷を接続することに
よって壊さ゛れると云う事実を確認し、この認識に基づ
いて成したものである。
トランジスタを流れる電流との関係に基づいてシステマ
チックなオフセットエラーを補償しており、この関係が
回路の出力側に低インピーダンス負荷を接続することに
よって壊さ゛れると云う事実を確認し、この認識に基づ
いて成したものである。
本発明の一実施例においては、前記少なくとも１つの出
力トランジスタを前記電流ミラー回路のトランジスタと
整合もしくは類似させ、前記バイアス電流源に、前記電
流ミラー能動負荷回路のトランジスタと整合もしくは８
４ｍし、制御端子を前記差動対配置の第２の出力端子に
接続した他のトランジスタを設ける。この場合、他のト
ランジスタは、出力トランジスタから、バイアス電流を
調整する機能を切り離すように作用する。したがって、
この機能は負荷のインピーダンスとは無関係に行われる
ことになる。
力トランジスタを前記電流ミラー回路のトランジスタと
整合もしくは類似させ、前記バイアス電流源に、前記電
流ミラー能動負荷回路のトランジスタと整合もしくは８
４ｍし、制御端子を前記差動対配置の第２の出力端子に
接続した他のトランジスタを設ける。この場合、他のト
ランジスタは、出力トランジスタから、バイアス電流を
調整する機能を切り離すように作用する。したがって、
この機能は負荷のインピーダンスとは無関係に行われる
ことになる。
本発明の実施例においては、さらに前記バイアス電流源
に、前記電流ミラー能動負荷回路とは反対導電型で、前
記他のトランジスタによって駆動される入力トランジス
タと、バイアス電流源の出力部を駆動する出力トランジ
スタとを有する他の電流ミラー回路を設ける。この実施
例は構成が簡単になるとともに前記他のトランジスタお
よび出力トランジスタの相対的寸法を適切に選択し、前
記他の電流ミラー回路の寸法の比を適切に選択すること
によって上述した予定の割合を正確に決めることができ
る。
に、前記電流ミラー能動負荷回路とは反対導電型で、前
記他のトランジスタによって駆動される入力トランジス
タと、バイアス電流源の出力部を駆動する出力トランジ
スタとを有する他の電流ミラー回路を設ける。この実施
例は構成が簡単になるとともに前記他のトランジスタお
よび出力トランジスタの相対的寸法を適切に選択し、前
記他の電流ミラー回路の寸法の比を適切に選択すること
によって上述した予定の割合を正確に決めることができ
る。
上述した回路によれば、回路に最初に電力を与えたとき
に安定状態にラッチアップされる可能性があり、これは
望ましくない動作状態である０例えば、ＭＯ５構造にお
いては、トランジスタがその特性のサブースレシ目ルド
領域に駆動されるときに回路が安定状態となり、低電流
ラッチアップ状態に駆動されてしまう恐れがある。した
がって、本発明の演算増幅器回路の一実施例ではバイア
ス電流源の出力部と並列に接続され、低電流ラッチアッ
プ状態を阻止する最小バイアス電流を発生するスタート
アップ手段を設ける。
に安定状態にラッチアップされる可能性があり、これは
望ましくない動作状態である０例えば、ＭＯ５構造にお
いては、トランジスタがその特性のサブースレシ目ルド
領域に駆動されるときに回路が安定状態となり、低電流
ラッチアップ状態に駆動されてしまう恐れがある。した
がって、本発明の演算増幅器回路の一実施例ではバイア
ス電流源の出力部と並列に接続され、低電流ラッチアッ
プ状態を阻止する最小バイアス電流を発生するスタート
アップ手段を設ける。
本発明の演算増幅器回路の構成が簡単な実施例において
は、前記最小電流がバイアス電流の予想される値に比較
して小さくなるように十分高い抵抗を前記スタートアッ
プ手段に設ける。或いはまた、バイアス電流源の一部分
として前記他のトランジスタを設けた実施例において、
この他のトランジスタに最小電流に比例する電流を供給
してバイアス電流を少なくとも１つの出力トランジスタ
を流れる電流に関連付ける前記予定の割合を維持する手
段を設けることができる。このように構成すると、最小
バイアス電流を無視し得る程小さくする必要が無くなる
と云う効果がある。その理由はオフセット補償動作にエ
ラーが生じないからである。
は、前記最小電流がバイアス電流の予想される値に比較
して小さくなるように十分高い抵抗を前記スタートアッ
プ手段に設ける。或いはまた、バイアス電流源の一部分
として前記他のトランジスタを設けた実施例において、
この他のトランジスタに最小電流に比例する電流を供給
してバイアス電流を少なくとも１つの出力トランジスタ
を流れる電流に関連付ける前記予定の割合を維持する手
段を設けることができる。このように構成すると、最小
バイアス電流を無視し得る程小さくする必要が無くなる
と云う効果がある。その理由はオフセット補償動作にエ
ラーが生じないからである。
同様に、本発明の演算増幅器回路の他の実施例において
は、高電流ラッチアップ状態となるのを阻止する手段を
設けることができる。この高電流ラフチアツブ状態とな
るのを阻止する手段には、バイアス電流源の出力部と並
列に接続される抵抗を設けて高電流ラフチアツブ状態が
達成される以前にバイアス電流発生手段をシャットオフ
するのに十分に大きな電圧降下を発生させるように構成
する。
は、高電流ラッチアップ状態となるのを阻止する手段を
設けることができる。この高電流ラフチアツブ状態とな
るのを阻止する手段には、バイアス電流源の出力部と並
列に接続される抵抗を設けて高電流ラフチアツブ状態が
達成される以前にバイアス電流発生手段をシャットオフ
するのに十分に大きな電圧降下を発生させるように構成
する。
ＭＯ３構造とした実施例においては、最後に述べた抵抗
は、高電流ラッチアップ状態に達する以前にバイアス電
流源の出力トランジスタを、その動作特性の直線部分に
駆動するように作用する。
は、高電流ラッチアップ状態に達する以前にバイアス電
流源の出力トランジスタを、その動作特性の直線部分に
駆動するように作用する。
本発明の演算増幅器回路は一般の用途に用いることがで
きるとともに大規模な回路の一部としても用いることが
できる５本発明は上述した演算増幅器回路を具えるバン
ドギャップ基準回路にも関するものである。このような
バンドギャップ基準回路においては、２つの出力トラン
ジスタを設け、これらの２つのトランジスタを、寸法の
異なる２つの半導体装置を流れる電流を制御するように
配置する０本発明によれば、出力トランジスタはバッフ
ァ段を介さずに直接半導体装置を駆動することができる
ので、基準回路におけるエラーを殆ど減少させることが
できる。
きるとともに大規模な回路の一部としても用いることが
できる５本発明は上述した演算増幅器回路を具えるバン
ドギャップ基準回路にも関するものである。このような
バンドギャップ基準回路においては、２つの出力トラン
ジスタを設け、これらの２つのトランジスタを、寸法の
異なる２つの半導体装置を流れる電流を制御するように
配置する０本発明によれば、出力トランジスタはバッフ
ァ段を介さずに直接半導体装置を駆動することができる
ので、基準回路におけるエラーを殆ど減少させることが
できる。
（実施例）
第１図は０ＭＯ３構造として構成した既知の簡単な演算
増幅器回路を示すものである。類似の回路は普通バイポ
ーラ構造で構成されている。この回路は、電源端子１０
（ＶＤ！ｌ）と１２ （Ｖｓｓ） 、入力端子１４ （
ｌ と１６（Ｖ、）、出力端子１８（Ｖ ｏａｔ）およ
びバイアス入力端子２０ （Ｖｍ＋ｍｓ）を有するもの
である。
増幅器回路を示すものである。類似の回路は普通バイポ
ーラ構造で構成されている。この回路は、電源端子１０
（ＶＤ！ｌ）と１２ （Ｖｓｓ） 、入力端子１４ （
ｌ と１６（Ｖ、）、出力端子１８（Ｖ ｏａｔ）およ
びバイアス入力端子２０ （Ｖｍ＋ｍｓ）を有するもの
である。
差動入力段２２は、２つの整合がとれたｐ−チャネルト
ランジスタＰ１およびＰ２を有するロングテールドベア
配置を具えており、これらのトランジスタのゲートは演
算増幅器の入力端子１４（Ｌ）と１６ （Ｖ、）をそれ
ぞれ構成している。また、これらのトランジスタＰ１お
よびＰ２のドレインはロングテールドペア配置の第１お
よび第２の出力端子を構成しており、２つのｎ−チャネ
ルトランジスタＮｌおよびＮ２を具える電流ミラー回路
の入力端子および出力端子にそれぞれ接続されている。
ランジスタＰ１およびＰ２を有するロングテールドベア
配置を具えており、これらのトランジスタのゲートは演
算増幅器の入力端子１４（Ｌ）と１６ （Ｖ、）をそれ
ぞれ構成している。また、これらのトランジスタＰ１お
よびＰ２のドレインはロングテールドペア配置の第１お
よび第２の出力端子を構成しており、２つのｎ−チャネ
ルトランジスタＮｌおよびＮ２を具える電流ミラー回路
の入力端子および出力端子にそれぞれ接続されている。
トランジスタＰ２とＮ２とのドレイン接続点は入力段２
２の出力部２４を構成しており、ｎ−チャネルトランジ
スタＮ３のゲートに接続されている。
２の出力部２４を構成しており、ｎ−チャネルトランジ
スタＮ３のゲートに接続されている。
電源端子１０（ＶＤｎ）と、トランジスタＰ１およびＰ
２のソースによって構成されるロングテールドペア配置
の共通端子との間にはｐ−チャネルトランジスタＰ３を
接続し、そのゲートをバイアス入力端子２０に接続する
。さらに他のｐ−チャネルトランジスタＰ４を電源端子
１０（ＶＤ！ｌ） と出力端子１８（すなわち、トラン
ジスタＮ３のドレイン）との間に設ける。このトランジ
スタＰ４のゲートはバイアス入力端子２ｏに接続する。
２のソースによって構成されるロングテールドペア配置
の共通端子との間にはｐ−チャネルトランジスタＰ３を
接続し、そのゲートをバイアス入力端子２０に接続する
。さらに他のｐ−チャネルトランジスタＰ４を電源端子
１０（ＶＤ！ｌ） と出力端子１８（すなわち、トラン
ジスタＮ３のドレイン）との間に設ける。このトランジ
スタＰ４のゲートはバイアス入力端子２ｏに接続する。
動作に当たっては、トランジスタＰ３は差動入力段２２
に対するバイアス電流ｈｓを発生する。
に対するバイアス電流ｈｓを発生する。
このバイアス電流、すなわちテール電流１３３は、基準
電圧源（図示せず）からバイアス入力端子２゜に与えら
れるバイアス電圧Ｖ １ｌＡ３によって決まる。
電圧源（図示せず）からバイアス入力端子２゜に与えら
れるバイアス電圧Ｖ １ｌＡ３によって決まる。
トランジスタＰ４は、バイアス電流１３ｇに比例するバ
イアス電流を出力トランジスタＮ３に供給する。
イアス電流を出力トランジスタＮ３に供給する。
共通の基板に集積される種々のデバイスの幾何学的寸法
を適当に定めることによって回路を流れる種々の電流の
相対値を、システマチックなオフセットエラーが最小と
なるように設定することができることは既知である。Ｃ
ＭＯＳ回路においては、トランジスタの幾何学的配置は
、Ｗを、例えばミクロンの単位で表したチャネル巾、Ｌ
を同じくミクロンの単位で表したチャネル長とするとき
アスペクト比Ｗ／Ｌの関数として規定することができる
ことは周知である。また、バイポーラトランジスタにお
いては、エミッタ接合の寸法を異ならせることによって
適切な配置設定ができることも周知である。
を適当に定めることによって回路を流れる種々の電流の
相対値を、システマチックなオフセットエラーが最小と
なるように設定することができることは既知である。Ｃ
ＭＯＳ回路においては、トランジスタの幾何学的配置は
、Ｗを、例えばミクロンの単位で表したチャネル巾、Ｌ
を同じくミクロンの単位で表したチャネル長とするとき
アスペクト比Ｗ／Ｌの関数として規定することができる
ことは周知である。また、バイポーラトランジスタにお
いては、エミッタ接合の寸法を異ならせることによって
適切な配置設定ができることも周知である。
第１図に示した既知の演算増幅器回路においては、種々
のトランジスタＮｌ−−−のアスペクト比（Ｗ／Ｌ）□
等は、次式を満足するように決めらここで、ｎは演算増
幅器回路の出力に対する要求事項を満たすように選択さ
れた定数である。差動入力が零のとき、すなわちＶ、＝
Ｖ−のときに回路を流れる電流を、第１図においては単
位電流■として示す。一般に、上述した（１）式を満た
すように設計されるときには、次の関係が成立する。
のトランジスタＮｌ−−−のアスペクト比（Ｗ／Ｌ）□
等は、次式を満足するように決めらここで、ｎは演算増
幅器回路の出力に対する要求事項を満たすように選択さ
れた定数である。差動入力が零のとき、すなわちＶ、＝
Ｖ−のときに回路を流れる電流を、第１図においては単
位電流■として示す。一般に、上述した（１）式を満た
すように設計されるときには、次の関係が成立する。
Ｉｎｓ：Ｌ＋＋−１ｓ＊：ｈｇ ＝ｎ１Ｐ４ ：
１ｐ＝＝ｎノ２ システマチックなオフセットエラーの問題を理解するに
は、演算増幅器を負帰還回路に用いる場合を考慮するの
が良い、第２図は、利得１のボルテージフォロワを構成
するきわめて簡単な帰還回路を示すものである。第２図
において、演算増幅器２６は反転入力端子１４．非反転
入力端子１６および出力端子１８を有している。これら
の符号は第１図において用いたものと同じであるから第
１図に示す既知の演算増幅器が第２図においてどのよう
に接続されているかは容易に判断することができる。出
力端子１８は反転入力端子１４に直接接続され、１００
パーセントの負帰還が掛けられている（Ｖ−＝ｖｏｕｔ
）。インピーダンス２の負荷が出力端子１８と電源端子
２８ （Ｖ、、、 ｖＩＩＤまたは大地電位）との間に
接続されている。
１ｐ＝＝ｎノ２ システマチックなオフセットエラーの問題を理解するに
は、演算増幅器を負帰還回路に用いる場合を考慮するの
が良い、第２図は、利得１のボルテージフォロワを構成
するきわめて簡単な帰還回路を示すものである。第２図
において、演算増幅器２６は反転入力端子１４．非反転
入力端子１６および出力端子１８を有している。これら
の符号は第１図において用いたものと同じであるから第
１図に示す既知の演算増幅器が第２図においてどのよう
に接続されているかは容易に判断することができる。出
力端子１８は反転入力端子１４に直接接続され、１００
パーセントの負帰還が掛けられている（Ｖ−＝ｖｏｕｔ
）。インピーダンス２の負荷が出力端子１８と電源端子
２８ （Ｖ、、、 ｖＩＩＤまたは大地電位）との間に
接続されている。
理想的演算増幅器においては、入力端子１４に対する帰
還のために電圧Ｖ。Ｎ７は入力端子１６に与えられる電
圧ＶＩＮに正確に追従するものとなりＶＯ１ｌ？””Ｖ
ＩＮとなる。さもなければ、オフセットエラーカ現れ、
Ｖｏｕｙ ＝ Ｖ ＩＮ＋Ｖｏｖｖｓｔｔとなる。
還のために電圧Ｖ。Ｎ７は入力端子１６に与えられる電
圧ＶＩＮに正確に追従するものとなりＶＯ１ｌ？””Ｖ
ＩＮとなる。さもなければ、オフセットエラーカ現れ、
Ｖｏｕｙ ＝ Ｖ ＩＮ＋Ｖｏｖｖｓｔｔとなる。
第１図に示すような演算増幅器においては、このような
理想的な動作が行われるか否かは、差動入力段２２の２
つの電流通路が完全に対称的な状態となっているかどう
か、すなわちＶ、＝Ｖ−となっているかどうかに依存し
ている。このことは、トランジスタＰ１およびＰ２を流
れる電流が等しいと云うだけではなくそれらのドレイン
電圧も等しくなっていなければならない。
理想的な動作が行われるか否かは、差動入力段２２の２
つの電流通路が完全に対称的な状態となっているかどう
か、すなわちＶ、＝Ｖ−となっているかどうかに依存し
ている。このことは、トランジスタＰ１およびＰ２を流
れる電流が等しいと云うだけではなくそれらのドレイン
電圧も等しくなっていなければならない。
第１図かられかるように、出力トランジスタＮ３のゲー
ト電圧はトランジスタＮ２のドレイン電圧（接続点２４
の電圧）に等しい、また、トランジスタＮ２のゲート電
圧はトランジスタＮ１のドレイン電圧に等しい、■□＋
ＩＮｚ””２・ＩＮ３／ｎが成り立っている限りは、ト
ランジスタの設計は上述したように規定され、出力端子
１日から入力端子１４への帰還によって、平衡状態下で
はトランジスタＮ３のゲートはトランジスタＮ２のゲー
トと同じレベルとなっている筈である。したがって、ト
ランジスタＮ１およびＮ２のドレイン電圧も等しり（シ
たがってＰｌおよびＰ２のドレイン電圧も等しい）、さ
らに電流ＩＮＩとＩＮｇも等しくなる。したがって、平
衡状態においては、回路は対称的となり、その出力には
システマチックなオフセットエラーは現れない。しかし
ながら、デバイス間に不整合があると勿論非対称となり
、ランダムなオフセットエラーが生ずることになる。
ト電圧はトランジスタＮ２のドレイン電圧（接続点２４
の電圧）に等しい、また、トランジスタＮ２のゲート電
圧はトランジスタＮ１のドレイン電圧に等しい、■□＋
ＩＮｚ””２・ＩＮ３／ｎが成り立っている限りは、ト
ランジスタの設計は上述したように規定され、出力端子
１日から入力端子１４への帰還によって、平衡状態下で
はトランジスタＮ３のゲートはトランジスタＮ２のゲー
トと同じレベルとなっている筈である。したがって、ト
ランジスタＮ１およびＮ２のドレイン電圧も等しり（シ
たがってＰｌおよびＰ２のドレイン電圧も等しい）、さ
らに電流ＩＮＩとＩＮｇも等しくなる。したがって、平
衡状態においては、回路は対称的となり、その出力には
システマチックなオフセットエラーは現れない。しかし
ながら、デバイス間に不整合があると勿論非対称となり
、ランダムなオフセットエラーが生ずることになる。
しかしながら、上述した理想的な状態は、出力端子１８
に接続された負荷インピーダンスＺが容量性であるかま
たは高インピーダンスである場合にだけ得られるもので
ある。もし、帛荷インピーダンス２が低インピーダンス
負荷の場合には、出力端子１日に負荷電流が流れ、電流
（Ｉ ＮＩ＋ Ｉ ｕｚ）とＩｏとの間の比例関係が崩
れ、オフセットの補償ができなくなってしまうことにな
る。
に接続された負荷インピーダンスＺが容量性であるかま
たは高インピーダンスである場合にだけ得られるもので
ある。もし、帛荷インピーダンス２が低インピーダンス
負荷の場合には、出力端子１日に負荷電流が流れ、電流
（Ｉ ＮＩ＋ Ｉ ｕｚ）とＩｏとの間の比例関係が崩
れ、オフセットの補償ができなくなってしまうことにな
る。
上述した問題に対する既知の解決手段では、出力インピ
ーダンスの低いバッファ段を設けて低インピーダンス負
荷を駆動するようにしている。しかしながら、このよう
な出力段は、ソースフォロワ（またはエミッタフォロワ
）構造とした単一のトランジスタを設けたものとするか
またはプッシュプル型とするものであるが、そのために
消費電力が増大したりバッファ出力段自体のシステマチ
ックなオフセットエラーが新たに導入される欠点がある
。
ーダンスの低いバッファ段を設けて低インピーダンス負
荷を駆動するようにしている。しかしながら、このよう
な出力段は、ソースフォロワ（またはエミッタフォロワ
）構造とした単一のトランジスタを設けたものとするか
またはプッシュプル型とするものであるが、そのために
消費電力が増大したりバッファ出力段自体のシステマチ
ックなオフセットエラーが新たに導入される欠点がある
。
第３図は、このようなバッファ出力段を用いずに任意の
低インピーダンス負荷Ｚを駆動するようにした本発明の
演算増幅器回路の一例の構成を示すものである。第３図
に示す部分において第１図に示したものと同じ部分には
第１図に示した符号と同じ符号を付けて示した。
低インピーダンス負荷Ｚを駆動するようにした本発明の
演算増幅器回路の一例の構成を示すものである。第３図
に示す部分において第１図に示したものと同じ部分には
第１図に示した符号と同じ符号を付けて示した。
本発明においては、ゲートを差動入力段２２の出力端子
２４に接続した他のｎ−チャネル出力トランジスタＮ４
を設ける。したがって、出力トランジスタＮ３およびＮ
４のゲート−ソース電圧は常に等しいものとなる。上述
した他の出力トランジスタＮ４のドレインは、ダイオー
ド接続したｐ−チャネルトランジスタＰ５を介して電源
端子１０（Ｖｉａ）に接続する。このトランジスタＰ５
のゲート−ドレインの共通接続点はトランジスタＰ３の
ゲートに接続し、第１図に示したバイアス入力端子２０
は省略する。
２４に接続した他のｎ−チャネル出力トランジスタＮ４
を設ける。したがって、出力トランジスタＮ３およびＮ
４のゲート−ソース電圧は常に等しいものとなる。上述
した他の出力トランジスタＮ４のドレインは、ダイオー
ド接続したｐ−チャネルトランジスタＰ５を介して電源
端子１０（Ｖｉａ）に接続する。このトランジスタＰ５
のゲート−ドレインの共通接続点はトランジスタＰ３の
ゲートに接続し、第１図に示したバイアス入力端子２０
は省略する。
動作に当たっては、ｐ−チャネルトランジスタＰ５およ
びＰ３は電流ミラー回路として作用し、その出力電流は
差動入力段２２に対するバイアス電流となる。しかしな
がら、第３図に示す本発明の演算増幅器回路においては
、このバイアス電流は予め決められた一定の値とはなら
ず、帰還配置Ｎ３．Ｐ５．Ｐ３のために、出力トランジ
スタＮ３を流れる電流に常に比例するように変化するこ
とになる。このため、インピーダンス２が低い値を有す
る場合にもシステマチックなオフセットエラーを補償す
ることができる。
びＰ３は電流ミラー回路として作用し、その出力電流は
差動入力段２２に対するバイアス電流となる。しかしな
がら、第３図に示す本発明の演算増幅器回路においては
、このバイアス電流は予め決められた一定の値とはなら
ず、帰還配置Ｎ３．Ｐ５．Ｐ３のために、出力トランジ
スタＮ３を流れる電流に常に比例するように変化するこ
とになる。このため、インピーダンス２が低い値を有す
る場合にもシステマチックなオフセットエラーを補償す
ることができる。
本発明においても従来と同様に種々のトランジスタの寸
法を適切に選択することによってシステマチックエラー
を補償することができる。この場合、新たに追加したト
ランジスタＮ４およびＰ５に対するアスペクト比は次の
ようになる。
法を適切に選択することによってシステマチックエラー
を補償することができる。この場合、新たに追加したト
ランジスタＮ４およびＰ５に対するアスペクト比は次の
ようになる。
（１４ル）□−（−八） Ｍｌ ＝ （Ｗ／Ｌ）□２、
（−ル）ｒｓ＝（ｗル）ｐｓ 次に、第３図に示す本発明の演算増幅器回路を第２図に
示すボルテージフォロワ回路における第１図に示した既
知の演算増幅器回路と置き換えたときの動作について考
察する。上述したアスペクト比を満足することによって
出力電流１□とは無関係に、したがって負荷インピーダ
ンス２とは無関係にシステマチックなオフセットが零と
なる状態が得られること、すなわち■□＋ｆＮｔ−２・
Ｉ０／ｎとなることがわかる。
（−ル）ｒｓ＝（ｗル）ｐｓ 次に、第３図に示す本発明の演算増幅器回路を第２図に
示すボルテージフォロワ回路における第１図に示した既
知の演算増幅器回路と置き換えたときの動作について考
察する。上述したアスペクト比を満足することによって
出力電流１□とは無関係に、したがって負荷インピーダ
ンス２とは無関係にシステマチックなオフセットが零と
なる状態が得られること、すなわち■□＋ｆＮｔ−２・
Ｉ０／ｎとなることがわかる。
第３図に示す本発明の演算増幅器回路においては、バイ
アス電流が規定される帰還路が設けられているため、所
定の状態（総てのトランジスタがその動作特性の飽和領
域にバイアスされている）において安定となるだけでは
な（全電流が零となる状態、高電流状態、サブースレシ
ヲルド領域で動作する低電流状態においても安定となる
。したがって、本発明の演算増幅器回路は、成る条件の
下では不所望な状態にラッチアップされてしまう恐れが
ある。このような問題を解決するためにトランジスタＰ
３およびＰ５の周辺回路を変更した第１の変形例を第６
図を参照して後に説明するが、第３図において破線で示
す第２の変形例を以下説明する。
アス電流が規定される帰還路が設けられているため、所
定の状態（総てのトランジスタがその動作特性の飽和領
域にバイアスされている）において安定となるだけでは
な（全電流が零となる状態、高電流状態、サブースレシ
ヲルド領域で動作する低電流状態においても安定となる
。したがって、本発明の演算増幅器回路は、成る条件の
下では不所望な状態にラッチアップされてしまう恐れが
ある。このような問題を解決するためにトランジスタＰ
３およびＰ５の周辺回路を変更した第１の変形例を第６
図を参照して後に説明するが、第３図において破線で示
す第２の変形例を以下説明する。
第４図はバンドギャップ基準電圧発生回路を示すもので
ある。この回路は、２つのダイオード接続したバイポー
ラトランジスタＱ１およびＱ２を中心として構成されて
いる。これらのトランジスタＱ１およびＱ２は類似の構
造のものであるが、トランジスタＱ１の有効エミッタ面
積をトランジスタＱ２の有効エミッタ面積の３倍とする
。トランジスタＱ１のエミッタを抵抗Ｒ１を介して演算
増幅器（ｏｐ−ａ＋ｗｐ） ３０の反転入力端子に接続
し、トランジスタＱ２のエミッタをｏｐ−ａ＋ｍｐ３０
の非反転入力端子に接続する。ｏｐ−ａｍｐ３０の出力
端子は一対の値の等しい抵抗Ｒ２を介して双方の入力端
子に帰還接続する。
ある。この回路は、２つのダイオード接続したバイポー
ラトランジスタＱ１およびＱ２を中心として構成されて
いる。これらのトランジスタＱ１およびＱ２は類似の構
造のものであるが、トランジスタＱ１の有効エミッタ面
積をトランジスタＱ２の有効エミッタ面積の３倍とする
。トランジスタＱ１のエミッタを抵抗Ｒ１を介して演算
増幅器（ｏｐ−ａ＋ｗｐ） ３０の反転入力端子に接続
し、トランジスタＱ２のエミッタをｏｐ−ａ＋ｍｐ３０
の非反転入力端子に接続する。ｏｐ−ａｍｐ３０の出力
端子は一対の値の等しい抵抗Ｒ２を介して双方の入力端
子に帰還接続する。
動作に当っては、トランジスタＱ１およびＱ２を流れる
電流は、抵抗Ｒ１間に生ずる電圧がこれらのトランジス
タのベース−エミッタ電圧間の差δＶに正確に等しくな
るまで増大する。バドギャップ基準回路の動作原理にし
たがうと、ｋをボルツマン定数（１，３８Ｘ１０−”
ＪＫ−’）とし、δＴを絶対温度（ケルビン温度）とし
、ｑを電子の電荷（１，６Ｘ１０−１９Ｃ）とし、１ｎ
Ｊを倍数Ｊの自然対数とするとき、δＶ−（ｋＴ／ｑ）
・１ｎＪが成立することが知られている。比Ｒ１：Ｒ２
を適切に選定することにより、ｏｐ−ａｍｐ３０の出力
端子に接続された出力端子３２とトランジスタＱ１およ
びＱ２の共通に接続したベースに接続された出力端子３
４との間に安定でかつ正確に規定されたバンドギャップ
基準電圧■ｂ、が発生されることになる。
電流は、抵抗Ｒ１間に生ずる電圧がこれらのトランジス
タのベース−エミッタ電圧間の差δＶに正確に等しくな
るまで増大する。バドギャップ基準回路の動作原理にし
たがうと、ｋをボルツマン定数（１，３８Ｘ１０−”
ＪＫ−’）とし、δＴを絶対温度（ケルビン温度）とし
、ｑを電子の電荷（１，６Ｘ１０−１９Ｃ）とし、１ｎ
Ｊを倍数Ｊの自然対数とするとき、δＶ−（ｋＴ／ｑ）
・１ｎＪが成立することが知られている。比Ｒ１：Ｒ２
を適切に選定することにより、ｏｐ−ａｍｐ３０の出力
端子に接続された出力端子３２とトランジスタＱ１およ
びＱ２の共通に接続したベースに接続された出力端子３
４との間に安定でかつ正確に規定されたバンドギャップ
基準電圧■ｂ、が発生されることになる。
上述したバンドギャップ基準電圧発生回路に適するよう
にｏｐ−ａｍｐを設計する際には、駆動すべき負荷が比
較的低いインピーダンスであり、ｒ、をトランジスタＱ
１およびＱ２のエミッタ抵抗とするとき、はぼ（Ｒ１＋
Ｒ２＋ｒ、） ／２に等しいものであることを考慮しな
ければならない。従来は、所望の電流駆動能力を得るた
めには追加の出力バッファ段を有する。ｐ−ａｍｐを用
いる必要があったが、このバッファ段のためにシステマ
チックなオフセットエラーが導入され、その結果として
基準電圧ｖｂ、の精度が損なわれていた。
にｏｐ−ａｍｐを設計する際には、駆動すべき負荷が比
較的低いインピーダンスであり、ｒ、をトランジスタＱ
１およびＱ２のエミッタ抵抗とするとき、はぼ（Ｒ１＋
Ｒ２＋ｒ、） ／２に等しいものであることを考慮しな
ければならない。従来は、所望の電流駆動能力を得るた
めには追加の出力バッファ段を有する。ｐ−ａｍｐを用
いる必要があったが、このバッファ段のためにシステマ
チックなオフセットエラーが導入され、その結果として
基準電圧ｖｂ、の精度が損なわれていた。
第５図は、第３図に示した本発明の演算増幅器回路を第
４図に示したのと類似のバンドギャップ基準電圧発生回
路に適用した例を示すものである。
４図に示したのと類似のバンドギャップ基準電圧発生回
路に適用した例を示すものである。
第５図において既に説明した部分には同じ符号付けて示
し、僅かな相違点だけを説明する。
し、僅かな相違点だけを説明する。
第５図のｏｐ−ａｍｐの差動入力段２２は１個の出力ト
ランジスタＮ３の代わりに２個の等しい出力トランジス
タＮ３ＡおよびＮ３Ｂを駆動するとともに他のトランジ
スタＮ４を駆動するように構成されている。また、２個
の電流出力点３６および３８を設けてｏｐ−ａｍｐ３０
がバイポーラトランジスタＱ１およびＱ２をそれぞれバ
イアスするように構成する。トランジスタＱ２と直列に
接続した第２の抵抗Ｒ２は最早必要ではない。その理由
は、２個の電流出力点３６および３８を流れる電流は出
力トランジスタＮ３ＡおよびＮ３Ｂの整合性のために強
制的に等しくなるからである。
ランジスタＮ３の代わりに２個の等しい出力トランジス
タＮ３ＡおよびＮ３Ｂを駆動するとともに他のトランジ
スタＮ４を駆動するように構成されている。また、２個
の電流出力点３６および３８を設けてｏｐ−ａｍｐ３０
がバイポーラトランジスタＱ１およびＱ２をそれぞれバ
イアスするように構成する。トランジスタＱ２と直列に
接続した第２の抵抗Ｒ２は最早必要ではない。その理由
は、２個の電流出力点３６および３８を流れる電流は出
力トランジスタＮ３ＡおよびＮ３Ｂの整合性のために強
制的に等しくなるからである。
電源端子１０（Ｖｏｏ）とバイポーラトランジスタＱ１
およびＱ２の共通に接続したベースとの間にダイオード
接続したｐ−チャネルトランジスタＰ６を挿入する。そ
の目的はトランジスタＱ１およびＱ２のエミッタ電圧と
電源電圧ｖＤゎとの間に十分な余裕を持たせてｏｐ−ａ
ｍｐ３０のトランジスタＰＬ、Ｐ２．Ｐ３が飽和状態に
バイアスされるようにするためだけである。この余裕が
さらに欲しい場合には、トランジスタＰ６の代わりに２
個以上のトランジスタを直列に接続したものを配置する
ことができる。
およびＱ２の共通に接続したベースとの間にダイオード
接続したｐ−チャネルトランジスタＰ６を挿入する。そ
の目的はトランジスタＱ１およびＱ２のエミッタ電圧と
電源電圧ｖＤゎとの間に十分な余裕を持たせてｏｐ−ａ
ｍｐ３０のトランジスタＰＬ、Ｐ２．Ｐ３が飽和状態に
バイアスされるようにするためだけである。この余裕が
さらに欲しい場合には、トランジスタＰ６の代わりに２
個以上のトランジスタを直列に接続したものを配置する
ことができる。
第３図に就いて説明したように、上述した本発明の演算
増幅器回路では、成る条件の下では不所望な状態にラッ
チアップされる恐れがある。第６図はこのように不所望
な状態にラッチアップされるのを防止するようにした本
発明の演算増幅器回路の変形例を示すものである。第６
図に示すように、この変形はバイアス電流を発生する電
流ミラー回路Ｐ３．Ｐ５に対してなされるものだけであ
る。第６図に示す変形例では、トランジスタＰ３および
Ｒ５のソースを電源端子１０（ＶＩ、ｎ）に直接に接続
する代わりにダイオード接続したｎ−ｐ−ｎトランジス
タＱ３を介して接続する。整合されたｐ−チャネルトラ
ンジスタＰ１およびＲ２のエミッタは、第５図に示す例
の場合のように直接ではなく抵抗Ｒ３を介してトランジ
スタＰ３のドレインに接続する。さらに電源端子１０（
ＶＤｎ）とトランジスタＰ１およびＲ２のエミッタ接続
点との間に直列回路Ｒ３，Ｒ３，Ｑ３と直列に抵抗Ｒ４
を接続する。
増幅器回路では、成る条件の下では不所望な状態にラッ
チアップされる恐れがある。第６図はこのように不所望
な状態にラッチアップされるのを防止するようにした本
発明の演算増幅器回路の変形例を示すものである。第６
図に示すように、この変形はバイアス電流を発生する電
流ミラー回路Ｐ３．Ｐ５に対してなされるものだけであ
る。第６図に示す変形例では、トランジスタＰ３および
Ｒ５のソースを電源端子１０（ＶＩ、ｎ）に直接に接続
する代わりにダイオード接続したｎ−ｐ−ｎトランジス
タＱ３を介して接続する。整合されたｐ−チャネルトラ
ンジスタＰ１およびＲ２のエミッタは、第５図に示す例
の場合のように直接ではなく抵抗Ｒ３を介してトランジ
スタＰ３のドレインに接続する。さらに電源端子１０（
ＶＤｎ）とトランジスタＰ１およびＲ２のエミッタ接続
点との間に直列回路Ｒ３，Ｒ３，Ｑ３と直列に抵抗Ｒ４
を接続する。
端子１０および１２間に最初に電力を与えると抵抗Ｒ４
は、サブ−スレショルド領域でのラッチング状態以上の
始動電流ＩＲ４を発生する。しかし、この抵抗Ｒ４の値
は十分に大きいので、この始動電流ＩＩＪはトランジス
タＰ３を流れる通常のバイアス電流に比べて小さく、し
たがって大きなオフセットエラーを導入するようなこと
はない。一方、抵抗Ｒ３間にはトランジスタＰ３を流れ
るバイアス電流に比例した電圧降下が生ずる。この抵抗
Ｒ３の値は比較的低く選定し、通常の状態ではトランジ
スタＰ３が飽和するのを妨げないようにするが、トラン
ジスタＰ３がその高電流ラッチアップ状態に達する以前
にこのトランジスタをリニアな領域に駆動するのには十
分に大きな電圧降下を発生するような値とする。トラン
ジスタＱ３はトランジスタＱ２の３倍の電流を流すこと
ができるように選定する。このように、トランジスタＱ
３の有効エミッタ面積を３倍とすると、■、の変動（こ
れは■、およびＶ−に悪影響を及ぼす）に対するラッチ
アップ阻止機能を補償するように作用する。
は、サブ−スレショルド領域でのラッチング状態以上の
始動電流ＩＲ４を発生する。しかし、この抵抗Ｒ４の値
は十分に大きいので、この始動電流ＩＩＪはトランジス
タＰ３を流れる通常のバイアス電流に比べて小さく、し
たがって大きなオフセットエラーを導入するようなこと
はない。一方、抵抗Ｒ３間にはトランジスタＰ３を流れ
るバイアス電流に比例した電圧降下が生ずる。この抵抗
Ｒ３の値は比較的低く選定し、通常の状態ではトランジ
スタＰ３が飽和するのを妨げないようにするが、トラン
ジスタＰ３がその高電流ラッチアップ状態に達する以前
にこのトランジスタをリニアな領域に駆動するのには十
分に大きな電圧降下を発生するような値とする。トラン
ジスタＱ３はトランジスタＱ２の３倍の電流を流すこと
ができるように選定する。このように、トランジスタＱ
３の有効エミッタ面積を３倍とすると、■、の変動（こ
れは■、およびＶ−に悪影響を及ぼす）に対するラッチ
アップ阻止機能を補償するように作用する。
このようにして、広い温度範囲に亘ってラッチアップ阻
止機能による悪影響を最少のものとすることができる。
止機能による悪影響を最少のものとすることができる。
第３図の破線で示されたものはスタートアップ配置であ
る。ｎ−チャネルトランジスタＮ５は永久的にオン状態
にある電流源を構成し、２個の出力トランジスタＰ７お
よびＲ８を有するｐ−チャネル電流ミラーの入力トラン
ジスタを構成するダイオード接続したトランジスタＰ６
に電流１．を供給する。トランジスタＰ６．Ｐ７および
Ｒ８のアスペクト比は１：２：１とする。トランジスタ
Ｐ７によって発生される電流２１．はトランジスタＰ３
によって発生されるバイアス電流に加えられて差動対Ｐ
１およびＲ２に対する最小バイアス電流となる。トラン
ジスタＰ８によって発生される電流■、はトランジスタ
Ｎ４のドレインに供給される。
る。ｎ−チャネルトランジスタＮ５は永久的にオン状態
にある電流源を構成し、２個の出力トランジスタＰ７お
よびＲ８を有するｐ−チャネル電流ミラーの入力トラン
ジスタを構成するダイオード接続したトランジスタＰ６
に電流１．を供給する。トランジスタＰ６．Ｐ７および
Ｒ８のアスペクト比は１：２：１とする。トランジスタ
Ｐ７によって発生される電流２１．はトランジスタＰ３
によって発生されるバイアス電流に加えられて差動対Ｐ
１およびＲ２に対する最小バイアス電流となる。トラン
ジスタＰ８によって発生される電流■、はトランジスタ
Ｎ４のドレインに供給される。
上述した変形例では、スタート電流２１．を無視しうる
程小さくする必要がない。その理由は、バイアス電流２
１．／ｎは２１．からバイアス用トランジスタＰ３を流
れる電流を差し引いたものとなるが、トランジスタＰ５
を流れる電流は■。
程小さくする必要がない。その理由は、バイアス電流２
１．／ｎは２１．からバイアス用トランジスタＰ３を流
れる電流を差し引いたものとなるが、トランジスタＰ５
を流れる電流は■。
からトランジスタＮ４を流れる電流を差し引いたものと
なり、比例関係は維持されるからである。
なり、比例関係は維持されるからである。
この変形例では、出力電流Ｉ２には最小値ｎＩａが設定
されるが、この値を動作中にＩ２が取りうる値の範囲よ
りも小さく選定しておけば、回路の動作に悪影響が現れ
ることはない。本発明による他のスタートアップ配置の
変形例においては、適性な動作点に達するまでは、最小
電流源を実際上シャットオフするようにする。
されるが、この値を動作中にＩ２が取りうる値の範囲よ
りも小さく選定しておけば、回路の動作に悪影響が現れ
ることはない。本発明による他のスタートアップ配置の
変形例においては、適性な動作点に達するまでは、最小
電流源を実際上シャットオフするようにする。
上述した実施例では、特定の導電型のＭＯＳトランジス
タを含むものとしたが、本発明の原理は反対導電型のデ
バイスを含み、反対極性の信号を扱う回路およびバイポ
ーラトランジスタを用いる回路にも同様に適用すること
ができる。また、本発明の範囲内で種々のトランジスタ
の寸法は個々の入力および／または出力の要求に応じて
自由に変更することができる。
タを含むものとしたが、本発明の原理は反対導電型のデ
バイスを含み、反対極性の信号を扱う回路およびバイポ
ーラトランジスタを用いる回路にも同様に適用すること
ができる。また、本発明の範囲内で種々のトランジスタ
の寸法は個々の入力および／または出力の要求に応じて
自由に変更することができる。
本発明は上述した実施例にのみ限定されるものではなく
種々の変更および変形を加えることができる。このよう
な変更および変形は、演算増幅器回路、バンドギャップ
基準電圧発生回路およびそれらを構成する部品の設計、
製造および用途において既知の事項を含むとともに上述
した事項に代えてまたそれに加えて用いることができる
ものである。また、現在の特許請求の範囲は上述した事
項の特定の組合せについて述べているが、本発明の範囲
は、明細書に記載された新規な事項またはその組合せを
含むものであり、これは自明であるか否か、現在の特許
請求の範囲に記載された発明と同一の発明に属するもの
であるか否か、また本発明と同じ技術的課題を解決する
ものであるか否かに係わるものではない。さらに、本願
の審査過程においてまたは本願からの分割出願において
、上述した事項および／またはその組合せについて新た
な特許請求の範囲を提出する可能性があることに注意さ
れたい。
種々の変更および変形を加えることができる。このよう
な変更および変形は、演算増幅器回路、バンドギャップ
基準電圧発生回路およびそれらを構成する部品の設計、
製造および用途において既知の事項を含むとともに上述
した事項に代えてまたそれに加えて用いることができる
ものである。また、現在の特許請求の範囲は上述した事
項の特定の組合せについて述べているが、本発明の範囲
は、明細書に記載された新規な事項またはその組合せを
含むものであり、これは自明であるか否か、現在の特許
請求の範囲に記載された発明と同一の発明に属するもの
であるか否か、また本発明と同じ技術的課題を解決する
ものであるか否かに係わるものではない。さらに、本願
の審査過程においてまたは本願からの分割出願において
、上述した事項および／またはその組合せについて新た
な特許請求の範囲を提出する可能性があることに注意さ
れたい。
第１図は既知の演算増幅器回路を示す回路図、第２図は
既知の帰還回路に設けた演算増幅器を示す回路図、 第３図は本発明の演算増幅器回路を示す回路図、第４図
はバンドギャップ基準回路を示す回路図、第５図はバン
ドギャップ基準回路に第３図に示す演算増幅器回路を用
いた例を示す回路図、第６図は第５図の回路を、不所望
な状態にラッチアップされるのを阻止するようにした例
を示す回路図である。 １０．１２−ｍ−電源端子、１４．１６−−−入力端子
、 ２２−ｍ−差動入力段 Ｐ１〜Ｐ６−−−ｐ−チャネルトランジスタＮ１〜Ｎ４
−−−ｎ−チャネルトランジスタＱ１〜Ｑ３−−−ダイ
オード接続したトランジスタＦｉｇ、２゜ 手 続 補 正 土 日 平成元年１０月１７日 １、明細書第２６頁第１２〜１３行および第１６行の「
エミッタ」を「ソース」に訂正する。 ２図面中第３図を別紙の通りに訂正する。
既知の帰還回路に設けた演算増幅器を示す回路図、 第３図は本発明の演算増幅器回路を示す回路図、第４図
はバンドギャップ基準回路を示す回路図、第５図はバン
ドギャップ基準回路に第３図に示す演算増幅器回路を用
いた例を示す回路図、第６図は第５図の回路を、不所望
な状態にラッチアップされるのを阻止するようにした例
を示す回路図である。 １０．１２−ｍ−電源端子、１４．１６−−−入力端子
、 ２２−ｍ−差動入力段 Ｐ１〜Ｐ６−−−ｐ−チャネルトランジスタＮ１〜Ｎ４
−−−ｎ−チャネルトランジスタＱ１〜Ｑ３−−−ダイ
オード接続したトランジスタＦｉｇ、２゜ 手 続 補 正 土 日 平成元年１０月１７日 １、明細書第２６頁第１２〜１３行および第１６行の「
エミッタ」を「ソース」に訂正する。 ２図面中第３図を別紙の通りに訂正する。
Claims (1)
- 【特許請求の範囲】 １、共通端子、入力部を構成する第１および第２の制御
端子および第１および第２の出力端子を有する差動対配
置を構成するマッチド・トランジスタと、 前記差動対配置の共通端子に接続された出 力部を有するバイアス電流源と、 前記差動対配置の第１および第２の出力端 子からの電流をそれぞれ受け取る入力トランジスタおよ
び出力トランジスタを有する電流ミラー能動負荷回路と
、 前記差動対配置の第２の出力端子に接続さ れた制御端子を有し、負荷に出力電流を供給するように
配置された少なくとも１つの出力トランジスタとを具え
る演算増幅器回路において、 前記バイアス電流源に、前記少なくとも１ つの出力トランジスタを流れる電流に対して予め決めら
れた割合のバイアス電流を供給する手段を設け、特に前
記出力電流が前記少なくとも１つの出力トランジスタを
流れる電流の全部またはほぼ大部分を構成するときに、
前記差動対配置の第１および第２の出力端子間に現れる
システマチックなオフセット電圧を最小とするように構
成したことを特徴とする演算増幅器回路。 ２、前記少なくとも１つの出力トランジスタを前記電流
ミラー回路のトランジスタと整合もしくは類似させ、前
記バイアス電流源に、前記電流ミラー能動負荷回路のト
ランジスタと整合もしくは類似し、制御端子を前記差動
対配置の第２の出力端子に接続した他のトランジスタを
設けたことを特徴とする請求項１記載の演算増幅器回路
。 ３、前記バイアス電流源に、前記電流ミラー能動負荷回
路とは反対導電型で、前記他のトランジスタによって駆
動される入力トランジスタと、バイアス電流源の出力部
を駆動する出力トランジスタとを有する他の電流ミラー
回路を設けたことを特徴とする請求項２記載の演算増幅
器回路。 ４、前記バイアス電流源の出力部と並列に接続され、最
小のバイアス電流を発生して低電流ラッチアップ状態を
阻止するスタートアップ手段を設けたことを特徴とする
請求項１〜３の何れかに記載の演算増幅器回路。 ５、前記スタートアップ手段に、前記最小電流がバイア
ス電流に比較して小さくなるような十分高い値を有する
抵抗を設けたことを特徴とする請求項４記載の演算増幅
器回路。 ６、前記差動対配置の共通端子に最小バイアス電流を供
給するスタートアップ手段を前記バイアス電流源の出力
部と並列に設けるとともに前記他のトランジスタに最小
バイアス電流に比例した電流を供給して前記バイアス電
流を前記少なくとも１つの出力トランジスタを流れる電
流に関連付ける予め決めた割合を維持する手段を設けた
ことを特徴とする請求項２記載の演算増幅器回路。 ７、高電流ラッチアップ状態を阻止する手段を設けたこ
とを特徴とする請求項１〜６の何れかに記載の演算増幅
器回路。 ８、前記高電流ラッチアップ状態を阻止する手段に、バ
イアス電流源の出力部と直列に接続した抵抗を設け、高
電流ラッチアップ状態が現れる以前にバイアス電流源を
シャットオフするに足る十分高い電圧降下を発生させる
ようにしたことを特徴とする請求項７記載の演算増幅器
回路。 ９、請求項１〜８の何れかに記載の演算増幅器回路を有
するバンドギャップ基準電圧発生回路。 １０、前記演算増幅器回路に、差動対配置の第２の出力
端子によって駆動される２つの整合が取れた出力トラン
ジスタを設け、これら２つの出力トランジスタを、ディ
メンションが異なる２つの半導体接合デバイスを流れる
電流を制御するように配置したことを特徴とする請求項
９記載のバンドギャップ基準電圧発生回路。
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