JP4950622B2 - 温度補償低電圧基準回路 - Google Patents
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Description
p=I2/I1
を有している。この比率は、通常、1:1であるが、回路の設計に応じて変更することができる。また、これらのトランジスタの面積は、いずれも
r=A1/A2
で与えられる比率を有するように設計されている。Q1116およびQ2118のコレクタ電流がそれぞれエミッタ電流に等しいと仮定すると、トランジスタQ1116(およびR1124)およびQ2118に流れる電流I1120およびI2122は、
I1=(VT/R1)ln(p・r)
I2=pI1
により決定される。上式で、
VT=kT/q
である。必ずしもその必要はないが、M1106の設計とM3108の設計が整合している場合、トランジスタM3108に流れる電流I3126は、I1120およびI2122の合計であり、
I3=(p+1)(VT/R1)ln(p・r)
により計算することができる。
VREF=VE3+(p+1)(R3/R1)VTln(p・r)
により計算される。VREF102は、上式の両方の項の温度係数を考慮することによって温度独立型にすることができる。上式の第1の項VE3128は、負の温度係数−2mV/℃を有しており、第2の項は正の温度係数を有している。この正の温度係数は、R3/R1、pおよびrを選択することによって設計することができる。正の温度係数を+2mV/℃に設定することによってこれらの2つの項が互いに相殺され、安定した温度補償電圧基準が得られる。図2は、典型的なVREF対温度のグラフを示したものである。
第1の項VE3128は、負の温度係数(−2mV/℃)を有しており、第2の項は正の「設計可能」温度係数(+2mV/℃)を有している。
VREF=R3[(VE2/R2)+(p+1)(VT/R1)ln(pr)]
である。括弧内の第1および第2の項の温度係数は、互いに同じ係数が設定されている。場合によってはFETM2454とM4456の整合などの他の考察事項も、設計回路400aの中で考慮しなければならない。
104、108 トランジスタM3
106 トランジスタM1
110 電流差動増幅器AR1
116 トランジスタQ1
118 トランジスタQ2
130 トランジスタQ3
130 差動増幅器AR1
300a 温度補償電圧基準回路
338、658 演算増幅器AR2
340 トランジスタM1A
344、780 単位利得バッファ
400b 基準回路
454 増幅器
966 AR1の接地端子
968、994 追加抵抗
970 ラベル「POS」
972 ラベル「NEG」
Claims (4)
- それぞれ関連する動作電流を有し、かつ、電圧源に結合された相互接続ベースを有する第1および第2のバイポーラ接合型トランジスタ(BJT)と、
相互接続ゲートおよび相互接続ソースを有する第1および第2の電界効果トランジスタ(FET)と、
前記第1のBJTのエミッタに結合された第1の端子、および前記第2のBJTのエミッタおよび前記第1のFETのドレインに結合された第2の端子を有する第1の抵抗と、
前記第1のBJTのコレクタに結合された第1の入力端子、前記第2のBJTのコレクタに結合された第2の入力端子、および前記第1および第2のFETの相互接続ゲートに結合された出力端子を有し、前記第1および第2のBJTの動作電流の差によって、前記出力端子において、対応する出力電圧が得られる電流差動増幅器と、
ベースが前記電圧源に結合され、かつ、エミッタが前記第2のFETのドレインに結合された第3のBJTと、
第1の端子および第2の端子を有し、前記第1の端子が前記第3のBJTのコレクタに結合された第2の抵抗と、
第1の端子および第2の端子を有し、前記第1の端子が前記第1のFETのドレインに結合された第3の抵抗と、
を備えた低電圧基準回路。 - 前記第1および第2のBJTは、それぞれ前記第1および第2のBJTの相互接続ベースに結合された残留ゲートを有する横方向BJTである、請求項1に記載の低電圧基準回路。
- 第1および第2の端子を有する第4の抵抗をさらに備え、前記第1の端子が前記第3の抵抗の前記第2の端子に結合され、かつ、前記第1の端子が前記第1および第2のBJTの相互接続ベースおよび前記第3のBJTのベースに結合され、前記第4の抵抗の前記第1の端子に前記電圧源が提供された、請求項1に記載の低電圧基準回路。
- 単位利得増幅器を使用して前記第4の抵抗の前記第1の端子が前記第1および第2のBJTの相互接続ベースおよび前記第3のBJTのベースに結合され、それにより前記低電圧基準回路が温度湾曲修正される、請求項3に記載の低電圧基準回路。
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