JPH08234850A - 入力電圧調整用集積回路および電圧源調整方法 - Google Patents

入力電圧調整用集積回路および電圧源調整方法

Info

Publication number
JPH08234850A
JPH08234850A JP7314430A JP31443095A JPH08234850A JP H08234850 A JPH08234850 A JP H08234850A JP 7314430 A JP7314430 A JP 7314430A JP 31443095 A JP31443095 A JP 31443095A JP H08234850 A JPH08234850 A JP H08234850A
Authority
JP
Japan
Prior art keywords
voltage
output
transistor
stage
amplifier
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP7314430A
Other languages
English (en)
Inventor
Corsi Marco
コルシ マルコ
Nicolas Salamina
サラミナ ニコラス
Jeffrey W Sanders
ダブリュ．サンダーズ ジェフリー
Michael R Kay
アール．ケイ マイクル
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Texas Instruments Inc
Original Assignee
Texas Instruments Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Texas Instruments Inc filed Critical Texas Instruments Inc
Publication of JPH08234850A publication Critical patent/JPH08234850A/ja
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
    • G05F1/10—Regulating voltage or current
    • G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
    • G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Electromagnetism (AREA)
  • General Physics & Mathematics (AREA)
  • Radar, Positioning & Navigation (AREA)
  • Automation & Control Theory (AREA)
  • Continuous-Control Power Sources That Use Transistors (AREA)
  • Direct Current Feeding And Distribution (AREA)
  • Amplifiers (AREA)

Abstract

(57)【要約】 【課題】 電圧調整器回路を提供する。 【解決手段】 電圧調整器回路１０はエミッタホロア出
力段２６を有する増幅器１８を含んでいる。エミッタホ
ロア段２６はＰＭＯＳトランジスタ２８のゲートに接続
されている。トランジスタ２８のソースは電源レール１
２の入力電圧に接続されている。調整器１０によりトラ
ンジスタ２８のドレーンのノード１４に出力が供給され
る。ノード１４の出力は抵抗（３０および３４）により
分割され負帰還ループで増幅器１８の入力へ供給され
る。基準電圧２２も増幅器１８の第２の入力へ供給され
てノード１４の出力が調整された電圧となるようにされ
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は一般的に電子デバイ
スの分野に関し、特に電圧調整回路および方法に関す
る。
【０００２】
【従来の技術】多くの電子回路は適切に作動するのに比
較的一定の電圧源を必要とする。このような回路は代表
的には幹線やバッテリ等のエネルギ源により給電され
る。残念ながら、これらのエネルギ源の出力電圧はかな
り変動する。したがって、電子技術によりエネルギ源の
電圧を他の回路が使用する比較的一定の電圧へ変換する
さまざまな調整器回路が開発されている。
【０００３】電圧調整器のいくつかの形態によれば、特
定の回路においてその有効性が制限されている。例え
ば、ある調整器は“ドロップアウト”電圧が高い。ドロ
ップアウト電圧は出力調整を維持するのに必要な調整器
の入力および出力電圧間の最小電圧差である。他の調整
器は狭い範囲の負荷インピーダンスについてのみ安定で
ある。またある調整器は負荷が問題とならない量の電流
しか必要としないアイドル状態となると調整不能となる
ことがある。代表的に電圧調整器は負帰還を使用してエ
ネルギ源および負荷がかなり変動しても出力電圧を実質
的に一定に維持する。負帰還を使用する一種の調整器は
線形調整器である。線形調整器は、例えば、負帰還ルー
プ内でトランジスタのベースに接続された増幅器により
制御されるＮＰＮバイポーラ接合トランジスタ等の消散
素子を含んでもよい。このようにしてトランジスタによ
り調整器の入力および出力間に可変電圧降下が課せられ
る。調整器の出力電圧はトランジスタのコンダクタンス
を調整することによって制御されることができる。ＮＰ
Ｎトランジスタは他の消散素子で置換できる。
【０００４】この種の線形調整器には回路が受け入れる
ことができる最小入力電圧を制限するドロップアウト電
圧が高いという重大な問題点がある。線形調整器のドロ
ップアウト電圧は２つの要因の累積効果によって生じ
る。第１の要因はトランジスタのベース電位が調整器の
出力電位よりもトランジスタのベース／エミッタ接合両
端間のほぼ１ダイオード電圧降下分だけ高いことであ
る。第２の要因は増幅器がトランジスタのベース電圧を
確立してこのダイオード電圧降下を確立できなければな
らないことである。これら２つの要因が組合わさって少
なくとも１Ｖのドロップアウト電圧を表し、また増幅器
は代表的に調整器への入力により給電されるため、ダー
リントン対を使用する調整器では２Ｖもの電圧を表す。
調整器に不十分な入力電圧が供給されると、その出力電
圧は降下して調整不能となる。したがって、この種の調
整器のドロップアウト電圧は１−２Ｖ程度である。
【０００５】ドロップアウト電圧が高いといくつかの悪
影響が生じる。第１に、前記したように、調整器が使用
できる最小入力電圧がドロップアウト電圧により制限さ
れる。また、ドロップアウト電圧は浪費電力を表す。さ
らに、調整器により消費される電力は熱となり、それは
ヒートシンクやファンにより消散しなければならない。
【０００６】低いドロップアウト電圧を供給する調整器
がこれまでに開発されている（以後“ＬＤＯ調整器と呼
ぶ）。代表的にＬＤＯ調整器は横形ＰＮＰバイポーラ接
合トランジスタを出力デバイスとして使用している。増
幅器がＰＮＰトランジスタのコレクタの出力電圧を制御
する負帰還ループ内のＰＮＰトランジスタのベースに接
続されている。増幅器のもう一つの入力には基準電圧が
加えられる。負帰還により調整器はＰＮＰトランジスタ
のコレクタに実質的に一定の出力電圧を維持することが
できる。出力電圧が幾分減少すると、増幅器の出力によ
りＰＮＰトランジスタのベース／エミッタ接合両端間の
電圧が低減しそれによりトランジスタは一層電流を導通
させて出力電圧は所望電圧へ戻される。
【０００７】ＰＮＰトランジスタのドロップアウトはそ
の固有の飽和電圧プラストランジスタのエミッタおよび
コレクタの任意のオーム損によってのみ制限されるため
ＰＮＰ ＬＤＯ調整器のドロップアウト電圧は低い。こ
の種のデバイスでは全電流におけるドロップアウト電圧
は１／２Ｖよりも低くなることがある。
【０００８】ＰＮＰ出力トランジスタを使用するＬＤＯ
調整器にもいくつかの問題点がある。第１に、ＰＮＰ
ＬＤＯ調整器の開ループ出力インピーダンスは比較的大
きい。開ループ出力インピーダンスが高いため安定度要
求が厳しくなり調整器の出力により適切に作動すること
ができる負荷インピーダンスの範囲が制限される。電圧
調整器の閉ループ出力インピーダンスを低くするために
負帰還が使用される。前記したように、帰還ループによ
りＰＮＰトランジスタのベース電圧は出力電圧の任意の
変化に抵抗するように調整される。ループが適切に補償
されないと、出力電圧は不安定となり発振する。したが
って、ループ補償要求によりＰＮＰ ＬＤＯ調整器が使
用することができる負荷インピーダンスの範囲が制限さ
れる。最後に、ＰＮＰトランジスタの動作性能はＮＰＮ
トランジスタの動作性能よりも劣る。
【０００９】ＰＮＰ ＬＤＯ調整器の安定度はシステム
の２つの極に関連する周波数によって決まる。第１に、
ＬＤＯ調整器に接続される負荷によりシステムへ極が導
入される（“負荷極”）。負荷極は負荷自体の容量およ
び抵抗の組合せにより生じる。したがって、この極の位
置はＬＤＯの設計により制御されることはない。残念な
がら、この極は静止していない。事実、この極の周波数
は負荷の作動により変化する。ＰＮＰトランジスタのベ
ースの寄生容量と増幅器の出力抵抗の組合せにより第２
の極が生じる（“寄生極”）。ＰＮＰトランジスタの寄
生容量のサイズにより、寄生極は低周波とされ可聴範囲
とすることができる。したがって、負荷に接続されたＬ
ＤＯ調整器は１８０゜の位相差を生じる２極システムと
して近似することができる。この移相によりシステムの
位相マージンが減少し負荷極の位置に応じてシステムが
発振し始めることがある。代表的な解決策はＬＤＯの出
力容量の等価直列抵抗（ＥＳＲ）を利用してシステムへ
ゼロを導入し一方の極を補償することである。しかしな
がら、ＥＳＲゼロを付加しても負荷極が依然として負荷
インピーダンスによって決まるため安定度問題は完全に
は解消されず、またＥＳＲゼロにより調整器を全ての負
荷インピーダンスについて安定化させることはできな
い。
【００１０】ＰＮＰトランジスタ自体によりＰＮＰ Ｌ
ＤＯの有用性が制限される。第１に、ＰＮＰトランジス
タの高電流ベータは匹敵するＮＰＮトランジスタの高電
流ベータに較べて非常に制限される。さらに、エミッタ
から電流が取り出されベースを通ってグランドへ流れ効
率損失を生じるためベース電流により効率が低下する。
最後に、横形ＰＮＰトランジスタは飽和基板注入を示し
そのため電流および効率損失を生じる。
【００１１】ＰＮＰトランジスタの代わりにＰＭＯＳト
ランジスタを使用して前記したＰＮＰのいくつかの問題
点を解消することができる。例えば、ＰＭＯＳトランジ
スタにはＰＮＰのような高電流ベータ制限やベース電流
による効率の損失はない。ＰＭＯＳトランジスタはゲー
トに感知できるような電流損失を生じることなくソース
およびドレーン間に電流を通すだけである。さらに、Ｐ
ＮＰ ＬＤＯ調整器には基板注入がない。しかしなが
ら、ＰＭＯＳ ＬＤＯ調整器では安定度がＰＮＰＬＤＯ
調整器よりも改善されない。
【００１２】
【発明が解決しようとする課題】ＰＭＯＳトランジスタ
を制御する増幅器の出力段としてＮＭＯＳホロアを使用
してＣＭＯＳ解決法により安定度問題を救済しようとし
ている回路設計者がいる。このような回路は安定度問題
に適切に取り組んでいない。事実、このようなＣＭＯＳ
回路の設計によりＮＭＯＳホロアのトランジスタの閾値
電圧を設定する際に重大な設計上の問題点が生じる。Ｐ
ＭＯＳ出力トランジスタをターンオフできるようにＮＭ
ＯＳホロアの閾値電圧を比較的低い絶対値に設定する
と、ＮＭＯＳトランジスタをターンオフすることができ
ない。ＮＭＯＳホロアの閾値電圧を高く設定すると、Ｐ
ＭＯＳ出力トランジスタの閾値電圧の絶対値を比例して
増大しなければならず、利用できるゲートドライブが低
減されトランジスタサイズを増大する必要がある。
【００１３】
【課題を解決するための手段】本発明により従来の回路
および方法に付随する問題点を解消もしくは低減する電
圧調整回路および方法が提供される。特に、一実施例に
おいて、本発明により変動する入力電圧を調整して広範
な負荷インピーダンスにわたって安定な実質的に一定の
出力電圧を供給するＢｉＣＭＯＳ集積回路が提供され
る。この回路は３段、すなわち、増幅器段、バイポーラ
エミッタホロア段、および出力段からなっている。増幅
器段の出力はバイポーラエミッタホロア段の入力に接続
されている。エミッタホロア段の出力はＭＯＳトランジ
スタのゲートにおいて出力段の入力に接続されている。
ＭＯＳトランジスタのドレーンは回路の出力を構成して
いる。このドレーンは増幅器の第１の入力にも接続され
ていて回路の負帰還を行う。基準電圧源が増幅器段の第
２の入力に接続されている。調整すべき入力電圧が増幅
器段、バイポーラエミッタ段および出力段のＭＯＳトラ
ンジスタのソースへ供給される。最終的に、調整器回路
により実質的に一定の調整された出力が供給される。
【００１４】本発明のもう一つの特徴により、エミッタ
ホロアはそのさまざまな組合せにより製作することがで
きる。例えば、ＰＮＰエミッタホロアはＮＰＮエミッタ
ホロアと縦続接続することができる。また、エミッタホ
ロア段はそれぞれのエミッタが一緒に接続されたＮＰＮ
トランジスタおよびＰＮＰトランジスタを含むことがで
きる。さらに、エミッタホロア段は従来のＰＮＰもしく
はＮＰＮエミッタホロアを含むことができる。
【００１５】本発明の技術的利点は広範な負荷インピー
ダンスにわたって安定なドロップアウト電圧の低い調整
器が提供されることである。ＰＭＯＳトランジスタの寄
生極を十分高い周波数に確立することにより従来のＰＮ
Ｐ ＬＤＯ調整器に較べて負荷インピーダンスの範囲を
改善することができる。一実施例において、本発明の技
術に従って構成された回路はエミッタホロア段を使用し
て増幅器の出力インピーダンスが低減される。この出力
インピーダンスをＰＭＯＳトランジスタのゲートの寄生
容量と組み合わせ十分高い周波数の寄生極が確立され
る。これによりＬＤＯ調整器の比較的高い開ループ帯域
幅が生成され入力電圧の過度変動に対する応答が改善さ
れる。したがって、実質的に調整器を不安定とすること
なく負荷極の周波数が変動できるため負荷インピーダン
スの許容できる範囲が広くなる。
【００１６】本発明のもう一つの技術的利点は一実施例
において縦続接続されたエミッタホロア段が提供されそ
れにより増幅器の出力抵抗がさらに低減されしたがって
調整器が使用できる負荷インピーダンスの範囲がさらに
広くなることである。さらに、縦続接続エミッタホロア
構成によりエミッタホロア段を制御するのに必要な制御
電圧レベルが低減され、それは増幅器の設計にとって有
利である。
【００１７】本発明のもう一つの技術的利点は負荷がア
イドル状態となっても調整器の出力は実質的に一定のま
まとされ調整器からは問題とならない量の電流しか引き
出されないことである。エミッタホロア段により出力Ｐ
ＭＯＳトランジスタのゲート電圧が制御される。負荷が
アイドル状態となると、エミッタホロアによりゲート電
圧を調整してソース電圧に対するゲート電圧の絶対値が
ＰＭＯＳトランジスタの閾値電圧よりも低くなるように
することができる。したがって、エミッタホロア段によ
りＰＭＯＳトランジスタは問題とならない量の電流を通
すようにされる。これはＰＭＯＳトランジスタの“オ
フ”状態と呼ばれる。
【００１８】
【発明の実施の形態】図１は、本発明の教示に従って構
成された、番号１０で示された、電圧調整器回路の実施
例のブロック図である。電源レール１２において回路１
０に入力電圧Ｖｉｎが供給される。入力電圧は、例え
ば、バッテリや過度的変動のある他の適切な電源により
供給することができる。回路１０は電源レール１２の入
力電圧を調整して広範な負荷１６に対して安定な出力電
圧Ｖｏｕｔをノード１４へ供給する。負荷１６は、例え
ば、セルラー電話機やバッテリにより給電される任意他
の適切な電子装置とすることができる。回路１０からは
低いドロップアウト電圧も供給される。
【００１９】回路１０は出力インピーダンスの低い増幅
器１８、出力段２０および基準電圧源２２を具備してい
る。図１に示すように、増幅器１８および出力段２０は
共に電源レール１２およびグランド電位に接続されてい
る。増幅器１８はエミッタホロア段２６に接続された増
幅器段２４を具備している。エミッタホロア２６により
出力段２０の入力に接続された増幅器１８は低出力イン
ピーダンスとされる。図２に示すように、エミッタホロ
ア段２６は出力インピーダンスの低い従来の任意適切な
バイポーラエミッタホロア段を具備することができる。
【００２０】出力段２０はＰＭＯＳトランジスタ２８を
含んでいる。トランジスタ２８のゲートはエミッタホロ
ア２６の出力に接続されている。トランジスタ２８のソ
ースは電源レール１２に接続されている。トランジスタ
２８のドレーンは出力ノード１４に接続されている。さ
らに、第１の抵抗２８が一端でノード１４に他端でノー
ド３２に接続されている。第２の抵抗３４がノード３２
とグランド電位間に接続されている。抵抗３０および３
４により出力回路２０の分圧器が提供される。ノード３
２は増幅器１８の第１の入力に接続されて回路１０の負
帰還を行う。
【００２１】基準電圧源２２は増幅器１８の第２の入力
に接続されて回路１０の調整された出力を制御する。基
準電圧源２２はツェナーダイオードおよび電流源、ある
いはバンドギャップ基準回路により確立することができ
る。基準電圧は、例えば、１．２５Ｖ程度とすることが
できる。従来技術で周知の基準電圧を発生する他の電圧
基準も基準電圧源２２に使用することができる。
【００２２】動作時に、回路１０により電源レール１２
の入力電圧が調整され広範な負荷インピーダンスに対し
て実質的に一定の出力電圧がノード１４に供給される。
ノード１４の調整電圧は基準電圧源２２および出力段２
０から増幅器１８への負帰還によって決まる。ノード１
４の電圧は分圧器を形成する抵抗３０および３４により
分圧される。抵抗３０および３４の値はノード３２に適
切な電圧を供給して増幅器１８へ帰還するように選定す
ることができる。ノード１４の電圧が所望する出力電圧
よりも降下すると、増幅器１８によりエミッタホロア段
２６の出力を低減して補償される。これによりＰＭＯＳ
トランジスタ２８はそのソースおよびドレーン間にさら
に電流を通して出力電圧を所望するレベルへ戻す。回路
１０はさまざまな負荷インピーダンスを有する広範な負
荷１６に対して作動する。前記したように、回路１０は
２極システムとして近似することができる。これらの極
は負荷１６および増幅器１８の出力抵抗と組み合わせた
ＰＭＯＳトランジスタ２８の寄生容量が寄与する極であ
る。回路１０には他の極も存在できることを理解された
い。しかしながら、システムの支配的な極はＰＭＯＳト
ランジスタ２８に関連する負荷極および寄生極である。
【００２３】エミッタホロア段２６の出力インピーダン
スが低いため広範な負荷１６に対して回路１０により安
定した出力がノード１４へ供給される。エミッタホロア
段２６の等価出力インピーダンスがＰＭＯＳトランジス
タ２８のソースおよびゲート間の寄生容量と結合して回
路１０の寄生極が生成される。エミッタホロア段２６を
使用することにより、この寄生極は実質的に高い周波数
に配置されて回路１０の開ループ帯域幅が広くなるよう
にされる。これにより回路１０の位相マージンが改善さ
れ広範なインピーダンスを有する負荷１６に対して回路
１０が出力１４において発振することが防止される。し
たがって、本発明によりバイポーラエミッタホロア段の
望ましい低出力インピーダンスとＰＭＯＳ調整器の望ま
しい特徴が１個の集積回路チップ上で結合される。した
がって、従来のＢｉＣＭＯＳ技術により回路１０を製作
することができる。これにより広範な負荷インピーダン
スにわたってノード１４に安定な出力電圧を供給できる
調整器１０が得られる。
【００２４】負荷１６がアイドル状態へ入るとエミッタ
ホロア段２６が出力段２０を“ターンオフ”することが
できる点において回路１０によりさらに技術的利点が提
供される。動作中に、負荷１６は問題とならない量の電
流しか必要としない状態へ入ることができる。これは一
般的に負荷１６のアイドル状態と呼ばれる。このアイド
ル状態中に、ノード１４の出力電圧は一定のままでなけ
ればならない。出力ノード１４にこの定電圧を発生する
ために、回路１０はトランジスタ２８が負荷１６へ問題
とならない量の電流しか供給しないようにできなければ
ならない。この状態において、トランジスタ２８は“オ
フ”であると言われる。エミッタホロア回路２６はトラ
ンジスタ２８のゲート電圧を制御することによりトラン
ジスタ２８をオフとする。トランジスタ２８のゲートお
よびソース間の電圧差がトランジスタ２８の閾値電圧よ
りも実質的に低ければ、トランジスタ２８は実質的にオ
フとされる。したがって、トランジスタ２８の閾値電圧
の大きさはエミッタホロア２６がトランジスタ２８をオ
フとするのに十分な大きさでなければならない。例え
ば、トランジスタ２８の閾値電圧の大きさは１Ｖ程度と
してエミッタホロア回路２６内のトランジスタのベース
／エミッタ接合両端間のほぼダイオード電圧降下を補償
するようにすることができる。これにより負荷回路１６
がアイドル状態へ入る時にエミッタホロア回路２６はト
ランジスタ２８をオフとすることができる。
【００２５】エミッタホロア回路２６は従来のいくつか
のエミッタホロア回路のいずれかを具備することができ
る。図２−図５は回路１０内で使用することができるさ
まざまなエミッタホロア回路を示す回路図である。例え
ば、図２は一般的に番号２６ａでエミッタホロア回路を
示しそれは電源レール１２に接続されたコレクタ、増幅
器段２４の出力に接続されたベース、および出力段２０
へ出力を供給するエミッタを有するＮＰＮバイポーラ接
合トランジスタ３６を具備している。電流源３８がトラ
ンジスタ３６のエミッタとグランド電位間に接続されて
いる。電流源３８は、例えば、適切にバイアスされたカ
レントミラーもしくはトランジスタ２６を流れる電流を
確立する任意他の適切な回路を具備することができる。
【００２６】図３は図１の回路１０に使用するエミッタ
ホロア段の別の実施例を一般的に番号２６ｂで示してい
る。エミッタホロア回路２６ｂはグランドに接続された
コレクタ、増幅器段２４からの出力に接続されたベー
ス、および出力段２０へ出力を供給するエミッタを有す
るＰＮＰトランジスタ４０を具備している。さらに、エ
ミッタホロア段２６ｂは電源レール１２とトランジスタ
４０のエミッタ間に接続された電流源４２を具備してい
る。トランジスタ４０は、例えば、縦形トランジスタ構
造の高利得および帯域幅を利用する基板ＰＮＰトランジ
スタとすることができる。
【００２７】図４は図１の回路１０に使用するエミッタ
ホロア回路の別の実施例を一般的に番号２６ｃで示して
いる。エミッタホロア回路２６ｃはＮＰＮバイポーラ接
合トランジスタ４６に縦続接続されたＰＮＰバイポーラ
接合トランジスタ４４を含んでいる。トランジスタ４４
は電流源４８によりバイアスされトランジスタ４６は電
流源５０によりバイアスされている。エミッタホロア段
２６ｃにより図２および図３に示すエミッタホロア段に
較べて少なくとも２つの利点が得られる。第１に、エミ
ッタホロア段２６ｃの出力インピーダンスはエミッタホ
ロア２６ａや２６ｂの出力インピーダンスよりも遥かに
低い。バイポーラ接合トランジスタの出力インピーダン
スは、トランジスタのベータで除した
【外１】 を含む、ベースインピーダンスにほぼ等しい。図４のエ
ミッタホロア回路２６ｃは２個のエミッタホロアを含ん
でいる。したがって、出力インピーダンスはトランジス
タ４４のベータとトランジスタ４６のベータの積だけ低
減される。さらに、エミッタホロア２６ｃにより増幅器
段２４がエミッタホロア段２６を一層容易に制御できる
ようにする有利なレベルシフトも提供される。
【００２８】図５は図１の回路１０内で使用されるエミ
ッタホロア回路の別の実施例を一般的に番号２６ｄで示
している。エミッタホロア回路２６ｄはＰＮＰトランジ
スタ５２およびＮＰＮトランジスタ５４を有する従来の
クラスＢ出力段を具備している。トランジスタ５２およ
び５４はエミッタが一緒に接続されてエミッタホロア２
６ｄの出力を供給する。トランジスタ５４のベースおよ
びトランジスタ５２のベースは増幅器段２４から共通入
力を受信するように接続されている。このエミッタホロ
ア回路の利点はＰＭＯＳトランジスタのゲート電圧をプ
ルアップおよびプルダウンする高い出力電流を供給する
ことができ、調整器の過度応答が改善されることであ
る。
【００２９】図６は本発明の教示に従って構成された電
圧調整器回路の別の実施例の回路図を一般的に番号１１
０に示している。電圧調整器１１０は電源レール１１２
に入力電圧Ｖｉｎを受電する。調整器回路１１０はノー
ド１１４の調整された出力電圧を負荷１１６へ供給す
る。出力電圧はＶｏｕｔで示されている。回路１１０は
増幅器および利得段１１８、エミッタホロア段１２０、
および出力段１２２を具備している。図示するように、
増幅器段１１８はＢｉＣＭＯＳ増幅器段を具備してい
る。図６の増幅器段１１８は例として示すものでありそ
れによって制約されるものではない。増幅器段１１８は
産業において周知の他の増幅器段と置換して大きい入力
インピーダンスと共に大きい利得を得ることができる。
図示するように、増幅器段１１８は標準差動対として接
続された第１および第２のＰＭＯＳ入力トランジスタ１
２４および１２６を具備している。基準電圧源１２８が
トランジスタ１２４のゲートに接続されていて増幅器段
１１８の一つの入力を供給する。増幅器段１１８の出力
ノード１３０はトランジスタ１３２のベースにおいてエ
ミッタホロア段１２０に接続されている。トランジスタ
１３２はＮＰＮバイポーラ接合トランジスタを具備して
いる。トランジスタ１３２のコレクタは電源レール１１
２へ接続されている。トランジスタ１３２のエミッタは
ＰＭＯＳトランジスタ１３４のゲートにおいて出力段１
２２の入力に接続されている。トランジスタ１３２のベ
ースエミッタ接合両端間にダイオード接続ＮＰＮトラン
ジスタ１３６を接続して作動中にこの接合をアバランシ
ェ誘起ベータ劣化から保護する。増幅器段１１８のＮＰ
Ｎバイポーラ接合トランジスタ１４０および１４２と共
にカレントミラーを形成するＮＰＮバイポーラ接合トラ
ンジスタ１３８によりトランジスタ１３２へ電流が供給
される。さらに、ショットキーダイオード１４４がトラ
ンジスタ１３８のベースおよびコレクタ間に接続されて
いる。これによりトランジスタ１３８のベース／コレク
タ接合の順バイアスが防止される。トランジスタ１３８
および１４０のエミッタは抵抗１４６および１４７を介
してグランドへ接続されている。
【００３０】出力段１２２はＰＭＯＳトランジスタ１３
４と第１および第２の抵抗１４８，１５０を含んでい
る。トランジスタ１３４のソースは電源レール１１２へ
接続されている。トランジスタ１３４のドレーンはノー
ド１１４に接続されていて調整器回路１１０の出力を供
給する。さらに、抵抗１４８はノード１１４および１５
２間に接続されている。抵抗１５０はノード１５２およ
びグランド電位間に接続されている。ノード１５２は増
幅器１１８のトランジスタ１２６に接続されていて回路
１１０の負帰還を行う。
【００３１】図６の回路１１０は図１について前記した
ように作動する。前記したようにエミッタホロア段１２
０は図３−図５に示した任意のエミッタホロア段と置換
できることを理解されたい。
【００３２】本発明について詳細に説明してきたが、特
許請求の範囲に明記された本発明の精神および範囲を逸
脱することなくさまざまな変更、置換および修正が可能
であることを理解されたい。例えば、図１のＮＰＮおよ
びＰＭＯＳトランジスタは、それぞれ、ＰＮＰおよびＮ
ＭＯＳトランジスタへ変更することができる。このよう
にして調整された負の出力電圧を供給するように回路１
０の極性が変更される。以上の説明に関して更に以下の
項を開示する。
【００３３】（１）．入力電圧調整用集積回路であっ
て、該回路は、第１および第２の入力と出力とを有する
増幅器段と、増幅器段の出力に接続された入力と出力と
を有するバイポーラエミッタホロワ段と、ゲートが前記
ホロワ段の前記出力に接続され、ドレーンが増幅器段の
前記第１の入力に接続されて前記増幅器段へ負帰還を行
い、ソースが入力電圧に接続されてＭＯＳトランジスタ
のドレーンから広範な負荷インピーダンスに対して所定
の周波数範囲にわたって安定な調整された出力電圧が供
給されるＭＯＳトランジスタを有する出力段と、を具備
する入力電圧調整用集積回路。
【００３４】（２）．第１項記載の回路であって、基準
電圧電源が前記増幅器段の前記第２の入力に接続されて
いる、入力電圧調整用集積回路。
【００３５】（３）．第１項記載の回路であって、前記
ホロア段は入力電圧に接続されたコレクタ、前記増幅器
段の前記出力に接続されたベース、および電流源を介し
てグランドに接続されたエミッタを有するＮＰＮバイポ
ーラ接合トランジスタを具備する、入力電圧調整用集積
回路。
【００３６】（４）．第１項記載の回路であって、前記
ＭＯＳトランジスタはＰチャネルＭＯＳトランジスタを
具備する、入力電圧調整用集積回路。
【００３７】（５）．第１項記載の回路であって、前記
ＭＯＳトランジスタは負荷がアイドル状態へ入ると前記
エミッタホロアにより前記ＭＯＳトランジスタは問題と
ならない量の電流しか通さないようにされるように選定
された閾値電圧を有する、入力電圧調整用集積回路。
【００３８】（６）．第１項記載の回路であって、さら
に前記ＭＯＳトランジスタのドレーンと前記増幅器段の
前記第１の入力間に接続されて負帰還および調整された
出力電圧レベルを制御する分圧器を具備する、入力電圧
調整用集積回路。
【００３９】（７）．第１項記載の回路であって、前記
エミッタホロア段は縦続接続構成とされた第１および第
２のエミッタホロアを具備する、入力電圧調整用集積回
路。
【００４０】（８）．第１項記載の回路であって、前記
エミッタホロア段は、ベースが増幅器段の出力に接続さ
れ、コレクタがグランドに接続され、エミッタが電流源
を介して入力電圧に接続されたＰＮＰバイポーラ接合ト
ランジスタを有する第１のエミッタホロアと、ベースが
第１のエミッタホロア回路のエミッタに接続され、コレ
クタが入力電圧に接続され、エミッタが電流源を介して
グランドに接続されたＮＰＮバイポーラ接合トランジス
タを有する第２のエミッタホロアと、を具備する、入力
電圧調整用集積回路。
【００４１】（９）．第１項記載の回路であって、ＭＯ
Ｓトランジスタの閾値電圧の絶対値が１Ｖよりも大き
い、入力電圧調整用集積回路。
【００４２】（１０）．第１項記載の回路であって、調
整器回路への入力電圧により増幅器段を作動させる電力
が供給される、入力電圧調整用集積回路。
【００４３】（１１）．電圧源調整方法であって、該方
法は、エミッタホロワ出力段を有する増幅器回路の第１
の入力へ基準電圧を供給するステップと、増幅器段の出
力をＰＭＯＳトランジスタのゲートへ供給するステップ
と、電圧源をＰＭＯＳトランジスタのソースへ接続する
ステップと、ＰＭＯＳトランジスタのドレーンの出力電
圧を増幅器の第２の入力へ供給し戻して負帰還ループを
提供しＰＭＯＳトランジスタのドレーン電圧を調整する
ステップと、からなる電圧源調整方法。
【００４４】（１２）．第１１項記載の方法であって、
さらに、十分に大きい絶対値の閾値電圧をＰＭＯＳトラ
ンジスタに確立してエミッタホロア段の出力が低い負荷
電流に応答してＰＭＯＳトランジスタの電流を問題にな
らないレベルまで低減することができるようにするステ
ップを、含む電圧源調整方法。
【００４５】（１３）．第１１項記載の方法であって、
さらに、ＰＭＯＳトランジスタのドレーンと増幅器回路
の第２の入力間の分圧器により出力電圧を分圧するステ
ップを、含む電圧源調整方法。
【００４６】（１４）．入力電圧調整用集積回路であっ
て、該回路は、第１および第２の入力と出力とを有する
増幅器段と、前記増幅器段の前記第２の入力に接続され
た基準電圧電源と、コレクタが入力電圧に接続され、ベ
ースが前記増幅器段の前記出力に接続され、エミッタが
電流源を介してグランドに接続されているＮＰＮバイポ
ーラ接合トランジスタを有するバイポーラエミッタホロ
ア段と、前記ＮＰＮトランジスタの前記エミッタに接続
されたゲートと、入力電圧に接続されたソースと、ドレ
ーンとを有するＭＯＳトランジスタと、前記ＭＯＳトラ
ンジスタのドレーンおよび前記増幅器段の前記第１の入
力間に接続され前記増幅器段への負帰還を行って広範な
負荷インピーダンスに対して所定の周波数範囲にわたっ
て安定な調整された出力電圧がＭＯＳトランジスタのド
レーンから供給されるようにする分圧器と、を具備す
る、入力電圧調整用集積回路。
【００４７】（１５）．第１４項記載の回路であって、
前記ＭＯＳトランジスタはＰチャネルＭＯＳトランジス
タを具備する、入力電圧調整用集積回路。
【００４８】（１６）．第１４項記載の回路であって、
前記ＭＯＳトランジスタは負荷がアイドル状態へ入ると
前記エミッタホロア段の前記ＮＰＮトランジスタにより
問題とならない量の電流しか通さないようにするように
選定された閾値電圧を有する、入力電圧調整用集積回
路。
【００４９】（１７）．第１４項記載の回路であって、
前記エミッタホロア段はさらに、前記ＮＰＮバイポーラ
接合トランジスタと縦続接続されたＰＭＯＳエミッタホ
ロア段を具備する、入力電圧調整用集積回路。
【００５０】（１８）．第１４項記載の回路であって、
ＭＯＳトランジスタの閾値電圧の絶対値は１Ｖよりも大
きい、入力電圧調整用集積回路。
【００５１】（１９）．電圧調整器回路１０が提供され
る。調整器回路１０はエミッタホロア出力段２６を有す
る増幅器１８を含んでいる。エミッタホロア段２６はＰ
ＭＯＳトランジスタ２８のゲートに接続されている。ト
ランジスタ２８のソースは電源レール１２の入力電圧に
接続されている。調整器１０によりトランジスタ２８の
ドレーンのノード１４に出力が供給される。ノード１４
の出力は抵抗（３０および３４）により分割され負帰還
ループで増幅器１８の入力へ供給される。基準電圧２２
も増幅器１８の第２の入力へ供給されてノード１４の出
力が調整された電圧となるようにされる。
【図面の簡単な説明】
【図１】本発明の教示に従って構成された電圧調整器回
路の一実施例のブロック図。
【図２】本発明の教示に従って構成された図１の回路の
エミッタホロア段の一実施例の回路図。
【図３】本発明の教示に従って構成された図１の回路の
エミッタホロア段の別の実施例の回路図。
【図４】本発明の教示に従って構成された図１の回路の
エミッタホロア段の別の実施例の回路図。
【図５】本発明の教示に従って構成された図１の回路の
エミッタホロア段の別の実施例の回路図。
【図６】本発明の教示に従って構成された電圧調整器の
回路の別の実施例の回路図。
【符号の説明】
１０，１１０ 電圧調整器回路 １２，１１２ 電源レール １６，１１６ 負荷 １８ 増幅器 ２０，１２２ 出力段 ２２，１２８ 基準電圧源 ２４，１１８ 増幅器段 ２６，２６ａ，２６ｂ，２６ｃ，２６ｄ，１２０ エミ
ッタホロア段 ２８，１２４，１２６，１３４ ＰＭＯＳトランジスタ ３０，３４，１４６，１４７，１４８，１５０ 抵抗 ３６，４６，５４，１３２，１３８，１４０，１４２
ＮＰＮバイポーラ接合トランジスタ ３８，４２，４８，５０ 電流源 ４０，４４，５２ ＰＮＰバイポーラ接合トランジスタ １４４ ショットキーダイオード
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジェフリー ダブリュ．サンダーズ アメリカ合衆国テキサス州プラノ，アルマ ドライブ 7301，アパートメント ナン バー 1721 (72)発明者 マイクル アール．ケイ アメリカ合衆国テキサス州リチャードソ ン，ストーンヘンジ ドライブ 3035

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 入力電圧調整用集積回路であって、該回
    路は、第１および第２の入力と出力とを有する増幅器段
    と、増幅器段の出力に接続された入力と出力とを有する
    バイポーラエミッタホロワ段と、ゲートが前記ホロワ段
    の前記出力に接続され、ドレーンが増幅器段の前記第１
    の入力に接続されて前記増幅器段へ負帰還を行い、ソー
    スが入力電圧に接続されてＭＯＳトランジスタのドレー
    ンから広範な負荷インピーダンスに対して所定の周波数
    範囲にわたって安定な調整出力電圧が供給されるＭＯＳ
    トランジスタを有する出力段と、を具備する入力電圧調
    整用集積回路。
  2. 【請求項２】 電圧源調整方法であって、該方法は、エ
    ミッタホロワ出力段を有する増幅器回路の第１の入力へ
    基準電圧を供給するステップと、増幅器段の出力をＰＭ
    ＯＳトランジスタのゲートへ供給するステップと、電圧
    源をＰＭＯＳトランジスタのソースへ接続するステップ
    と、ＰＭＯＳトランジスタのドレーンの出力電圧を増幅
    器の第２の入力へ供給し戻して負帰還を行いＰＭＯＳト
    ランジスタのドレーン電圧を調整するステップと、から
    なる電圧源調整方法。
JP7314430A 1994-12-01 1995-12-01 入力電圧調整用集積回路および電圧源調整方法 Pending JPH08234850A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US08/348,670 US5861736A (en) 1994-12-01 1994-12-01 Circuit and method for regulating a voltage
US348670 2003-01-21

Publications (1)

Publication Number Publication Date
JPH08234850A true JPH08234850A (ja) 1996-09-13

Family

ID=23369036

Family Applications (1)

Application Number Title Priority Date Filing Date
JP7314430A Pending JPH08234850A (ja) 1994-12-01 1995-12-01 入力電圧調整用集積回路および電圧源調整方法

Country Status (5)

Country Link
US (1) US5861736A (ja)
EP (1) EP0715238B1 (ja)
JP (1) JPH08234850A (ja)
DE (1) DE69530905T2 (ja)
TW (1) TW413974B (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008523628A (ja) * 2004-12-08 2008-07-03 インターナショナル・ビジネス・マシーンズ・コーポレーション ホット・キャリアにより誘起されるバイポーラ・デバイスの劣化を回復させるための方法
WO2014038785A1 (ko) * 2012-09-05 2014-03-13 주식회사 실리콘웍스 제어된 스타트 업이 가능한 로우 드랍아웃 회로 및 그 제어 방법
JP2017506032A (ja) * 2014-02-03 2017-02-23 クアルコム，インコーポレイテッド バッファ回路および方法

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69927004D1 (de) * 1999-06-16 2005-10-06 St Microelectronics Srl BICMOS / CMOS Spannungsregler mit kleiner Verlustspannung
WO2001055808A1 (en) * 2000-01-27 2001-08-02 Primarion, Inc. Microelectronic current regulator
US6300749B1 (en) * 2000-05-02 2001-10-09 Stmicroelectronics S.R.L. Linear voltage regulator with zero mobile compensation
US6522111B2 (en) 2001-01-26 2003-02-18 Linfinity Microelectronics Linear voltage regulator using adaptive biasing
US6310467B1 (en) 2001-03-22 2001-10-30 National Semiconductor Corporation LDO regulator with thermal shutdown system and method
US6459246B1 (en) 2001-06-13 2002-10-01 Marvell International, Ltd. Voltage regulator
US6518737B1 (en) * 2001-09-28 2003-02-11 Catalyst Semiconductor, Inc. Low dropout voltage regulator with non-miller frequency compensation
US6700360B2 (en) * 2002-03-25 2004-03-02 Texas Instruments Incorporated Output stage compensation circuit
US6703816B2 (en) * 2002-03-25 2004-03-09 Texas Instruments Incorporated Composite loop compensation for low drop-out regulator
US6703815B2 (en) * 2002-05-20 2004-03-09 Texas Instruments Incorporated Low drop-out regulator having current feedback amplifier and composite feedback loop
US6680601B2 (en) 2002-05-31 2004-01-20 Telespree Communications Circuit and method for power mediation in electronic device
JP4122909B2 (ja) * 2002-09-13 2008-07-23 沖電気工業株式会社 半導体装置
JP2004118411A (ja) * 2002-09-25 2004-04-15 Seiko Instruments Inc ボルテージ・レギュレータ
US7205827B2 (en) * 2002-12-23 2007-04-17 The Hong Kong University Of Science And Technology Low dropout regulator capable of on-chip implementation
JP2006018774A (ja) * 2004-07-05 2006-01-19 Seiko Instruments Inc ボルテージレギュレータ
US7030595B2 (en) * 2004-08-04 2006-04-18 Nanopower Solutions Co., Ltd. Voltage regulator having an inverse adaptive controller
JP2006101684A (ja) * 2004-09-03 2006-04-13 Sony Corp 電源回路および電子装置
TWI285805B (en) * 2005-07-22 2007-08-21 Delta Electronics Inc Power monitoring device for fan
US7755338B2 (en) * 2007-07-12 2010-07-13 Qimonda North America Corp. Voltage regulator pole shifting method and apparatus
CN101963820B (zh) * 2009-07-21 2013-11-06 意法半导体研发（上海）有限公司 自适应密勒补偿型电压调节器
CN102221840B (zh) * 2010-04-19 2014-11-05 通嘉科技股份有限公司 稳压电路与操作放大电路
TWI435199B (zh) * 2011-07-29 2014-04-21 Realtek Semiconductor Corp 電源供應電路以及電源供應方法
CN103019288A (zh) * 2011-09-27 2013-04-03 联发科技（新加坡）私人有限公司 电压调节器
CN102403902B (zh) * 2011-11-16 2014-02-05 无锡华润上华科技有限公司 一种应用于功率因数校正器中的高压大电流驱动电路
US9081404B2 (en) * 2012-04-13 2015-07-14 Infineon Technologies Austria Ag Voltage regulator having input stage and current mirror
EP2804067B1 (en) 2013-05-17 2015-12-09 Asahi Kasei Microdevices Corporation Low output noise density low power ldo voltage regulator
EP3514653B1 (en) 2018-01-19 2022-06-08 Socionext Inc. Signal-generation circuitry
JP7237774B2 (ja) 2019-08-27 2023-03-13 株式会社東芝 電流検出回路
CN114115415B (zh) * 2021-11-09 2022-11-25 上海坤锐电子科技有限公司 一种低压差线性稳压电路
TWI805500B (zh) * 2021-12-16 2023-06-11 立錡科技股份有限公司 具低寄生極點效應之放大電路與其中之緩衝電路

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4127885A (en) * 1977-04-21 1978-11-28 Rca Corporation Over-current protection circuit for voltage regulator
US4441137A (en) * 1982-08-30 1984-04-03 Rca Corporation High voltage protection for an output circuit
JPS59133439A (ja) * 1983-01-20 1984-07-31 Mitsubishi Electric Corp 半導体集積回路化測光回路
US4636710A (en) * 1985-10-15 1987-01-13 Silvo Stanojevic Stacked bandgap voltage reference
US4728901A (en) * 1986-04-07 1988-03-01 Tektronix, Inc. Power buffer circuit
DE3706907C2 (de) * 1987-03-04 1996-09-12 Bosch Gmbh Robert Spannungsreglervorstufe mit geringem Spannungsverlust sowie Spannungsregler mit einer solchen Vorstufe
US4814687A (en) * 1988-01-21 1989-03-21 Honeywell, Inc. Following voltage/current regulator
JP3134343B2 (ja) * 1991-05-16 2001-02-13 トヨタ自動車株式会社 バンドギャップ基準電圧発生回路
US5274323A (en) * 1991-10-31 1993-12-28 Linear Technology Corporation Control circuit for low dropout regulator
US5305192A (en) * 1991-11-01 1994-04-19 Linear Technology Corporation Switching regulator circuit using magnetic flux-sensing
US5298869A (en) * 1992-10-22 1994-03-29 Alcatel Network Systems, Inc. Constant current and constant voltage regulating circuit for common-gate or common-base transistor devices
JPH06343044A (ja) * 1993-06-01 1994-12-13 Matsushita Electric Ind Co Ltd 基準電圧発生回路
US5528127A (en) * 1994-05-17 1996-06-18 National Semiconductor Corporation Controlling power dissipation within a linear voltage regulator circuit

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008523628A (ja) * 2004-12-08 2008-07-03 インターナショナル・ビジネス・マシーンズ・コーポレーション ホット・キャリアにより誘起されるバイポーラ・デバイスの劣化を回復させるための方法
WO2014038785A1 (ko) * 2012-09-05 2014-03-13 주식회사 실리콘웍스 제어된 스타트 업이 가능한 로우 드랍아웃 회로 및 그 제어 방법
JP2017506032A (ja) * 2014-02-03 2017-02-23 クアルコム，インコーポレイテッド バッファ回路および方法

Also Published As

Publication number Publication date
DE69530905D1 (de) 2003-07-03
EP0715238A2 (en) 1996-06-05
DE69530905T2 (de) 2004-02-19
EP0715238A3 (en) 1997-07-30
TW413974B (en) 2000-12-01
EP0715238B1 (en) 2003-05-28
US5861736A (en) 1999-01-19

Similar Documents

Publication Publication Date Title
JPH08234850A (ja) 入力電圧調整用集積回路および電圧源調整方法
US6989659B2 (en) Low dropout voltage regulator using a depletion pass transistor
Rincon-Mora et al. A low-voltage, low quiescent current, low drop-out regulator
US6518737B1 (en) Low dropout voltage regulator with non-miller frequency compensation
US8854023B2 (en) Low dropout linear regulator
EP3594774B1 (en) Pole-zero tracking compensation network for voltage regulators and method
USRE42335E1 (en) Single transistor-control low-dropout regulator
US5672959A (en) Low drop-out voltage regulator having high ripple rejection and low power consumption
JP4950622B2 (ja) 温度補償低電圧基準回路
US7602161B2 (en) Voltage regulator with inherent voltage clamping
US20150137780A1 (en) Self-Adjustable Current Source Control Circuit For Linear Regulators
US6340918B2 (en) Negative feedback amplifier circuit
US20060164053A1 (en) Compensation technique providing stability over broad range of output capacitor values
US6737908B2 (en) Bootstrap reference circuit including a shunt bandgap regulator with external start-up current source
JP2004005670A (ja) 電流帰還増幅器および複合帰還ループを有する低ドロップアウト調整器
JP2004342076A (ja) 電圧調整器用の調整カスコード構造
WO2014070710A1 (en) Method and apparatus for ldo and distributed ldo transient response accelerator
US9450568B1 (en) Bias circuit having second order process variation compensation in a current source topology
KR100210174B1 (ko) 부동 동작점을 갖는 cmos 상호 컨덕턴스 증폭기
EP3933543A1 (en) Low-dropout regulator for low voltage applications
JP6692893B2 (ja) カスコード増幅器用のｄｃバイアスレギュレータ
US5880627A (en) Low power op-amp circuit with boosted bandwidth
EP0969594A1 (en) A common-mode feedback circuit and method
US6144250A (en) Error amplifier reference circuit
US7230492B2 (en) Robust monolithic automatic bias circuit with current setting apparatus