KR100210174B1 - 부동 동작점을 갖는 cmos 상호 컨덕턴스 증폭기 - Google Patents

부동 동작점을 갖는 cmos 상호 컨덕턴스 증폭기 Download PDF

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Abstract

부동 동작점을 가진 CMOS 트랜스 콘덕턴스 증폭기는 전압-전류 변환기(Ui)에 대한 낮은 영전류 소비량(ia)을 갖는다. 한편 출력 트랜지스터(tr)의 전류 이득율은 부하 전류(iL)에 대한 출력 전류 미러(p1)에서 높게 된다. 낮은 영전류 소비량은 전압-전류 변환기(Ui)의 전류 출력단에서 능동 부하(aL)에 평행한 저임피던스 다이오드로서 사용된 결합 트랜지스터(ta)를 접속하여 얻어진다. 높은 전류 이득율은 부하 전류에 비례하는 보조 전류(ip)를 전압-전류 변환기(Ui)에 영전류(ia)에 가산하여 부동 동작점을 형성하는 정궤환 회로(mk)에 의해 달성된다.

Description

부동 동작점을 갖는 CMOS 상호 컨덕턴스 증폭기
제1도는 CMOS 상호 컨덕턴스 증폭기의 실시예를 개략적으로 나타낸 회로도.
제2도는 CMOS 논리 회로용 온-칩(on-chip) 전압 조정기의 블록도.
* 도면의 주요부분에 대한 부호의 설명
ui : 전압-전류 변환기 p1 : 출력 전류 미러
il : 부하 전류 ip : 보조 전류
mk : 정귀환 회로 al : 능동 부하
id : 차동 전류 tr : 출력 트랜지스터
1 : CMOS 신호 처리 회로 vc : 전압 조정기
본 발명은 CMOS 상호 컨덕턴스 증폭기에 관한 것으로, 더욱 상세하게는 입력 전압이 자동적으로 공급되는 전압-전류 변환기와 제어 입력이 상기 전압-전류변환기의 전류 출력에 결합되는 출력 전류 미러를 구비하고, 상기 출력 전류 미러의 고임피던스 전류 출력이 출력노드에 접속되며, 이 출력노드로부터 상호 컨덕턴스 증폭기의 출력 전류, 즉 부하 전류를 구할 수 있는 CMOS 상호 컨덕턴스 증폭기에 관한 것이다.
또한, 이러한 고임피던스의 상호 컨덕턴스 증폭기는 연산 상호 컨덕턴스 증폭기(OTA; Operational Transconductance Amplifiers)라고도 부른다. 이 증폭기는 스위치드 커패시터 필터(swiched capacitor filter)용 증폭 소자로서 사용되고 가능한 한 고이득을 가져야 한다. 높은 상호 컨덕턴스에 의해 이들 커패시터의 각 충전 상태는 가능한 빨리 새로운 충전 상태로 변화된다. 부하 커패시터 자체는 이러한 재충전 과정을 안정화시킨다.
CMOS 모놀리식 집적 상호 컨덕턴스 증폭기는 MOS 트랜지스터의 상호 컨덕턴스가 비교적 낮다는 단점이 있다. 또한, CMOS 트랜지스터가 소스 폴로워(source follower)와 같은 증폭기로 사용될 경우 소스 폴로워가 비교적 높은 내부저항을 갖기 때문에 또 다른 단점을 초래하게 된다. 또한, 커패시터의 재충전 시에 야기되는 부하 전류의 광대한 변동은 제곱 전류-전압 특성이 대신호(large-signal)동작시 재충전 처리를 시작하여, 평탄한 고조파 성분의 왜곡을 발생한다.
따라서, 본 발명의 제1목적은 낮은 정지 전류(quiescent current) 소비에도 불구하고 높은 전류 발생률과 최대의 상호 컨덕턴스를 결합한 부동(浮動) 동작점을 갖는 CMOS 상호 컨덕턴스 증폭기를 제공하는 것이다.
본 발명의 제2목적은 CMOS 회로에 전압을 공급하는 모놀리식 집적 전압조정기 회로의 일부를 형성하는 CMOS 모놀리식 집적 상호 컨덕턴스 증폭기를 제공하는 것이다. 칩의 점유 면적은 CMOS 회로에 의해 결정되는데, 이 CMOS 회로는 회로 설계시 셀 라이브러리로부터 취할 수 있는 디지털 동작하는 셀로 구성되는 것이 바람직하다.
본 발명의 제3목적은 추가의 외부 필터 수단을 요구하지 않는 방법으로 칩 상에 전압 조정기 회로를 설계하는 것이다 이것은 외부 단자수를 감소시킨다.
본 발명의 장점은 첨부되는 도면을 참조하여 더욱 상세히 설명하겠다.
제1도에 도시된 CMOS 상호 컨덕턴스 증폭기의 입력단은 n-채널형의 제1및 제2트랜지스터(t1,t2)로 구성된 전압-전류 변환기(ui)를 포함한다. 제1 및 제2트랜지스터의 게이트 단자는 입력 전압(U)이 차동 전압으로 인가되는 비반전 및 반전 입력단 p 및 i에 각각 접속된다. 제1 및 제2트랜지스터의 상호 접속된 소스 단자들은 n-채널 전류 뱅크(nb)로부터의 정지 전류(io)가 공급되는 전류 공급점(5)을 형성한다.
제1 및 제2트랜지스터의 드레인 단자는 제2접합점(B) 및 제1접합접(A)에 각각 접속된다. 전압-전류 변환기(ui)는 전류 공급점(5)에 공급되는 전류를 제1전류(i1) 및 제2전류(i2)로 분배한다. 제2전류(i2)는 제1접합점(A)에서 구할 수 있고, 제1전류(i1)는 제2접합점(B)에서 구할 수 있으며, 이 전류들의 가중비율은 입력 전압(U)에 좌우된다.
p-채널 전류 미러를 형성하는 제3 및 제4트랜지스터(t3,t4)로 구성되는 능동 부하(al)의 출력 및 입력은 제1접합점(A)과 제2접합점(B) 사이에 접속된다.
제2트랜지스터(t2) 및 능동 부하(al)의 출력 전류를 제1접합점(A)에서 결합하면 제1 및 제2전류(i1,i2)간의 차가 형성된다. 제1접합점(A)에서는 차동전류(id)에 대한 전압-전류 변환기(ui)의 전류가 출력된다.
차동 전류(id)는 p-채널 트랜지스터로 구성된 저임피던스 출력 전류 미러(91)에 의해 결합된다. 결합 트랜지스터(ta)는 제1접합점(A)에 공통 접속되는 게이트-드레인 단자를 가지므로, 출력 전류 미러(p1)의 공통 게이트 상호 접속 라인의 레벨을 형성한다. 이 전류 미러(p1)의 로우 단자는 정(positive)의 공급 전압(Ub)에 접속된다. 출력 전류 미러(p1)는 출력 트랜지스터(tr), 정귀환 회로(mk)의 입력을 형성하는 트랜지스터(t11) 및 결합 트랜지스터(ta)를 포함한다.
전류 공급점(S)에 공급되는 정지 전류(io)는 게이트가 n-채널 전류 뱅크(nb)의 게이트 상호 접속 라인에 접속되는 n-채널형 제5트랜지스터(t5)를 통해 n-채널 전류 뱅크(nb)에 형성된다.
제1도의 CMOS 상호 컨덕턴스 증폭기의 출력단에는 소스-드레인 경로가 직렬 접속되는 상부 트랜지스터 쌍(tr,t7)을 포함하며, 그 공통 드레인 단자는 부하전류(il)늘 얻을 수 있는 출력노드(k)를 형성한다. 그러나, 매우 작은 구동력만이 n-채널 전류 뱅크(nb)를 통해 제2출력 트랜지스터(t7)에 인가되므로, 이 트랜지스터(t7)의 드레인-소스의 정전류는 전압-전류 변환기(ui)의 낮은 정지 전류(io)와 거의 동일하게 된다. 더욱이, 제2출력 트랜지스터(47)의 폭 대 길이(W/L)의 비율은 제1출력 트랜지스터(tr)의 폭 대 길이의 비율보다 약 1000배 정도 작으므로, 대용량의 전류가 존재하는 부하 전류(il)에 대한 트랜지스터(t7)의 효과는 무시되게 된다.
CMOS 상호 컨덕턴스 증폭기의 상호 컨덕턴스는 제1 및 제2트랜지스터(t1,t2), 출력 트랜지스터(tr) 및 결합 트랜지스터(ta)의 W/L 비율 및 정지 전류(io)에 의해 조정 가능하다. 그러나, 이러한 상호 컨덕턴스 조정에는 상한 값이 있다. 특히, 접합점(A)에서의 용량성 부하는 작아야 하는데, 그렇지 않으면 회로가 비안정 상태로 되기 때문이다. 출력 트랜지스터(tr)의 큰 W/L 비율은 확장된 게이트 영역을 통해서 접합점(A) 상에 용량성 부하가 걸리게 한다.
온칩(on-chip) 전압 조정기에서 의도된 용도로 CMOS 상호 컨덕턴스 증폭기를 사용하기 위해서는 하나의 부하 전류 방향만이 필요하므로, 제2출력 트랜지스터(t7)의 전류 발생율이 클 필요가 없다. 다만, 이 트랜지스터는 무부하 상태 하에서 출력 전위의 부동 상태를 방지하도록 설계된다. 작은 제2출력 트랜지스터(t7)를 n-채널 전류 뱅크(nb)의 게이트 상호 접속 라인에 충분히 접속할 수 있기 때문에, 정지 전류(io)와 동일하거나 또는 비례하는 작은 정전류는 그 드레인-소스경로를 통해 흐르게 된다. 공통 게이트 상호 접속 라인의 전위는 캐스코드(cascode) 전류원을 통해 공통 게이트-드레인 단자에 정 공급 전압(Ub)이 공급되는 n-채널 제어 트랜지스터(48)에 의해 제어된다. 캐스코드 전류원의 제1 및 제2트랜지스터(t9,t10)의 게이트 단자는 제1바이어스(U1,U2)에 각각 접속된다. 또한, 정 공급 전압(Ub)은 능동 부하 및 출력 전류 미러(p1)의 로우 단자에 공급된다.
본 발명에 따르면, 출력 트랜지스터(tr)의 W/L 비율을 용량성 부하로 인하여 결합 트랜지스터(ta)에 비해 임의적으로 크게 할 수 없기 때문에, CMOS 상호 컨덕턴스 증폭기의 상호 컨덕턴스를 더 증가시키기 위해서는 정귀환 회로(mk)에 의해 다른 방법이 취해진다. 정귀환 회로(mk)는 부하 전류에 비례하고 일정한 정지 전류에 가산되는 보조 전류(ip)를 발생하여 전압-전류 변환기(ui)의 제어 전류의 부동 동작점을 야기한다. 또한, 정귀환 회로(mk)는 p-채널형의 제1트랜지스터(t11), n-채널형의 제2 및 제3트랜지스터(t12,t13)만으로 구성되며, n-채널형 제2 및 제3트랜지스터는 함께 접속되어 n-채널 전류 미러(n1)를 형성한다. 제1정귀환 트랜지스터(t11)는 출력 전류 미러(p1)의 일부를 형성하고 그 드레인 단자는 n-채널 전류 미러(n1)의 입력에 접속된다. 또한 n-채널 전류 미러(n1)의 출력은 제3정귀환 트랜지스터(t13)의 드레인 단자를 통해 전류 공급점(5)에 접속된다.
제3트랜지스터(t13)의 드레인 단자는 보조 전류(ip)에 대하여 고임피던스 싱크이다. n-채널 전류 미러(ni)의 로우 단자에는 부(negative)의 공급 전압이 공급되고, 통상적으로 접지(M)에 접속된다.
본 발명에 따른 상호 컨덕턴스 증폭기의 장점은 전체 상호 컨덕턴스가 높음에도 불구하고 출력 트랜지스터(tr)의 정지 전류를 무시할 수 있으며, 특히 부하 전류(il)가 전혀 흐르지 않을 때 정지 전류를 무시할 수 있다는 데 있다. 이로써 전체 전력 소비량이 감소되고, 보다 나은 동작을 하게 된다. 이와 같은 장점은 능동부하(31)와 결합 트랜지스터(ta)의 저임피던스 다이오드 경로를 병렬 결합함으로써 달성된다. 0 볼트의 입력 전압(U)에서 2개의 전류(i1,i2)는 동일하다. 결과적으로, 제4트랜지스터(t4)에서의 능동 부하(a1)의 출력 전류는 제2트랜지스터(t2)의 드레인 전류와 동일하므로, 제1접합점(A)에서의 전류 차는 영이 된다. 따라서, 출력 전류 미러(p1)를 구동할 전류가 남아 있지 않아, 출력 트랜지스터(tr)에는 제2출력 트랜지스터(t7)의 미소한 정전류를 제외하고는 어떠한 전류도 흐르지 않게 된다. 이로써 낮거나 또는 무시할 수 있는 부하 전류(il)가 있을 경우, CMOS 상호 컨덕턴스 증폭기의 저전력 소비가 가능하게 된다.
출력 트랜지스터(tr)의 전류 발생율은, 예컨대 정지 상태에서의 2 마이크로암페어 내지 파워-온 상태에서의 5 밀리암페어의 범위를 갖는다. 정지 상태 하에서 CMOS 상호 컨덕턴스의 총전력 소비량은 대략 5 마이크로암페어인데, 이는 n-채널 전류 뱅크(nb)의 전력 소비량이 된다.
파워-온 상태에서의 간단한 단락 회로의 경우 약 30 밀리암페어까지 최대부하 전류(il)를 제한하기 위해서 제1 및 제2전류 제한 회로(f1,f2)로 구성된 전류-제한 회로가 제공된다. 제1전류 제한 회로(f1)에서 소스 폴로워로서 접속된 n-채널 트랜지스터(t14)는 제1접합점(A)에서의 전류가 소정의 값 이하로 하강하지 못하게 한다. 이 트랜지스터(t14)의 게이트 및 드레인 단자는 각각 제1바이어스(U1) 및 정 공급 전압(Ub)에 접속된다. 제2전류 제한회로(f2)는 2개의 기판형-pnp 트랜지스터(t15,t16)로 구성된 달링톤 쌍(Darlington Pair)이며, 트랜지스터(t15)의 에미터 단자는 n-채널 전류 미러(n1)의 공통 게이트 단자에 접속된다. 트랜지스터(t16)의 베이스 단자는 n-채널 전류 뱅크(nb)의 공통 게이트 상호접속 라인에 접속된다. 제1도에서의 전류 제한에는 단지 극히 적은 수의 부가 회로만을 필요로 한다. 보다 더 효과적으로 전류를 제한하는 데에는 좀더 복잡한 회로가 필요하게 되는데, 이러한 회로 구성은 당업자라면 쉽게 알 수 있을 것이다.
제2도에 도시된 회로 배열에 CMOS 상호 컨덕턴스 증폭기가 사용될 경우에 일부의 트랜지스터가 종래의 CMOS 트랜지스터 보다 더 큰 드레인-소스 브레이크전압을 갖도록 할 필요가 있다. 이것은 정 공급 전압(Ub)이 전형적으로 5V 정도의 통상 CMOS 공급 전압 보다 더 큰 전압일 경우에 그렇다. CMOS 상호 컨덕턴스 증폭기가 차량에 사용될 경우, 예컨대 온-보드 전압은 24V 이상으로 상승된다. 이때, 이 전압은 CMOS 상호 컨덕턴스 증폭기의 대부분의 트랜지스터, 특히 제1도에 도시된 트랜지스터(t1,t2,t10,t11,tr)에 의해 안정되게 지속된다. 예컨대, 결합 트랜지스터(ta) 및 제2출력 트랜지스터(t7)와 같은 다른 트랜지스터는 상기 고전압을 지속하도록 설계될 수도 있다. CMOS 회로(ℓ)에서 논리 신호 처리 회로 소자로 구성된 회로 블록은 종래의 셀 라이브러리로부터 추출될 수 있으며, 각각의 셀은 소정의 회로 기술 및 조정 공급 전압(Uc)과 거의 동일한 특정 공급 전압에 적합하도록 최적으로 설계된다. 제1도의 회로도는 n-웰 기술을 이용한 회로를 도시하며, 그 웰 단자는 정 공급 전압(Ub)에 접속된다. p-웰 기술을 이용한 회로도 상기와 마찬가지다.
제2도는 온칩 전압-조정기에서의 상술된 CMOS 상호 컨덕턴스 증폭기의 사용을 개략적으로 도시한다. 상호 컨덕턴스 증폭기(tc)는 반도체 칩(cp)상에 CMOS 논리 회로(l)와 함께 집적된 전압 조정기(vc)내에서 직렬 조정기로서 작용한다. 전압 조정기(vc)는 예를 들면 2.5V의 기준 전압(Ur)을 발생하는 기준 전압원(q)을 포함한다. 이 기준 전압에는 부하를 걸 수 없으므로, 이득이 g인 전위계증폭기(v)를 다음에 배치한다. 이득 g가 2인 경우, 전위계 증폭기(v)의 출력은 약 5V의 전압을 제공하며, 상호 컨덕턴스 증폭기의 비반전 입력(p)에 인가된다. 상호 컨덕턴스 증폭기의 출력노드(k)는 반전 입력(i)에 피드백 접속되어 출력노드(k)의 전압은 전위계 증폭기(v)의 출력 전압과 같게 된다. 상호 컨덕턴스 증폭기(tc)는 임피던스 변압기로서 동작한다. 5V의 조정 공급 전압(Uc)이 공급되는 출력노드(k)는 CMOS 회로(l)의 정 공급 라인(pf)에 접속된다. 기준 전압원(q) 및 전위계 증폭기(v)에 정 공급 전압(Ub)이 직접적으로 공급되는데, 이것은 이 전압은 비록 조정되지 않더라도 비교적 안정되기 때문이다.
정 공급 라인(pf)과 접지 접속(M) 사이에 배치되는 CMOS 회로(1)의 각 게이트를 스위칭함으로써 발생되는 과도 전류 스파이크는, 예를 들면 1 나노패럿의 용량을 갖는 온칩 커패시터(c)에 의해 차단된다. 약 1 메가헤르쯔인 상호 컨덕턴스 증폭기의 높은 차단 주파수는 커패시터(c)의 고속 재충전을 촉진시킨다. 이러한 회로 구성에서, 연산 증폭기와는 다르게 상호 컨덕턴스 증폭기는 완전하게 부귀환됨에도 불구하고 지연시키는 어떠한 내부 주파수 보상도 전혀 필요로 하지 않는다는 이점이 있다. 집적 커패시터(c)는 출력노드(k)와 접속함으로써 증폭기를 안정되게 하고, 또 과도 전류 스파이크를 완충시키는 기능을 한다. 이러한 집적 커패시터(c)의 두 가지 효과로 인해 외부 필터 수단 및 이에 관련된 제2도의 회로에서 외부단자의 필요성이 제거된다. 이러한 부가적인 이점은 소비자 응용기기 및 차량 응용기기에서 특히 중요하다.

Claims (8)

  1. 차동 입력 전압을 수신하고 출력노드에서 출력 전류를 발생하는 CMOS 상호 컨덕턴스 증폭기로서, 상기 차동 입력 전압을 수신하기 위한 차동 입력 및 상기 입력 전압에 따르는 가중 비율을 갖는 제1전류와 제2전류로부터 차동 전류를 형성하는 능동 부하(al)를 구비한 전류 출력단이 설치되고, 전류 공급점을 구비하며, 상기 차동 전류가 제1접합점에서 인가되어지는 전압-전류 변환기(ui)와; 상기 전압-전압 변환기로부터 차동 전류 출력을 수신하도록 결합된 저임피던스 제어 입력을 갖고, 출력 트랜지스터의 고임피던스 전류 출력에 의해 형성된 고임피던스 전류 출력을 갖는데, 상기 고임피던스 전류 출력은 상기 출력노드에 접속되어 부하 전류를 제공하도록 구성된 출력 전류 미러(p1)와; 일정한 정지 전류(io)를 제공하는 소스와; 상기 전압-전류 변환기(ui)의 상기 전류 공급점에 상기 일정한 정지 전류와 함께 제공되고 상기 부하 전류에 비례하는 보조 전류를 발생하는 출력을 갖는 정귀환 회로(mk)를 포함하는 것을 특징으로 하는 CMOS 상호 컨덕턴스 증폭기.
  2. 제1항에 있어서, 상기 정귀환 회로(mk)의 입력은 상기 출력 전류 미러(p1)의 일부를 이루고, 상시 출력 전류 미러(p1)의 입력단은 결합 트랜지스터(ta)의 공통 게이트-드레인 단자이며, 상기 정귀환 회로(mk)의 출력단은 출력 단자가 상기 전류 공급점(s)에 결합되고 입력 단자가 상기 출력 전류 미러(p1)의 다른 출력 단자에 결합되는 전류 미러(n1)로 형성되는 것을 특징으로 하는 CMOS 상호 컨덕턴스 증폭기.
  3. 제1항 또는 제2항에 있어서, 상기 전압-전류 변환기(ui)는 제1 및 제2의 n-채널 트랜지스터와 제3 및 제4의 p-채널 트랜지스터를 구비하고, 상기 제1 및 제2트랜지스터는 차동 모드에서 동작함과 동시에 상기 전류 공급점(5)을 형성하는 공통 소스 단자를 가지며; 상기 제1트랜지스터의 드레인 단자는 상기 제3트랜지스터의 공통 게이트-드레인 단자 및 상기 제4트랜지스터의 게이트 단자에 접속되고, 상기 제4트랜지스터의 드레인 단자는 능동 부하(al)를 형성하는 상기 제3 및 제4트랜지스터와 함께 제1접합점을 형성하는 제2트랜지스터의 드레인 단자에 접속되며; 상기 출력 전류 미러는 상기 결합 트랜지스터, 상기 출력 트랜지스터, 및 상기 정귀환 회로의 입력을 형성하는 제1정귀환 트랜지스터를 구비한 p-채널 전류 미러이고, 정(+)의 전압 공급원에 결합되는 로우 단자를 가지며, 상기 결합 트랜지스터의 공동 게이트-드레인 단자에 결합되는 공동 게이트 상호접속 라인을 갖는 것을 특징으로 하는 CMOS 상호 컨덕턴스 증폭기.
  4. 제3항에 있어서, 상기 정귀환 회로(mk)는 입력과 출력을 가지며 제2 및 제3의 정귀환 n-채널 트랜지스터(t12,t13)를 갖는 n-채널 전류 미러(n1)를 포함하고, 상기 제1정귀환 트랜지스터의 드레인은 상기 n-채널 전류 미러의 입력을 공급하며, 상기 제3정귀환 트랜지스터의 드레인 단자는 상기 전류 공급점(5)에 접속되는 것을 특징으로 하는 CMOS 상호 컨덕턴스 증폭기.
  5. 제4항에 있어서, 상기 부하 전류(il)를 최대 값으로 제한하는 전류 제한 회로(f1,f2)를 더 포함하는 것을 특징으로 하는 CMOS 상호 컨덕턴스 증폭기.
  6. 제4항에 있어서, 적어도 상기 전압-전류 변환기(ui)의 제1 및 제2트랜지스터(t1,t2), 출력트랜지스터(tr) 및 상기 제1정귀환 트랜지스터(t11)는 이들의 소스-드레인 브레이크다운 전압이 비조정 공급 전압(Ub)에서의 동작에 의해 초과되지 않도록 하는 크기를 갖는 것을 특징으로 하는 CMOS 상호 컨덕턴스 증폭기.
  7. 단일 반도체 칩 상에 집적된 신호 처리용 CMOS 회로(1) 및 전압 조정기(vc)를 구비하는데, 상기 전압 조정기(vc)는 직렬 조정기로서 외부 필터 수단을 사용하지 않고 비조정 공급 전압(Ub)으로부터 조정 공급 전압(Uc)을 발생하며, 상기 전압 조정기는, 기준-전압원(q)과; 상기 기준 전압원(q)에 접속되는 전위계 증폭기(v)와; 비반전 입력 단자(p)가 상기 전위계 증폭기(v)의 출력 단자에 접속되고 반전 입력 단자(i)가 상호 컨덕턴스 증폭기(tc)의 출력노드(k)에 접속되며 부동 동작점을 갖는 청구항 제1항 내지 제6항 중 적어도 어느 한 항에 기재된 상호 컨덕턴스 증폭기(tc)와; 제1 및 제2단자가 상기 출력노드(k) 및 고정 기준 전위(M)에 각각 접속되어, 상기 상호 컨덕턴스 증폭기(tc)를 안정화시키고 상기 신호 처리 회로(1)의 스위칭 과도 전류 스파이크를 완충시키는 집적 커패시터(c)를 포함한 것을 특징으로 하는 CMOS 모놀리식 집적 회로.
  8. 제7항에 있어서, 상기 신호 처리 회로(1)는 복수의 논리 셀로 구성된 디지털 회로를 포함하며, 상기 각 논리 셀은 특정 회로 기술 및 조정 공급 전압(Uc)과 거의 동일한 특성 공급 전압에 최적으로 되는 설계 구조를 갖는 것을 특징을 하는 CMOS 모놀리식 집적 회로.
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