KR0139546B1 - 연산 증폭기 회로 - Google Patents

연산 증폭기 회로

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KR0139546B1
KR0139546B1 KR1019890012739A KR890012739A KR0139546B1 KR 0139546 B1 KR0139546 B1 KR 0139546B1 KR 1019890012739 A KR1019890012739 A KR 1019890012739A KR 890012739 A KR890012739 A KR 890012739A KR 0139546 B1 KR0139546 B1 KR 0139546B1
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배리 휴즈 죤
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에프.제이.스미트
필립스 일렉트로닉스 엔.브이
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Abstract

내용없음

Description

연산 증폭기 회로
제 1 도는 공지된 연상 증폭기 회로를 도시한 도면.
제 2 도는 본 발명의 원리를 설명하기 위해 공지된 피드백 회로의 연산 증폭기를 도시한 도면.
제 3 도는 다른 연산 증폭기 회로를 도시한 도면.
제 4 도는 밴드갭(bandgap) 기준 회로의 원리를 설명하기 위한 도면.
제 5 도는 밴드갭 기준 회로에 포함된 제 3 도의 연산 증폭기를 도시한 도면.
제 6 도는 원하지 않은 상태에서 래치-업(latch-up)을 방지하기 위해 변경된 제 5도에 도시된 회로의 부분도.
*도면의 주요 부분에 대한 부호의 설명
10: 공급 단자 20: 바이어스 전류원
22: 차동 입력단 26: 연산 증폭기
본 발명은 연산 증폭기 회로에 관한 것으로, 그 연산 증폭기 회로는, 증폭기의 입력과 제 1 및 제 2 출력 단자를 형성하는 공통 단자, 제 1 및 제 2 제어 단자를 갖는 한 쌍의 차동 장치를 형성하는 정합된 트랜지스터;
상기 한 쌍의 차동 장치의 공통 단자에 접속된 출력을 갖는 바이어스 전류 소스;
상기 한 쌍의 차동 장치의 제 1 및 제 2 출력 단자로부터 각각 전류를 수신하도록 접속된 입력 트랜지스터 및 출력 트랜지스터를 갖는 전류 미러 능동 부하(mirror active load) 회로와;
상기 한 쌍의 차동 장치의 제 2 출력 단자에 접속된 제어 전극을 가지고, 증폭기의 출력 전류가 한 부하에 제공되도록 배열된 적어도 하나의 출력 트랜지스터를 포함하는 연산 증폭기 회로에 관한 것이다.
이와 같은 연산 증폭기 회로는 예를 들면, 미국 특허 제 4 287 439 호에 공지되어 있는데, 바이폴라 또는 CMOS 기술의 집적 회로의 부품으로 자주 볼 수 있다. 한 쌍의 차동 장치는 전형적으로, 긴-꼬리 쌍(long-tailed pair)의 형태로 구성으로 정합된 두 개의 트랜지스터를 포함하지만, 달링톤 또는 캐스케이드(cascade) 구성으로 다른 트랜지스터의 제공하여 향상시킬 수 있다.
모든 차동 회로에서 처럼, 옵셋 에러(offset errors)는 장치 사이의 랜덤 비정합으로 인하여 발생할 수 있다. 랜덤 에러는 이미 공지된 기술에서 처럼, 설계 및 처리 개선으로 최소화할 수 있다. 그러나, 회로 설계에 따라, 예측 가능하거나 시스템 옵셋 에러(systematic offset errors)가 또한 있을 수 있다.
증폭기의 여러 장치의 구조(geometries)의 적당한 설계 및 스케일링(scaling)에 의해, 출력 트랜지스터를 통해 흐르는 전류로부터 입력단에 발생된 바이어스 전류와 관련된 바이어스 전류를 감산하여 임의 환경에서 시스템 옵셋을 보상할 수 있는 것은 이미 공지되어 있다.
그러나, 시스템 옵셋의 보상은 다른 부하가 출력 트랜지스터에 의해 구동되지 않는 상태에서만 정확하게 유지된다. 다시 말해서, 증폭기는 고임피던스 전압 출력을 가져야 한다. 따라서, 저임피던스 부하를 구동시키기 위해서는 다른 출력단을 설치해야 하는데, 이는 부품 수를 부가하여 전력 소모를 증가시킬 뿐만 아니라 그 자체의 시스템 옵셋 에러를 초래한다. 그러한 에러가 문제가 있는 응용의 한 예는 미국 특허 제 4 287 439호에 기술된 것과 같은 밴드갭(bandgap) 전압 기준 회로이다.
상기 기술된 것과 같은 부품 설계의 회로는 매우 낮은 고정된 전력 소비를 유지하는 동안에, 용량성 부하를 구동할 때 높은 과도 출력 전류를 제공할 수 있는 부가적인 특성이 제공될 수 있다. 그와 같은 한 예는 EP-A-0173370과, M. G. Degrauwe 등에 의해, Adaptive Biasing CMOS Amplifiers, Solid State Circuits의 IEEE Journal, vol. sc-17, no. 3, june 1982, New York, USA, pp 522-528에 기재되어 있다.
그와 같은회로에 있어서, 그 부가적인 특성은 적어도 하나의 출력 트랜지스터에서 흐르는 전류에 비례한 선정된 비율의 바이어스 전류를 공급하기 위한 수단을 포함한다. 그와 같은 구성은, 특히 출력 전류가 적어도 하나의 출력 트랜지스터에 흐르는 모든 전류 또는 일부의 전류를 형성할 때, 한 쌍의 차동 장치의 제 1 출력 단자와 제 2 출력 단자 사이의 시스템 옵셋 전압을 최소화하기 위해 동작하는 것을 알 수 있다.
그와 같은 회로에 있어서, 시스템 옵셋 에러는 출력 트랜지스터의 전류와 바이어스 전류 사이의 관계로 인하여 보상되는데, 다른 공지된 회로에서의 그러한 관계는 증폭기의 출력에 저임피던스 부하의 접속에 의해 성립되지 않는다.
지금까지 설명한 회로는 안정 상태에서 래치-업(latched-up)될 수 있다. 이는 전력이 회로에 처음 인가될 때 바람직한 동작 상태가 되지 못한다. 예를 들어, MOS 기술로 구성된 회로에 있어서, 그 회로는 저전류 래치-업 상태를 일으키는 그들 특성의 서브-임계 영역에 있을 때 안정될 수 있다.
본 발명의 한 관점에 따라 한 연산 증폭기 회로를 제공하는데, 그 증폭기 회로는,
증폭기의 입력과 제 1 및 제 2 출력 단자를 형성하는 공통 단자, 제 1 및 제 2 제어 단자를 갖는 한 쌍의 차동 장치를 형성하는 정합된 트랜지스터;
상기 한 쌍의 차동 장치의 제 1 및 제 2 단자로부터 각각 전류를 수신하도록 접속된 입력 트랜지스터 및 출력 트랜지스터를 갖는 전류 미러 능동 부하 회로와;
한 쌍의 차동 장치의 제 2 출력 단자에 접속된 제어 전극을 가지며, 한 부하에 증폭기의 출력 전류를 공급하기 위해 배열된 적어도 하나의 출력 트랜지스터;
상기 한 쌍의 장치의 공통 단자에 접속된 출력을 가지며, 특히, 출력 전류가 적어도 하나의 트랜지스터에 흐르는 전류의 실질적인 일부 또는 전체를 형성할 때, 한 쌍의 차동 장치의 제 1 출력 단자와 제 2 출력 단자 사이의 시스템 옵셋 전압을 최소화하기 위해 적어도 하나의 출력 트랜지스터에 흐르는 전류에 비례한 선정된 비율의 바이어스 전류를 공급하는 수단을 구비한 바이어스 전류원과;
저-전류 래치-업 상태를 피하기 위해 최소 바이어스 전류를 제공하는 바이어스 전류원의 출력과 병렬로 접속되어, 최소 전류가 바이어스 전류에 비해 작게 되기에 충분히 높은 값의 저항을 구비하는 스타트-업 수단을 포함한다.
본 발명의 다른 실시예에 따라 연산 증폭기 회로를 제공하는데, 그 연산 증폭기 회로는,
증폭기의 입력과 제 1 및 제 2 출력 단자를 형성하는 공통 단자, 제 1 및 제 2 제어 단자를 갖는 한 쌍의 차동 장치를 형성하는 정합된 트랜지스터;
상기 한 쌍의 차동 장치의 제 1 및 제 2 단자로부터 전류를 각각 수신하도록 접속된 입력 트랜지스터 및 출력 트랜지스터를 갖는 전류 미러 능동 부하 회로와;
한 쌍의 차동 장치의 제 2 출력 단자에 접속된 제어 전극을 가지며, 한 부하에 증폭기의 출력 전류를 공급하기 위해 배열된 적어도 하나의 출력 트랜지스터;
상기 한 쌍의 장치의 공통 단자에 접속된 출력을 가지며, 특히, 출력 전류가 적어도 하나의 트랜지스터에 흐르는 전류의 실질적인 일부 또는 전체를 형성할 때, 한 쌍의 차동 장치의 제 1의 출력 단자와 제 2 출력 단자 사이의 시스템 옵셋 전압을 최소화하기 위해 적어도 하나의 출력 트랜지스터에 흐르는 전류에 비례한 선정된 비율의 바이어스 전류를 공급하는 수단을 구비한 바이어스 전류원과;
고-전류 래치-업 상태에 도달하기 이전에 바이어스 전류원을 차단하기에 충분히 큰 전압 강하를 일으키기 위해 바이어스 전류원의 출력과 직렬로 접속된 저항을 구비하는 고-전류 래치-업 상태를 방지하기 위한 수단을 포함한다.
MOS 기법으로 구성된 한 실시예에 있어서, 최종 언급된 저항기는 고-전류 래치-업 상태에 도달하기 이전에 그 동작 특성의 선형 영역으로 바이어스 전류원의 출력 트랜지스터를 구동시키는 역할을 할 수 있다.
다른 실시예에 있어서, 적어도 하나의 출력 트랜지스터는 전류 미러 회로의 트랜지스터와 정합되거나 동일하게 될 수 있으며, 그 바이어스 전류원은 한 쌍의 차동 장치의 제 2 출력 단자에 접속된 제어 전극을 갖는 다른 트랜지스터를 포함할 수도 있으며, 또한, 전류 미러 능동 부하 회로의 트랜지스터에 정합되거나 동일하게 될 수 있다. 그러한 장치를 이용하면, 그 다른 트랜지스터는 바이어스 전류를 조정하는 기능의 출력 트랜지스터를 보조하는 역할을 하고, 그로 인해, 그 기능은 부하 임피던스와 관계없이 실행된다.
그 바이어스 전류원은 다른 트랜지스터에 의해 구동되는 입력 트랜지스터를 갖는 전류 미러 능동 부하 회로에 대해 반대 전도 형태의 다른 전류 미러 회로와, 바이어스 전류원의 출력을 구동하기 위해 배열된 출력 트랜지스터를 더 포함한다.
이는 간단한 실시예를 제공하는데, 여기서, 선정된 비율은 다른 트랜지스터와 출력 트랜지스터의 관련된 치수를 선택하고, 다른 전류 미러 회로의 스케일링 비율을 선택하여 정확하게 정의될 수 있다.
상기 언급된 다른 트랜지스터가 바이어스 전류원의 일부로서 제공되는 경우에, 그 회로는 바이어스 전류에 비례한 선정된 비율을 적어도 하나의 출력 트랜지스터에 흐르는 전류로 유지하기 위해 최소 바이어스 전류에 비례한 전류를 상기 다른 트랜지스터에 공급하는 수단을 더 포함할 수 있다. 이는 최소 바이어스 전류가 무시할 수 있을 정도로 작게 될 필요가 없는 장점이 있는데, 그 이유는 옵셋 보상 설계로 에러를 일으키지 못하기 때문이다.
본 발명에 따른 연산 증폭기 회로가 일반적으로 응용 가능하여, 큰 회로의 일부로서 하나 이상이 제공될 수 있다. 예를 들어, 본 발명은 상기 기술된 것과 같은 연산 증폭기 회로를 포함하는 밴드갭 기준 회로를 더 제공한다.
그와 같은 회로 내의 연산 증폭기는 두 개의 출력 트랜지스터를 포함할 수 있는데, 그 두 개의 출력 트랜지스터는 상이한 치수의 두 개의 반도체 장치를 통해 흐르는 전류를 제어하기 위해 배열된다. 그 출력 트랜지스터는 버퍼단을 통하지 않고 직접 반도체 장치를 구동시킬 수 있는데, 이는 실제로 기준 회로 내의 에러를 감소시킨다.
다음은, 첨부된 도면을 참조로 하여 본 발명의 실시예를 설명한다.
제 1 도는, 단지 한 예로서, CMOS 기법으로 구성된 이미 공지된 단순한 연산 증폭기 회로를 나타낸다. 이와 같은 회로는 통상적으로 바이폴라 기법을 이용하여 구성된다. 이 회로는 공급 단자(10: VDD및 12: VSS), 한 쌍의 차동 입력(14:V-및 16:V+), 출력(18:VOUT)과, 바이어스 입력(20)(VBIAS)을 갖는다.
차동 입력단(22)은, 게이트가 증폭기의 입력(14:V-및 16:V+)을 각각 형성하는 두 개의 정합된 p-채널 트랜지스터(P1 및 P2)를 구비하는 한 쌍의 긴-꼬리 형태의 장치를 포함한다. 그 트랜지스터(P1 및 P2)의 드레인은 상기 한 쌍의 긴-꼬리 형태의 장치의 제 1 및 제 2 출력 단자를 형성하고, 두 개의 n-채널 트랜지스터(N1 및 N2)를 구비한 전류 미러 회로의 입력 및 출력에 각각 접속된다. 트랜지스터(P2 및 N2)의 드레인 사이의 접합부는 입력단(22)의 출력(24)을 형성하고, n-채널 출력 트랜지스터(N3)의 게이트에 접속된다.
p-채널 트랜지스터(P3)는 공급 단자(10)(VDD)와 한 쌍의 장치의 공통 단자 사이에 접속되고, 트랜지스터(P1 및 P2)의 소스로 형성되고, 바이어스 입력(20)에 접속된 게이트를 갖는다. 다른 p-채널 트랜지스터(P4)는 단자(10)(VDD)와 출력(18)(즉, 트랜지스터(N3)의 드레인)사이에 접속된다. 트랜지스터(P4)의 게이트도 바이어스 입력(20)에 접속된다.
동작에 있어서, 트랜지스터(P3)는 차동 입력단(22)에 바이어스 전류(Iss)를 발생하는데, 그 바이어스 또는 꼬리(tail) 전류(Iss)는 기준 소스(도시하지 않음)에 의해 바이어스 입력(20)에 인가된 바이어스 전압(VBIAS)에 의해 정의된다. 그 트랜지스터(P4)는 바이어스 전류(Iss)와 비례한 바이어스 전류를 출력 트랜지스터(N3)에 제공한다.
공통 기판에 집적되는 여러 트랜지스터의 구조의 적당한 스케일링에 의해, 이 회로의 여러 전류의 관련된 값은 시스템 옵셋 에러를 최소화하도록 정의될 수 있다는 것은 이미 공지된 사실이다. CMOS 회로에 있어서, 트랜지스터의 구조가 W/L의 종횡비에 의해 설명될 수 있는 점은 이미 공지되어 있는데, 여기서 W는 채널 폭이고, L은 채널 길이이며, 그들 단위는 모드 마이크로(μ)로 표현된다. 스케일링은 이미 공지된 것 처럼 상이한 치수의 에미터 접합부를 제공하여 바이폴라 트랜지스터에서 얻을 수도 있다.
제 1 도의 회로에 있어서, 여러 트랜지스터(N1 등등...)의 종횡비(W/L)N1등은 다음 공식(1)에 따라 스케일 된다.
Figure kpo00001
....(1)
여기서, n의 값은 회로의 출력 요구에 적당하게 선택된 상수이다. 제로 차동 입력(즉, V+= V-일 때)을 갖는 회로에서 흐르는 전류는 단위 전류(I)에 의해 제 1 도에 표시되어 있다. 일반적으로, 공식(1)에서 정의된 스케일링은 다음을 확실히 보장한다.
IN3: IN1= IN3: IN2= n과,
IP4: IP3= N/2.
시스템 옵셋 에러의 문제를 이해하기 위하여, 네가티브 피드백 회로와 관련하여 이용되는 연산 증폭기를 고려할 수 있다. 제 2 도는 1-이득 전압 폴로워(unity-gain voltage follower)를 구현하는 매우 단순한 피드백(궤환) 장치를 도시한 것이다. 제 2 도에 있어서, 연산 증폭기(26)는 반전 입력(14), 비-반전 입력(16)과, 출력(18)을 갖는다.
그들 참고 부호는 제 1 도에 이용된 부호와 동일하기 때문에, 제 1 도의 공지된 연산 증폭기가 제 2 도의 회로에서 판단할 수 있다. 출력(18)은 반전 입력(14)에 직접 접속되어 100퍼센트 네가터브 피드백(V- = VOUT)을 제공한다. 출력(18)과 공급(28)(예를 들어, VSS, VDD또는, 접지) 사이에는 임피던스(Z)의 부하가 접속되어 있다.
이상적인 연산 증폭기(26)를 이용하면, 입력(14)에 대한 피드백은 VOUT가 입력(16)에 인가된 전압(VIN)을 확실히 따르도록 보장하는데, 즉 VOUT= VIN가 된다. 또한 옵셋 에러는 VOUT= VIN+ VOFFSET를 나타낸다. 제 1 도에 도시된 연산 증폭기에 있어서, 이상적인 동작은 차동단(22)의 두 측면에서 절대적으로 시스템 상태로 되는 것에 의존하기 때문에 V+= V-가 된다. 이것은 동일하게 되어 있는 트랜지스터(P1 및 P2)의 전류뿐만 아니라 그들 드레인 전압도 필요하다.
제 1 도로부터, 출력 트랜지스터(N3)의 게이트 전압이 트랜지스터(N2)(노드 24)의 드레인 전압과 같음을 알 수 있다. 그 트랜지스터(N2)의 게이트 전압은 트랜지스터(N1)의 드레인 및 게이트와 동일하다. IN1+ IN2= 2.1N3/n 이라면, 그 트랜지스터는 상기 정의된 것으로 스케일 되고, 출력(18)에서 입력(14)까지 피드백은 안정(equilibrium) 면에서 트랜지스터(N3)의 게이트가 트랜지스터(N2)의 게이트와 같은 레벨로 되어야 하는 것을 설명한다.
이는 트랜지스터(N1 및 N2)의 드레인 전압이 차례로 전류(INI및 IN2)와도 동일하게 되어, 그로 인해, P1 및 P2와 동일하게 되는 것을 의미한다. 따라서, 안정 면에서, 회로가 대칭되고, 출력에서 시스템 옵셋 에러는 존재하지 않는다. 장치들 사이의 임의 비정합은 물론 여전히 비대칭이 되어, 랜덤 옵셋 에러를 발생시킨다.
그러나, 그와 같은 이상적인 상태는 출력(18)에 접속된 부하 임피던스(Z)가 용량성이거나 고저항일 때만 유지된다. 만일, Z가 보다 낮은 임피던스 부하가 된다면, 순수(net) 전류(IOUT)는 출력(18)을 통해 흐를 수 있고, 전류(INI+ IN2)와 전류(IN3)사이의 안정을 비-안정 상태로 만들고, 그로 인해, 옵셋 보상을 소멸시킨다.
이러한 문제를 해결하기 위한 공지 방법의 해법은 임의 임피던스(Z)와 같은 저임피던스 부하를 구동시키는 저-출력 임피던스 버퍼단을 제공하는 것이다. 그와 같은 출력 버퍼는, 예를 들어 소스 폴로워(또는, 에미터 폴로워)구성으로 단일 트랜지스터를 포함하거나, 푸시-풀 출력단을 포함할 수 있다. 그러나, 그와 같은 버퍼단은 전력 소비를 증가시키고, 그 자체의 시스템 옵셋 에러를 초래한다.
제 3 도는 임의 저임피던스(Z)를 구동시키는 연산 증폭기를 나타낸다. 제 3 도의 회로는 제 1 도의 회로의 변경을 도시한 것이며, 대응하는 참조 부호는 동일한 기능을 하는 부품이 이용되었다.
그 회로는 차동 입력단(22)의 출력(24)에 접속된 게이트를 갖는 다른 n-채널 출력 트랜지스터(N4)를 포함한다. 그로 인해, 출력 트랜지스터(N3 및 N4)는 동시에 동일한 게이트-소스 전압을 갖는다. 다른 출력 트랜지스터(N4)의 드레인은 다이오드가 접속된 p-채널 트랜지스터(P5)를 통해 공급 단자(10:VDD)에 접속된다. 트랜지스터(P5)의 게이트-드레인 접속은 트랜지스터(P3)의 게이트에 접속되어 그로 인해 바이어스 입력(20)을 대신한다.
동작에 있어서, p-채널 트랜지스터(P5 및 P3)는 출력 전류가 차동 입력단(22)에 대해서 바이어스 전류가 되는 전류 미러 회로로서 동작한다. 제 3 도의 바이어스 전류는 선정된 상수는 아니지만, 그러나, 바이어스 전류는 출력 트랜지스터(N3)의 전류에 언제나 비례하게 되도록 피드백 장치(N4, P5, P3)에 의해 변화하게 된다. 이는 심지어 임피던스(Z)가 낮은 값을 갖는다고 해도 시스템 옵셋 에러를 보상할 수 있다.
그러한 보상은 여러 트랜지스터와 관계되 치수를 스케일하기 이전에 이루어질 수 있다. 새로운 트랜지스터(N4 및 P5)의 종횡비는 다음과 같이 되도록 정의될 수 있다.
(W/L)N4= (W/L)N1= (W/L)N2와,
2. (W/L)P5= (W/L)P3.
상기 기술된 것 처럼, 제 2 도의 전압 폴로워 회로에서 제 1 도의 공지된 증폭기와 대치된 제 3 도의 연산 증폭기를 고려하면, 상기 스케일링은 제로 시스템 옵셋의 상태, 즉, (IN1+ IN2)= 2.IN3/n을 얻을 수 있지만, 임의 출력 전류(Iz)와 관계가 없고, 그로 인해 부하 임피던스(Z)의 값과는 무관하게 됨을 알 수 있다.
바이어스 전류가 제 3 도의 회로에서 정의되는 피드백 처리로 인하여, 그 회로는 원하는 상태(모든 트랜지스터가 그들 동작 특성의 포화 영역에서 바이어스되는 상태)에서 뿐만아니라, 모든 전류가 제로인 상태에서와, 서브-임계 영역에서 고전류 상태 및 저-전류 상태에서 안정될 수 있다는 점을 주목한다.
따라서, 임의 상태 하에서, 제 3 도의 회로는 원하지 않은 상태에서 래치-업될 수 있다. 이러한 문제를 피하는 트랜지스터(P3 및 P5) 주위의 회로의 제 1 수정안은 이후에 설명될 제 6도에 도시되어 있다. 또한, 제 3 도에 점선으로 도시된 제 2 수정안은 이후에 설명한다.
제 4 도는 밴드갭 기준 전압 발생기의 회로를 나타낸다. 이 회로는 두 개의 다이오드가 접속된 바이폴라 트랜지스터(Q1 및 Q2) 주위에 형성된다. 이 트랜지스터(Q1 및 Q2)는 스케일 되는 것을 제외하고 동일하기 때문에, 트랜지스터(Q1)의 유효 에미터 면적은 트랜지스터(Q2)의 유효 에미터 면적보다 J배(factor) 더 크게 된다.
트랜지스터(Q1)의 에미터 저항(R1)을 통해 연산 증폭기(op-Amp)(30)의 반전 입력에 접속되고, 트랜지스터(Q2)의 에미터는 연산 증폭기(30)의 비반전 입력에 직접 접속된다. 이 연산 증폭기(30)의 출력은 한 쌍의 동일한 저항기(R2)를 통해 두 입력에 역으로 제공된다.
동작에 있어서, 트랜지스터(Q1 및 Q2)의 전류는 저항(R1) 양단의 전압이 트랜지스터(Q1 및 Q2)의 베이스-에미터 전압 사이의 차이(δV)와 실제로 동일하게 될때까지 증가한다. 밴드갭 기준 회로의 이론에 따라, δV = (kT/q).InJ 가 됨을 알 수 있는데, 여기서, k는 볼츠만 상수(1.38 x 10-23JK-1), δT 는 절대 온도(kelvin), q는 전하(1.6 X 10-19C)이고, InJ는 배수(J)의 자연 로그이다.
비율(R1 : R2)의 적당한 선택에 의해, 그 회로는 연산 증폭기(30)의 출력에 접속된 출력(32)과 트랜지스터(Q1 및 Q2)의 공통 베이스 접속부에 접속된 출력(34) 사이에 안정하면서 정확하게 정의된 밴드갭 기준 전압(Vbg)을 발생한다.
그러한 회로의 이용에 적당한 연산 증폭기를 설계하는데 있어서, 구동될 부하가 비교적 저임피던스이고, re가 트랜지스터(Q1 및 Q2)의 에미터 저항인 약 (R1 + R2 + re)/2가 되는 점을 고려해야 한다. 이는 요구된 전류 구동 능력을 얻기 위해 부가된 출력 버퍼단이 연산 증폭기에 미리 제공되어야 하는데, 이는 시스템의 옵셋 에러를 초래하고, 그로인해 기준 전압(Vbg)의 정확도를 감소시킨다.
제 5 도는 제 4 도에 도시된 것과 동일한 밴드갭 기준 회로에 포함된 제 3 도의 연산 증폭기를 나타낸다. 제 5 도의 참조 부호는 이전 도면의 참조 부호와 대응하기 때문에, 그 회로의 몇 가지의 차이점 이외에 다른 설명을 생략한다.
제 5 도의 연산 증폭기의 차동 입력단(22)은 단일 출력 트랜지스터(N3)의 대신에 두 개의 동일한 출력 트랜지스터(N3A 및 N3B)와, 또한, 다른 트랜지스터(N4)를 함께 구동시킨다. 이는 연산 증폭기(30)가 바이폴라 트랜지스터(Q1 및 Q2)를 각각 바이어스 시켜 두 개의 전류 출력(36 및 38)을 제공한다. 트랜지스터(Q2)와 직렬로 배열된 제 2 저항(R2)은 두 출력(36 및 38)의 전류가 출력 트랜지스터(N3A 및 N3B)의 정합에 의해 동일하게 되기 때문에 더 이상 필요치 않다.
다이오드-접속된 p-채널 트랜지스터(P6)는 공급단자 (10:VDD)와 바이폴라 트랜지스터(Q1 및 Q2)의 베이스 사이에 삽입된다. 이는 그들 트랜지스터(Q1 및 Q2)의 에미터 전압들 사이에 충분한 여유(headroom)를 제공하기 위해 단독으로 실행되어, 연산 증폭기의 트랜지스터(P1, P2, P3)를 포화 상태로 바이어스 시킬 수 있다.
트랜지스터(P6)는 심지어 보다 더 많은 여유가 요구된다할 지라도 그와 같은 트랜지스터의 두 개 이상으로 배치할 수 있다.
제 3 도를 참고로 하여 언급한 것 처럼, 지금까지 설명(제 3 도에 점선으로 도시된 부분은 제외)된 연산 증폭기 회로는 임의 조건 하에서 원하지 않은 상태에서 래치-업할 수 있다. 제 6 도는 그들 원하지 않은 상태에서 래치-업을 피하기 위해 변경된 제 5 도 회로의 부분을 나타낸다. 이 수정안은 단지 바이어스 전류를 발생하는 전류-미러 장치(P3, P5)에만 영항을 준다.
제 6 도의 변경된 회로에 있어서, 공급단자(10)에 직접 접속되는 것 대신에, 트랜지스터(P3 및 P5)의 소스는 다이오드-접속된 n-p-n 트랜지스터(Q3)를 통해 단자(10:VDD)에 접속된다. 정합된 p-채널 트랜지스터(P1 및 P2)의 소스는 제 5 도에 도시된 것처럼 직접 접속되지 않고 저항(R3)을 통해 트랜지스터(P3)의 드레인에 접속된다. 다른 저항(R4)은 공급단자(10:VDD)와 트랜지스터(P1 및 P2)의 소스의 접합부 사이의 직렬 체인(R3, P3, Q3)과 병렬로 접속된다.
전원이 단자(10 및 12) 양단에 처음 인가될 때, 저항기(R4)는 서브-임계 래칭 상태 이상의 시작 전류(IR4)를 제공한다. 그러나, 그 시작 전류(IR4)가 트랜지스터(P3)를 통해 정상 바이어스 전류에 비해 작게 될 만큼 저항기(R4)는 충분히 크게 되어, 그로 인해 상당한 옵셋 에러를 초래하지 않는다. 그 저항기(R3)는 트랜지스터(P3)를 통해 흐르는 바이어스 전류와 비례한 전압 강하를 발생한다.
그 저항기(R3)의 값은 비교적 작게 되도록 선택되기 때문에 트랜지스터(P3)는 정상 상태 하에서 포화 상태로 되는 것을 방지하지 못하지만, 그 전압 강하는 고-전류 래치-업 상태에 도달하기 이전에 트랜지스터(P3)를 선형 영역으로 구동할 수 있을 만큼 충분히 크게 된다. 트랜지스터(Q3)는 제 2 전합 장치(Q2)를 통해 통과하는 전류의 3배로 통과시키기 것으로 도시될 수 있다.
트랜지스터(Q3)가 3배의 유효 에미터 면적으로 주어지면, VBE(V+및 V-에 영향을 주는 전압)의 변화에 대한 래치-업 방지 기능을 보상하는 역할을 한다. 이러한 방법에 있어서, 래치-업 방지 기능에 의해 넓은 온도 범위를 통해 악영향을 최소화 하도록 할 수 있다.
제 3 도에서 점선으로 도시된 부분은 변경안의 스타트-업 장치이다. n-채널 트랜지스터(N5)는 영구적으로 온(on) 상태로 되는 전류원으로서 동작하고, 두 개의 출력 트랜지스터(P7 및 P8)를 갖는 p-채널 전류 미러의 입력 트랜지스터를 형성하는 다이오드-접속된 트랜지스터(P6)에 전류(Ia)를 공급한다.
트랜지스터(P6, P7 및 P8)의 종횡비는 1:2:1 이다. 트랜지스터(P7)에 의해 발생된 전류(2Ia)는 차동의 한 쌍 (P1, P2)의 최소 바이어스 전류를 구성하기 위해 트랜지스터(P3)에 의해 발생된 바이어스 전류에 부가된다. 트랜지스터(P8)에 의해 발생된 전류(Ia)는 트랜지스터(N4)의 드레인에 공급된다.
이 변경안의 장치는 시작 전류(2Ia)가 아주 작게 되어야 할 필요성이 없다. 그 이유는 비록 바이어스 전류(2Iz/n)가 바이어싱 트랜지스터(P3)의 전류보다 작은 2Ia가 된다 할지라도, 트랜지스터(P5)의 전류는 트랜지스터(N4)의 전류보다 작은 전류(Ia)가 되기 때문에, 균형 있게 회복된다. 이 장치는 출력 전류(Iz)에 최소값(nIa)을 강요하지만, 그러나, Iz가 동작에서 취할 수 있는 값의 범위 이하로 선택되도록 제공하여, 이 회로의 동작에 악영향을 받지 않도록 한다. 정확한 동작 지점에 도달했을 때 최소 전류원이 차단되는 다른 스타트-업 장치도 있을 수 있다.
비록, 본 명세서에 설명된 실시예에서 특정 전도 형태의 MOS 트랜지스터를 포함하지만, 본 발명의 원리는 장치가 반대 전도 형태를 가지며, 신호가 반대의 극성을 갖는 회로와, 바이폴라 장치를 이용하는 회로에도 동일하게 적용할 수 있음을 알 수 있다. 또한, 본 명세서에 정의된 범위 내에서, 여러 트랜지스터의 스케일링은 특정 입력 및/또는 출력 요구를 만족할 수 있도록 자유롭게 변화될 수 있다는 점을 알 수 있다.
본 발명의 명세서로부터, 본 기술 분야에 숙련된 사람들에 다른 변경안을 쉽게 이해할 수 있다. 이러한 변경안은 연산 증폭기 회로, 밴드갭 기준 회로 및 그 부품의 설계, 제조 및 응용에서 이미 공지된 다른 특징을 포함할 수 있고, 본 명세서에 이미 기술된 특성을 부과하거나 대신하여 이용될 수 있다.
비록, 청구 범위가 특성의 특정 조합으로 본 출원에 명확히 기술되어 있지만, 본 출원의 명세서의 범위는, 임의 청구항에 현재 청구된 동일한 발명에 관련 여부와, 본 발명에서 행해진 것과 같은 동일한 기술적 문제점의 일부 또는 전체를 완화시키는 여부에 대해서, 본 명세서 내에 명백하게 또는 절대적으로 기술된 특성의 임의 새로운 특징 또는 임의 새로운 조합을 포함할 수 있다. 그 결과, 본 출원인은 새로운 청구 범위가 본 출원 또는 본 출원에서 분리된 다른 어떤 출원의 절차 동안 상기와 같은 특성 및/또는 그 특성의 조합으로 명확히 설명될 수 있음을 강조한다.

Claims (9)

  1. 연산 증폭기 회로에 있어서, 증폭기의 입력과 제 1 및 제 2 출력 단자를 형성하는 공통 단자, 제 1 및 제 2 제어 단자(14, 16)를 갖는 한 쌍의 차동 장치를 형성하는 정합된 트랜지스터(P1, P2); 상기 한 쌍의 차동 장치의 제 1 및 제 2 단자로부터 각각 전류를 수신하도록 접속된 입력 트랜지스터(N1) 및 출력 트랜지스터(N2)를 갖는 전류 미러 능동 부하회로와; 한 쌍의 차동 장치의 제 2 출력 단자(24)에 접속된 제어 전극을 가지며, 한 부하(Z)에 증폭기의 출력 전류를 공급하기 위해 배열된 적어도 하나의 출력 트랜지스터(N3); 상기 한 쌍의 장치(P1, P2)의 공통 단자에 접속된 출력을 가지며, 특히, 출력 전류가 적어도 하나의 트랜지스터(N3)에 흐르는 전류의 실질적인 일부 또는 전체를 형성할 때, 한 쌍의 차동 장치의 제 1 출력 단자와 제 2 출력 단자 사이의 시스템 옵셋 전압을 최소화하기 위해 적어도 하나의 출력 트랜지스터(N3)에 흐르는 전류에 비례한 선정된 비율의 바이어스 전류를 공급하는 수단을 구비한 바이어스 전류원(20)과; 저-전류 래치-업 상태를 피하기 위해 최소 바이어스 전류를 제공하는 바이어스 전류원의 출력과 병렬로 접속되어, 최소 전류가 바이어스 전류에 비해 작게 되기에 충분히 높은 값의 저항(R4)을 구비하는 스타트-업 수단을 포함하는 것을 특징으로 하는연산 증폭기 회로.
  2. 제 1 항에 있어서, 상기 적어도 하나의 출력 트랜지스터(N3)는 전류 미러 회로의 트랜지스터(N1, N2)와 정합 또는 동일하게 되고, 상기 바이어스 전류원(20)은 한 쌍의 차동 장치의 제 2 출력 단자(24)에 접속된 제어 전극을 갖는 다른 트랜지스터(N4)를 포함하며, 전류 미러 능동 부하 회로의 트랜지스터(N1, N2)와 정합 또는 동일하게 되는 것을 특징으로 하는 연산 증폭기 회로.
  3. 제 2 항에 있어서, 상기 바이어스 전류원(20)은 다른 트랜지스터(N4)에 의해 구동되는 입력 트랜지스터(N5)를 갖는 전류 미러 능동 부하 회로(N1, N2)에 대해 반대 전도 형태의 다른 전류 미러 회로와, 바이어스 전류원의 출력을 구동하기 위해 배열된 출력 트랜지스터(P3)를 포함하는 것을 특징으로 하는 연산 증폭기 회로.
  4. 제 1항에 있어서, 상기 바이어스 전류원(20)의 출력과 병렬로 접속된 스타트-업 수단(R4)은 상기 한 쌍의차동 장치(P1, P2)의 공통 단자에 최소 바이어스 전류를 공급하고, 상기 회로는 상기 바이어스 전류에 관련하여 상기 선정된 비율을 적어도 하나의 출력 트랜지스터(N3)의 전류로 유지하기 위해 상기 다른 트랜지스터(N4)에 최소 바이어스 전류에 비례한 전류를 공급하기 위한 수단(R3)을 더 포함하는 것을 특징으로 하는 연산 증폭기 회로.
  5. 증폭기의 입력과 제 1 및 제 2 출력 단자를 형성하는 공통 단자, 제 1 및 제 2 제어 단자(14, 16)를 갖는 한 쌍의 차동 장치를 형성하는 정합된 트랜지스터(P1, P2); 상기 한 쌍의 차동 장치의 제 1 및 제 2 단자로부터 전류를 각각 수신하도록 접속된 입력 트랜지스터(N1) 및 출력 트랜지스터(N2)를 갖는 전류 미러 능동 부하 회로; 한 쌍의 차동 장치의 제 2 출력 단자(24)에 접속된 제어 전극을 가지며, 한 부하(Z)에 증폭기의 출력 전류를 공급하기 위해 배열된 적어도 하나의 출력 트랜지스터(N3); 상기 한 쌍의 장치(P1, P2)의 공통 단자에 접속된 출력을 가지며, 특히, 출력 전류가 적어도 하나의 트랜지스터(N3)에 흐르는 전류의 일부 또는 전체를 형성할 때, 한 쌍의 차동 장치의 제 1 출력 단자와 제 2 출력 단자 사이의 시스템 옵셋 전압을 최소화하기 위해 적어도 하나의 출력 트랜지스터(N3)에 흐르는 전류에 비례한 선정된 비율의 바이어스 전류를 공급하는 수단을 구비한 바이어스 전류원(20)과; 고-전류 래치-업 상태에 도달하기 이전에 바이어스 전류원을 차단하기에 충분히 큰 전압 강하를 일으키기 위해 바이어스 전류원의 출력과 직렬로 접속된 저항(R3)을 구비하는 고-전류 래치-업 상태를 방지하기 위한 수단을 포함하는 것을 특징으로 하는 연산 증폭기 회로.
  6. 제 5항에 있어서, 상기 적어도 하나의 출력 트랜지스터(N3)는 전류 미러 회로의 트랜지스터(N1, N2)와 정합 또는 동일하게 되고, 상기 바이어스 전류원(20)은 한 쌍의 차동 장치의 제 2 출력 단자(24)에 접속된 제어 전극을 갖는 다른 트랜지스터(N4)를 포함하며, 전류 미러 능동 부하 회로의 트랜지스터(N1, N2)와 정합 또는 동일하게 되는 것을 특징으로 하는 연산 증폭기 회로.
  7. 제 6 항에 있어서, 상기 바이어스 전류원(20)은 다른 트랜지스터(N4)에 의해 구동되는 입력 트랜지스터(N5)를 갖는전류 미러 능동 부하 회로(N1, N2)에 대해 반대 전도 형태의 다른 전류 미러 회로와, 바이어스 전류원의 출력을 구동하기 위해 배열된 출력 트랜지스터(P3)를 포함하는 것을 특징으로 하는 연산 증폭기 회로.
  8. 제 1 항 내지 제 3 항, 제 4 항, 제 5 항, 제 6 항 또는 제 7 항중 어느 한 항에 청구된 연산 증폭기를 포함하는 것을 특징으로 하는 밴드갭 기준 회로.
  9. 제 8 항에 있어서, 상기 연산 증폭기 회로는 한 쌍의 차동 장치(P1, P2)의 제 2 출력 단자에 의해 구동되는 두 개의 정합된 출력 트랜지스터(N3A, N3B)를 포함하고, 상기 두 개의 정합된 트랜지스터(N2A, N3B)는 상이한 치수의 두 개의 반도체 접합 장치를 통해 흐르는 전류를 제어하기 위해 배열되는 것을 특징으로 하는 밴드갭 기준 회로.
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