JP2002185272A - 差動増幅器 - Google Patents
差動増幅器Info
- Publication number
- JP2002185272A JP2002185272A JP2001340381A JP2001340381A JP2002185272A JP 2002185272 A JP2002185272 A JP 2002185272A JP 2001340381 A JP2001340381 A JP 2001340381A JP 2001340381 A JP2001340381 A JP 2001340381A JP 2002185272 A JP2002185272 A JP 2002185272A
- Authority
- JP
- Japan
- Prior art keywords
- terminal
- differential amplifier
- current
- unit
- amplifier
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/72—Gated amplifiers, i.e. amplifiers which are rendered operative or inoperative by means of a control signal
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
- H03F3/4508—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using bipolar transistors as the active amplifying circuit
- H03F3/45085—Long tailed pairs
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45479—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection
- H03F3/45484—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection in differential amplifiers with bipolar transistors as the active amplifying circuit
- H03F3/45547—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection in differential amplifiers with bipolar transistors as the active amplifying circuit by using feedforward means
- H03F3/45551—Measuring at the input circuit of the differential amplifier
- H03F3/4556—Controlling the common emitter circuit of the differential amplifier
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
- H03F2203/45—Indexing scheme relating to differential amplifiers
- H03F2203/45371—Indexing scheme relating to differential amplifiers the AAC comprising parallel coupled multiple transistors at their source and gate and drain or at their base and emitter and collector, e.g. in a cascode dif amp, only those forming the composite common source transistor or the composite common emitter transistor respectively
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
- H03F2203/45—Indexing scheme relating to differential amplifiers
- H03F2203/45578—Indexing scheme relating to differential amplifiers the IC comprising one or more diodes as level shifters
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
- H03F2203/72—Indexing scheme relating to gated amplifiers, i.e. amplifiers which are rendered operative or inoperative by means of a control signal
- H03F2203/7203—Indexing scheme relating to gated amplifiers, i.e. amplifiers which are rendered operative or inoperative by means of a control signal the gated amplifier being switched on or off by a switch in the bias circuit of the amplifier controlling a bias current in the amplifier
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】
【課題】 入力範囲が供給電源の最小値から最大値まで
レール−ツ−レール動作をし、全入力同相電圧範囲で均
一なトランスコンダクタンスを有する差動増幅器を提
供。 【解決手段】 差動増幅器回路は第１差動増幅部、第２
差動増幅部、第１レベルシフタ、第２レベルシフタ、電
流スイッチ部、第１定電流源部で構成される。Ｎ形また
はＰ形の素子だけで差動増幅器を実現しレール−ツ−レ
ール全範囲で一定のｇｍを有する回路を構成し、電流出
力を２個の端子として、相補性素子で構成された従来技
術のように電流出力段子が四つになって付加的回路を必
要とする問題点がなく、既存の差動増幅器回路をそのま
ま対置して使用しても全く問題が発生しないようにす
る。常に一定のバイアス電流が出力されるように構成す
ることによって差動増幅器の次の端でバイアス電流の変
動を補償するための付加回路を必要としないようにす
る。
レール−ツ−レール動作をし、全入力同相電圧範囲で均
一なトランスコンダクタンスを有する差動増幅器を提
供。 【解決手段】 差動増幅器回路は第１差動増幅部、第２
差動増幅部、第１レベルシフタ、第２レベルシフタ、電
流スイッチ部、第１定電流源部で構成される。Ｎ形また
はＰ形の素子だけで差動増幅器を実現しレール−ツ−レ
ール全範囲で一定のｇｍを有する回路を構成し、電流出
力を２個の端子として、相補性素子で構成された従来技
術のように電流出力段子が四つになって付加的回路を必
要とする問題点がなく、既存の差動増幅器回路をそのま
ま対置して使用しても全く問題が発生しないようにす
る。常に一定のバイアス電流が出力されるように構成す
ることによって差動増幅器の次の端でバイアス電流の変
動を補償するための付加回路を必要としないようにす
る。
Description
【０００１】
【発明の属する技術分野】本発明は差動増幅器（deffer
ential amplifier）に関し、より詳しくは増幅器の入力
範囲が供給電源の最少値（接地電位）から最大値まで動
作、つまり、レール−ツ−レール（rail-to-rail）動作
をし、全同相入力範囲で（Commoｎ−modeinput range;C
MR）一定のトランスコンダクタンス（ｇｍ）を有する差
動増幅器に関する。
ential amplifier）に関し、より詳しくは増幅器の入力
範囲が供給電源の最少値（接地電位）から最大値まで動
作、つまり、レール−ツ−レール（rail-to-rail）動作
をし、全同相入力範囲で（Commoｎ−modeinput range;C
MR）一定のトランスコンダクタンス（ｇｍ）を有する差
動増幅器に関する。
【０００２】
【従来の技術】図１に示すような差動増幅器はアナログ
回路を採用している機器全般にわたって広範囲に活用さ
れ、特に、演算増幅器（operational amplifier）はア
ナログ回路の根幹をなす非常に重要な回路素子と言うこ
とができる。
回路を採用している機器全般にわたって広範囲に活用さ
れ、特に、演算増幅器（operational amplifier）はア
ナログ回路の根幹をなす非常に重要な回路素子と言うこ
とができる。
【０００３】最近、電子製品の軽薄短小化傾向と移動装
備の需要急増によって低消費電力演算増幅器の需要が急
増しているが、低電力を図るためには低電圧駆動が可能
でなければならない。電圧が低くなると演算増幅器の動
作可能な範囲が制限されるが、特に出力段と入力段の動
作範囲が演算増幅器の動作電圧範囲を決める。
備の需要急増によって低消費電力演算増幅器の需要が急
増しているが、低電力を図るためには低電圧駆動が可能
でなければならない。電圧が低くなると演算増幅器の動
作可能な範囲が制限されるが、特に出力段と入力段の動
作範囲が演算増幅器の動作電圧範囲を決める。
【０００４】入力段の動作範囲は入力段を構成している
差動増幅器の設計によって決定されるが、この時差動増
幅器が動作する範囲を同相入力範囲（common−mode inp
ut range）と言い、簡単にＣＭＲと言う。ＣＭＲは電圧
フォロアー（voltage follower）などのバッファー回路
として使用する時、動作可能な入力ダイナミック範囲
（dynamic range）を決定する。特に増幅器の入力範囲
が供給電源の最少値（接地電位）から最大値まで全範囲
で動作可能な差動増幅器をレール−ツ−レール（rail-t
o-rail）動作をする差動増幅器と言う。
差動増幅器の設計によって決定されるが、この時差動増
幅器が動作する範囲を同相入力範囲（common−mode inp
ut range）と言い、簡単にＣＭＲと言う。ＣＭＲは電圧
フォロアー（voltage follower）などのバッファー回路
として使用する時、動作可能な入力ダイナミック範囲
（dynamic range）を決定する。特に増幅器の入力範囲
が供給電源の最少値（接地電位）から最大値まで全範囲
で動作可能な差動増幅器をレール−ツ−レール（rail-t
o-rail）動作をする差動増幅器と言う。
【０００５】入力段のトランスコンダクタンス（transc
onductance;gm）は入力電圧変動分に対する電流変動分
の比を示すが、演算増幅器の帯域幅、全高調波歪（tota
l harmonic distortion;THD）などを左右する重要な要
素である。
onductance;gm）は入力電圧変動分に対する電流変動分
の比を示すが、演算増幅器の帯域幅、全高調波歪（tota
l harmonic distortion;THD）などを左右する重要な要
素である。
【０００６】
【発明が解決しようとする課題】演算増幅器等に活用さ
れる最も理想的な差動増幅器はレール−ツ−レール動作
を保障しながら全ＣＭＲで一定のｇｍを持つべきもので
ある。図１に示したように、このような差動増幅器を作
るために従来技術ではＮ形素子（ＮＰＮ、ＮＭＯＳな
ど）で作った差動増幅部とＰ形素子（ＰＮＰ、ＰＭＯＳ
など）で作った差動増幅部の組み合わせを利用している
が、二つの入力段が同時に動作する時と各々動作する場
合電流源バイアス電流（Ｉｂ）を変化させることによっ
て一定のｇｍを実現している。しかし、このような構成
では差動増幅器の電流出力が４ケ所になるので、これを
適切に結合して所望の出力特性を作りだすために、出力
段に、付加的回路構成が必要になり、またＭＯＳでこれ
を実演する場合ＮＭＯＳとＰＭＯＳ間の移動度（mobili
ty）差によって、同じ電流値で同じ大きさのＮＭＯＳと
ＰＭＯＳを使うならば、ｇｍ値が異なるので両素子の大
きさを適切に調節しなければならない不便さがある。ま
た移動度は工程によって変わることがあるため、レール
−ツ−レール全領域で完全に一定のｇｍを実現すること
が難しい。
れる最も理想的な差動増幅器はレール−ツ−レール動作
を保障しながら全ＣＭＲで一定のｇｍを持つべきもので
ある。図１に示したように、このような差動増幅器を作
るために従来技術ではＮ形素子（ＮＰＮ、ＮＭＯＳな
ど）で作った差動増幅部とＰ形素子（ＰＮＰ、ＰＭＯＳ
など）で作った差動増幅部の組み合わせを利用している
が、二つの入力段が同時に動作する時と各々動作する場
合電流源バイアス電流（Ｉｂ）を変化させることによっ
て一定のｇｍを実現している。しかし、このような構成
では差動増幅器の電流出力が４ケ所になるので、これを
適切に結合して所望の出力特性を作りだすために、出力
段に、付加的回路構成が必要になり、またＭＯＳでこれ
を実演する場合ＮＭＯＳとＰＭＯＳ間の移動度（mobili
ty）差によって、同じ電流値で同じ大きさのＮＭＯＳと
ＰＭＯＳを使うならば、ｇｍ値が異なるので両素子の大
きさを適切に調節しなければならない不便さがある。ま
た移動度は工程によって変わることがあるため、レール
−ツ−レール全領域で完全に一定のｇｍを実現すること
が難しい。
【０００７】次に、図１及び図２を中心に従来技術の構
成及び問題点を詳細に記述する。
成及び問題点を詳細に記述する。
【０００８】図１ではＮＰＮバイポーラトランジスタ
（Ｑ１、Ｑ２、Ｑ３）で構成されている一般的な差動増
幅器を示した。両段の入力電圧Ｖｉｎ+とＶｉｎ−の差
異によって出力電流Ｉ１とＩ２に変化を得るようになる
が、電圧差の変化による電流の変化の比をトランスコン
ダクタンスと呼び、ｇｍと簡略に記述する。
（Ｑ１、Ｑ２、Ｑ３）で構成されている一般的な差動増
幅器を示した。両段の入力電圧Ｖｉｎ+とＶｉｎ−の差
異によって出力電流Ｉ１とＩ２に変化を得るようになる
が、電圧差の変化による電流の変化の比をトランスコン
ダクタンスと呼び、ｇｍと簡略に記述する。
【０００９】 ＮＰＮ差動増幅器の場合ｇｍはバイポーラトランジスタ
の電流特性によって次の通りに決定される。
の電流特性によって次の通りに決定される。
【００１０】 ここでＩｂはバイアス電流、ｋはボルツマン定数、Ｔは
絶対温度、ｑは電子の電荷量を示す。
絶対温度、ｑは電子の電荷量を示す。
【００１１】数式２から分かるようにｇｍはバイアス電
流に比例する。
流に比例する。
【００１２】理想的な差動増幅器は一定のバイアス電流
の供給によって常に一定のｇｍを得ることができるもの
でなければならないが、実際には入力段の入力同相電圧
（ＶＣＭ）が減少して前記トランジスタＱ１またはＱ２
のベースエミッタ間電圧（Ｖｂｅ）とＱ３が電流源とし
て動作するための最少コレクタエミッタ間電圧（Ｖｃ
ｅ）の合計値より下に落ちると、トランジスタＱ３が飽
和領域に位置して電流が減少する。従って電流に比例す
るｇｍもやはり減少して、低いＶＣＭでは差動増幅器は
殆ど動作しない問題がある。
の供給によって常に一定のｇｍを得ることができるもの
でなければならないが、実際には入力段の入力同相電圧
（ＶＣＭ）が減少して前記トランジスタＱ１またはＱ２
のベースエミッタ間電圧（Ｖｂｅ）とＱ３が電流源とし
て動作するための最少コレクタエミッタ間電圧（Ｖｃ
ｅ）の合計値より下に落ちると、トランジスタＱ３が飽
和領域に位置して電流が減少する。従って電流に比例す
るｇｍもやはり減少して、低いＶＣＭでは差動増幅器は
殆ど動作しない問題がある。
【００１３】前記のような問題を解決するために従来の
技術では図２のようにＰＮＰ差動増幅部とＮＰＮ差動増
幅部を結合した相補性（Complementary）形態の構造を
提示している。
技術では図２のようにＰＮＰ差動増幅部とＮＰＮ差動増
幅部を結合した相補性（Complementary）形態の構造を
提示している。
【００１４】この時のｇｍは次のような数式で表現され
る。
る。
【００１５】
【００１６】上側の同相電圧入力時はＮＰＮ差動増幅部
が動作を保証し下側の動作時はＰＮＰ差動増幅部が動作
を保証して全体的に電源電圧までまたはそれ以上に動作
領域が増加してレール−ツ−レール動作を可能にするこ
とができる。
が動作を保証し下側の動作時はＰＮＰ差動増幅部が動作
を保証して全体的に電源電圧までまたはそれ以上に動作
領域が増加してレール−ツ−レール動作を可能にするこ
とができる。
【００１７】図２では入力同相電圧によるＮＰＮ、ＰＮ
Ｐ、そして混合された差動増幅器のｇｍの変化を示し
た。このように全範囲で動作が可能であるが、ｇｍは１
００％変動をする。このようなｇｍの変動は演算増幅器
の場合単位利得帯域幅を変化させて全高調波歪（ＴＨ
Ｄ）を誘発させることがあるので、一般にＶＣＭの変動
によって適切にバイアス電流を変化させる回路を追加し
て全領域にわたって一定のｇｍを得るようにしている。
つまり、ＮＰＮとＰＮＰが同時に動作する時はＩｂを半
分に減らしこれを補償する。結果的に同相入力に対して
Ｉ１、Ｉ２、Ｉ３とＩ４に流れる電流は、第１に、ＮＰ
Ｎ入力段のみ動作の時にはＩ１=Ｉ２=Ｉｂ/２、Ｉ３=Ｉ
４=０になり、第２に、ＰＮＰ入力段のみ動作の時には
Ｉ３=Ｉ４=Ｉｂ/２、Ｉ１=Ｉ２=０になり、第３に、Ｎ
ＰＮとＰＮＰが同時に動作する時にはＩ１=Ｉ２=Ｉ３=
Ｉ４=Ｉｂ/４になる。また、電流出力が四つになること
によりこれらを適切に結合して出力電圧に反映すること
ができるようにその次の段の回路構成が重要となる。
Ｐ、そして混合された差動増幅器のｇｍの変化を示し
た。このように全範囲で動作が可能であるが、ｇｍは１
００％変動をする。このようなｇｍの変動は演算増幅器
の場合単位利得帯域幅を変化させて全高調波歪（ＴＨ
Ｄ）を誘発させることがあるので、一般にＶＣＭの変動
によって適切にバイアス電流を変化させる回路を追加し
て全領域にわたって一定のｇｍを得るようにしている。
つまり、ＮＰＮとＰＮＰが同時に動作する時はＩｂを半
分に減らしこれを補償する。結果的に同相入力に対して
Ｉ１、Ｉ２、Ｉ３とＩ４に流れる電流は、第１に、ＮＰ
Ｎ入力段のみ動作の時にはＩ１=Ｉ２=Ｉｂ/２、Ｉ３=Ｉ
４=０になり、第２に、ＰＮＰ入力段のみ動作の時には
Ｉ３=Ｉ４=Ｉｂ/２、Ｉ１=Ｉ２=０になり、第３に、Ｎ
ＰＮとＰＮＰが同時に動作する時にはＩ１=Ｉ２=Ｉ３=
Ｉ４=Ｉｂ/４になる。また、電流出力が四つになること
によりこれらを適切に結合して出力電圧に反映すること
ができるようにその次の段の回路構成が重要となる。
【００１８】ＭＯＳＦＥＴを使用する場合問題はさらに
深刻になるが、ＭＯＳのｇｍはバイポーラの場合とは異
なって次の通りに表現される。
深刻になるが、ＭＯＳのｇｍはバイポーラの場合とは異
なって次の通りに表現される。
【００１９】 ここでＩはＭＯＳＦＥＴのドレーン電流、μは移動度を
示し、ＣｏｘはＭＯＳＦＥＴのｇａｔｅ単位容量、Ｗ/
Ｌはｃｈａｎｎｅｌの幅/長さを意味する。
示し、ＣｏｘはＭＯＳＦＥＴのｇａｔｅ単位容量、Ｗ/
Ｌはｃｈａｎｎｅｌの幅/長さを意味する。
【００２０】従ってＮＭＯＳとＰＭＯＳを使用したレー
ル−ツ−レール差動増幅器のｇｍは正負のｇｍの合計で
あるので次の通りである。
ル−ツ−レール差動増幅器のｇｍは正負のｇｍの合計で
あるので次の通りである。
【００２１】 ここで、添字ＮはＮＭＯＳ、添字ＰはＰＭＯＳを意味す
る。
る。
【００２２】仮に、電流値を除いた前記の式の残り係数
がＮＭＯＳ側とＰＭＯＳ側が互いに同一に設計されたと
すれば、 レール−ツ−レール全範囲で均一なｇｍを得るために
は、ＰＭＯＳとＮＭＯＳが同時に動作する領域でバイア
ス電流を１/４としなければならない。
がＮＭＯＳ側とＰＭＯＳ側が互いに同一に設計されたと
すれば、 レール−ツ−レール全範囲で均一なｇｍを得るために
は、ＰＭＯＳとＮＭＯＳが同時に動作する領域でバイア
ス電流を１/４としなければならない。
【００２３】結果的に入力同相電圧に対してＩ１、Ｉ
２、Ｉ３とＩ４に流れる電流は、第１に、ＮＭＯＳ入力
段のみ動作する時にはＩ１=Ｉ２=Ｉｂ/２、Ｉ３=Ｉ４=
０になり、第２に、ＰＭＯＳ入力段のみ動作する時には
Ｉ３=Ｉ４=Ｉｂ/２、Ｉ１=Ｉ２=０になり、第３に、Ｎ
ＭＯＳとＰＭＯＳが同時に動作する時にはＩ１=Ｉ２=Ｉ
３=Ｉ４=Ｉｂ/８になる。
２、Ｉ３とＩ４に流れる電流は、第１に、ＮＭＯＳ入力
段のみ動作する時にはＩ１=Ｉ２=Ｉｂ/２、Ｉ３=Ｉ４=
０になり、第２に、ＰＭＯＳ入力段のみ動作する時には
Ｉ３=Ｉ４=Ｉｂ/２、Ｉ１=Ｉ２=０になり、第３に、Ｎ
ＭＯＳとＰＭＯＳが同時に動作する時にはＩ１=Ｉ２=Ｉ
３=Ｉ４=Ｉｂ/８になる。
【００２４】ＮＭＯＳとＰＭＯＳの移動度差によって正
確に両素子の大きさを制御しなければならない問題があ
るが、移動度は工程の影響を多く受け、全ウエハー領域
で完全に均一でなく、一定の分布を有するので正確な特
性の制御が難しい問題点がある。
確に両素子の大きさを制御しなければならない問題があ
るが、移動度は工程の影響を多く受け、全ウエハー領域
で完全に均一でなく、一定の分布を有するので正確な特
性の制御が難しい問題点がある。
【００２５】また、電流出力が四つになることによっ
て、これらを適切に結合して出力電圧に反映できるよう
に、その次の段の回路構成が重要となるのは当然のこと
である。
て、これらを適切に結合して出力電圧に反映できるよう
に、その次の段の回路構成が重要となるのは当然のこと
である。
【００２６】本発明はこのような問題点を解決するため
のものであって、Ｎ形だけ、またはＰ形だけの素子で構
成され、レール−ツ−レール全範囲で一定のｇｍを有
し、電流出力を２個の端子としたので、従来技術のよう
に電流出力段子が四つになって付加的回路を必要とせ
ず、既存の差動増幅器回路をそのまま置き替えて使用す
ることができ、また、常に一定のバイアス電流が出力さ
れるように構成することによって差動増幅器の次の段で
バイアス電流の変動を補償するための付加回路を必要と
しない差動増幅器回路を提供するためのものである。
のものであって、Ｎ形だけ、またはＰ形だけの素子で構
成され、レール−ツ−レール全範囲で一定のｇｍを有
し、電流出力を２個の端子としたので、従来技術のよう
に電流出力段子が四つになって付加的回路を必要とせ
ず、既存の差動増幅器回路をそのまま置き替えて使用す
ることができ、また、常に一定のバイアス電流が出力さ
れるように構成することによって差動増幅器の次の段で
バイアス電流の変動を補償するための付加回路を必要と
しない差動増幅器回路を提供するためのものである。
【００２７】
【課題を解決するための手段】本発明はこのような目的
を達成するためのものであって、本発明の特徴による差
動増幅器回路は第１差動増幅部、第２差動増幅部、第１
レベルシフタ部、第２レベルシフタ部、電流スイッチ
部、第１定電流源部で構成される。
を達成するためのものであって、本発明の特徴による差
動増幅器回路は第１差動増幅部、第２差動増幅部、第１
レベルシフタ部、第２レベルシフタ部、電流スイッチ
部、第１定電流源部で構成される。
【００２８】第１差動増幅部は第１入力電圧と第２入力
電圧の差に比例して第１出力電流と第２出力電流の差を
発生させるためのものであり、第１の３端子増幅素子と
第２の３端子増幅素子を有する。
電圧の差に比例して第１出力電流と第２出力電流の差を
発生させるためのものであり、第１の３端子増幅素子と
第２の３端子増幅素子を有する。
【００２９】第２差動増幅部は第１入力電圧と第２入力
電圧の差に応じて第３出力電流と第４出力電流の差を発
生させるためのものであり、第３の３端子増幅素子と第
４の３端子増幅素子を有する。
電圧の差に応じて第３出力電流と第４出力電流の差を発
生させるためのものであり、第３の３端子増幅素子と第
４の３端子増幅素子を有する。
【００３０】ここで３端子増幅素子とは電流の入力端子
と出力端子をもち、残り一つの端子である制御端子から
制御信号を受信して増幅やスイッチングなどの作用をす
る一般的な素子を言い、バイポーラトランジスタ、モス
（ＭＯＳ）トランジスタ、接合形電界効果トランジスタ
（ＪＦＥＴ）等を含む。
と出力端子をもち、残り一つの端子である制御端子から
制御信号を受信して増幅やスイッチングなどの作用をす
る一般的な素子を言い、バイポーラトランジスタ、モス
（ＭＯＳ）トランジスタ、接合形電界効果トランジスタ
（ＪＦＥＴ）等を含む。
【００３１】本発明は第１差動増幅部及び第２差動増幅
部の構成素子が全てＮ形（ＮＰＮ、ＮＭＯＳなど）だけ
かＰ形（ＰＮＰ、ＰＭＯＳなど）だけの単一極性構成さ
れていることを主要な特徴の一つとする。
部の構成素子が全てＮ形（ＮＰＮ、ＮＭＯＳなど）だけ
かＰ形（ＰＮＰ、ＰＭＯＳなど）だけの単一極性構成さ
れていることを主要な特徴の一つとする。
【００３２】第１レベルシフタ及び第２レベルシフタは
入力同相電圧（ＶＣＭ）が低くて第１差動増幅部が正常
なｇｍで動作しない場合にも第２差動増幅部が正常に動
作するようにしてこれを補償するためのものであって、
第１差動増幅部の入力電圧端子と第２差動増幅部の入力
電圧端子の間で必要なオフセット電圧の大きさによっ
て、一つ以上の電位差発生素子と第２定電流源、第３定
電流源を各々有するが、様々な形態で変形が可能である
のは自明なことである。
入力同相電圧（ＶＣＭ）が低くて第１差動増幅部が正常
なｇｍで動作しない場合にも第２差動増幅部が正常に動
作するようにしてこれを補償するためのものであって、
第１差動増幅部の入力電圧端子と第２差動増幅部の入力
電圧端子の間で必要なオフセット電圧の大きさによっ
て、一つ以上の電位差発生素子と第２定電流源、第３定
電流源を各々有するが、様々な形態で変形が可能である
のは自明なことである。
【００３３】ここで、前記第１差動増幅段と第２差動増
幅段をＮ形３端子増幅素子で構成する場合はＰ形の３端
子増幅素子を電位差発生素子として用いて構成し、前記
第１差動増幅段と第２差動増幅段をＰ形３端子増幅素子
で構成する場合はＮ形の３端子増幅素子を電位差発生素
子として用いて、前記レベルシフタを構成することが好
ましく、必要なオフセット電圧の大きさによって抵抗、
ダイオードなどを付加して使用することもできる。
幅段をＮ形３端子増幅素子で構成する場合はＰ形の３端
子増幅素子を電位差発生素子として用いて構成し、前記
第１差動増幅段と第２差動増幅段をＰ形３端子増幅素子
で構成する場合はＮ形の３端子増幅素子を電位差発生素
子として用いて、前記レベルシフタを構成することが好
ましく、必要なオフセット電圧の大きさによって抵抗、
ダイオードなどを付加して使用することもできる。
【００３４】電流スイッチ部は３端子増幅素子で構成さ
れ、制御信号供給のための端子に所定の基準電圧（Ｖ
ｃ）が印加されて第１差動増幅部と第２差動増幅部の各
々が動作する入力同相電圧範囲を分割する作用をする。
れ、制御信号供給のための端子に所定の基準電圧（Ｖ
ｃ）が印加されて第１差動増幅部と第２差動増幅部の各
々が動作する入力同相電圧範囲を分割する作用をする。
【００３５】第１定電流源部は通常の定電流源回路で構
成され、両段の総出力電流（Ｉｏ１、Ｉｏ２）の総合計
を一定に維持する作用をする。
成され、両段の総出力電流（Ｉｏ１、Ｉｏ２）の総合計
を一定に維持する作用をする。
【００３６】
【発明の実施の形態】以下、本発明の実施例を添付した
図面を参照して説明する。
図面を参照して説明する。
【００３７】図４は本発明の第１実施例による差動増幅
器を示す図面である。
器を示す図面である。
【００３８】図４に示したように、本発明の第１実施例
による差動増幅器は第１差動増幅部１０、第２差動増幅
部２０、第１レベルシフタ部３０、第２レベルシフタ部
４０、電流スイッチ部５０、第１定電流源部６０で構成
される。
による差動増幅器は第１差動増幅部１０、第２差動増幅
部２０、第１レベルシフタ部３０、第２レベルシフタ部
４０、電流スイッチ部５０、第１定電流源部６０で構成
される。
【００３９】第１差動増幅部１０は第１トランジスタ
（Ｑ１）と第２トランジスタ（Ｑ２）を有し、第１入力
電圧（Ｖｉｎ+）と第２入力電圧（Ｖｉｎ−）の差に応
じて第１出力電流（Ｉ１）と第２出力電流（Ｉ２）との
差を発生させる。
（Ｑ１）と第２トランジスタ（Ｑ２）を有し、第１入力
電圧（Ｖｉｎ+）と第２入力電圧（Ｖｉｎ−）の差に応
じて第１出力電流（Ｉ１）と第２出力電流（Ｉ２）との
差を発生させる。
【００４０】第２差動増幅部２０は第３トランジスタ
（Ｑ３）と第４トランジスタ（Ｑ４）を有し、第１入力
電圧（Ｖｉｎ+）と第２入力電圧（Ｖｉｎ−）の差に応
じて第３出力電流（Ｉ３）と第４出力電流（Ｉ４）との
差を発生させる。
（Ｑ３）と第４トランジスタ（Ｑ４）を有し、第１入力
電圧（Ｖｉｎ+）と第２入力電圧（Ｖｉｎ−）の差に応
じて第３出力電流（Ｉ３）と第４出力電流（Ｉ４）との
差を発生させる。
【００４１】本発明は第１差動増幅部１０及び第２差動
増幅部２０の構成素子が、従来の相補性形態とは異なっ
て、全てＮ形だけかＰ形だけの単一極性で構成されてい
ることを主要な特徴の一つとする。
増幅部２０の構成素子が、従来の相補性形態とは異なっ
て、全てＮ形だけかＰ形だけの単一極性で構成されてい
ることを主要な特徴の一つとする。
【００４２】第１レベルシフタ部３０及び第２レベルシ
フタ部４０は入力同相電圧が低くて第１差動増幅部１０
が正常なｇｍで動作しない場合にも第２差動増幅部２０
が正常に動作するようにしこれを補償するようにするた
めにＱ１、Ｑ２のベース端子とＱ３、Ｑ４のベース端子
の間に一定のオフセット電圧の差を維持させる作用をす
る回路であり、多様な変形が可能であることは自明であ
るが、好ましい一つの実施例が提示されている。
フタ部４０は入力同相電圧が低くて第１差動増幅部１０
が正常なｇｍで動作しない場合にも第２差動増幅部２０
が正常に動作するようにしこれを補償するようにするた
めにＱ１、Ｑ２のベース端子とＱ３、Ｑ４のベース端子
の間に一定のオフセット電圧の差を維持させる作用をす
る回路であり、多様な変形が可能であることは自明であ
るが、好ましい一つの実施例が提示されている。
【００４３】提示された実施例では第６トランジスタ
（Ｑ６）、第７トランジスタ（Ｑ７）、第２定電流源３
１によって第１レベルシフタ３０を構成し、第８トラン
ジスタ（Ｑ８）、第９トランジスタ（Ｑ９）、第３定電
流源４１によって第２レベルシフタ４０を構成した。
（Ｑ６）、第７トランジスタ（Ｑ７）、第２定電流源３
１によって第１レベルシフタ３０を構成し、第８トラン
ジスタ（Ｑ８）、第９トランジスタ（Ｑ９）、第３定電
流源４１によって第２レベルシフタ４０を構成した。
【００４４】電流スイッチ部５０は単一のトランジスタ
（Ｑ５）で構成され、ベースに一定の基準電圧（Ｖｃ）
が印加されて第１差動増幅部１０と第２差動増幅部２０
の各々が動作する入力同相電圧の範囲を分割する作用を
する。
（Ｑ５）で構成され、ベースに一定の基準電圧（Ｖｃ）
が印加されて第１差動増幅部１０と第２差動増幅部２０
の各々が動作する入力同相電圧の範囲を分割する作用を
する。
【００４５】第１定電流源部６０はトランジスタなどを
使用した通常の定電流源回路で構成され、両段の出力電
流（Ｉｏ１、Ｉｏ２）の合計を一定に維持する作用をす
る。
使用した通常の定電流源回路で構成され、両段の出力電
流（Ｉｏ１、Ｉｏ２）の合計を一定に維持する作用をす
る。
【００４６】以下、図４と図５を参照して本発明の第１
実施例による差動増幅器の動作を説明する。第１差動増
幅部１０と第１定電流源部６０は図１で示した一般的な
形態の差動増幅器を構成し、この部分はＶＣＭがＱ１ま
たはＱ２の動作電圧（Ｖｂｅ）そして第１定電流源部６
０を構成するトランジスタの最少動作電圧（Ｖｃｅ）よ
り大きくなければ所望のｇｍを得ることができないこと
は前に説明した通りである。
実施例による差動増幅器の動作を説明する。第１差動増
幅部１０と第１定電流源部６０は図１で示した一般的な
形態の差動増幅器を構成し、この部分はＶＣＭがＱ１ま
たはＱ２の動作電圧（Ｖｂｅ）そして第１定電流源部６
０を構成するトランジスタの最少動作電圧（Ｖｃｅ）よ
り大きくなければ所望のｇｍを得ることができないこと
は前に説明した通りである。
【００４７】本発明ではＶＣＭが低くて所望のｇｍを得
られない場合には第１レベルシフタ３０及び第２レベル
シフタ４０とＱ３、Ｑ４を利用してｇｍを得ることがで
きるので全電圧範囲にかけて動作をし、また一定のｇｍ
を得ることができる。
られない場合には第１レベルシフタ３０及び第２レベル
シフタ４０とＱ３、Ｑ４を利用してｇｍを得ることがで
きるので全電圧範囲にかけて動作をし、また一定のｇｍ
を得ることができる。
【００４８】以下、本発明を理解するためにＶＣＭを３
区間に分けて説明する。
区間に分けて説明する。
【００４９】まず、ＶＣＭがＶｃより大きい区間ではＱ
５は動作するためのベースエミッタ間の電圧（Ｖｂｅ）
が供給されないので消える。従って、Ｑ３、Ｑ４が全て
動作を停止して第２差動増幅部２０は動作しないので図
５ａのようなｇｍ特性を得ることができる。この時ｇｍ
は前記数式２で表現できる。
５は動作するためのベースエミッタ間の電圧（Ｖｂｅ）
が供給されないので消える。従って、Ｑ３、Ｑ４が全て
動作を停止して第２差動増幅部２０は動作しないので図
５ａのようなｇｍ特性を得ることができる。この時ｇｍ
は前記数式２で表現できる。
【００５０】次に、ＶＣＭがＶｃより小さい区間ではＶ
ｃの電圧がＶＣＭより大きいためにＱ５のベースエミッ
タ間に電圧が印加されてＱ５が大きくなり、Ｑ１とＱ２
が消えて第１差動増幅部１０は動作せず、第２差動増幅
部２０が動作する。
ｃの電圧がＶＣＭより大きいためにＱ５のベースエミッ
タ間に電圧が印加されてＱ５が大きくなり、Ｑ１とＱ２
が消えて第１差動増幅部１０は動作せず、第２差動増幅
部２０が動作する。
【００５１】この場合ＶＣＭが低くても第２差動増幅部
２０が正常動作するようにするために一定のオフセット
電圧が第１入力電圧（Ｖｉｎ+）と第２入力電圧（Ｖｉ
ｎ−）に加えられてＱ３、Ｑ４のベースに入力される。
Ｑ１、Ｑ２とＱ３、Ｑ４が同じ特性を有するトランジス
タであり電流がＩｂで一定であるためにｇｍは上のＶＣ
Ｍ>Ｖｃである場合と同一である。この時ｇｍは数式２
で表現でき、図５ｂのように示すことができる。
２０が正常動作するようにするために一定のオフセット
電圧が第１入力電圧（Ｖｉｎ+）と第２入力電圧（Ｖｉ
ｎ−）に加えられてＱ３、Ｑ４のベースに入力される。
Ｑ１、Ｑ２とＱ３、Ｑ４が同じ特性を有するトランジス
タであり電流がＩｂで一定であるためにｇｍは上のＶＣ
Ｍ>Ｖｃである場合と同一である。この時ｇｍは数式２
で表現でき、図５ｂのように示すことができる。
【００５２】Ｑ５が完全に付かなかったり消えなくてＱ
１〜Ｑ４に全て電流が流れる場合が前記２種類の領域の
中間領域であって、この時Ｑ５に流れる電流をＩｂ５と
すれば、第２差動増幅部２０のｇｍは下記の式通りであ
る。
１〜Ｑ４に全て電流が流れる場合が前記２種類の領域の
中間領域であって、この時Ｑ５に流れる電流をＩｂ５と
すれば、第２差動増幅部２０のｇｍは下記の式通りであ
る。
【００５３】
【００５４】同様にＱ１、Ｑ２によるｇｍは次の通りで
ある。
ある。
【００５５】以上２種類の結果の合計が全体のｇｍにな
るので全体ｇｍはＩｂ/ＶＴになって数式２の結果と同
一にある。結果的に図５ｃに示したように全てのＶＣＭ
の区間で同一なｇｍを得ることができる。
るので全体ｇｍはＩｂ/ＶＴになって数式２の結果と同
一にある。結果的に図５ｃに示したように全てのＶＣＭ
の区間で同一なｇｍを得ることができる。
【００５６】このように本発明では低いＶＣＭで差動増
幅器を動作させるためにオフセット電圧を使用してお
り、実施例では第１レベルシフタ３０、第２レベルシフ
タ４０を構成要素としている。
幅器を動作させるためにオフセット電圧を使用してお
り、実施例では第１レベルシフタ３０、第２レベルシフ
タ４０を構成要素としている。
【００５７】ＶＣＭが０である時もレベルシフタが動作
しなければ第２差動増幅部２０を動作させることができ
ないため、実施例のようにＮ形素子を使用して差動増幅
器を実現している場合にレベルシフタはＰ形素子で構成
するのが好ましい。
しなければ第２差動増幅部２０を動作させることができ
ないため、実施例のようにＮ形素子を使用して差動増幅
器を実現している場合にレベルシフタはＰ形素子で構成
するのが好ましい。
【００５８】提示された実施例でＱ６、Ｑ８はＰＮＰ構
造からなってベース電圧が０になっても動作に支障がな
く、コレクター接地方式で電圧フォロアー（voltage fo
llow）の形態で構成され、電圧利得が１であるために全
体ｇｍに影響を与えなく、高速の動作特性を見せる追加
の利点を有する。
造からなってベース電圧が０になっても動作に支障がな
く、コレクター接地方式で電圧フォロアー（voltage fo
llow）の形態で構成され、電圧利得が１であるために全
体ｇｍに影響を与えなく、高速の動作特性を見せる追加
の利点を有する。
【００５９】本実施例でＱ７、Ｑ９と共に素子を一つず
つさらに使用している理由は充分なオフセット電圧を生
成するためであり、抵抗やゼナーダイオード、ＭＯＳ等
の電圧降下を起こすことができる素子に置き替えたり付
加できるのは当然のことである。但し、この時抵抗成分
の大きい素子を用いるとレベルシフタの利得（gain）が
小さくなってｇｍに影響を与えることがあるので、でき
るだけ低いインピーダンス成分の素子が好ましく、第２
定電流源３１、第３定電流源４１なども抵抗で置き替え
可能であるが利得が減少することがある。
つさらに使用している理由は充分なオフセット電圧を生
成するためであり、抵抗やゼナーダイオード、ＭＯＳ等
の電圧降下を起こすことができる素子に置き替えたり付
加できるのは当然のことである。但し、この時抵抗成分
の大きい素子を用いるとレベルシフタの利得（gain）が
小さくなってｇｍに影響を与えることがあるので、でき
るだけ低いインピーダンス成分の素子が好ましく、第２
定電流源３１、第３定電流源４１なども抵抗で置き替え
可能であるが利得が減少することがある。
【００６０】ＶＣＭが０Ｖである時Ｑ３、Ｑ４を動作さ
せるためには、オフセット電圧がＱ３、Ｑ４を動作させ
るのに必要なベースとエミッタ間の電圧（Ｖｂｅ）とＱ
５を飽和（saturation）領域で動作させるためのコレク
ターとエミッタ間の電圧（ＶＣ）の合計以上でなければ
ならず、ここでＶＣはＱ５のベースに印加される基準電
圧Ｖｃによって決定されるのでＶｃはできるだけ低い電
圧であるのが好ましい。
せるためには、オフセット電圧がＱ３、Ｑ４を動作させ
るのに必要なベースとエミッタ間の電圧（Ｖｂｅ）とＱ
５を飽和（saturation）領域で動作させるためのコレク
ターとエミッタ間の電圧（ＶＣ）の合計以上でなければ
ならず、ここでＶＣはＱ５のベースに印加される基準電
圧Ｖｃによって決定されるのでＶｃはできるだけ低い電
圧であるのが好ましい。
【００６１】次に、図６、図７を参照して本発明の第２
実施例の動作について記述する。
実施例の動作について記述する。
【００６２】本発明の第２実施例ではＮＭＯＳ素子を使
用して差動増幅器を構成しているので、第１実施例の場
合と同様に三区間に分けて動作を説明できる。
用して差動増幅器を構成しているので、第１実施例の場
合と同様に三区間に分けて動作を説明できる。
【００６３】まず、ＶＣＭがＶｃより大きい区間ではＭ
５は動作に必要なゲートソース間電圧が供給されないの
で消える。従ってＭ３、Ｍ４全てが動作を停止して第２
差動増幅部２０は動作しないので単一の差動増幅部を有
する通常の差動増幅器と同一であり、この時ｇｍは前記
数式４で表現できる。
５は動作に必要なゲートソース間電圧が供給されないの
で消える。従ってＭ３、Ｍ４全てが動作を停止して第２
差動増幅部２０は動作しないので単一の差動増幅部を有
する通常の差動増幅器と同一であり、この時ｇｍは前記
数式４で表現できる。
【００６４】次に、ＶＣＭがＶｃより小さい区間ではＶ
ｃの電圧がＶＣＭより大きいためにＭ５のゲートソース
間に電圧が印加されてＭ５が導通し、Ｍ１とＭ２が消え
て、第１差動増幅部１０は動作せず、第２差動増幅部２
０が動作する。この場合ＶＣＭが低くても第２差動増幅
部２０が正常動作するようにするために一定のオフセッ
ト電圧が第１入力電圧（Ｖｉｎ+）と第２入力電圧（Ｖ
ｉｎ−）に加えられてＭ３、Ｍ４のゲートに入力され
る。
ｃの電圧がＶＣＭより大きいためにＭ５のゲートソース
間に電圧が印加されてＭ５が導通し、Ｍ１とＭ２が消え
て、第１差動増幅部１０は動作せず、第２差動増幅部２
０が動作する。この場合ＶＣＭが低くても第２差動増幅
部２０が正常動作するようにするために一定のオフセッ
ト電圧が第１入力電圧（Ｖｉｎ+）と第２入力電圧（Ｖ
ｉｎ−）に加えられてＭ３、Ｍ４のゲートに入力され
る。
【００６５】Ｍ１、Ｍ２とＭ３、Ｍ４が同じ特性を有す
るトランジスタであるならば、電流がＩｂに一定なため
にｇｍは前記ＶＣＭ>Ｖｃである場合と同一である。こ
の時ｇｍは数式４で表現できる。
るトランジスタであるならば、電流がＩｂに一定なため
にｇｍは前記ＶＣＭ>Ｖｃである場合と同一である。こ
の時ｇｍは数式４で表現できる。
【００６６】Ｍ５が完全に付かなかったり消えなくてＭ
１〜Ｍ４に全て電流が流れる場合が上の２種類領域の中
間領域であって、この時Ｍ１〜Ｍ４の電流が全て同一で
あれば、ｇｍは次の式の通りである。
１〜Ｍ４に全て電流が流れる場合が上の２種類領域の中
間領域であって、この時Ｍ１〜Ｍ４の電流が全て同一で
あれば、ｇｍは次の式の通りである。
【００６７】
【００６８】つまり、ＶＣＭがＶｃ付近にある場合図７
ａに現れたように４０％程度のｇｍ変化がある。これは
ＮＭＯＳとＰＭＯＳを組み合わせて構成する前記従来技
術の場合と同程度の変化であるので本発明の方式による
ｇｍの変動が技術的に不利益であると見ることはできな
い。
ａに現れたように４０％程度のｇｍ変化がある。これは
ＮＭＯＳとＰＭＯＳを組み合わせて構成する前記従来技
術の場合と同程度の変化であるので本発明の方式による
ｇｍの変動が技術的に不利益であると見ることはできな
い。
【００６９】また、この場合第１レベルシフタ３０、第
２レベルシフタ４０は図６のように第２定電流源３１と
第６トランジスタ（Ｍ６）、第３定電流源４１と第８ト
ランジスタ（Ｍ８）だけで構成するのが好ましいが、強
反転状態のＭＯＳ素子はゲートとソースの間の電圧がＭ
ＯＳの大きさと電流の関数であるのでそのような値を調
節して所望のオフセット電圧を得ることができ、それに
基づいて素子数が減る利点を得ることができるためであ
る。
２レベルシフタ４０は図６のように第２定電流源３１と
第６トランジスタ（Ｍ６）、第３定電流源４１と第８ト
ランジスタ（Ｍ８）だけで構成するのが好ましいが、強
反転状態のＭＯＳ素子はゲートとソースの間の電圧がＭ
ＯＳの大きさと電流の関数であるのでそのような値を調
節して所望のオフセット電圧を得ることができ、それに
基づいて素子数が減る利点を得ることができるためであ
る。
【００７０】また、Ｖｃ付近でｇＭが不均一になる短所
を克服するために、第１差動増幅部１０、第２差動増幅
部２０のＭＯＳ素子を弱反転（weak inversion）領域で
動作させることによって全領域にかけて均一なｇｍを得
ることができるが、弱反転領域でのＭＯＳ素子の電圧電
流関係は次の数式９の通りである。
を克服するために、第１差動増幅部１０、第２差動増幅
部２０のＭＯＳ素子を弱反転（weak inversion）領域で
動作させることによって全領域にかけて均一なｇｍを得
ることができるが、弱反転領域でのＭＯＳ素子の電圧電
流関係は次の数式９の通りである。
【００７１】 ここで、Ｉはソースドレーン間の電流を示し、Ｖｇｓは
ＭＯＳのゲートとソース間の電圧を示す。
ＭＯＳのゲートとソース間の電圧を示す。
【００７２】従って弱反転領域でのＭＯＳ素子はバイポ
ーラトランジスタと類似した電圧−電流関係を有して、
ｇｍは次の通りに表現される。
ーラトランジスタと類似した電圧−電流関係を有して、
ｇｍは次の通りに表現される。
【００７３】
【００７４】従って弱反転領域で動作させる本第２実施
例の場合は定数Ｎが添加されたことを除いては（Ｎは約
２程度の値でバイポーラに比べてｇｍは半分程度にな
る）バイポーラ素子の場合である第１実施例の場合と類
似した均一なｇｍを得ることができる。この時のｇｍの
変化を図７ｂに示した。
例の場合は定数Ｎが添加されたことを除いては（Ｎは約
２程度の値でバイポーラに比べてｇｍは半分程度にな
る）バイポーラ素子の場合である第１実施例の場合と類
似した均一なｇｍを得ることができる。この時のｇｍの
変化を図７ｂに示した。
【００７５】弱反転領域で素子を動作させる場合消費電
力が少なくなる追加的有利な点があるために、低電力の
応用では第１レベルシフタ３０と第２レベルシフタ４０
のＭＯＳ素子も弱反転領域で動作させることが全体消費
電力を減らす観点で好ましいが、図６のＭ６、Ｍ８を弱
反転領域で動作させる場合電流が小さくなければならな
いためにＶｇｓが小さくなり充分なオフセット電圧を確
保できない問題点があるので、この場合他のＭＯＳトラ
ンジスタや抵抗、ダイオードなどの追加電圧差を発生さ
せる素子の付加が好ましい。
力が少なくなる追加的有利な点があるために、低電力の
応用では第１レベルシフタ３０と第２レベルシフタ４０
のＭＯＳ素子も弱反転領域で動作させることが全体消費
電力を減らす観点で好ましいが、図６のＭ６、Ｍ８を弱
反転領域で動作させる場合電流が小さくなければならな
いためにＶｇｓが小さくなり充分なオフセット電圧を確
保できない問題点があるので、この場合他のＭＯＳトラ
ンジスタや抵抗、ダイオードなどの追加電圧差を発生さ
せる素子の付加が好ましい。
【００７６】以上で説明した本発明の実施例は一つの実
施例に過ぎず、本発明が実施例に限定されるわけではな
く、技術的思想の同一性内で、前記実施例の他に多様な
変更や変形が可能であるのは自明なことである。
施例に過ぎず、本発明が実施例に限定されるわけではな
く、技術的思想の同一性内で、前記実施例の他に多様な
変更や変形が可能であるのは自明なことである。
【００７７】例えば、本発明の差動増幅器はＰ形半導体
素子を使用しても実現でき、前記ようにレベルシフタ部
でも様々な変形が可能であり、接合形電界効果トランジ
スタ（ＪＦＥＴ）や他の３端子増幅素子に全て適用可能
であるのは当然のことであり、ＳｉＧｅやＧａＡｓのよ
うな化合物半導体素子を利用しても実現できる。
素子を使用しても実現でき、前記ようにレベルシフタ部
でも様々な変形が可能であり、接合形電界効果トランジ
スタ（ＪＦＥＴ）や他の３端子増幅素子に全て適用可能
であるのは当然のことであり、ＳｉＧｅやＧａＡｓのよ
うな化合物半導体素子を利用しても実現できる。
【００７８】但し、ＧａＡｓ工程を利用し製作する金属
半導体電界効果トランジスタ（MESFET）を使用する場合
は相補性の素子を作るのが難しいために、本発明の実施
例とは異なる形態のレベルシフト回路を使用しなければ
ならない。
半導体電界効果トランジスタ（MESFET）を使用する場合
は相補性の素子を作るのが難しいために、本発明の実施
例とは異なる形態のレベルシフト回路を使用しなければ
ならない。
【００７９】
【発明の効果】本発明はＮ形だけ、またはＰ形の素子だ
け差動入力器を実現し、レール−ツ−レール全範囲で一
定のｇｍを有する回路を構成しながら、電流出力を２個
の端子として、従来技術のように電流出力段子が四つに
なって付加的回路を必要とせず、既存の差動増幅器回路
をそのまま置き替えて使用しても全く問題が発生しない
ようにした。
け差動入力器を実現し、レール−ツ−レール全範囲で一
定のｇｍを有する回路を構成しながら、電流出力を２個
の端子として、従来技術のように電流出力段子が四つに
なって付加的回路を必要とせず、既存の差動増幅器回路
をそのまま置き替えて使用しても全く問題が発生しない
ようにした。
【００８０】また、常に一定のバイアス電流が出力され
るように構成することによって差動増幅器の次の段でバ
イアス電流の変動を補償するための付加回路を必要とし
ないようにした。
るように構成することによって差動増幅器の次の段でバ
イアス電流の変動を補償するための付加回路を必要とし
ないようにした。
【図１】従来技術のＮＰＮトランジスタで構成された差
動増幅器を示す図面である。
動増幅器を示す図面である。
【図２】従来技術のＮＰＮとＰＮＰ相補性素子の結合に
よってレール−ツ−レール動作を行うようにした差動増
幅器を示す図面である。
よってレール−ツ−レール動作を行うようにした差動増
幅器を示す図面である。
【図３】従来技術のＮＰＮとＰＮＰ相補性素子の結合に
よってレール−ツ−レール動作をするようにした差動増
幅器で同相電圧の変動によるトランスコンダクタンスの
変化を示した図面である。
よってレール−ツ−レール動作をするようにした差動増
幅器で同相電圧の変動によるトランスコンダクタンスの
変化を示した図面である。
【図４】本発明の第１実施例による差動増幅器を示す。
【図５ａ】本発明の第１実施例による差動増幅器で第１
差動増幅部が動作する時のトランスコンダクタンスの変
化を示す。
差動増幅部が動作する時のトランスコンダクタンスの変
化を示す。
【図５ｂ】本発明の第１実施例による差動増幅器で第２
差動増幅部が動作する時のトランスコンダクタンスの変
化を示す。
差動増幅部が動作する時のトランスコンダクタンスの変
化を示す。
【図５ｃ】本発明の第１実施例による差動増幅器で総ト
ランスコンダクタンスの変化を示す。
ランスコンダクタンスの変化を示す。
【図６】本発明の第２実施例による差動増幅器を示す。
【図７ａ】本発明の第２実施例による差動増幅器で第１
差動増幅部と第２差動増幅部が強反転領域で動作する場
合のｇｍの変化を示す図面である。
差動増幅部と第２差動増幅部が強反転領域で動作する場
合のｇｍの変化を示す図面である。
【図７ｂ】本発明の第２実施例による差動増幅器で第１
差動増幅部と第２差動増幅部が弱反転領域で動作する場
合の総トランスコンダクタンスの変化を示す図面であ
る。
差動増幅部と第２差動増幅部が弱反転領域で動作する場
合の総トランスコンダクタンスの変化を示す図面であ
る。
１０ 第１差動増幅部 ２０ 第２差動増幅部 ３０ 第１レベルシフタ部 ３１ 第２定電流源 ４０ 第２レベルシフタ部 ４１ 第３定電流源 ５０ 電流スイッチ部 ６０ 第１定電流源部 Ｉ１ 第１出力電流 Ｉ２ 第２出力電流 Ｉ３ 第３出力電流 Ｉ４ 第４出力電流 Ｍ６ 第６トランジスタ Ｖｉｎ＋ 第１入力電圧 Ｖｉｎ− 第２入力電圧 Ｖｂｅ 動作電圧 Ｖｃｅ 最小動作電圧 ＶＣ エミッタ間の電圧 Ｑ１ 第１トランジスタ Ｑ２ 第２トランジスタ Ｑ３ 第３トランジスタ Ｑ４ 第４トランジスタ Ｑ６ 第６トランジスタ Ｑ７ 第７トランジスタ Ｑ８ 第８トランジスタ Ｑ９ 第９トランジスタ
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5J066 AA01 AA12 AA21 CA32 FA15 HA08 HA10 HA17 HA19 HA39 KA02 KA05 KA06 KA18 MA21 ND01 ND22 ND23 PD02 PD03 TA02 5J069 AA01 AA12 AA21 CA32 FA15 HA08 HA10 HA17 HA19 HA39 KA02 KA05 KA06 KA18 MA21 TA02
Claims (15)
- 【請求項１】 第１入力電圧と第２入力電圧の差に応じ
て第１出力電流と第２出力電流の差を発生させる第１差
動増幅部;第１入力電圧と第２入力電圧の差に応じて第
３出力電流と第４出力電流の差を発生させる第２差動増
幅部;前記第１差動増幅部の第１入力電圧と前記第２差
動増幅部の第１入力電圧の間に一定のオフセット電圧の
差を維持させる第１レベルシフタ部;前記第１差動増幅
部の第２入力電圧と前記第２差動増幅部の第２入力電圧
の間に一定のオフセット電圧の差を維持する第２レベル
シフタ部;前記第１差動増幅部と第２差動増幅部の間に
連結され、一定の基準電圧が印加されて前記第１差動増
幅部と第２差動増幅部の各々が動作する同相入力範囲を
分割する電流スイッチ部;及び前記第１差動増幅部の第
１出力電流と第２出力電流及び前記第２差動増幅部の第
３出力電流と第４出力電流の総和を一定に維持させる第
１定電流源部を含み;前記第１差動増幅部の第１出力電
流端子と前記第２差動増幅部の第３出力電流端子が連結
されて一つの出力電流端子を構成し、 前記第１差動増幅部の第２出力電流端子と前記第２差動
増幅部の第４出力電流端子が連結されて他の一つの出力
電流端子を構成する、差動増幅器。 - 【請求項２】 前記第１差動増幅部は第１の３端子増幅
素子と第２の３端子増幅素子を有し;前記第１の３端子
増幅素子と第２の３端子増幅素子は各々電流入力のため
の端子、電流出力のための端子及び制御信号供給のため
の端子を有し;前記第１の３端子増幅素子の電流出力の
ための端子と前記第２の３端子増幅素子の電流出力のた
めの端子が連結されて前記電流スイッチ部と定電流源部
の共通端子に連結される、請求項１に記載の差動増幅
器。 - 【請求項３】 前記第２差動増幅部は第３の３端子増幅
素子と第４の３端子増幅素子を有し;前記第３の３端子
増幅素子と第４の３端子増幅素子は各々電流入力のため
の端子、電流出力のための端子及び制御信号供給のため
の端子を有し;前記第３の３端子増幅素子の電流出力の
ための端子と前記第４の３端子増幅素子の電流出力のた
めの端子が連結されて前記電流スイッチ部の電流入力の
ための端子に連結される、請求項１に記載の差動増幅
器。 - 【請求項４】 前記第１差動増幅部の第１の３端子増幅
素子と第２の３端子増幅素子及び第２差動増幅部の第３
の３端子増幅素子と第４の３端子増幅素子は全てＮ形の
一つの形でだけ構成されることを特徴とする、請求項２
または３に記載の差動増幅器。 - 【請求項５】 前記第１差動増幅部の第１の３端子増幅
素子と第２の３端子増幅素子及び第２差動増幅部の第３
の３端子増幅素子と第４の３端子増幅素子は全てＰ形の
一つの形でだけ構成されることを特徴とする、請求項２
または３に記載の差動増幅器。 - 【請求項６】 前記電流スイッチ部は第５の３端子増幅
素子で構成され;前記第５の３端子増幅素子の電流入力
のための端子が第１差動増幅部の第１の３端子増幅素子
と第２の３端子増幅素子の共通端子に連結され;前記第
５の３端子増幅素子の電流出力のための端子が第１差動
増幅部の第２の３端子増幅素子と第４の３端子増幅素子
の共通端子に連結され;前記第５の３端子増幅素子の制
御信号供給のための端子に所定の基準電圧が印加されて
前記第１差動増幅部と第２差動増幅部の各々が動作する
同相入力範囲を分割する、請求項２または３に記載の差
動増幅器。 - 【請求項７】 前記第１定電流源部は、前記電流スイッ
チ部と第１の３端子増幅素子と第２の３端子増幅素子の
共通端子に連結され;前記第１差動増幅部の第１出力電
流と第２出力電流及び第２差動増幅部の第３出力電流と
第４出力電流の総合を一定に維持する、請求項２または
３に記載の差動増幅器。 - 【請求項８】 前記第１レベルシフタ部は入力段子が前
記第１差動増幅部の第１入力電圧端子に連結され;出力
段子が前記第２差動増幅部の第１入力電圧端子に連結さ
れ;第１差動増幅部の前記入力電圧端子と第２差動増幅
部の前記入力電圧端子の間で必要なオフセット電圧の大
きさに応じて一つ以上の電位差発生素子と第２定電流源
を有する、請求項１に記載の差動増幅器。 - 【請求項９】 前記第２レベルシフタ部は入力段子が前
記第１差動増幅部の第２入力電圧端子に連結され;出力
段子が前記第２差動増幅部の第２入力電圧端子に連結さ
れ;第１差動増幅部の前記入力電圧端子と第２差動増幅
部の前記入力電圧端子の間で必要なオフセット電圧の大
きさに応じて一つ以上の電位差発生素子と第３定電流源
を有する、請求項１に記載の差動増幅器。 - 【請求項１０】 前記第１レベルシフタ部と第２レベル
シフタ部は、前記電位差発生素子の一つとしてＮ形また
はＰ形のうちのある一つの形を有する３端子増幅素子を
使用し入力電圧フォロアー形態で構成された、請求項８
または９に記載の差動増幅器。 - 【請求項１１】 前記第１レベルシフタ部と第２レベル
シフタ部は、前記第１差動増幅部と第２差動増幅部をＮ
形３端子増幅素子で構成する場合はＰ形の３端子増幅素
子を電位差発生素子として用いて構成し;前記第１差動
増幅部と第２差動増幅部をＰ形３端子増幅素子で構成す
る場合はＮ形の３端子増幅素子を電位差発生素子として
用いて構成する、請求項８または９に記 載の差動増幅
器。 - 【請求項１２】 前記第１レベルシフタ部と第２レベル
シフタ部は、 前記電位差発生素子として一つ以上の抵抗、ダイオード
または他の３端子増幅素子を付加した、請求項１に記載
の差動増幅器。 - 【請求項１３】 前記３端子増幅素子はバイポーラトラ
ンジスタである、請求項２または３に記載の差動増幅
器。 - 【請求項１４】 前記３端子増幅素子はモストランジス
タである、請求項２または３に記載の差動増幅器。 - 【請求項１５】 前記第１差動増幅部と第２差動増幅部
のモストランジスタが弱反転領域で動作するように前記
第１定電流源部の電流値を前記第１差動増幅部と前記第
２差動増幅部を構成するモストランジスタのサブスレッ
シュホールド電流値とする、請求項１４に記載の差動増
幅器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000065568A KR20020035324A (ko) | 2000-11-06 | 2000-11-06 | 차동 증폭기 |
| KR2000-065568 | 2000-11-06 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002185272A true JP2002185272A (ja) | 2002-06-28 |
Family
ID=19697406
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001340381A Pending JP2002185272A (ja) | 2000-11-06 | 2001-11-06 | 差動増幅器 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US20020089377A1 (ja) |
| JP (1) | JP2002185272A (ja) |
| KR (1) | KR20020035324A (ja) |
| DE (1) | DE10154170A1 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006050296A (ja) * | 2004-08-05 | 2006-02-16 | Nec Corp | 差動増幅器、及びそれを用いた表示装置のデータドライバ |
| US7737781B2 (en) | 2007-08-13 | 2010-06-15 | Hynix Semiconductor Inc. | Differential amplifier and input circuit using the same |
| JP2010522503A (ja) * | 2007-03-19 | 2010-07-01 | クゥアルコム・インコーポレイテッド | Ｒｆ通信用線形トランスコンダクタ |
| US8315113B2 (en) | 2009-05-20 | 2012-11-20 | SK Hynix Inc. | Non-volatile semiconductor memory circuit with improved resistance distribution |
| US8654991B2 (en) | 2009-06-05 | 2014-02-18 | Rohm Co., Ltd. | Audio signal amplifier circuit |
| US9923522B2 (en) | 2014-07-08 | 2018-03-20 | Mitsubishi Electric Corporation | Operational amplifier circuit and bias current supply method |
| WO2018088373A1 (ja) * | 2016-11-10 | 2018-05-17 | 国立大学法人東北大学 | バイアス回路及び増幅装置 |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7099098B2 (en) * | 2003-01-22 | 2006-08-29 | Stmicroelectronics, Inc. | Preamplifier circuit and method for a disk drive device |
| KR100576716B1 (ko) | 2003-12-23 | 2006-05-03 | 한국전자통신연구원 | 출력 전류의 왜곡이 보상된 트랜스컨덕터 회로 |
| US7683717B2 (en) * | 2005-12-15 | 2010-03-23 | Intelleflex Corporation | Fully differential amplifier with continuous-time offset reduction |
| JP2008124647A (ja) * | 2006-11-09 | 2008-05-29 | Sanyo Electric Co Ltd | 増幅器およびそれを搭載した通信システム |
| US8076973B2 (en) | 2007-02-22 | 2011-12-13 | Intelleflex Corporation | Fully differential amplifier with continuous-time offset reduction |
| US7646220B2 (en) * | 2007-09-27 | 2010-01-12 | Omnivision Technologies, Inc. | Reduced voltage subLVDS receiver |
| US8102211B2 (en) | 2010-06-08 | 2012-01-24 | Qualcomm, Incorporated | Rail-to-rail input stage circuit with dynamic bias control |
| US8841970B2 (en) | 2012-03-22 | 2014-09-23 | Qualcomm Incorporated | Low GM transconductor |
| KR102051846B1 (ko) | 2012-07-31 | 2019-12-05 | 삼성디스플레이 주식회사 | 디스플레이 구동 회로 및 그것을 포함하는 표시 장치 |
| JP6503663B2 (ja) * | 2014-09-10 | 2019-04-24 | 住友電気工業株式会社 | 差動増幅回路 |
| US9473122B1 (en) * | 2015-08-27 | 2016-10-18 | Qualcomm Incorporated | Rail-to-rail input stage circuit with constant transconductance |
| EP3350920B1 (en) | 2015-09-15 | 2020-10-07 | Firecomms Limited | A transconductance current source |
| CN105515536A (zh) * | 2015-12-03 | 2016-04-20 | 瑞声声学科技(深圳)有限公司 | 轨到轨放大器 |
-
2000
- 2000-11-06 KR KR1020000065568A patent/KR20020035324A/ko not_active Application Discontinuation
-
2001
- 2001-11-02 US US10/000,418 patent/US20020089377A1/en not_active Abandoned
- 2001-11-05 DE DE10154170A patent/DE10154170A1/de not_active Withdrawn
- 2001-11-06 JP JP2001340381A patent/JP2002185272A/ja active Pending
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006050296A (ja) * | 2004-08-05 | 2006-02-16 | Nec Corp | 差動増幅器、及びそれを用いた表示装置のデータドライバ |
| JP2010522503A (ja) * | 2007-03-19 | 2010-07-01 | クゥアルコム・インコーポレイテッド | Ｒｆ通信用線形トランスコンダクタ |
| US8086207B2 (en) | 2007-03-19 | 2011-12-27 | Qualcomm Incorporated | Linear transconductor for RF communications |
| US8385872B2 (en) | 2007-03-19 | 2013-02-26 | Qualcomm Incorporated | Linear transconductor for RF communications |
| US7737781B2 (en) | 2007-08-13 | 2010-06-15 | Hynix Semiconductor Inc. | Differential amplifier and input circuit using the same |
| US8315113B2 (en) | 2009-05-20 | 2012-11-20 | SK Hynix Inc. | Non-volatile semiconductor memory circuit with improved resistance distribution |
| US8654991B2 (en) | 2009-06-05 | 2014-02-18 | Rohm Co., Ltd. | Audio signal amplifier circuit |
| US9923522B2 (en) | 2014-07-08 | 2018-03-20 | Mitsubishi Electric Corporation | Operational amplifier circuit and bias current supply method |
| WO2018088373A1 (ja) * | 2016-11-10 | 2018-05-17 | 国立大学法人東北大学 | バイアス回路及び増幅装置 |
| JPWO2018088373A1 (ja) * | 2016-11-10 | 2019-10-03 | 国立大学法人東北大学 | バイアス回路及び増幅装置 |
| US10897230B2 (en) | 2016-11-10 | 2021-01-19 | Tohoku University | Bias circuit and amplification apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20020035324A (ko) | 2002-05-11 |
| DE10154170A1 (de) | 2002-06-13 |
| US20020089377A1 (en) | 2002-07-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2002185272A (ja) | 差動増幅器 | |
| JP2843832B2 (ja) | 演算増幅器回路 | |
| KR890004647B1 (ko) | 정전류원회로 및 이 회로를 사용한 차동증폭기 | |
| KR101485725B1 (ko) | 시스템 | |
| US6433637B1 (en) | Single cell rail-to-rail input/output operational amplifier | |
| EP2879292A1 (en) | Amplifier arrangement | |
| US8797100B2 (en) | Circuit unit, bias circuit with circuit unit and differential amplifier circuit with first and second circuit unit | |
| JPH08204470A (ja) | 演算増幅器 | |
| CN109546981B (zh) | 差分输入电路及放大电路、显示装置 | |
| JPH08250941A (ja) | 低歪差動増幅回路 | |
| JP2008288900A (ja) | 差動増幅器 | |
| JPH07114332B2 (ja) | 相補形カレント・ミラー回路を用いたダイアモンド・フォロワ回路及びゼロ・オフセットの増幅器 | |
| JPH0993055A (ja) | 演算増幅器 | |
| US20080169847A1 (en) | Driver and driver/receiver system | |
| US8723593B2 (en) | Bias voltage generation circuit and differential circuit | |
| US10574200B2 (en) | Transconductance amplifier | |
| US6788143B1 (en) | Cascode stage for an operational amplifier | |
| EP1391985B1 (en) | Wideband cmos gain stage | |
| CN108964617A (zh) | 运算放大器电路 | |
| TWI753758B (zh) | 電流鏡裝置 | |
| Malavolta et al. | A self-biased operational amplifier of constant gm for 1.5 V rail-to-rail operation in 130nm CMOS | |
| CN112448684B (zh) | 运算放大器 | |
| JP5974998B2 (ja) | 演算増幅器 | |
| US6831501B1 (en) | Common-mode controlled differential gain boosting | |
| US7012465B2 (en) | Low-voltage class-AB output stage amplifier |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040510 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20041108 |