JP6503663B2 - 差動増幅回路 - Google Patents

Description

本発明は、光変調器の駆動回路等に使用される差動増幅回路に関する。

ディジタル変調によって信号を送信する場合、変調方式に応じた低歪の増幅回路が用いられる。例えば特許文献１には、低歪特性の信号を得るために線形性の向上を図った差動増幅回路が記載されている。図１０に示されるように、この差動増幅回路１００は、トランジスタ１１２，１１３，１２２，１２３によって構成されており、非線形性を有する差動対１１１に対して、同様に非線形性を有する差動対１２１が並列に接続されている。これにより、差動対１１１の出力電流Ｉｄ１１と差動対１２１の出力電流Ｉｄ１４との非線形性、及び差動対１１１の出力電流Ｉｄ１２と差動対１２１の出力電流Ｉｄ１３との非線形性が、それぞれ相殺される構成となっている。

例えば特許文献２〜５にも、差動増幅回路に係る技術が記載されている。また、例えばコアネットワークを構成する光伝送システムなどでは、四位相偏移変調（ＱＰＳＫ：Quadrature Phase Shift Keying）等の位相遷移変調方式において、光変調器の駆動回路等に低歪の差動増幅回路が使用される。

米国特許第７０７６２２６号明細書 特開平１−２６１９０５号公報 特許第２９１５４４０号公報 米国特許第５２２７６８１号明細書 米国特許出願公開第２０１１／０３０４３９４号明細書

ところで、通信ネットワークの大容量化のために、光伝送装置の性能向上が要求されており、差動増幅回路にも低消費電力化等が要求されている。ここで、上述した差動増幅回路１００では、差動対１１１の出力電流Ｉｄ１１及び差動対１２１の出力電流Ｉｄ１４と、差動対１１１の出力電流Ｉｄ１２及び差動対１２１の出力電流Ｉｄ１３とは、それぞれ相殺される構成となっている。このため、合計された出力電流（Ｉｄ１１＋Ｉｄ１４）は差動対１１１が一つのみの場合の出力電流Ｉｄ１１よりも小さくなり、合計された出力電流（Ｉｄ１２＋Ｉｄ１３）は差動対１１１が一つのみの場合の出力電流Ｉｄ１２よりも小さくなる。ここで、出力電流Ｉｄ１１、Ｉｄ１２の最大絶対値が電流源Ｉｓｓの流す電流値Ｉｓｓに等しくなり、出力電流Ｉｄ１３、Ｉｄ１４の絶対最大値が電流源Ｉｓｓ／ｎの流す電流値Ｉｓｓ／ｎに等しくなる。よって、出力電流（Ｉｄ１１＋Ｉｄ１４）と出力電流（Ｉｄ１２＋Ｉｄ１３）のそれぞれの振幅は、Ｉｓｓ−Ｉｓｓ／nとなる。一方、差動増幅回路１００が消費する電流は、２つの電流源がそれぞれ消費する電流の合計（Ｉｓｓ＋Ｉｓｓ／ｎ）となる。したがって、差動増幅回路１００は、差動対１１１（電流Ｉｓｓ）が一つのみの場合と比較して、消費電流（Ｉｓｓ＋Ｉｓｓ／ｎ）は増加するにもかかわらず、出力電流の振幅(Ｉｓｓ−Ｉｓｓ／ｎ)は低下する。

また、差動対１１１のみからなる差動増幅回路では、差動対１１１へ入力される電圧に対して十分な線形動作範囲を得ることができないおそれがある。このため、低消費電力化及び線形動作範囲が改善された差動増幅回路が求められている。

本発明は、低消費電力化が可能であり、線形動作範囲を広げることができる差動増幅回路を提供することを目的とする。

本発明の一形態に係る差動増幅回路は、互いに位相が逆の正相入力電圧と逆相入力電圧とが入力され、正相入力電圧と逆相入力電圧との差に応じて大きさが変化する、互いに位相が逆の正相出力電流と逆相出力電流とを出力する差動増幅回路であって、第１のトランジスタ、第２のトランジスタ、第１の抵抗、及び第２の抵抗を有する第１の差動対回路と、第３のトランジスタ、第４のトランジスタ、第３の抵抗、及び第４の抵抗を有する第２の差動対回路と、第１の抵抗と第２の抵抗とが接続された第１の接続点と、第３の抵抗と第４の抵抗とが接続された第２の接続点と、に共通して接続される第１の電流源と、を備え、第１のトランジスタの一方の電流端子は、第１の抵抗及び第２の抵抗を介して第２のトランジスタの一方の電流端子に接続され、第３のトランジスタの一方の電流端子は、第３の抵抗及び第４の抵抗を介して第４のトランジスタの一方の電流端子に接続され、正相入力電圧は、第１のトランジスタの制御端子に入力されると共に、第１の電圧値だけシフトされて第３のトランジスタの制御端子に入力され、逆相入力電圧は、第２のトランジスタの制御端子に入力されると共に、第１の電圧値だけシフトされて第４のトランジスタの制御端子に入力され、正相出力電流は、第１のトランジスタ及び第３のトランジスタのそれぞれから出力される電流を含んでおり、逆相出力電流は、第２のトランジスタ及び第４のトランジスタのそれぞれから出力される電流を含んでいる。

本発明によれば、低消費電力化が可能であり、線形動作範囲を広げることができる差動増幅回路を提供できる。

図１は、第１実施形態に係る差動増幅回路の回路構成を示す図である。 図２は、比較例に係る差動増幅回路の回路構成を示す図である。 図３は、第１〜第４トランジスタの電圧変化に伴う出力電流の変化を示す図である。 図４は、差動入力電圧に対する出力電流の利得を示す図である。 図５は、第１変形例に係る差動増幅回路の回路構成を示す図である。 図６は、第２変形例に係る差動増幅回路の回路構成を示す図である。 図７は、第３変形例に係る差動増幅回路の回路構成を示す図である。 図８は、差動増幅回路が用いられた進行波型増幅器の回路構成を示す図である。 図９は、出力電流の振幅に対する全高調波歪の変化を示す図である。 図１０は、差動増幅回路の回路構成の一例を示す図である。

［本願発明の実施形態の説明］
最初に本願発明の実施形態の内容を列記して説明する。本願発明の一実施形態は、互いに位相が逆の正相入力電圧と逆相入力電圧とが入力され、正相入力電圧と逆相入力電圧との差に応じて大きさが変化する、互いに位相が逆の正相出力電流と逆相出力電流とを出力する差動増幅回路であって、第１のトランジスタ、第２のトランジスタ、第１の抵抗、及び第２の抵抗を有する第１の差動対回路と、第３のトランジスタ、第４のトランジスタ、第３の抵抗、及び第４の抵抗を有する第２の差動対回路と、第１の抵抗と第２の抵抗とが接続された第１の接続点と、第３の抵抗と第４の抵抗とが接続された第２の接続点と、に共通して接続される第１の電流源と、を備え、第１のトランジスタの一方の電流端子は、第１の抵抗及び第２の抵抗を介して第２のトランジスタの一方の電流端子に接続され、第３のトランジスタの一方の電流端子は、第３の抵抗及び第４の抵抗を介して第４のトランジスタの一方の電流端子に接続され、正相入力電圧は、第１のトランジスタの制御端子に入力されると共に、第１の電圧値だけシフトされて第３のトランジスタの制御端子に入力され、逆相入力電圧は、第２のトランジスタの制御端子に入力されると共に、第１の電圧値だけシフトされて第４のトランジスタの制御端子に入力され、正相出力電流は、第１のトランジスタ及び第３のトランジスタのそれぞれから出力される電流を含んでおり、逆相出力電流は、第２のトランジスタ及び第４のトランジスタのそれぞれから出力される電流を含んでいる、差動増幅回路である。

この差動増幅回路によれば、正相出力電流および逆相出力電流の和は、第１の差動対回路と第２の差動対回路とに共通して接続されている第１の電流源の電流値と同じである。すなわち、正相出力電流及び逆相出力電流は、例えば２つの電流源による出力電流を互いに逆相になるように足し合わせなくてもよいため、相殺によるロスが無くなる。これにより、同じ電流振幅を得るにあたって小型化及び低消費電力化が図られる。また、第２の差動対回路には、第１の差動対回路に入力される電圧から第１の電圧値だけシフトされた電圧が入力される。これにより、第１の差動対回路の第１のトランジスタがＯＮして出力電流が流れる領域と、第２の差動対回路の第３のトランジスタがＯＮして出力電流が流れる領域とを、互いにずらすことができる。同様に、第１の差動対回路の第２のトランジスタがＯＮして出力電流が流れる領域と、第２の差動対回路の第４のトランジスタがＯＮして出力電流が流れる領域とを、互いにずらすことができる。さらに、第１のトランジスタの出力電流及び第３のトランジスタの出力電流は同じ信号位相となっており、第２のトランジスタの出力電流及び第４のトランジスタの出力電流は、同じ信号位相となっている。したがって、正相出力電流の差動入力電圧に対する利得には、出力電流の利得が低下する領域においては、出力電流の利得が加算される。また、逆相出力電流の差動入力電圧に対する利得には、出力電流の利得が低下する領域においては，出力電流の利得が加算される。これらの動作により、上記差動増幅回路の線形動作範囲を広げることができる。

また、差動増幅回路は、入力された入力電圧を第１の電圧値だけシフトして出力する２つの電圧シフト回路をさらに備え、正相入力電圧は、２つの電圧シフト回路のうちの一方を介して第３のトランジスタの制御端子に入力され、逆相入力電圧は、２つの電圧シフト回路のうちの他方を介して第４のトランジスタの制御端子に入力されてもよい。このような２つの電圧シフト回路を用いることによって、第１の電圧値を容易に調整することができる。

また、２つの電圧シフト回路のそれぞれは、電圧シフト用抵抗と電圧シフト用電流源とを有し、入力電圧は、電圧シフト用抵抗の一方の端子に入力され、電圧シフト用電流源は、電圧シフト用抵抗の他方の端子に接続され、電圧シフト用抵抗の他方の端子の電位が電圧シフト用抵抗の一方の端子の電位よりも低くなるように電圧シフト用抵抗に電流を流し、電圧シフト用抵抗の他方の端子は、入力電圧から第１の電圧値だけシフトされた電圧を出力してもよい。この場合、電圧シフト用抵抗の一方の端子から入力された入力電圧からシフトされる第１の電圧値を精度よく定めることができる。また、電圧シフト回路に用いられる電圧シフト用電流源の消費電流を、第１の電流源の消費電流よりも大幅に小さくできるため、消費電力の増加を抑制しつつ高性能化が可能な差動増幅回路を提供できる。

また、差動増幅回路は、２つのエミッタフォロワ回路を更に備え、２つのエミッタフォロワ回路のうち一方は、入力された第１の入力電圧に応じて正相入力電圧を出力し、２つのエミッタフォロワ回路のうち他方は、第１の入力電圧と位相が逆の第２の入力電圧が入力され、逆相入力電圧を出力してもよい。この場合、第１の差動対回路及び第２の差動対回路に入力される正相入力電圧又は逆相入力電圧は、第１のエミッタフォロワ回路又は第２のエミッタフォロワ回路から出力される電圧となるため、第１の差動対回路及び第２の差動対回路を一層高速に動作することができる。

また、正相入力電圧は、第２のトランジスタの制御端子に入力されると共に、第１の電圧値だけシフトされて第４のトランジスタの制御端子に入力され、逆相入力電圧は、第１のトランジスタの制御端子に入力されると共に、第１の電圧値だけシフトされて第３のトランジスタの制御端子に入力されてもよい。

［本願発明の実施形態の詳細］
以下、添付図面を参照して、本発明の好適な実施形態について詳細に説明する。なお、以下の説明において、同一要素又は同一機能を有する要素には、同一符号を用いることとし、重複する説明は省略する。

（第１実施形態）
図１は、第１実施形態に係る差動増幅回路の回路構成を示す図である。図１に示されるように、差動増幅回路１は、第１の差動対回路１１、第２の差動対回路２１、第１の電圧シフト回路３１、第２の電圧シフト回路３２、及び電流源（第１の電流源）Ｉｅｅ１を備えている。第１の差動対回路１１と第２の差動対回路２１とは、それぞれ電流源Ｉｅｅ１に接続されている。第１の差動対回路１１及び第２の差動対回路２１には、それぞれに正相入力電圧ＶＩＮ及び逆相入力電圧ＶＩＮＢが入力される。具体的には、端子Ｔ１を介して正相入力電圧ＶＩＮが第１の差動対回路１１及び第２の差動対回路２１に入力され、端子Ｔ２を介して逆相入力電圧ＶＩＮＢが第１の差動対回路１１及び第２の差動対回路２１に入力される。正相入力電圧ＶＩＮ及び逆相入力電圧ＶＩＮＢは、互いに位相が逆の関係にある高周波信号であり、一対にて一つの差動入力信号として扱われる。なお、本明細書における「接続」とは、直接的な接続に限らず、電気的な接続及び機能的な接続を含む。

第１の差動対回路１１は、第１のトランジスタ１２、第２のトランジスタ１３、第１の抵抗１４、及び第２の抵抗１５を有する。第１のトランジスタ１２及び第２のトランジスタ１３は、例えばＮＰＮ型のバイポーラトランジスタである。以下では、第１のトランジスタ１２及び第２のトランジスタ１３のベースを制御端子とし、第１のトランジスタ１２及び第２のトランジスタ１３のそれぞれのトランジスタにてコレクタ、エミッタを一対の電流端子とする。

第１のトランジスタ１２の制御端子は、端子Ｔ１に接続されている。第１のトランジスタ１２の一方の電流端子は、第１の抵抗１４及び第２の抵抗１５を介して、第２のトランジスタ１３の一方の電流端子に接続されている。第１のトランジスタ１２の他方の電流端子は、正相電流出力端子Ｉｏｕｔに接続されている。また、第２のトランジスタ１３の制御端子は、端子Ｔ２に接続されている。第２のトランジスタ１３の他方の電流端子は、逆相電流出力端子ＩｏｕｔＢに接続されている。第１の抵抗１４及び第２の抵抗１５の間に位置する第１の接続点１６には、電流源Ｉｅｅ１が接続されている。

第１の差動対回路１１において、第１のトランジスタ１２及び第２のトランジスタ１３の各パラメータ（例えばチャネル長Ｌとチャネル幅Ｗとの比率（以下、Ｗ／Ｌとする）、しきい値、及びオンオフ比等）は同一とする。また、第１の抵抗１４の抵抗値及び第２の抵抗１５の抵抗値は、互いに同一とする。

第２の差動対回路２１は、第３のトランジスタ２２、第４のトランジスタ２３、第３の抵抗２４、及び第４の抵抗２５を有する。第３のトランジスタ２２及び第４のトランジスタ２３は、例えばＮＰＮ型のバイポーラトランジスタである。以下では、第３のトランジスタ２２及び第４のトランジスタ２３のベースを制御端子とし、第３のトランジスタ２２及び第４のトランジスタ２３のそれぞれのトランジスタにてコレクタ、エミッタを一対の電流端子とする。

第３のトランジスタ２２の制御端子は、第１の電圧シフト回路３１を介して端子Ｔ１に接続されている。第３のトランジスタ２２の一方の電流端子は、第３の抵抗２４及び第４の抵抗２５を介して、第４のトランジスタ２３の一方の電流端子に接続されている。第３のトランジスタ２２の他方の電流端子は、正相電流出力端子Ｉｏｕｔに接続されている。また、第４のトランジスタ２３の制御端子は、第２の電圧シフト回路３２を介して端子Ｔ２に接続されている。第４のトランジスタ２３の他方の電流端子は、逆相電流出力端子ＩｏｕｔＢに接続されている。第３の抵抗２４及び第４の抵抗２５の間に位置する第２の接続点２６には、電流源Ｉｅｅ１が接続されている。したがって、電流源Ｉｅｅ１は、第１の差動対回路１１における第１の接続点１６と、第２の差動対回路２１における第２の接続点２６と、に共通して接続されている。

第２の差動対回路２１において、第３のトランジスタ２２及び第４のトランジスタ２３の各パラメータ（例えばＷ／Ｌ、しきい値、及びオンオフ比等）は同一とする。また、第３の抵抗２４の抵抗値及び第４の抵抗２５の抵抗値は、互いに同一とする。

第１の差動対回路１１における第１のトランジスタ１２のＷ／Ｌと、第２の差動対回路２１における第３のトランジスタ２２のＷ／Ｌとは、互いに異なっている。例えば、（第１のトランジスタ１２のＷ／Ｌ）：（第３のトランジスタ２２のＷ／Ｌ）は、５：１程度になっている。この場合、第１のトランジスタ１２及び第３のトランジスタ２２のチャネル長が互いに等しく、チャネル幅が互いに異なっていてもよいし、第１のトランジスタ１２及び第３のトランジスタ２２のチャネル長が互いに異なっており、チャネル幅が互いに等しくてもよい。なお、第１のトランジスタ１２のしきい値及びオンオフ比等は、第３のトランジスタ２２のしきい値及びオンオフ比等と同一でもよい。同様に、第１の差動対回路１１における第２のトランジスタ１３のＷ／Ｌと、第２の差動対回路２１における第４のトランジスタ２３のＷ／Ｌとは、互いに異なっている。

第１の電圧シフト回路３１は、入力された電圧を第１の電圧値だけシフトして出力する回路である。ここで、シフトとは、入力された電圧を所定の値だけ増加又は減少することとする。第１の電圧シフト回路３１の入力部は、端子Ｔ１に接続されており、第１の電圧シフト回路３１の出力部は、第３のトランジスタ２２の制御端子に接続されている。第１の電圧シフト回路３１は、例えば可変電圧源でもよい。実施形態では、第１の電圧シフト回路３１は、入力された正相入力電圧ＶＩＮを第１の電圧値だけ減少した電圧を第３のトランジスタ２２の制御端子に出力する。

第２の電圧シフト回路３２は、入力された電圧を上記第１の電圧値だけシフトして出力する回路である。第２の電圧シフト回路３２の入力部は、端子Ｔ２に接続されており、第２の電圧シフト回路３２の出力部は、第４のトランジスタ２３の制御端子に接続されている。第２の電圧シフト回路３２は、例えば可変電圧源でもよい。実施形態では、第２の電圧シフト回路３２は、入力された逆相入力電圧ＶＩＮＢを第１の電圧値だけ減少した電圧を第４のトランジスタ２３の制御端子に出力する。

次に、図１に示される差動増幅回路１の作用及び効果について説明する。まず、差動増幅回路１と比較するための差動増幅回路の説明を行う。図２は、比較例に係る差動増幅回路の回路構成を示す図である。図２に示される差動増幅回路２００は、第１のトランジスタ２１２、第２のトランジスタ２１３、第１の抵抗２１４、第２の抵抗２１５、及び電流源Ｉｅｅ１を備える。第１のトランジスタ２１２の制御端子は、正相入力電圧ＶＩＮが入力される端子Ｔ１１に接続されている。第２のトランジスタ２１３の制御端子は、逆相入力電圧ＶＩＮＢが入力される端子Ｔ１２に接続されている。第１のトランジスタ２１２の一方の電流端子は、第１の抵抗２１４及び第２の抵抗２１５を介して第２のトランジスタ２１３の一方の電流端子に接続されている。第１のトランジスタ２１２の他方の電流端子は、正相電流出力端子Ｉｏｕｔに接続されており、第２のトランジスタ２１３の他方の電流端子は、逆相電流出力端子ＩｏｕｔＢに接続されている。第１の抵抗２１４及び第２の抵抗２１５の間に位置する接続点２１６には、電流源Ｉｅｅ１が接続されている。

第１のトランジスタ２１２及び第２のトランジスタ２１３の各パラメータは、差動増幅回路１における第１のトランジスタ１２及び第２のトランジスタ１３の各パラメータと同一とする。

次に、差動増幅回路２００の回路動作について説明する。図２に示されるように、端子Ｔ１１から第１のトランジスタ２１２の制御端子に正相入力電圧ＶＩＮが入力され、第２のトランジスタ２１３の制御端子に逆相入力電圧ＶＩＮＢが入力される。これにより、第１のトランジスタ２１２の一対の電流端子及び第１の抵抗２１４を介して、電流源Ｉｅｅ１から正相電流出力端子Ｉｏｕｔに出力電流Ｉｄ２１が出力されると共に、第２のトランジスタ２１３の一対の電流端子及び第２の抵抗２１５を介して、電流源Ｉｅｅ１から逆相電流出力端子ＩｏｕｔＢに出力電流Ｉｄ２２が出力される。出力電流Ｉｄ２１は、第１のトランジスタ２１２の出力電流であり、出力電流Ｉｄ２２は、第２のトランジスタ２１３の出力電流である。このような差動増幅回路２００の線形動作範囲は、第１のトランジスタ２１２及び第２のトランジスタ２１３の線形領域によって定まる。

次に、本実施形態に係る差動増幅回路１の回路動作について説明する。図１に示されるように、第１の差動対回路１１における第１のトランジスタ１２の制御端子には、端子Ｔ１から差動入力電圧を構成する一対の相補入力電圧の一方である正相入力電圧ＶＩＮが入力される。また、第２の差動対回路２１における第３のトランジスタ２２の制御端子には、第１の電圧シフト回路３１を介することにより、正相入力電圧ＶＩＮから第１の電圧値だけ減少された電圧が入力される。これにより、第１のトランジスタ１２の一対の電流端子及び第１の抵抗１４を介して、電流源Ｉｅｅ１から正相電流出力端子Ｉｏｕｔに出力電流Ｉｄ１が出力されると共に、第３のトランジスタ２２の一対の電流端子及び第３の抵抗２４を介して、電流源Ｉｅｅ１から正相電流出力端子Ｉｏｕｔに出力電流Ｉｄ３が出力される。出力電流Ｉｄ１は、第１のトランジスタ１２の出力電流であり、出力電流Ｉｄ３は、第３のトランジスタ２２の出力電流である。

出力電流Ｉｄ１，Ｉｄ３は共に同じ正相入力電圧ＶＩＮを基づいて制御されるため、互いに同じ位相を持った電流信号となる。したがって、互いに加算されて正相電流出力端子Ｉｏｕｔに出力される。つまり、差動増幅回路１が出力する差動出力電流を構成する一対の相補出力電流の一方であり、正相電流出力端子Ｉｏｕｔに出力される正相出力電流Ｉ１は、出力電流Ｉｄ１，Ｉｄ３を含んだものとなっている。ここで、第１のトランジスタ１２の制御端子に入力される電圧と、第３のトランジスタ２２の制御端子に入力される電圧とは、第１の電圧値だけ異なっている。このため、第１のトランジスタ１２がＯＮとなり出力電流が流れる差動入力電圧の領域と、第３のトランジスタ２２がＯＮとなり出力電流が流れる差動入力電圧の領域とをずらすことができる。

同様に、第１の差動対回路１１における第２のトランジスタ１３の制御端子には、端子Ｔ２から差動入力電圧を構成する一対の相補入力電圧の他方である逆相入力電圧ＶＩＮＢが入力される。また、第２の差動対回路２１における第４のトランジスタ２３の制御端子には、第２の電圧シフト回路３２を介することにより、逆相入力電圧ＶＩＮＢから第１の電圧値だけ減少された電圧が入力される。これにより、第２のトランジスタ１３の一対の電流端子及び第２の抵抗１５を介して、電流源Ｉｅｅ１から逆相電流出力端子ＩｏｕｔＢに出力電流Ｉｄ２が出力されると共に、第４のトランジスタ２３の一対の電流端子及び第４の抵抗２５を介して、電流源Ｉｅｅ１から逆相電流出力端子ＩｏｕｔＢに出力電流Ｉｄ４が出力される。出力電流Ｉｄ２は、第２のトランジスタ１３の出力電流であり、出力電流Ｉｄ４は、第４のトランジスタ２３の出力電流である。

出力電流Ｉｄ２，Ｉｄ４は共に同じ逆相入力電圧ＶＩＮＢを基づいて制御されるため、互いに同じ位相を持った電流信号となる。したがって、互いに加算されて逆相電流出力端子ＩｏｕｔＢに出力される。つまり、差動増幅回路１が出力する差動出力電流を構成する一対の相補出力電流の他方であり、逆相電流出力端子ＩｏｕｔＢに出力される逆相出力電流Ｉ２は、出力電流Ｉｄ２，Ｉｄ４を含んだものとなっている。ここで、第２のトランジスタ１３の制御端子に入力される電圧と、第４のトランジスタ２３の制御端子に入力される電圧とは、第１の電圧値だけ異なっている。このため、第２のトランジスタ１３がＯＮとなり出力電流が流れる差動入力電圧の領域と、第４のトランジスタ２３がＯＮとなり出力電流が流れる差動入力電圧の領域とをずらすことができる。

なお、差動増幅回路１の回路動作中に正相入力電圧ＶＩＮと逆相入力電圧ＶＩＮＢとを互いに入れ替えてもよい。例えば、端子Ｔ１を介して逆相入力電圧ＶＩＮＢが第１の差動対回路１１及び第２の差動対回路２１に入力され、端子Ｔ２を介して正相入力電圧ＶＩＮが第１の差動対回路１１及び第２の差動対回路２１に入力されてもよい。この場合、正相入力電圧ＶＩＮは、第２のトランジスタ１３の制御端子に入力されると共に、第１の電圧値だけシフトされて第４のトランジスタ２３の制御端子に入力され、逆相入力電圧ＶＩＮＢは、第１のトランジスタ１２の制御端子に入力されると共に、第１の電圧値だけシフトされて第３のトランジスタ２２の制御端子に入力される。これにより、差動入力信号の極性を容易に反転させることができる。

図３は、差動入力電圧ＶＩＮ−ＶＩＮＢに対する第１〜第４トランジスタの出力電流Ｉｄ１〜Ｉｄ４の変化を示す図である。図３において、横軸は正相入力電圧ＶＩＮと逆相入力電圧ＶＩＮＢとの差（差動入力電圧ＶＩＮ−ＶＩＮＢ）を示し、縦軸は差動増幅回路１の出力電流値を示している。曲線４１は、差動入力電圧ＶＩＮ−ＶＩＮＢに対する出力電流Ｉｄ１の変化を示している。曲線４２は、差動入力電圧ＶＩＮ−ＶＩＮＢに対する出力電流Ｉｄ２の変化を示している。曲線４３は、差動入力電圧ＶＩＮ−ＶＩＮＢに対する出力電流Ｉｄ３の変化を示している。曲線４４は、差動入力電圧ＶＩＮ−ＶＩＮＢに対する出力電流Ｉｄ４の変化を示している。曲線４５は、曲線４１及び曲線４３を足し合わせた（正相出力電流Ｉ１）ものである。曲線４６は、曲線４２及び曲線４４を足し合わせたもの（逆相出力電流Ｉ２）である。また、差動入力電圧ＶＩＮ−ＶＩＮＢが０Ｖの場合に、出力電流Ｉｄ１，Ｉｄ３が同一の値となり、出力電流Ｉｄ２，Ｉｄ４が互いに０になるように、第１の電圧シフト回路３１及び第２の電圧シフト回路３２のシフトする第１の電圧値が定められている。すなわち、正相入力電圧ＶＩＮと逆相入力電圧ＶＩＮＢとが等しい場合、第１のトランジスタ１２及び第２のトランジスタ１３は共にＯＮ状態となっており、第３のトランジスタ２２及び第４のトランジスタ２３はＯＦＦ状態となっている。

図３に示されるように、差動入力電圧ＶＩＮ−ＶＩＮＢが０Ｖよりも大きくなるに伴って、出力電流Ｉｄ１（曲線４１）が増加し、出力電流Ｉｄ２（曲線４２）が減少すると共に、第３のトランジスタ２２がＯＮ状態となり出力電流Ｉｄ３（曲線４３）が増加する。また、第４のトランジスタ２３（曲線４４）のＯＦＦ状態は維持されるので、出力電流Ｉｄ４は０となる。この場合、正相電流出力端子Ｉｏｕｔから出力される電流は、出力電流Ｉｄ１，Ｉｄ３を含んだものになる。また、差動入力電圧ＶＩＮ−ＶＩＮＢが０Ｖよりも小さくなるに伴って、出力電流Ｉｄ２（曲線４２）が増加し、出力電流Ｉｄ１（曲線４１）が減少すると共に、第４のトランジスタ２３がＯＮ状態となり出力電流Ｉｄ４（曲線４４）が増加する。また、第３のトランジスタ２２のＯＦＦ状態は維持されるので、出力電流Ｉｄ３（曲線４３）は０となる。この場合、逆相電流出力端子ＩｏｕｔＢから出力される電流は、出力電流Ｉｄ２，Ｉｄ４を含んだものになる。

差動増幅回路１の増幅動作における非線形性は、差動入力電圧ＶＩＮ−ＶＩＮＢの絶対値の増加と共に、差動増幅回路１の利得が低下する為に発生する。図３に示されるように、差動増幅回路１においては、差動入力信号ＶＩＮ−ＶＩＮＢの絶対値の増加と共に所定の電圧値（第1の電圧値）を越えたところから第３のトランジスタ２２若しくは第４のトランジスタ２３がＯＮすることにより、それらの利得によって元の低下する利得が補償されて差動増幅回路１の非線形性が抑制される。

図４は、差動増幅回路１又は差動増幅回路２００の正相電流出力端子Ｉｏｕｔに出力される、差動入力電圧ＶＩＮ−ＶＩＮＢに対する正相出力電流Ｉ１（図１）および出力電流Ｉｄ２１（図２）の利得を示す図である。差動増幅回路２００における第１のトランジスタ２１２の各パラメータは、差動増幅回路１における第１のトランジスタ１２の各パラメータと同一であり、差動増幅回路２００における第２のトランジスタ２１３の各パラメータは、差動増幅回路１における第２のトランジスタ１３の各パラメータと同一であるとする。出力電流の利得は、各出力電流を差動入力電圧ＶＩＮ−ＶＩＮＢで微分することによって算出される。図４において、横軸は差動入力電圧ＶＩＮ−ＶＩＮＢを示し、縦軸は差動増幅回路１又は差動増幅回路２００の正相電流出力端子Ｉｏｕｔから出力される正相出力電流Ｉ１および出力電流Ｉｄ２１の利得を示している。曲線５１は、差動入力電圧ＶＩＮ−ＶＩＮＢに対する出力電流Ｉｄ３の利得の変化を示している。曲線５２は、出力電流Ｉｄ１，Ｉｄ４が足し合わされた電流の利得の変化を示している。曲線５３は、曲線５１及び曲線５２が足し合わされたものである。曲線１５１は、差動入力電圧ＶＩＮ−ＶＩＮＢに対する出力電流Ｉｄ２１の利得の変化を示している。差動増幅回路１において、差動入力電圧ＶＩＮ−ＶＩＮＢの変化に対して、出力電流の利得の変化が殆どない範囲が広いほど、差動増幅回路の線形動作範囲が広くなっていると評価される。

図４に示されるように、曲線１５１では、比較例に係る差動増幅回路２００の出力電流Ｉｄ２１の利得は、差動入力電圧ＶＩＮ−ＶＩＮＢが０Ｖの場合に最大値となる。また、出力電流Ｉｄ２１の利得は、差動入力電圧ＶＩＮ−ＶＩＮＢが０Ｖから正側あるいは負側に変化すると利得が低下する。出力電流Ｉｄ２１の利得が０の場合、出力電流Ｉｄ２１が０であるか、あるいは第１のトランジスタ２１２が飽和している。曲線１５１における差動入力電圧ＶＩＮ−ＶＩＮＢの変化に対して、出力電流の利得の変化が殆どない範囲（例えば、最大値に対する減少量の比が３％程度以内）は、差動入力電圧ＶＩＮ−ＶＩＮＢが約−０．１５Ｖから約０．１５Ｖまでの間だと確認できる。

これに対して、差動入力電圧ＶＩＮ−ＶＩＮＢが正側の向きに変化して曲線５１が上昇し始める点と、曲線５２が上昇し始める点とは、互いに異なっている。これは、第３のトランジスタ２２の制御端子に入力される電圧は、第１のトランジスタ１２の制御端子に入力される正相入力電圧ＶＩＮから第１の電圧値だけ減少されるからである。曲線５３が示すように、曲線５１と曲線５２とが足し合わされることによって、出力電流の利得の変化が殆どない範囲が曲線１５１と比較して広くなっている。具体的には、曲線５３における差動入力電圧ＶＩＮ−ＶＩＮＢの変化に対して、出力電流の利得の変化が殆どない範囲（例えば、最大値に対する減少量の比が３％程度以内）は、差動入力電圧ＶＩＮ−ＶＩＮＢが約−０．２５Ｖから約０．２５Ｖまでの間だと確認できる。すなわち、第１実施形態に係る差動増幅回路１の線形動作範囲が、比較例に係る差動増幅回路２００の線形動作範囲よりも約１．７倍に広がっている。

以上説明したように、第１実施形態に係る差動増幅回路１によれば、正相出力電流Ｉ１および逆相出力電流Ｉ２の和は、第１の差動対回路１１と第２の差動対回路２１とに共通して接続されている電流源Ｉｅｅ１の電流値と同じである。すなわち、正相出力電流Ｉ１及び逆相出力電流Ｉ２は、例えば図１０に示される差動増幅回路１００のように２つの電流源による出力電流を互いに逆相になるように足し合わせなくてもよいため、相殺によるロスが無くなる。これにより、同じ電流振幅を得るにあたって小型化及び低消費電力化が図られる。また、第２の差動対回路２１には、第１の差動対回路１１に入力される電圧から第１の電圧値だけシフトされた電圧が入力される。これにより、第１の差動対回路１１の第１のトランジスタ１２がＯＮして出力電流Ｉｄ１が流れる領域と、第２の差動対回路２１の第３のトランジスタ２２がＯＮして出力電流Ｉｄ３が流れる領域とを、互いにずらすことができる。同様に、第１の差動対回路１１の第２のトランジスタ１３がＯＮして出力電流Ｉｄ２が流れる領域と、第２の差動対回路２１の第４のトランジスタ２３がＯＮして出力電流Ｉｄ４が流れる領域とを、互いにずらすことができる。さらに、第１のトランジスタ１２の出力電流Ｉｄ１及び第３のトランジスタ２２の出力電流Ｉｄ３は同じ信号位相となっており、第２のトランジスタ１３の出力電流Ｉｄ２及び第４のトランジスタ２３の出力電流Ｉｄ４は、同じ信号位相となっている。したがって、正相出力電流Ｉ１の差動入力電圧ＶＩＮ−ＶＩＮＢに対する利得には、出力電流Ｉｄ１の利得が低下する領域においては、出力電流Ｉｄ３の利得が加算される。また、逆相出力電流Ｉ２の差動入力電圧ＶＩＮ−ＶＩＮＢに対する利得には、出力電流Ｉｄ２の利得が低下する領域においては，出力電流Ｉｄ４の利得が加算される。これらの動作により、差動増幅回路１の線形動作範囲を広げることができる。

また、差動増幅回路１は、第１の電圧値だけシフトして出力する第１の電圧シフト回路３１及び第２の電圧シフト回路３２を備え、正相入力電圧ＶＩＮは、第１の電圧シフト回路３１を介して第３のトランジスタ２２の制御端子に入力され、逆相入力電圧ＶＩＮＢは、第２の電圧シフト回路３２を介して第４のトランジスタ２３の制御端子に入力されてもよい。このように第１の電圧シフト回路３１及び第２の電圧シフト回路３２を用いることによって、第１の電圧値を容易に調整することができる。

（第１変形例）
図５は、第１変形例に係る差動増幅回路の回路構成を示す図である。差動増幅回路１Ａは、第１の電圧シフト用抵抗６１、第１のキャパシタ６２、及び電流源（電圧シフト用電流源）Ｉｅｅ２を有する第１の電圧シフト回路３１Ａと、第２の電圧シフト用抵抗６３、第２のキャパシタ６４、及び電流源（電圧シフト用電流源）Ｉｅｅ３を有する第２の電圧シフト回路３２Ａと、を備えている。

第１の電圧シフト回路３１Ａにおいて、第１の電圧シフト用抵抗６１の一方の端子は、端子Ｔ１に接続されており、第１の電圧シフト用抵抗６１の他方の端子は、第３のトランジスタ２２の制御端子に接続されている。第１のキャパシタ６２の一方の端子は、端子Ｔ１に接続されており、第１のキャパシタ６２の他方の端子は、第３のトランジスタ２２の制御端子に接続されている。電流源Ｉｅｅ２は、第１の電圧シフト用抵抗６１に電流を流すように、第１の電圧シフト用抵抗６１に接続されている可変電流源である。電流源Ｉｅｅ２は、第１の電圧シフト用抵抗６１の一方の端子に接続されていてもよいし、第１の電圧シフト用抵抗６１の他方の端子に接続されていてもよい。例えば、電流源Ｉｅｅ２が第１の電圧シフト用抵抗６１の他方の端子に接続されている場合、電流源Ｉｅｅ２は、第１の電圧シフト用抵抗６１の他方の端子の電位が第１の電圧シフト用抵抗６１の一方の端子の電位よりも低くなるように電流を流す。

第２の電圧シフト回路３２Ａにおいて、第２の電圧シフト用抵抗６３の一方の端子は、端子Ｔ２に接続されており、第２の電圧シフト用抵抗６３の他方の端子は、第４のトランジスタ２３の制御端子に接続されている。第２のキャパシタ６４の一方の端子は、端子Ｔ２に接続されており、第２のキャパシタ６４の他方の端子は、第４のトランジスタ２３の制御端子に接続されている。電流源Ｉｅｅ３は、第２の電圧シフト用抵抗６３に電流を流すように、第２の電圧シフト用抵抗６３に接続されている可変電流源である。電流源Ｉｅｅ３は、第２の電圧シフト用抵抗６３の一方の端子に接続されていてもよいし、第２の電圧シフト用抵抗６３の他方の端子に接続されていてもよい。例えば、電流源Ｉｅｅ３が第２の電圧シフト用抵抗６３の他方の端子に接続されている場合、電流源Ｉｅｅ３は、第２の電圧シフト用抵抗６３の他方の端子の電位が第２の電圧シフト用抵抗６３の一方の端子の電位よりも低くなるように電流を流す。

第１の電圧シフト用抵抗６１の抵抗値と、第２の電圧シフト用抵抗６３の抵抗値とは、互いに等しくなっている。第１のキャパシタ６２の容量値及び第２のキャパシタ６４の容量値は、互いに等しくなっており、例えば１００ｆＦ〜１ｐＦである。電流源Ｉｅｅ２が出力する電流値と、電流源Ｉｅｅ３が出力する電流値とは、互いに等しくなっている。

このような差動増幅回路１Ａにおいては、第１の電圧シフト用抵抗６１によって正相入力電圧ＶＩＮから降下した電圧が、第３のトランジスタ２２の制御端子に入力される。この降下する電圧の値は第１の電圧値であり、第１の電圧シフト用抵抗６１の抵抗値及び電流源Ｉｅｅ２が出力する電流値によって定められる。また、第４のトランジスタ２３の制御端子に入力される電圧も、逆相入力電圧ＶＩＮＢから第２の電圧シフト用抵抗６３及び電流源Ｉｅｅ３によって定められる第１の電圧値だけ降下した電圧になる。また、第１のキャパシタ６２及び第２のキャパシタ６４は、正相入力電圧ＶＩＮ及び逆相入力電圧ＶＩＮＢの高周波における抵抗値を低減する。

なお、第１の電圧シフト回路３１Ａと第２の電圧シフト回路３２Ａとのそれぞれによって降下される第１の電圧値を同じにするには、例えば第１の電圧シフト用抵抗６１の抵抗値と電流源Ｉｅｅ２の電流値との積と、第２の電圧シフト用抵抗６３の抵抗値と電流源Ｉｅｅ３の電流値との積と、を等しくすることが考えられる。ここで、第１の電圧シフト用抵抗６１の抵抗値及び第２の電圧シフト用抵抗６３の抵抗値は、第１の電圧シフト回路３１Ａと第２の電圧シフト回路３２Ａのそれぞれの周波数特性にも影響を与えるので、これらの抵抗値は等しいことが好ましい。また、電流源Ｉｅｅ２の電流値と電流源Ｉｅｅ３の電流値とを等しくすることが、差動増幅回路１Ａの動作の対称性の観点から好ましい。

以上に説明した、第１変形例の差動増幅回路１Ａにおいても、第１実施形態と同等の効果を奏する。さらに、第１の電圧シフト回路３１Ａ及び第２の電圧シフト回路３２Ａによってシフトされる第１の電圧値を精度よく定めることができる。また、第１の電圧シフト回路３１Ａに用いられる電流源Ｉｅｅ２及び第２の電圧シフト回路３２Ａに用いられる電流源Ｉｅｅ３の消費電流を、電流源Ｉｅｅ１の消費電流よりも大幅に小さくできる。具体的には、電流源Ｉｅｅ２，Ｉｅｅ３の出力電流を電流源Ｉｅｅ１の出力電流の１／１０程度としても、第１の電圧シフト回路３１Ａ及び第２の電圧シフト回路３２Ａを駆動することが可能である。したがって、消費電力の増加を抑制しつつ高性能化が可能である。

（第２変形例）
図６は、第２変形例に係る差動増幅回路の回路構成を示す図である。差動増幅回路１Ｂは、差動増幅回路１Ａの構成に加えて、第１の電圧シフト回路３１Ａに接続される第１のエミッタフォロワ回路７１、及び第２の電圧シフト回路３２Ａに接続される第２のエミッタフォロワ回路７２を備えている。

第１のエミッタフォロワ回路７１は、第５のトランジスタ７３を備えている。第５のトランジスタ７３の制御端子は、端子Ｔ１に接続されている。第５のトランジスタ７３の一方の電流端子は、第１のトランジスタ１２の制御端子に接続されていると共に、第１の電圧シフト回路３１Ａを介して第３のトランジスタ２２の制御端子に接続されている。第５のトランジスタ７３の他方の電流端子は、電源電位を有する定電圧線Ｖｃｃに接続されている。

第２のエミッタフォロワ回路７２は、第６のトランジスタ７４を備えている。第６のトランジスタ７４の制御端子は、端子Ｔ２に接続されている。第６のトランジスタ７４の一方の電流端子は、第３のトランジスタ２２の制御端子に接続されていると共に、第２の電圧シフト回路３２Ａを介して第４のトランジスタ２３の制御端子に接続されている。第６のトランジスタ７４の他方の電流端子は、定電圧線Ｖｃｃに接続されている。

このような差動増幅回路１Ｂにおいては、端子Ｔ１を介して第１のエミッタフォロワ回路７１に正相入力電圧ＶＩＮ１が入力される。そして、第１のエミッタフォロワ回路７１は、正相入力電圧ＶＩＮ１に応じた出力電圧である正相入力電圧ＶＩＮ（図５の正相入力電圧ＶＩＮに対応する）を、第１のトランジスタ１２の制御端子及び第１の電圧シフト回路３１Ａに出力する。同様に、端子Ｔ２を介して第２のエミッタフォロワ回路７２に逆相入力電圧ＶＩＮ１Ｂが入力される。そして、第２のエミッタフォロワ回路７２は、逆相入力電圧ＶＩＮ１Ｂに応じた逆相入力電圧ＶＩＮＢ（図５の逆相入力電圧ＶＩＮＢに対応する）を、第３のトランジスタ２２の制御端子及び第２の電圧シフト回路３２Ａに出力する。なお、正相入力電圧ＶＩＮ１及び逆相入力電圧ＶＩＮ１Ｂは、互いに位相が逆の相補関係となっている。なお、端子Ｔ１に入力される電圧を正相入力電圧ＶＩＮ，端子Ｔ２に入力される電圧を逆相入力電圧ＶＩＮＢと定義してもよい。

以上に説明した、第２変形例の差動増幅回路１Ｂにおいても、第１変形例と同等の効果を奏する。さらに、第１の差動対回路１１及び第２の差動対回路２１に入力される電圧は、第１のエミッタフォロワ回路７１及び第２のエミッタフォロワ回路７２によって出力される理想的な電圧となるため、第１の差動対回路１１及び第２の差動対回路２１を一層高速に動作することができる。また、定電圧線Ｖｃｃは、例えば出力電流を供給する電源の１／２程度の電圧に設定できるため、消費電力の増加を抑制しつつ高性能化が可能である。

（第３変形例）
図７は、第３変形例に係る差動増幅回路の回路構成を示す図である。差動増幅回路１Ｃは、差動増幅回路１Ａの構成に加えて、第１の電圧シフト回路３１Ａに接続される第１のエミッタフォロワ回路８１、及び第２の電圧シフト回路３２Ａに接続される第２のエミッタフォロワ回路８２を備えている。

第１のエミッタフォロワ回路８１は、第５のトランジスタ８３と、第７のトランジスタ８５と、電流源Ｉｅｅ４と、電流源Ｉｅｅ５とを備えている。第５のトランジスタ８３の制御端子は、端子Ｔ１に接続されている。第５のトランジスタ８３の一方の電流端子は、第１のトランジスタ１２の制御端子及び電流源Ｉｅｅ４に接続されている。第５のトランジスタ８３の他方の電流端子は、定電圧線Ｖｃｃに接続されている。第７のトランジスタ８５の制御端子は、第１の電圧シフト回路３１Ａを介して端子Ｔ１に接続されている。第７のトランジスタ８５の一方の電流端子は、第３のトランジスタ２２の制御端子及び電流源Ｉｅｅ５に接続されている。第７のトランジスタ８５の他方の電流端子は、定電圧線Ｖｃｃに接続されている。

第２のエミッタフォロワ回路８２は、第６のトランジスタ８４と、第８のトランジスタ８６と、電流源Ｉｅｅ６と、電流源Ｉｅｅ７とを備えている。第６のトランジスタ８４の制御端子は、端子Ｔ２に接続されている。第６のトランジスタ８４の一方の電流端子は、第２のトランジスタ１３の制御端子及び電流源Ｉｅｅ６に接続されている。第６のトランジスタ８４の他方の電流端子は、定電圧線Ｖｃｃに接続されている。第８のトランジスタ８６の制御端子は、第２の電圧シフト回路３２Ａを介して端子Ｔ２に接続されている。第８のトランジスタ８６の一方の電流端子は、第４のトランジスタ２３の制御端子及び電流源Ｉｅｅ７に接続されている。第８のトランジスタ８６の他方の電流端子は、定電圧線Ｖｃｃに接続されている。

以上に説明した、第３変形例の差動増幅回路１Ｃにおいても、端子Ｔ１に入力される正相入力信号ＶＩＮ２および端子Ｔ２に入力される逆相入力信号ＶＩＮ２Ｂに対して、第１のエミッタフォロワ回路７１及び第２のエミッタフォロワ回路７２を備える第２変形例と同等の効果を奏する。さらに、差動増幅回路１Ｃにおいては、第１の差動対回路１１及び第２の差動対回路２１と、第１のエミッタフォロワ回路８１との間には抵抗が存在しない。また、第１の差動対回路１１及び第２の差動対回路２１と、第２のエミッタフォロワ回路８２との間には抵抗が存在しない。これにより、第１のエミッタフォロワ回路８１及び第２のエミッタフォロワ回路８２から出力される電圧が抵抗によって影響を受けないため、第１の差動対回路１１及び第２の差動対回路２１を一層高速に動作することができる。また、電流源Ｉｅｅ４〜Ｉｅｅ７の消費電流を、電流源Ｉｅｅ１の消費電流よりも大幅に小さくできる。例えば、電流源Ｉｅｅ４〜Ｉｅｅ７の出力電流を電流源Ｉｅｅ１の出力電流の１／１０程度としても、第１のエミッタフォロワ回路８１及び第２のエミッタフォロワ回路８２を駆動することが可能である。したがって、消費電力の増加を抑制しつつ高性能化が可能である。

（第２実施形態）
以下では、第２実施形態に係る差動増幅回路が用いられた増幅回路の一例について説明する。第２実施形態の説明において第１実施形態と重複する記載は省略し、第１実施形態と異なる部分を記載する。つまり、技術的に可能な範囲において、第２実施形態に第１実施形態の記載を適宜用いてもよい。

図８は、実施形態に係る差動増幅回路が用いられた進行波型増幅器（ＴＷＡ：Travelling Wave Amplifier）の回路構成を示す図である。図８に示されるように、進行波型増幅器９０は、増幅器９１Ａ〜９１Ｄを備えている。また、進行波型増幅器９０は、入力伝送線路（遅延線）Ｌｉｎ１及びＬｉｎ２、出力伝送線路（遅延線）Ｌｏｕｔ１及びＬｏｕｔ２を備えている。進行波型増幅器９０は、増幅器を４個備えているが、２個以上の任意の個数に変更されてもよい。進行波型増幅器９０では、上記差動増幅器の個数に対応して入力伝送線路Ｌｉｎ１、Ｌｉｎ２、及び出力伝送線路Ｌｏｕｔ１、Ｌｏｕｔ２の遅延時間（詳細は後述する。）が設定される。なお、増幅器９１Ａ〜９１Ｄは、例えば実施形態又は第１〜第３変形例に係る差動増幅回路１，１Ａ，１Ｂ，１Ｃのいずれかに相当する。

入力伝送線路Ｌｉｎ１の入力端には入力端子Ｔｉｎ１が設けられており、入力伝送線路Ｌｉｎ２の入力端には入力端子Ｔｉｎ２が設けられている。例えば、入力端子Ｔｉｎ１には正相入力信号ＶＩＮＸが入力され、入力端子Ｔｉｎ２には逆相入力信号ＶＩＮＸＢが入力される。入力伝送線路Ｌｉｎ１における入力端の反対側は抵抗Ｒ３を介して接地されており、入力伝送線路Ｌｉｎ１における入力端の反対側は抵抗Ｒ４を介して接地されている。

出力伝送線路Ｌｏｕｔ１の出力端には出力端子Ｔｏｕｔ１が設けられている。出力伝送線路Ｌｏｕｔ１は、出力端の反対側において抵抗Ｒ２を介して電源電位線に接続されている。また、出力伝送線路Ｌｏｕｔ２の出力端には出力端子Ｔｏｕｔ２が設けられている。出力伝送線路Ｌｏｕｔ２は、出力端の反対側において抵抗Ｒ１を介して電源電位線に接続されている。

増幅器９１Ａ〜９１Ｄは、入力側において、共通の入力伝送線路Ｌｉｎ１及びＬｉｎ２に接続され、異なる遅延時間で入力信号を受ける。より具体的には、増幅器９１Ａ〜９１Ｄの非反転入力（端子Ｔ１）は入力伝送線路Ｌｉｎ１に接続されており、増幅器９１Ａ〜９１Ｄの反転入力（端子Ｔ２）は入力伝送線路Ｌｉｎ２に接続されている。

また、増幅器９１Ａ〜９１Ｄは、出力側において、共通の出力伝送線路Ｌｏｕｔ１及びＬｏｕｔ２に接続され、異なる遅延時間で出力信号を出力する。より具体的には、増幅器９１Ａ〜９１Ｄの非反転出力（図１の正相電流出力端子Ｉｏｕｔ）は出力伝送線路Ｌｏｕｔ１に接続されており、増幅器９１Ａ〜９１Ｄの反転出力（図１の逆相電流出力端子ＩｏｕｔＢ）は出力伝送線路Ｌｏｕｔ２に接続されている。

増幅器９１Ａ〜９１Ｄには、入力伝送線路Ｌｉｎ１を介して正相入力電圧ＶＩＮ（あるいは、ＶＩＮ１、ＶＩＮ２）が入力される。増幅器９１Ａ〜９１Ｄは、正相出力信号（正相出力電流Ｉ１）を出力伝送線路Ｌｏｕｔ１に出力する。また、増幅器９１Ａ〜９１Ｄには、入力伝送線路Ｌｉｎ２を介して逆相入力電圧ＶＩＮＢ（あるいは、ＶＩＮ１Ｂ、ＶＩＮ２Ｂ）が入力される。増幅器９１Ａ〜９１Ｄは、逆相出力信号（逆相出力電流Ｉ２）を出力伝送線路Ｌｏｕｔ２に出力する。

増幅器９１Ａ〜９１Ｄには、入力端子Ｔｉｎ１，Ｔｉｎ２に入力される正相入力信号が、それぞれ設定された遅延時間で入力される。増幅器９１Ａ〜９１Ｄに入力される信号の遅延時間は、入力端子Ｔｉｎ１及びＴｉｎ２から増幅器それぞれまでの伝送線路によって規定される。即ち、伝送線路の遅延時間は、（ＬＣ）^１／２により規定される。ここで、Ｌは伝送線路のインダクタンス成分であり、Ｃは伝送線路の容量成分である。

図８に示す伝送線路９２Ａは、増幅器９１Ａの非反転入力に接続する線路の入力伝送線路Ｌｉｎ１上の分岐ノードと増幅器９１Ｂの非反転入力との間に存在する伝送線路であり、増幅器９１Ｂの入力容量、配線容量、及び、配線インダクタンスにより形成される伝送線路である。伝送線路９３Ａは、増幅器９１Ａの反転入力に接続する線路の入力伝送線路Ｌｉｎ２上の分岐ノードと増幅器９１Ｂの反転入力との間に存在する伝送線路であり、増幅器９１Ｂの入力容量、配線容量、及び、配線インダクタンスにより形成される伝送線路である。

また、伝送線路９２Ｂは、増幅器９１Ｂの非反転入力に接続する線路の入力伝送線路Ｌｉｎ１上の分岐ノードと増幅器９１Ｃの非反転入力との間に存在する伝送線路であり、増幅器９１Ｃの入力容量、配線容量、及び、配線インダクタンスにより形成される伝送線路である。伝送線路９３Ｂは、増幅器９１Ｂの反転入力に接続する線路の入力伝送線路Ｌｉｎ２上の分岐ノードと増幅器９１Ｃの反転入力との間に存在する伝送線路であり、増幅器９１Ｃの入力容量、配線容量、及び、配線インダクタンスにより形成される伝送線路である。

また、伝送線路９２Ｃは、増幅器９１Ｃの非反転入力に接続する線路の入力伝送線路Ｌｉｎ１上の分岐ノードと増幅器９１Ｄの非反転入力との間に存在する伝送線路であり、増幅器９１Ｄの入力容量、配線容量、及び、配線インダクタンスにより形成される伝送線路である。伝送線路９３Ｃは、増幅器９１Ｃの反転入力に接続する線路の入力伝送線路Ｌｉｎ２上の分岐ノードと増幅器９１Ｄの反転入力との間に存在する伝送線路であり、増幅器９１Ｄの入力容量、配線容量、及び、配線インダクタンスにより形成される伝送線路である。

また、伝送線路９２Ｄは、増幅器９１Ｄの非反転入力に接続する線路の入力伝送線路Ｌｉｎ１上の分岐ノードと抵抗Ｒ３との間に存在する伝送線路であり、配線容量、及び、配線インダクタンスにより形成される伝送線路である。伝送線路９３Ｄは、増幅器９１Ｄの反転入力に接続する線路の入力伝送線路Ｌｉｎ２上の分岐ノードと抵抗Ｒ４との間に存在する伝送線路であり、配線容量、及び、配線インダクタンスにより形成される伝送線路である。

また、伝送線路９４Ａは、抵抗Ｒ２と増幅器９１Ａの非反転出力に接続する線路と出力伝送線路Ｌｏｕｔ２との接続点との間に存在する伝送線路であり、配線容量、及び、配線インダクタンスにより形成される伝送線路である。伝送線路９５Ａは、抵抗Ｒ１と増幅器９１Ａの反転出力に接続する線路と出力伝送線路Ｌｏｕｔ２との接続点との間に存在する伝送線路であり、配線容量、及び、配線インダクタンスにより形成される伝送線路である。

伝送線路９４Ｂは、増幅器９１Ｂの非反転出力に接続する線路と出力伝送線路Ｌｏｕｔ１との接続点と増幅器９１Ａの非反転出力との間に存在する伝送線路であり、増幅器９１Ａの出力容量、配線容量、及び、配線インダクタンスにより形成される伝送線路である。伝送線路９５Ｂは、増幅器９１Ｂの反転出力に接続する線路と出力伝送線路Ｌｏｕｔ２との接続点と増幅器９１Ａの反転出力との間に存在する伝送線路であり、増幅器９１Ａの出力容量、配線容量、及び、配線インダクタンスにより形成される伝送線路である。

伝送線路９４Ｃは、増幅器９１Ｃの非反転出力に接続する線路と出力伝送線路Ｌｏｕｔ１との接続点と増幅器９１Ｂの非反転出力との間に存在する伝送線路であり、増幅器９１Ｂの出力容量、配線容量、及び、配線インダクタンスにより形成される伝送線路である。伝送線路９５Ｃは、増幅器９１Ｃの反転出力に接続する線路と出力伝送線路Ｌｏｕｔ２との接続点と増幅器９１Ｂの反転出力との間に存在する伝送線路であり、増幅器９１Ｂの出力容量、配線容量、及び、配線インダクタンスにより形成される伝送線路である。

また、伝送線路９４Ｄは、増幅器９１Ｄの非反転出力に接続する線路と出力伝送線路Ｌｏｕｔ１との接続点と増幅器９１Ｃの非反転出力との間に存在する伝送線路であり、増幅器９１Ｃの出力容量、配線容量、及び、配線インダクタンスにより形成される伝送線路である。伝送線路９５Ｄは、増幅器９１Ｄの反転出力に接続する線路と出力伝送線路Ｌｏｕｔ２との接続点と増幅器９１Ｃの反転出力との間に存在する伝送線路であり、増幅器９１Ｃの出力容量、配線容量、及び、配線インダクタンスにより形成される伝送線路である。

進行波型増幅器９０においては、伝送線路９２Ａ，９３Ａ，９４Ａ，９５Ａが信号に与える遅延時間は、実質的に等しくなるように設定されている。したがって、増幅器９１Ａ，９１Ｂを通り出力端子Ｔｏｕｔ１，Ｔｏｕｔ２に到達する信号は遅延時間が実質的に同じで位相が一致することになる。伝送線路９２Ｂ，９３Ｂ，９４Ｂ，９５Ｂが信号に与える遅延時間は、実質的に等しくなるように設定されている。したがって、増幅器９１Ｂ，９１Ｃを通り出力端子Ｔｏｕｔ１，Ｔｏｕｔ２に到達する信号は遅延時間が実質的に同じで位相が一致することになる。伝送線路９２Ｃ，９３Ｃ，９４Ｃ，９５Ｃが信号に与える遅延時間は、実質的に等しくなるように設定されている。したがって、増幅器９１Ｃ，９１Ｄを通り出力端子Ｔｏｕｔ１，Ｔｏｕｔ２に到達する信号は遅延時間が実質的に同じで位相が一致することになる。伝送線路９２Ｄ，９３Ｄ，９４Ｄ，９５Ｄが信号に与える遅延時間は、実質的に等しくなるように設定されている。したがって、増幅器９１Ｃ，９１Ｄを通り出力端子Ｔｏｕｔ１，Ｔｏｕｔ２に到達する信号は遅延時間が実質的に同じで位相が一致することになる。これにより、入力端子Ｔｉｎ１，Ｔｉｎ２に入力された信号が増幅器９１Ａ〜９１Ｄの各々を通ることにより出力端子Ｔｏｕｔ１，Ｔｏｕｔ２に出力される各々の電流信号は、出力端子Ｔｏｕｔ１，Ｔｏｕｔ２において位相整合される。

以上に説明した、第２実施形態に係る増幅器９１Ａ〜９１Ｄが搭載された進行波型増幅器９０においても、第１実施形態と同等の効果を奏する。また、例えば増幅器９１Ａ〜９１Ｄが第１実施形態の第２変形例に係る差動増幅回路１Ｂに相当する場合、第２変形例と同等の効果を奏する。

本発明を以下の実施例によりさらに詳細に説明するが、本発明はこれらの例に限定されるものではない。

（全高調波歪のシミュレーション結果）
本実施例では、実施例及び比較例に係る差動増幅回路の出力電流の振幅に対する全高調波歪を計算した。実施例の差動増幅回路として図１に示される差動増幅回路１を用い、比較例の差動増幅回路として図２に示される差動増幅回路２００を用いた。これらの差動増幅回路１，２００のそれぞれに１ＧＨｚの正弦波型の電圧信号を入力し、過渡解析を行うことにより出力電流の全高調波歪を測定した。なお、全高調波歪が小さいほど、出力電流の歪み成分が少ないと評価される。

図９は、出力電流の振幅に対する全高調波歪を示す図である。図９において、横軸は出力電流の振幅を示し、縦軸は出力電流中の全高調波歪を示す。曲線Ｅ１は、差動増幅回路１の計算結果を示し、曲線Ｅ２は、差動増幅回路２００の計算結果を示している。図９に示されるように、差動増幅回路１，２００が出力する出力電流の振幅が大きくなる（すなわち、入力される電圧信号の振幅が大きくなる）ほど、全高調波歪が大きくなる。高い出力電流の振幅の場合（例えば出力電流の振幅が０．０１の場合）、実施例に係る差動増幅回路１は、比較例に係る差動増幅回路２００よりも全高調波歪が低くなっている。

具体的には、曲線Ｅ２では出力電流の振幅が約０．００６にて全高調波歪が０．５％を示していることに対して、曲線Ｅ１では出力電流の振幅が約０．００９にて全高調波歪が０．５％を示している。また、曲線Ｅ２では出力電流の振幅が約０．００８にて全高調波歪が１．０％を示していることに対して、曲線Ｅ１では出力電流の振幅が約０．０１にて全高調波歪が１．０％を示している。また、出力電流の振幅が約０．０１にて、曲線Ｅ１の全高調波歪は、曲線Ｅ２の約６０％に抑えられている。したがって、例えば目標とする全高調波歪を１．０％以内とする場合、実施例に係る差動増幅回路１は、比較例に係る差動増幅回路２００よりも出力電流の振幅を大きくできることが確認された。

本発明による差動増幅回路は、上述した実施形態に限られるものではなく、他に様々な変形が可能である。例えば、上記第１及び第２実施形態と、第１〜第３変形例を適宜組み合わせてもよい。

また、上述した実施形態及び変形例に記載される第１〜第８のトランジスタは、ＰＮＰ型のバイポーラトランジスタでもよく、Ｎチャネル型ＦＥＴでもよく、Ｐチャネル型ＦＥＴでもよい。また、上述した実施形態及び変形例に記載される第１〜第４の抵抗は、必ずしも設けられなくてもよい。

１，１Ａ〜１Ｃ，１００，２００…差動増幅回路、１１…第１の差動対回路、１２，２１２…第１のトランジスタ、１３，２１３…第２のトランジスタ、２１…第２の差動対回路、２２…第３のトランジスタ、２３…第４のトランジスタ、３１，３１Ａ…第１の電圧シフト回路、３２，３２Ａ…第２の電圧シフト回路、７１，８１…第１のエミッタフォロワ回路、７２，８２…第２のエミッタフォロワ回路、９０…進行波型増幅器。

Claims (5)

1. 互いに位相が逆の正相入力電圧と逆相入力電圧とが入力され、前記正相入力電圧と前記逆相入力電圧との差に応じて大きさが変化する、互いに位相が逆の正相出力電流と逆相出力電流とを出力する差動増幅回路であって、
   第１のトランジスタ、第２のトランジスタ、第１の抵抗、及び第２の抵抗を有する第１の差動対回路と、
   第３のトランジスタ、第４のトランジスタ、第３の抵抗、及び第４の抵抗を有する第２の差動対回路と、
   前記第１の抵抗と前記第２の抵抗とが接続された第１の接続点と、前記第３の抵抗と前記第４の抵抗とが接続された第２の接続点と、に共通して接続される第１の電流源と、
   を備え、
   前記第１のトランジスタの一方の電流端子は、前記第１の抵抗及び前記第２の抵抗を介して前記第２のトランジスタの一方の電流端子に接続され、
   前記第３のトランジスタの一方の電流端子は、前記第３の抵抗及び前記第４の抵抗を介して前記第４のトランジスタの一方の電流端子に接続され、
   前記正相入力電圧は、前記第１のトランジスタの制御端子に入力されると共に、第１の電圧値だけ減少されて前記第３のトランジスタの制御端子に入力され、
   前記逆相入力電圧は、前記第２のトランジスタの制御端子に入力されると共に、前記第１の電圧値だけ減少されて前記第４のトランジスタの制御端子に入力され、
   前記正相出力電流は、前記第１のトランジスタ及び前記第３のトランジスタのそれぞれから出力される電流を含んでおり、
   前記逆相出力電流は、前記第２のトランジスタ及び前記第４のトランジスタのそれぞれから出力される電流を含んでおり、
   前記第１のトランジスタ、前記第２のトランジスタ、前記第３のトランジスタ、前記第４のトランジスタのそれぞれは、いずれもＮＰＮ型バイポーラトランジスタである、あるいはいずれもＮチャネル型ＦＥＴである、
   差動増幅回路。
2. 入力された入力電圧を前記第１の電圧値だけ減少して出力する２つの電圧シフト回路さらに備え、
   前記正相入力電圧は、前記２つの電圧シフト回路のうちの一方を介して前記第３のトランジスタの前記制御端子に入力され、
   前記逆相入力電圧は、前記２つの電圧シフト回路のうちの他方を介して前記第４のトランジスタの前記制御端子に入力される、請求項１に記載の差動増幅回路。
3. 前記２つの電圧シフト回路のそれぞれは、電圧シフト用抵抗と電圧シフト用電流源とを有し、
   前記入力電圧は、前記電圧シフト用抵抗の一方の端子に入力され、
   前記電圧シフト用電流源は、前記電圧シフト用抵抗の他方の端子に接続され、前記電圧シフト用抵抗の他方の端子の電位が前記電圧シフト用抵抗の一方の端子の電位よりも低くなるように前記電圧シフト用抵抗に電流を流し、
   前記電圧シフト用抵抗の他方の端子は、前記入力電圧から前記第１の電圧値だけ減少された電圧を出力する、請求項２に記載の差動増幅回路。
4. ２つのエミッタフォロワ回路もしくは２つのソースフォロワ回路を更に備え、
   前記２つのエミッタフォロワ回路のうち一方、もしくは前記２つのソースフォロワ回路のうち一方は、入力された第１の入力電圧に応じて前記正相入力電圧を出力し、
   前記２つのエミッタフォロワ回路のうち他方、もしくは前記２つのソースフォロワ回路のうち他方は、前記第１の入力電圧と位相が逆の第２の入力電圧が入力され、前記逆相入力電圧を出力する、請求項２又は３に記載の差動増幅回路。
5. 前記正相入力電圧は、前記第２のトランジスタの制御端子に入力されると共に、前記第１の電圧値だけ減少されて前記第４のトランジスタの制御端子に入力され、
   前記逆相入力電圧は、前記第１のトランジスタの制御端子に入力されると共に、前記第１の電圧値だけ減少されて前記第３のトランジスタの制御端子に入力される、請求項２〜４のいずれか一項に記載の差動増幅回路。

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