JP3476645B2 - 差動増幅器、および、ボルテージフォロワ回路 - Google Patents
差動増幅器、および、ボルテージフォロワ回路Info
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Description
【０００１】
【発明の属する技術分野】本発明は、入力ダイナミック
レンジを拡大できる差動増幅器、および、それを用いた
ボルテージフォロワ回路に関するものである。
レンジを拡大できる差動増幅器、および、それを用いた
ボルテージフォロワ回路に関するものである。
【０００２】
【従来の技術】差動増幅器は、入力トランジスタの特性
がそろっていれば、電源電圧や周囲温度が変化しても、
利得を一定に保つことができるという利点があり、オペ
アンプ回路として、従来より広く用いられている。当該
オペアンプ回路は、増幅器としてばかりではなく、ボル
テージフォロワ回路、微分積分回路、あるいはフィルタ
など、さまざまな回路を構成するために使用されてい
る。
がそろっていれば、電源電圧や周囲温度が変化しても、
利得を一定に保つことができるという利点があり、オペ
アンプ回路として、従来より広く用いられている。当該
オペアンプ回路は、増幅器としてばかりではなく、ボル
テージフォロワ回路、微分積分回路、あるいはフィルタ
など、さまざまな回路を構成するために使用されてい
る。
【０００３】図１３に示すように、例えば、ＭＯＳ（ M
etal Oxide Semiconductor）集積回路上に形成した場
合、上記オペアンプ回路１０１は、非反転入力電圧Ｖ
IN1 と反転入力電圧ＶIN2 とを比較して、両者の差に応
じた比較電流ＩCMP を出力する差動入力比較回路１０２
と、当該比較電流ＩCMP に応じた出力電圧ＶOUT を出力
する出力バッファ回路１０３とを備えている。
etal Oxide Semiconductor）集積回路上に形成した場
合、上記オペアンプ回路１０１は、非反転入力電圧Ｖ
IN1 と反転入力電圧ＶIN2 とを比較して、両者の差に応
じた比較電流ＩCMP を出力する差動入力比較回路１０２
と、当該比較電流ＩCMP に応じた出力電圧ＶOUT を出力
する出力バッファ回路１０３とを備えている。
【０００４】差動入力比較回路１０２の入力回路１０４
では、ＮＭＯＳトランジスタである入力トランジスタＮ
１１１は、ゲートに印加される非反転入力ＶIN1 に応じ
て、ドレインからソースへ流れる電流Ｉ1 を制御してお
り、入力トランジスタＮ１１２は、同様に、反転入力Ｖ
IN2 に応じて、当該入力トランジスタＮ１１２を流れる
電流を制御している。なお、両入力トランジスタＮ１１
１・Ｎ１１２の互いに接続されたソースには、Ｎ型のＭ
ＯＳトランジスタＮ１０３のドレインを介して、所定の
バイアス電流が与えられている。
では、ＮＭＯＳトランジスタである入力トランジスタＮ
１１１は、ゲートに印加される非反転入力ＶIN1 に応じ
て、ドレインからソースへ流れる電流Ｉ1 を制御してお
り、入力トランジスタＮ１１２は、同様に、反転入力Ｖ
IN2 に応じて、当該入力トランジスタＮ１１２を流れる
電流を制御している。なお、両入力トランジスタＮ１１
１・Ｎ１１２の互いに接続されたソースには、Ｎ型のＭ
ＯＳトランジスタＮ１０３のドレインを介して、所定の
バイアス電流が与えられている。
【０００５】さらに、両入力トランジスタＮ１１１・Ｎ
１１２のドレインは、カレントミラー回路を構成するＰ
型のＭＯＳトランジスタＰ１０１・Ｐ１０２のドレイン
と、それぞれ接続されている。また、当該ＭＯＳトラン
ジスタＰ１０２のゲートとドレインとは、互いに接続さ
れている。これにより、当該カレントミラー回路は、能
動負荷として動作し、ＭＯＳトランジスタＰ１０１は、
そのドレインから、上記入力トランジスタＮ１１２を流
れる電流Ｉ2 と同量の電流を、入力トランジスタＮ１１
１のドレインへ向けて出力する。一方、入力トランジス
タＮ１１１は、非反転入力ＶIN1 に応じた電流Ｉ1 を吸
収するので、両ＭＯＳトランジスタＰ１０１・Ｎ１１１
の接続点から、Ｉ2 とＩ1 との差に応じた電流ＩCMP が
出力バッファ回路１０３へ出力される。
１１２のドレインは、カレントミラー回路を構成するＰ
型のＭＯＳトランジスタＰ１０１・Ｐ１０２のドレイン
と、それぞれ接続されている。また、当該ＭＯＳトラン
ジスタＰ１０２のゲートとドレインとは、互いに接続さ
れている。これにより、当該カレントミラー回路は、能
動負荷として動作し、ＭＯＳトランジスタＰ１０１は、
そのドレインから、上記入力トランジスタＮ１１２を流
れる電流Ｉ2 と同量の電流を、入力トランジスタＮ１１
１のドレインへ向けて出力する。一方、入力トランジス
タＮ１１１は、非反転入力ＶIN1 に応じた電流Ｉ1 を吸
収するので、両ＭＯＳトランジスタＰ１０１・Ｎ１１１
の接続点から、Ｉ2 とＩ1 との差に応じた電流ＩCMP が
出力バッファ回路１０３へ出力される。
【０００６】一方、上記比較電流ＩCMP は、出力バッフ
ァ回路１０３に設けられたＰ型のＭＯＳトランジスタＰ
１３１のゲートへ伝えられる。当該ＭＯＳトランジスタ
Ｐ１３１のソースには、電源電圧Ｖccが印加されてお
り、ドレインには、出力バッファ回路１０３のバイアス
電流を決定する定電流源として、Ｎ型のＭＯＳトランジ
スタＮ１３２が接続されている。この結果、両ＭＯＳト
ランジスタＰ１３１・Ｎ１３２の接続点から、比較電流
ＩCMP に応じた出力電圧ＶOUT が出力される。
ァ回路１０３に設けられたＰ型のＭＯＳトランジスタＰ
１３１のゲートへ伝えられる。当該ＭＯＳトランジスタ
Ｐ１３１のソースには、電源電圧Ｖccが印加されてお
り、ドレインには、出力バッファ回路１０３のバイアス
電流を決定する定電流源として、Ｎ型のＭＯＳトランジ
スタＮ１３２が接続されている。この結果、両ＭＯＳト
ランジスタＰ１３１・Ｎ１３２の接続点から、比較電流
ＩCMP に応じた出力電圧ＶOUT が出力される。
【０００７】上記オペアンプ回路１０１の出力端子ＯＵ
Ｔと、反転入力端子ＩＮ２とを接続して、負帰還回路構
成のボルテージフォロワ回路を形成した場合、非反転入
力ＶIN1 が出力電圧ＶOUT （反転入力ＶIN2 ）に比べて
高い状態では、差動入力比較回路１０２において、入力
トランジスタＮ１１１を流れる電流Ｉ1 は、入力トラン
ジスタＮ１１２を流れる電流Ｉ2 よりも大きくなり、Ｍ
ＯＳトランジスタＰ１０１・Ｐ１０２からなるカレント
ミラー回路を介して、入力トランジスタＮ１１１へ伝え
られる電流Ｉ2 を上回る。したがって、両ＭＯＳトラン
ジスタＰ１０１・Ｎ１１１の接続点の電位、すなわち、
ＭＯＳトランジスタＰ１３１のゲート電位は下降し、出
力バッファ回路１０３を流れる電流が増加する。この結
果、オペアンプ回路１０１は、出力電圧ＶOUT （反転入
力ＶIN2 ）を上昇させる。一方、非反転入力ＶIN1 の方
が低い状態では、これとは反対に、入力トランジスタＮ
１１１を流れる電流Ｉ1 は、ＭＯＳトランジスタＰ１０
１から与えられる電流Ｉ2を下回る。この結果、出力バ
ッファ回路１０３において、ＭＯＳトランジスタＰ１３
１のゲート電位が上昇し、ＭＯＳトランジスタＰ１３１
を流れる電流が減少する。また、ＭＯＳトランジスタＮ
１３２は、定電流源なので、この状態では、出力端子Ｏ
ＵＴから電流を吸収して、出力電圧ＶOUT （反転入力Ｖ
IN2 ）を低下させる。
Ｔと、反転入力端子ＩＮ２とを接続して、負帰還回路構
成のボルテージフォロワ回路を形成した場合、非反転入
力ＶIN1 が出力電圧ＶOUT （反転入力ＶIN2 ）に比べて
高い状態では、差動入力比較回路１０２において、入力
トランジスタＮ１１１を流れる電流Ｉ1 は、入力トラン
ジスタＮ１１２を流れる電流Ｉ2 よりも大きくなり、Ｍ
ＯＳトランジスタＰ１０１・Ｐ１０２からなるカレント
ミラー回路を介して、入力トランジスタＮ１１１へ伝え
られる電流Ｉ2 を上回る。したがって、両ＭＯＳトラン
ジスタＰ１０１・Ｎ１１１の接続点の電位、すなわち、
ＭＯＳトランジスタＰ１３１のゲート電位は下降し、出
力バッファ回路１０３を流れる電流が増加する。この結
果、オペアンプ回路１０１は、出力電圧ＶOUT （反転入
力ＶIN2 ）を上昇させる。一方、非反転入力ＶIN1 の方
が低い状態では、これとは反対に、入力トランジスタＮ
１１１を流れる電流Ｉ1 は、ＭＯＳトランジスタＰ１０
１から与えられる電流Ｉ2を下回る。この結果、出力バ
ッファ回路１０３において、ＭＯＳトランジスタＰ１３
１のゲート電位が上昇し、ＭＯＳトランジスタＰ１３１
を流れる電流が減少する。また、ＭＯＳトランジスタＮ
１３２は、定電流源なので、この状態では、出力端子Ｏ
ＵＴから電流を吸収して、出力電圧ＶOUT （反転入力Ｖ
IN2 ）を低下させる。
【０００８】したがって、上記オペアンプ回路１０１に
おいて、出力電圧ＶOUT （反転入力ＶIN2 ）は、非反転
入力ＶIN1 との電位差が無くなるように増減し、両電圧
ＶIN1 ・ＶOUT は、最終的には、同電位になる。この結
果、オペアンプ回路１０１は、非反転入力端子ＩＮ１に
印加される電圧信号ＶIN1 をインピーダンス変換して、
同じ値の電圧ＶOUT を出力できる。
おいて、出力電圧ＶOUT （反転入力ＶIN2 ）は、非反転
入力ＶIN1 との電位差が無くなるように増減し、両電圧
ＶIN1 ・ＶOUT は、最終的には、同電位になる。この結
果、オペアンプ回路１０１は、非反転入力端子ＩＮ１に
印加される電圧信号ＶIN1 をインピーダンス変換して、
同じ値の電圧ＶOUT を出力できる。
【０００９】ところで、上記構成のオペアンプ回路１０
１は、全トランジスタの極性を逆転させても、略同様に
動作する。以下では、オペアンプ回路１０１のように、
両入力トランジスタがＮ型の回路を、Ｎチャネル単入力
方向の回路と称し、図１４に示すオペアンプ回路１１１
のように、入力トランジスタがＰ型の回路をＰチャネル
単入力方向の回路と称する。なお、オペアンプ回路１１
１では、上記オペアンプ回路１０１に比べて、全トラン
ジスタの極性、並びに、電源電圧ＶccおよびＧＮＤが印
加される場所が入れ換わっているが、それ以外の回路構
成は、同様である。
１は、全トランジスタの極性を逆転させても、略同様に
動作する。以下では、オペアンプ回路１０１のように、
両入力トランジスタがＮ型の回路を、Ｎチャネル単入力
方向の回路と称し、図１４に示すオペアンプ回路１１１
のように、入力トランジスタがＰ型の回路をＰチャネル
単入力方向の回路と称する。なお、オペアンプ回路１１
１では、上記オペアンプ回路１０１に比べて、全トラン
ジスタの極性、並びに、電源電圧ＶccおよびＧＮＤが印
加される場所が入れ換わっているが、それ以外の回路構
成は、同様である。
【００１０】
【発明が解決しようとする課題】しかしながら、上記各
構成では、オペアンプ回路が動作可能な同相入力電圧Ｖ
INの範囲、すなわち、オペアンプ回路の入力ダイナミッ
クレンジは、電源電圧の範囲に比べて狭く制限されると
いう問題を有している。
構成では、オペアンプ回路が動作可能な同相入力電圧Ｖ
INの範囲、すなわち、オペアンプ回路の入力ダイナミッ
クレンジは、電源電圧の範囲に比べて狭く制限されると
いう問題を有している。
【００１１】具体的には、図１３に示すオペアンプ回路
１０１を例にして説明すると、両入力ＶIN1 ・ＶIN2 の
同相入力電圧ＶINが変化すると、入力トランジスタＮ１
１１・Ｎ１１２のソース電位も増減する。したがって、
上記同相入力電圧ＶINが低くなると、入力トランジスタ
Ｎ１１１・Ｎ１１２のしきい値電圧ＶthN を確保できな
くなる。この場合は、入力トランジスタＮ１１１・Ｎ１
１２が動作できなくなり、オペアンプ回路１０１は、両
入力ＶIN1 ・ＶIN2 の差に応じた出力電圧ＶOUT を出力
できなくなる。この結果、オペアンプ回路１０１の入力
ダイナミックレンジは、電源電圧の範囲に比べて、しき
い値電圧ＶthN だけ狭くなり、オペアンプ回路１０１
は、上記同相入力電圧ＶINが、ＧＮＤ＜ＶIN＜ＶthN の
領域にある場合、動作できなくなる。同様にして、図１
４に示すオペアンプ回路１１１は、入力ダイナミックレ
ンジが、電源電圧の範囲に比べて、入力トランジスタＰ
１１１・Ｐ１１２のしきい値電圧ＶthP だけ狭くなる。
したがって、同相入力電圧ＶINが上昇して、Ｖcc−Ｖ
thP ＜ＶIN＜Ｖccの領域内にある場合、オペアンプ回路
１１１は動作できない。
１０１を例にして説明すると、両入力ＶIN1 ・ＶIN2 の
同相入力電圧ＶINが変化すると、入力トランジスタＮ１
１１・Ｎ１１２のソース電位も増減する。したがって、
上記同相入力電圧ＶINが低くなると、入力トランジスタ
Ｎ１１１・Ｎ１１２のしきい値電圧ＶthN を確保できな
くなる。この場合は、入力トランジスタＮ１１１・Ｎ１
１２が動作できなくなり、オペアンプ回路１０１は、両
入力ＶIN1 ・ＶIN2 の差に応じた出力電圧ＶOUT を出力
できなくなる。この結果、オペアンプ回路１０１の入力
ダイナミックレンジは、電源電圧の範囲に比べて、しき
い値電圧ＶthN だけ狭くなり、オペアンプ回路１０１
は、上記同相入力電圧ＶINが、ＧＮＤ＜ＶIN＜ＶthN の
領域にある場合、動作できなくなる。同様にして、図１
４に示すオペアンプ回路１１１は、入力ダイナミックレ
ンジが、電源電圧の範囲に比べて、入力トランジスタＰ
１１１・Ｐ１１２のしきい値電圧ＶthP だけ狭くなる。
したがって、同相入力電圧ＶINが上昇して、Ｖcc−Ｖ
thP ＜ＶIN＜Ｖccの領域内にある場合、オペアンプ回路
１１１は動作できない。
【００１２】例えば、一般的なＩＣ製造プロセスを使用
して、上記各入力トランジスタをエンハンスメントタイ
プのＭＯＳにより形成した場合、しきい値電圧は、約１
Ｖ程度であり、特に、最近の低電源電圧で動作可能なオ
ペアンプ回路では、無視できない大きさである。したが
って、入力トランジスタのしきい値電圧に関わらず、Ｇ
ＮＤ電位から電源電圧Ｖccまでの全領域において動作可
能なオペアンプ回路が強く要求されている。
して、上記各入力トランジスタをエンハンスメントタイ
プのＭＯＳにより形成した場合、しきい値電圧は、約１
Ｖ程度であり、特に、最近の低電源電圧で動作可能なオ
ペアンプ回路では、無視できない大きさである。したが
って、入力トランジスタのしきい値電圧に関わらず、Ｇ
ＮＤ電位から電源電圧Ｖccまでの全領域において動作可
能なオペアンプ回路が強く要求されている。
【００１３】なお、デュプリージョンタイプのＭＯＳト
ランジスタなど、ゲート−ソース間電圧が０Ｖであって
も導通できるトランジスタにて、入力トランジスタを形
成した場合は、オペアンプ回路は、ＧＮＤ電位から電源
電圧Ｖccまでの全領域において動作可能となる。ところ
が、この場合は、通常のＩＣ製造プロセスとは別の製造
プロセスが必要となり、集積度の高いオペアンプ回路の
製造が困難になる。
ランジスタなど、ゲート−ソース間電圧が０Ｖであって
も導通できるトランジスタにて、入力トランジスタを形
成した場合は、オペアンプ回路は、ＧＮＤ電位から電源
電圧Ｖccまでの全領域において動作可能となる。ところ
が、この場合は、通常のＩＣ製造プロセスとは別の製造
プロセスが必要となり、集積度の高いオペアンプ回路の
製造が困難になる。
【００１４】これに対して、通常のＩＣ製造プロセスを
用いて製造可能で、かつ、入力ダイナミックレンジを拡
大できる構成として、例えば、特開平２−９２００８号
公報には、双方向駆動されるオペアンプ回路が記載され
ている。図１５に示すように、上記オペアンプ回路１２
１は、図１３に示す差動入力比較回路１０２と同一構成
で比較電流ＩCMPaを出力する差動入力比較回路１２２
ａ、および、図１４に示す差動入力比較回路１１２と同
一構成で比較電流ＩCMPbを出力する差動入力比較回路１
２２ｂと、両比較電流ＩCMPa・ＩCMPbに基づいて、出力
電圧ＶOUT を生成する出力バッファ回路１２３とを備え
ている。
用いて製造可能で、かつ、入力ダイナミックレンジを拡
大できる構成として、例えば、特開平２−９２００８号
公報には、双方向駆動されるオペアンプ回路が記載され
ている。図１５に示すように、上記オペアンプ回路１２
１は、図１３に示す差動入力比較回路１０２と同一構成
で比較電流ＩCMPaを出力する差動入力比較回路１２２
ａ、および、図１４に示す差動入力比較回路１１２と同
一構成で比較電流ＩCMPbを出力する差動入力比較回路１
２２ｂと、両比較電流ＩCMPa・ＩCMPbに基づいて、出力
電圧ＶOUT を生成する出力バッファ回路１２３とを備え
ている。
【００１５】出力バッファ回路１２３は、互いにドレイ
ンが接続されたＰ型のＭＯＳトランジスタＰ１３１とＮ
型のＭＯＳトランジスタＮ１３１とを備えている。当該
ＭＯＳトランジスタＰ１３１のソースには、電源電圧Ｖ
ccが接続され、ＭＯＳトランジスタＮ１３１のソース
は、接地されている。また、両ＭＯＳトランジスタＰ１
３１・Ｎ１３１のゲートには、両比較電流ＩCMPa・Ｉ
CMPbが供給される。これにより、出力バッファ回路１２
３は、プッシュプル方式、かつ、ソース接地方式にて両
差動入力比較回路１２２ａ・１２２ｂの出力ＩCMPa・Ｉ
CMPbを合成し、出力電圧ＶOUT を出力する。
ンが接続されたＰ型のＭＯＳトランジスタＰ１３１とＮ
型のＭＯＳトランジスタＮ１３１とを備えている。当該
ＭＯＳトランジスタＰ１３１のソースには、電源電圧Ｖ
ccが接続され、ＭＯＳトランジスタＮ１３１のソース
は、接地されている。また、両ＭＯＳトランジスタＰ１
３１・Ｎ１３１のゲートには、両比較電流ＩCMPa・Ｉ
CMPbが供給される。これにより、出力バッファ回路１２
３は、プッシュプル方式、かつ、ソース接地方式にて両
差動入力比較回路１２２ａ・１２２ｂの出力ＩCMPa・Ｉ
CMPbを合成し、出力電圧ＶOUT を出力する。
【００１６】上記構成では、両入力ＶIN1 ・ＶIN2 の同
相入力電圧ＶINが、ＶthN ＜ＶIN＜Ｖcc−ＶthP の範囲
において、両差動入力比較回路１２２ａ・１２２ｂが動
作する。また、ＧＮＤ＜ＶIN＜ＶthN の範囲では、差動
入力比較回路１２２ｂのみが動作し、Ｖcc−ＶthP ＜Ｖ
IN＜Ｖccの範囲では、差動入力比較回路１２２ａのみが
動作する。各差動入力比較回路１２２ａ・１２２ｂが動
作していない場合、出力バッファ回路１２３を構成する
ＭＯＳトランジスタＰ１３１およびＮ１３１のうち、当
該差動入力比較回路１２２ａ・１２２ｂに接続されたＭ
ＯＳトランジスタは、他方の定電流負荷として動作する
ので、オペアンプ回路１２１の入力ダイナミックレンジ
は、電源電圧Ｖccの範囲全般に広げられる。
相入力電圧ＶINが、ＶthN ＜ＶIN＜Ｖcc−ＶthP の範囲
において、両差動入力比較回路１２２ａ・１２２ｂが動
作する。また、ＧＮＤ＜ＶIN＜ＶthN の範囲では、差動
入力比較回路１２２ｂのみが動作し、Ｖcc−ＶthP ＜Ｖ
IN＜Ｖccの範囲では、差動入力比較回路１２２ａのみが
動作する。各差動入力比較回路１２２ａ・１２２ｂが動
作していない場合、出力バッファ回路１２３を構成する
ＭＯＳトランジスタＰ１３１およびＮ１３１のうち、当
該差動入力比較回路１２２ａ・１２２ｂに接続されたＭ
ＯＳトランジスタは、他方の定電流負荷として動作する
ので、オペアンプ回路１２１の入力ダイナミックレンジ
は、電源電圧Ｖccの範囲全般に広げられる。
【００１７】ところが、上記オペアンプ回路１２１で
は、出力バッファ回路１２３において、出力電圧ＶOUT
のハイレベルがＭＯＳトランジスタＰ１３１の動作領域
によって制限されると共に、ローレベルがＭＯＳトラン
ジスタＮ１３１の動作領域によって制限される。この結
果、オペアンプ回路１２１の出力ダイナミックレンジが
狭くなるという問題が新たに発生する。
は、出力バッファ回路１２３において、出力電圧ＶOUT
のハイレベルがＭＯＳトランジスタＰ１３１の動作領域
によって制限されると共に、ローレベルがＭＯＳトラン
ジスタＮ１３１の動作領域によって制限される。この結
果、オペアンプ回路１２１の出力ダイナミックレンジが
狭くなるという問題が新たに発生する。
【００１８】特に、当該オペアンプ回路１２１の出力端
子ＯＵＴと反転入力端子ＩＮ２とを接続して、負帰還回
路構成のボルテージフォロワ回路を形成した場合、出力
ダイナミックレンジの縮小は、入力ダイナミックレンジ
の縮小に直結する。したがって、上記構成のオペアンプ
回路１２１の場合、入力ダイナミックレンジを十分に拡
大できているとは言えない。
子ＯＵＴと反転入力端子ＩＮ２とを接続して、負帰還回
路構成のボルテージフォロワ回路を形成した場合、出力
ダイナミックレンジの縮小は、入力ダイナミックレンジ
の縮小に直結する。したがって、上記構成のオペアンプ
回路１２１の場合、入力ダイナミックレンジを十分に拡
大できているとは言えない。
【００１９】本発明は、上記の問題点を鑑みてなされた
ものであり、その目的は、電源電圧の全範囲内におい
て、入出力動作可能なワイドダイナミックレンジ対応の
差動増幅器、および、それを用いたボルテージフォロワ
回路を提供することにある。
ものであり、その目的は、電源電圧の全範囲内におい
て、入出力動作可能なワイドダイナミックレンジ対応の
差動増幅器、および、それを用いたボルテージフォロワ
回路を提供することにある。
【００２０】
【課題を解決するための手段】本発明に係る差動増幅器
は、非反転入力端子へ印加される非反転入力と、反転入
力端子へ印加される反転入力とを比較する差動増幅器で
あって、上記課題を解決するために、入力電圧が所定の
動作領域にある場合に、両入力を比較する差動増幅部
と、上記入力電圧が上記動作領域外の不動作領域にある
場合、当該動作領域に入る方向へ、上記両入力の電位を
同一量だけシフトさせるレベルシフタとを備え、上記差
動増幅部は、非反転入力に基づいて、通過する電流量を
制御する第１入力トランジスタ、および、反転入力に基
づいて、通過する電流量を制御する第２入力トランジス
タを有する第１入力部と、上記第１および第２入力トラ
ンジスタと同じ極性を持ち、上記レベルシフタを介して
与えられる非反転入力および反転入力に基づいて、通過
する電流量をそれぞれ制御する第３および第４入力トラ
ンジスタを有する第２入力部と、上記第１および第３入
力トランジスタを流れる電流量の和と、上記第２および
第４入力トランジスタを流れる電流量の和との差に応じ
た電圧を出力する出力部と、上記第１ないし第４入力ト
ランジスタのバイアス電流を供給する共通の定電流源と
を備えており、上記各レベルシフタは、上記第３および
第４入力トランジスタに流れる電流が増加する方向へ、
両入力の電位をシフトさせるものであって、所定の電流
を供給して、上記第３および第４入力トランジスタを流
れる電流が増加する方向に、それぞれの入力電位をバイ
アスできるシフト量増加用電流源と、所定の電流を供給
して、上記第３および第４入力トランジスタを流れる電
流が減少する方向に、それぞれの入力電位をバイアスす
るシフト量減少用電流源と、上記第１ないし第４入力ト
ランジスタと逆の極性を持ち、当該レベルシフタのシフ
ト量が所定の値を越えた場合に導通して、シフト量を制
御するシフト量制御用トランジスタとを備え、さらに、
上記入力電圧が動作領域にあるか否かに基づいて、第１
および第２入力部を選択的に動作させる選択手段を備
え、上記選択手段は、上記入力電圧が動作領域にある場
合、上記シフト量増加用電流源へ電流供給の停止を指示
する検出部を備えており、上記検出部は、上記入力電圧
が動作領域にある場合には導通して、上記シフト量増加
用電流源に上記第２入力部への電流供給を停止させるこ
とによって、上記第１入力部を選択する一方、上記入力
電圧が動作領域にない場合には遮断して、上記シフト量
増加用電流源に上記第２入力部への電流供給を行わせる
ことによって、上記第２入力部を選択する検出用トラン
ジスタを備えていることを特徴としている。
は、非反転入力端子へ印加される非反転入力と、反転入
力端子へ印加される反転入力とを比較する差動増幅器で
あって、上記課題を解決するために、入力電圧が所定の
動作領域にある場合に、両入力を比較する差動増幅部
と、上記入力電圧が上記動作領域外の不動作領域にある
場合、当該動作領域に入る方向へ、上記両入力の電位を
同一量だけシフトさせるレベルシフタとを備え、上記差
動増幅部は、非反転入力に基づいて、通過する電流量を
制御する第１入力トランジスタ、および、反転入力に基
づいて、通過する電流量を制御する第２入力トランジス
タを有する第１入力部と、上記第１および第２入力トラ
ンジスタと同じ極性を持ち、上記レベルシフタを介して
与えられる非反転入力および反転入力に基づいて、通過
する電流量をそれぞれ制御する第３および第４入力トラ
ンジスタを有する第２入力部と、上記第１および第３入
力トランジスタを流れる電流量の和と、上記第２および
第４入力トランジスタを流れる電流量の和との差に応じ
た電圧を出力する出力部と、上記第１ないし第４入力ト
ランジスタのバイアス電流を供給する共通の定電流源と
を備えており、上記各レベルシフタは、上記第３および
第４入力トランジスタに流れる電流が増加する方向へ、
両入力の電位をシフトさせるものであって、所定の電流
を供給して、上記第３および第４入力トランジスタを流
れる電流が増加する方向に、それぞれの入力電位をバイ
アスできるシフト量増加用電流源と、所定の電流を供給
して、上記第３および第４入力トランジスタを流れる電
流が減少する方向に、それぞれの入力電位をバイアスす
るシフト量減少用電流源と、上記第１ないし第４入力ト
ランジスタと逆の極性を持ち、当該レベルシフタのシフ
ト量が所定の値を越えた場合に導通して、シフト量を制
御するシフト量制御用トランジスタとを備え、さらに、
上記入力電圧が動作領域にあるか否かに基づいて、第１
および第２入力部を選択的に動作させる選択手段を備
え、上記選択手段は、上記入力電圧が動作領域にある場
合、上記シフト量増加用電流源へ電流供給の停止を指示
する検出部を備えており、上記検出部は、上記入力電圧
が動作領域にある場合には導通して、上記シフト量増加
用電流源に上記第２入力部への電流供給を停止させるこ
とによって、上記第１入力部を選択する一方、上記入力
電圧が動作領域にない場合には遮断して、上記シフト量
増加用電流源に上記第２入力部への電流供給を行わせる
ことによって、上記第２入力部を選択する検出用トラン
ジスタを備えていることを特徴としている。
【００２１】一般に、差動増幅部は、その回路構成によ
って、非反転入力と反転入力とを比較可能な範囲が決ま
っている。通常、当該範囲は、例えば、トランジスタの
しきい値電圧やベース−エミッタ間電圧などによって、
電源電圧の範囲に比べて狭い範囲に制限される。
って、非反転入力と反転入力とを比較可能な範囲が決ま
っている。通常、当該範囲は、例えば、トランジスタの
しきい値電圧やベース−エミッタ間電圧などによって、
電源電圧の範囲に比べて狭い範囲に制限される。
【００２２】上記構成では、上記の範囲内で、差動増幅
部の動作領域が予め設定されている。例えば、差動増幅
部がＭＯＳトランジスタで構成されており、各入力電圧
を電流に変換する入力部がＮチャネルの単入力方向の回
路によって構成されている場合には、差動増幅部が動作
可能な範囲は、ＭＯＳトランジスタのしきい値電圧から
電源電圧までの範囲となる。この場合は、例えば、しき
い値電圧から電源電圧までの範囲が動作領域として設定
され、しきい値電圧以下の領域が不動作領域として設定
される。なお、この構成に限らず、動作可能な範囲は、
差動増幅部の回路構成によって決まり、上記動作領域
は、当該範囲内で決定される。
部の動作領域が予め設定されている。例えば、差動増幅
部がＭＯＳトランジスタで構成されており、各入力電圧
を電流に変換する入力部がＮチャネルの単入力方向の回
路によって構成されている場合には、差動増幅部が動作
可能な範囲は、ＭＯＳトランジスタのしきい値電圧から
電源電圧までの範囲となる。この場合は、例えば、しき
い値電圧から電源電圧までの範囲が動作領域として設定
され、しきい値電圧以下の領域が不動作領域として設定
される。なお、この構成に限らず、動作可能な範囲は、
差動増幅部の回路構成によって決まり、上記動作領域
は、当該範囲内で決定される。
【００２３】差動増幅器の入力電圧が当該動作領域に入
っている場合、差動増幅部は、確実に動作可能であり、
差動増幅器は、非反転入力と反転入力とを何ら支障なく
比較できる。一方、入力電圧が上下降して、当該動作領
域から外れると、レベルシフタは、入力電圧が動作領域
に入る方向へ、両入力の電位を同一量だけシフトさせ
る。したがって、入力電圧と動作領域との距離がレベル
シフタのシフト量以内であれば、両入力電位は、動作領
域内に復帰し、差動増幅部は、両入力を何ら支障なく比
較できる。
っている場合、差動増幅部は、確実に動作可能であり、
差動増幅器は、非反転入力と反転入力とを何ら支障なく
比較できる。一方、入力電圧が上下降して、当該動作領
域から外れると、レベルシフタは、入力電圧が動作領域
に入る方向へ、両入力の電位を同一量だけシフトさせ
る。したがって、入力電圧と動作領域との距離がレベル
シフタのシフト量以内であれば、両入力電位は、動作領
域内に復帰し、差動増幅部は、両入力を何ら支障なく比
較できる。
【００２４】それゆえ、差動増幅器において、動作可能
な入力電圧の範囲、すなわち、入力ダイナミックレンジ
は、レベルシフタのシフト量だけ拡大される。また、上
記レベルシフタは、入力電圧が不動作領域にある場合、
レベルシフトした後の入力電圧をレベルシフタ以降の回
路へ与えている。これにより、これらの回路は、入力電
圧がレベルシフタのシフト量だけ、上昇、あるいは下降
した場合と同様に動作する。したがって、これらの回路
が従来と同様の構成であっても、入力ダイナミックレン
ジを拡大できる。この結果、例えば、エンハンスメント
タイプのトランジスタなど、従来と同様の特性を有する
トランジスタなどを用いて、よりダイナミックレンジが
広い差動増幅器を実現できる。
な入力電圧の範囲、すなわち、入力ダイナミックレンジ
は、レベルシフタのシフト量だけ拡大される。また、上
記レベルシフタは、入力電圧が不動作領域にある場合、
レベルシフトした後の入力電圧をレベルシフタ以降の回
路へ与えている。これにより、これらの回路は、入力電
圧がレベルシフタのシフト量だけ、上昇、あるいは下降
した場合と同様に動作する。したがって、これらの回路
が従来と同様の構成であっても、入力ダイナミックレン
ジを拡大できる。この結果、例えば、エンハンスメント
タイプのトランジスタなど、従来と同様の特性を有する
トランジスタなどを用いて、よりダイナミックレンジが
広い差動増幅器を実現できる。
【００２５】ところで、上記差動増幅器は、例えば、両
入力を電流へ変換する入力部を１つ設け、非反転入力端
子および反転入力端子と、入力部との間、および、レベ
ルシフタと入力部との間の双方にスイッチング素子を設
け、入力電圧が動作領域にあるか否かによって、当該ス
イッチング素子の導通／遮断を制御しても実現できる。
ただし、この構成の場合、スイッチング素子にて生ずる
電圧降下によって、差動増幅部へ印加される電圧が制限
される虞れがある。
入力を電流へ変換する入力部を１つ設け、非反転入力端
子および反転入力端子と、入力部との間、および、レベ
ルシフタと入力部との間の双方にスイッチング素子を設
け、入力電圧が動作領域にあるか否かによって、当該ス
イッチング素子の導通／遮断を制御しても実現できる。
ただし、この構成の場合、スイッチング素子にて生ずる
電圧降下によって、差動増幅部へ印加される電圧が制限
される虞れがある。
【００２６】これに対して、上記構成では、第１入力部
において、第１入力トランジスタを流れる電流と第２入
力トランジスタを流れる電流との差は、非反転入力およ
び反転入力に応じて変化する。また、レベルシフタは、
両入力を同じ量だけレベルシフトするので、第２入力部
では、第３および第４入力トランジスタの双方を流れる
電流の差も両入力に応じて変化する。第１ないし第４入
力トランジスタは、同一の極性を有している。これによ
り、第１および第３入力トランジスタを流れる電流の和
と、第２および第４入力トランジスタを流れる電流の和
との差は、両入力電圧の差を反映した値となる。
において、第１入力トランジスタを流れる電流と第２入
力トランジスタを流れる電流との差は、非反転入力およ
び反転入力に応じて変化する。また、レベルシフタは、
両入力を同じ量だけレベルシフトするので、第２入力部
では、第３および第４入力トランジスタの双方を流れる
電流の差も両入力に応じて変化する。第１ないし第４入
力トランジスタは、同一の極性を有している。これによ
り、第１および第３入力トランジスタを流れる電流の和
と、第２および第４入力トランジスタを流れる電流の和
との差は、両入力電圧の差を反映した値となる。
【００２７】入力電圧が不動作領域にある場合など、第
１および第２入力トランジスタのしきい値電圧が確保で
きない場合には、第１および第２入力トランジスタは遮
断される。この場合は、上記電流量の差は、第３入力ト
ランジスタを流れる電流と、第４入力トランジスタを流
れる電流との差となる。したがって、両入力電圧の差を
反映できる。
１および第２入力トランジスタのしきい値電圧が確保で
きない場合には、第１および第２入力トランジスタは遮
断される。この場合は、上記電流量の差は、第３入力ト
ランジスタを流れる電流と、第４入力トランジスタを流
れる電流との差となる。したがって、両入力電圧の差を
反映できる。
【００２８】さらに、各入力トランジスタは、同一極性
を有しているので、電流が流れる方向は、同じであり、
各入力トランジスタの対応する端子を接続することによ
って、電流の和を算出できる。また、出力部は、上記電
流量の差に応じた電圧を出力する。
を有しているので、電流が流れる方向は、同じであり、
各入力トランジスタの対応する端子を接続することによ
って、電流の和を算出できる。また、出力部は、上記電
流量の差に応じた電圧を出力する。
【００２９】これにより、差動増幅器は、両入力部のう
ち、少なくとも、一方が動作していれば、非反転入力お
よび反転入力の差に応じた電圧を出力できる。また、第
１および第２入力トランジスタへ、各入力端子を直接接
続できるので、スイッチング素子などが不要であり、当
該スイッチング素子の電圧降下によって、入力ダイナミ
ックレンジが制限されない。したがって、従来より、入
力ダイナミックレンジの広い差動増幅器を実現できる。
ち、少なくとも、一方が動作していれば、非反転入力お
よび反転入力の差に応じた電圧を出力できる。また、第
１および第２入力トランジスタへ、各入力端子を直接接
続できるので、スイッチング素子などが不要であり、当
該スイッチング素子の電圧降下によって、入力ダイナミ
ックレンジが制限されない。したがって、従来より、入
力ダイナミックレンジの広い差動増幅器を実現できる。
【００３０】ところで、上記構成の差動増幅器の場合、
第１入力部と第２入力部との双方が動作している場合、
一方のみが動作する場合に比べて、消費電力が増大す
る。さらに、一方の出力が他方の出力へ影響を及ぼし
て、正常に動作できなくなる虞れがある。例えば、各入
力部は、動作可能な範囲と動作不可能な範囲との境界近
傍に入力電圧が位置している場合、動作が不安定にな
る。
第１入力部と第２入力部との双方が動作している場合、
一方のみが動作する場合に比べて、消費電力が増大す
る。さらに、一方の出力が他方の出力へ影響を及ぼし
て、正常に動作できなくなる虞れがある。例えば、各入
力部は、動作可能な範囲と動作不可能な範囲との境界近
傍に入力電圧が位置している場合、動作が不安定にな
る。
【００３１】特に、第１ないし第４入力トランジスタを
バイアスするために、共通の電流源を使用している場
合、当該電流源の出力電位は、レベルシフタの出力に応
じて変化する。したがって、入力電圧が第２入力部の動
作可能な範囲の端部領域にあり、レベルシフタの出力が
電源電圧あるいは接地電圧に近い場合には、第１入力部
の入力と上記電流源の出力電位とが接近して、第１およ
び第２入力トランジスタが導通できなくなる。この結
果、第１入力部が動作できなくなり、差動増幅器の入力
ダイナミックレンジが制限されてしまう。
バイアスするために、共通の電流源を使用している場
合、当該電流源の出力電位は、レベルシフタの出力に応
じて変化する。したがって、入力電圧が第２入力部の動
作可能な範囲の端部領域にあり、レベルシフタの出力が
電源電圧あるいは接地電圧に近い場合には、第１入力部
の入力と上記電流源の出力電位とが接近して、第１およ
び第２入力トランジスタが導通できなくなる。この結
果、第１入力部が動作できなくなり、差動増幅器の入力
ダイナミックレンジが制限されてしまう。
【００３２】これに対して、上記構成では、選択手段の
指示によって、両入力部のうち、一方のみが動作してい
る。この結果、両入力部が同時に動作する場合に比べ
て、差動増幅器の消費電力を削減できる。さらに、一方
の入力部が正常動作可能な範囲の端部領域に、入力電圧
が位置している場合など、当該入力部の動作が不安定な
場合に、選択手段は、他方の入力部を動作させることが
できる。したがって、差動増幅器の特性を、さらに向上
できる。
指示によって、両入力部のうち、一方のみが動作してい
る。この結果、両入力部が同時に動作する場合に比べ
て、差動増幅器の消費電力を削減できる。さらに、一方
の入力部が正常動作可能な範囲の端部領域に、入力電圧
が位置している場合など、当該入力部の動作が不安定な
場合に、選択手段は、他方の入力部を動作させることが
できる。したがって、差動増幅器の特性を、さらに向上
できる。
【００３３】加えて、上記構成では、入力電圧が動作領
域にある場合、シフト量増加用電流源は、検出部の指示
により電流の供給を停止している。この状態では、レベ
ルシフタは、所望のシフト量を維持できず、第３および
第４入力トランジスタを流れる電流は、シフト量減少用
電流源のバイアス電流によって抑制されている。この結
果、第２入力部は、動作できず、出力部は、第１および
第２入力トランジスタ を流れる電流の差に基づいて、出
力電圧を制御している。
域にある場合、シフト量増加用電流源は、検出部の指示
により電流の供給を停止している。この状態では、レベ
ルシフタは、所望のシフト量を維持できず、第３および
第４入力トランジスタを流れる電流は、シフト量減少用
電流源のバイアス電流によって抑制されている。この結
果、第２入力部は、動作できず、出力部は、第１および
第２入力トランジスタ を流れる電流の差に基づいて、出
力電圧を制御している。
【００３４】一方、入力電圧が不動作領域にある場合、
シフト量増加用電流源は、電流を供給して、レベルシフ
タは、第３および第４入力トランジスタへレベルシフト
した後の両入力を与えている。この状態では、第１ない
し第４入力トランジスタに共通に設けられた定電流源の
出力電位は、レベルシフト後の両入力によって変化す
る。この結果、レベルシフト前の両入力と上記出力電位
との電位差は、小さくなり、第１および第２入力トラン
ジスタが導通できなくなる。したがって、第１入力部
は、動作できず、出力部は、第３および第４入力トラン
ジスタを流れる電流の差に基づいて、出力電圧を制御す
る。
シフト量増加用電流源は、電流を供給して、レベルシフ
タは、第３および第４入力トランジスタへレベルシフト
した後の両入力を与えている。この状態では、第１ない
し第４入力トランジスタに共通に設けられた定電流源の
出力電位は、レベルシフト後の両入力によって変化す
る。この結果、レベルシフト前の両入力と上記出力電位
との電位差は、小さくなり、第１および第２入力トラン
ジスタが導通できなくなる。したがって、第１入力部
は、動作できず、出力部は、第３および第４入力トラン
ジスタを流れる電流の差に基づいて、出力電圧を制御す
る。
【００３５】それゆえ、上記構成の差動増幅器では、検
出部がシフト量増加用電流源の動作／停止を制御するこ
とによって、両入力部を切り換えることができる。した
がって、例えば、スイッチング素子などを設けて、両入
力部の動作／停止をそれぞれ別に制御する場合に比べ
て、差動増幅器の構成が簡略になる。さらに、動作領域
内では、レベルシフタの動作が停止しているので、消費
電力を削減できる。
出部がシフト量増加用電流源の動作／停止を制御するこ
とによって、両入力部を切り換えることができる。した
がって、例えば、スイッチング素子などを設けて、両入
力部の動作／停止をそれぞれ別に制御する場合に比べ
て、差動増幅器の構成が簡略になる。さらに、動作領域
内では、レベルシフタの動作が停止しているので、消費
電力を削減できる。
【００３６】さらに、本発明に係る差動増幅器は、上記
レベルシフタのシフト量は、上記第１ないし第４の入力
トランジスタにおける電圧降下分以上に設定されている
ことを特徴としている。
レベルシフタのシフト量は、上記第１ないし第４の入力
トランジスタにおける電圧降下分以上に設定されている
ことを特徴としている。
【００３７】上記差動増幅部が、上記第１ないし第４入
力トランジスタを備えている場合、当該差動増幅部が動
作可能な範囲は、第１ないし第４の入力トランジスタに
おける電圧降下分だけ、電源電圧の範囲よりも狭くな
る。したがって、レベルシフタのシフト量を当該電圧降
下分以上に設定することにより、差動増幅器の入力ダイ
ナミックレンジを、電源電圧の範囲全体まで拡大でき
る。
力トランジスタを備えている場合、当該差動増幅部が動
作可能な範囲は、第１ないし第４の入力トランジスタに
おける電圧降下分だけ、電源電圧の範囲よりも狭くな
る。したがって、レベルシフタのシフト量を当該電圧降
下分以上に設定することにより、差動増幅器の入力ダイ
ナミックレンジを、電源電圧の範囲全体まで拡大でき
る。
【００３８】加えて、本発明に係る差動増幅器は、上記
レベルシフタは、所定の電流を供給して、上記第３およ
び第４入力トランジスタを流れる電流が増加する方向
に、それぞれの入力電位をバイアスするシフト量増加用
電流源と、上記第１ないし第４入力トランジスタと逆の
極性を持ち、当該レベルシフタのシフト量が所定の値を
越えた場合に導通して、シフト量の増加を制限するシフ
ト量制御用トランジスタとを備えていることを特徴とし
ている。
レベルシフタは、所定の電流を供給して、上記第３およ
び第４入力トランジスタを流れる電流が増加する方向
に、それぞれの入力電位をバイアスするシフト量増加用
電流源と、上記第１ないし第４入力トランジスタと逆の
極性を持ち、当該レベルシフタのシフト量が所定の値を
越えた場合に導通して、シフト量の増加を制限するシフ
ト量制御用トランジスタとを備えていることを特徴とし
ている。
【００３９】上記構成では、第１ないし第４入力トラン
ジスタと逆の特性を持つシフト量制御用トランジスタに
よって、レベルシフタのシフト量を決定できる。当該シ
フト量制御用トランジスタは、各入力トランジスタと同
様の工程にて製造可能であり、シフト量制御用トランジ
スタの寸法や形状などを調整するだけで、比較的容易
に、上記第１ないし第４入力トランジスタの電圧降下分
とシフト量とを略同様に設定できる。この結果、例え
ば、抵抗などを用いてレベルシフタを構成する場合に比
べて簡単に、所望のシフト量を持ったレベルシフタを実
現できる。
ジスタと逆の特性を持つシフト量制御用トランジスタに
よって、レベルシフタのシフト量を決定できる。当該シ
フト量制御用トランジスタは、各入力トランジスタと同
様の工程にて製造可能であり、シフト量制御用トランジ
スタの寸法や形状などを調整するだけで、比較的容易
に、上記第１ないし第４入力トランジスタの電圧降下分
とシフト量とを略同様に設定できる。この結果、例え
ば、抵抗などを用いてレベルシフタを構成する場合に比
べて簡単に、所望のシフト量を持ったレベルシフタを実
現できる。
【００４０】また、本発明に係る差動増幅器は、上記出
力部は、上記電流量の差を示す比較電流に基づいて、通
過する電流量を制御する第１出力トランジスタと、上記
第１出力トランジスタと異なる極性を持ち、上記第１出
力トランジスタへ所定の電流を供給する第２出力トラン
ジスタとを備えていることを特徴としている。
力部は、上記電流量の差を示す比較電流に基づいて、通
過する電流量を制御する第１出力トランジスタと、上記
第１出力トランジスタと異なる極性を持ち、上記第１出
力トランジスタへ所定の電流を供給する第２出力トラン
ジスタとを備えていることを特徴としている。
【００４１】上記構成では、第１出力トランジスタは、
比較電流に基づいて、通過する電流量を制御している。
一方、第２出力トランジスタは、第１および第２入力部
が動作しているか否かに関わらず、常に同一の電流を供
給する。したがって、従来のプッシュプル形式にて、２
つの入力部の出力を合成する場合のように、動作してい
ない方の入力部の影響を受けずに、出力電圧を生成でき
る。この結果、当該従来例に比べて、出力ダイナミック
レンジを拡大できる。
比較電流に基づいて、通過する電流量を制御している。
一方、第２出力トランジスタは、第１および第２入力部
が動作しているか否かに関わらず、常に同一の電流を供
給する。したがって、従来のプッシュプル形式にて、２
つの入力部の出力を合成する場合のように、動作してい
ない方の入力部の影響を受けずに、出力電圧を生成でき
る。この結果、当該従来例に比べて、出力ダイナミック
レンジを拡大できる。
【００４２】ところで、上記の出力部では、第２出力ト
ランジスタの供給する電流が一定であるため、第２出力
トランジスタが当該出力端子に供給可能な電流は、第１
出力トランジスタが差動増幅器の出力端子に供給可能な
電流よりも少なくなる。これにより、出力を上昇させる
場合と下降させる場合との間で、出力部の出力駆動能力
に偏りが生まれる。したがって、駆動方向に拘わらず、
出力を高速に駆動する場合には、負荷の充放電を予め行
う付加回路が別途必要となる。この結果、差動増幅器の
外部に付加する回路が増加すると共に、充放電のための
動作時間が別に必要となる。加えて、差動増幅器は、充
電あるいは放電を当該付加回路に指示するために、制御
信号を出力する必要があり、差動増幅器の端子の増加を
招来する。
ランジスタの供給する電流が一定であるため、第２出力
トランジスタが当該出力端子に供給可能な電流は、第１
出力トランジスタが差動増幅器の出力端子に供給可能な
電流よりも少なくなる。これにより、出力を上昇させる
場合と下降させる場合との間で、出力部の出力駆動能力
に偏りが生まれる。したがって、駆動方向に拘わらず、
出力を高速に駆動する場合には、負荷の充放電を予め行
う付加回路が別途必要となる。この結果、差動増幅器の
外部に付加する回路が増加すると共に、充放電のための
動作時間が別に必要となる。加えて、差動増幅器は、充
電あるいは放電を当該付加回路に指示するために、制御
信号を出力する必要があり、差動増幅器の端子の増加を
招来する。
【００４３】これに対して、本発明に係る差動増幅器
は、上記出力部は、上記電流量の差を示す比較電流に応
じて、互いに異なる方向に出力を駆動できる第３および
第４出力トランジスタと、当該比較電流に基づいて、上
記第３および第４出力トランジスタのうち、少なくとも
一方の出力トランジスタを駆動する駆動回路とを備えて
いることを特徴としている。
は、上記出力部は、上記電流量の差を示す比較電流に応
じて、互いに異なる方向に出力を駆動できる第３および
第４出力トランジスタと、当該比較電流に基づいて、上
記第３および第４出力トランジスタのうち、少なくとも
一方の出力トランジスタを駆動する駆動回路とを備えて
いることを特徴としている。
【００４４】上記構成において、第１入力部および第２
入力部は、上記の構成と同様に、従来よりも広い入力ダ
イナミックレンジにて、非反転入力と反転入力とを比較
し、両入力の差に応じた比較電流を出力部へ供給してい
る。一方、第３および第４出力トランジスタのうち、少
なくとも一方の出力トランジスタは、駆動回路の指示に
従って、上昇および下降のうち、当該出力トランジスタ
が対応する方向へ差動増幅器の出力を駆動する。なお、
駆動回路が両方の出力トランジスタを駆動しない場合、
残余の出力トランジスタは、上記比較電流に基づき、通
過する電流量を制御して、差動増幅器の出力を対応する
方向へ駆動すればよい。
入力部は、上記の構成と同様に、従来よりも広い入力ダ
イナミックレンジにて、非反転入力と反転入力とを比較
し、両入力の差に応じた比較電流を出力部へ供給してい
る。一方、第３および第４出力トランジスタのうち、少
なくとも一方の出力トランジスタは、駆動回路の指示に
従って、上昇および下降のうち、当該出力トランジスタ
が対応する方向へ差動増幅器の出力を駆動する。なお、
駆動回路が両方の出力トランジスタを駆動しない場合、
残余の出力トランジスタは、上記比較電流に基づき、通
過する電流量を制御して、差動増幅器の出力を対応する
方向へ駆動すればよい。
【００４５】それゆえ、出力部は、単一の比較電流に基
づいて、出力を双方向に駆動できる。したがって、入出
力ダイナミックレンジが広く、かつ、出力駆動能力に偏
りを持たない差動増幅器を実現できる。さらに、差動増
幅器は、予め充放電を行うことなく、差動増幅器の負荷
を駆動できる。この結果、上記の差動増幅器に比べて、
充放電を予め行うための回路および当該回路へ指示する
信号線が不要となり、回路構成を簡略化できる。加え
て、充放電を予め行うための時間が不要となるので、差
動増幅器の動作速度を、さらに向上できる。
づいて、出力を双方向に駆動できる。したがって、入出
力ダイナミックレンジが広く、かつ、出力駆動能力に偏
りを持たない差動増幅器を実現できる。さらに、差動増
幅器は、予め充放電を行うことなく、差動増幅器の負荷
を駆動できる。この結果、上記の差動増幅器に比べて、
充放電を予め行うための回路および当該回路へ指示する
信号線が不要となり、回路構成を簡略化できる。加え
て、充放電を予め行うための時間が不要となるので、差
動増幅器の動作速度を、さらに向上できる。
【００４６】なお、駆動回路が出力トランジスタを制御
する方法は、種々の方法が考えられる。例えば、駆動回
路は、比較電流の量に応じて、第３および第４出力トラ
ンジスタを通過する電流量をそれぞれ調整してもよい。
ただし、この場合は、例えば、反転入力と非反転入力と
が一致しているときなど、出力の維持が出力部に指示さ
れているとき、駆動回路は、第３および第４出力トラン
ジスタの双方を通過する電流量を調整して、差動増幅器
が入出力する電流量を０にする必要がある。この結果、
出力電圧を維持する際の精度を保つことが難しくなる。
する方法は、種々の方法が考えられる。例えば、駆動回
路は、比較電流の量に応じて、第３および第４出力トラ
ンジスタを通過する電流量をそれぞれ調整してもよい。
ただし、この場合は、例えば、反転入力と非反転入力と
が一致しているときなど、出力の維持が出力部に指示さ
れているとき、駆動回路は、第３および第４出力トラン
ジスタの双方を通過する電流量を調整して、差動増幅器
が入出力する電流量を０にする必要がある。この結果、
出力電圧を維持する際の精度を保つことが難しくなる。
【００４７】これに対して、本発明に係る差動増幅器
は、上記出力部は、さらに、上記第３出力トランジスタ
と異なる極性を持ち、当該第３出力トランジスタに所定
の電流を供給する第５出力トランジスタを備えており、
上記第３出力トランジスタは、上記比較電流に基づい
て、通過する電流量を制御すると共に、上記駆動回路
は、上記第３出力トランジスタを流れる電流量が、上記
第５出力トランジスタが供給する電流量よりも小さな値
に設定された所定の値を上回っている間、上記第４出力
トランジスタを遮断することを特徴としている。
は、上記出力部は、さらに、上記第３出力トランジスタ
と異なる極性を持ち、当該第３出力トランジスタに所定
の電流を供給する第５出力トランジスタを備えており、
上記第３出力トランジスタは、上記比較電流に基づい
て、通過する電流量を制御すると共に、上記駆動回路
は、上記第３出力トランジスタを流れる電流量が、上記
第５出力トランジスタが供給する電流量よりも小さな値
に設定された所定の値を上回っている間、上記第４出力
トランジスタを遮断することを特徴としている。
【００４８】上記構成において、第４出力トランジスタ
は、第３出力トランジスタに対応した方向へ出力を駆動
している間、遮断されているので、第３出力トランジス
タは、第４出力トランジスタに妨げられることなく、対
応した方向に出力を駆動できる。また、第４出力トラン
ジスタは、出力部に出力の維持が指示されている場合も
遮断されている。したがって、この場合も、第３出力ト
ランジスタを流れる電流のみによって、差動増幅器の出
力端子から入出力する電流を決定できる。
は、第３出力トランジスタに対応した方向へ出力を駆動
している間、遮断されているので、第３出力トランジス
タは、第４出力トランジスタに妨げられることなく、対
応した方向に出力を駆動できる。また、第４出力トラン
ジスタは、出力部に出力の維持が指示されている場合も
遮断されている。したがって、この場合も、第３出力ト
ランジスタを流れる電流のみによって、差動増幅器の出
力端子から入出力する電流を決定できる。
【００４９】さらに、第３出力トランジスタを流れる電
流が減少し、所定の値を下回った場合、駆動回路は、第
４出力トランジスタを導通させる。これにより、差動増
幅器の出力端子から吐き出される、あるいは、吸い込ま
れる電流は増加する。
流が減少し、所定の値を下回った場合、駆動回路は、第
４出力トランジスタを導通させる。これにより、差動増
幅器の出力端子から吐き出される、あるいは、吸い込ま
れる電流は増加する。
【００５０】それゆえ、出力電圧を維持する際の精度を
従来と同様に保ったまま、第４出力トランジスタに対応
した方向への出力駆動能力を向上でき、出力駆動能力の
偏りを防止できる。
従来と同様に保ったまま、第４出力トランジスタに対応
した方向への出力駆動能力を向上でき、出力駆動能力の
偏りを防止できる。
【００５１】加えて、本発明に係る差動増幅器は、上記
検出用トランジスタは、上記第１ないし第４入力トラン
ジスタのうちの少なくとも１つの入力トランジスタと同
一構造で、当該入力トランジスタに印加される電圧に基
づいて、上記不動作領域を検出するものであることを特
徴としている。
検出用トランジスタは、上記第１ないし第４入力トラン
ジスタのうちの少なくとも１つの入力トランジスタと同
一構造で、当該入力トランジスタに印加される電圧に基
づいて、上記不動作領域を検出するものであることを特
徴としている。
【００５２】上記構成では、検出用トランジスタは、例
えば、形状や寸法あるいは不純物濃度などの構造が第１
ないし第４入力トランジスタと同一である。したがっ
て、両トランジスタを同一の工程にて製造でき、異なる
構造のトランジスタにて、不動作領域を検出する場合に
比べて、集積が容易である。また、構造が同一なので、
両者の特性は、揃えられており、例えば、製造上のバラ
ツキや動作時の周囲温度の変動などによって、入力トラ
ンジスタの特性が変化しても、当該検出用トランジスタ
の特性も同様に変化する。さらに、印加される電圧も同
一である。この結果、入力トランジスタの特性変化によ
って、不動作領域が微妙に変動する場合であっても、選
択手段は、確実に不動作領域を検出できる。
えば、形状や寸法あるいは不純物濃度などの構造が第１
ないし第４入力トランジスタと同一である。したがっ
て、両トランジスタを同一の工程にて製造でき、異なる
構造のトランジスタにて、不動作領域を検出する場合に
比べて、集積が容易である。また、構造が同一なので、
両者の特性は、揃えられており、例えば、製造上のバラ
ツキや動作時の周囲温度の変動などによって、入力トラ
ンジスタの特性が変化しても、当該検出用トランジスタ
の特性も同様に変化する。さらに、印加される電圧も同
一である。この結果、入力トランジスタの特性変化によ
って、不動作領域が微妙に変動する場合であっても、選
択手段は、確実に不動作領域を検出できる。
【００５３】ところで、上記の差動増幅器において、両
入力回路間の干渉を回避するために設けられた選択手段
は、検出用トランジスタなど、入力電圧が不動作領域に
あるか否かを判定するための部材と、例えば、レベルシ
フタの電流供給を停止させる部材など、選択していない
方の入力回路を停止させるための部材とを必要とする。
したがって、差動増幅器の回路構成は、従来に比べて、
複雑になりがちである。
入力回路間の干渉を回避するために設けられた選択手段
は、検出用トランジスタなど、入力電圧が不動作領域に
あるか否かを判定するための部材と、例えば、レベルシ
フタの電流供給を停止させる部材など、選択していない
方の入力回路を停止させるための部材とを必要とする。
したがって、差動増幅器の回路構成は、従来に比べて、
複雑になりがちである。
【００５４】これに対して、本発明に係る差動増幅器
は、上記差動増幅部は、上記第１および第２入力トラン
ジスタのバイアス電流を供給する第１定電流源と、上記
第３および第４入力トランジスタのバイアス電流を供給
する第２定電流源とを、それぞれ別に備えていることを
特徴としている。なお、各定電流源は、例えば、ベース
やゲートに所定の電圧を印加したトランジスタなどによ
って形成できる。
は、上記差動増幅部は、上記第１および第２入力トラン
ジスタのバイアス電流を供給する第１定電流源と、上記
第３および第４入力トランジスタのバイアス電流を供給
する第２定電流源とを、それぞれ別に備えていることを
特徴としている。なお、各定電流源は、例えば、ベース
やゲートに所定の電圧を印加したトランジスタなどによ
って形成できる。
【００５５】上記構成では、第１および第２入力部のそ
れぞれに独立した定電流源が設けられているので、上述
したような干渉が発生せず、第１および第２入力部の双
方は、何ら支障なく、同時に動作できる。したがって、
上記の差動増幅器に比べて、選択手段を省くことがで
き、回路の構成をさらに簡略にできる。
れぞれに独立した定電流源が設けられているので、上述
したような干渉が発生せず、第１および第２入力部の双
方は、何ら支障なく、同時に動作できる。したがって、
上記の差動増幅器に比べて、選択手段を省くことがで
き、回路の構成をさらに簡略にできる。
【００５６】一方、本発明に係る差動増幅器は、非反転
入力端子および反転入力端子のうちの少なくとも一方の
入力端子は、複数設けられており、上記差動増幅部の入
力として、上記各入力端子への入力のうちの１つを選択
する入力切り換え手段を備えていることを特徴としてい
る。
入力端子および反転入力端子のうちの少なくとも一方の
入力端子は、複数設けられており、上記差動増幅部の入
力として、上記各入力端子への入力のうちの１つを選択
する入力切り換え手段を備えていることを特徴としてい
る。
【００５７】上記構成において、入力切り換え手段は、
例えば、制御端子へ印加される信号に応じて、導通／遮
断するスイッチング素子などを備えており、例えば、選
択された入力端子以外の入力端子と、それに対応する入
力トランジスタとの間を遮断したり、選択された入力ト
ランジスタ以外を流れる電流を遮断したりして、入力端
子へ印加される入力のうちの１つを選択する。これによ
り、差動増幅器は、複数の入力の１つを選択して、選択
された非反転入力と反転入力とを比較できる。
例えば、制御端子へ印加される信号に応じて、導通／遮
断するスイッチング素子などを備えており、例えば、選
択された入力端子以外の入力端子と、それに対応する入
力トランジスタとの間を遮断したり、選択された入力ト
ランジスタ以外を流れる電流を遮断したりして、入力端
子へ印加される入力のうちの１つを選択する。これによ
り、差動増幅器は、複数の入力の１つを選択して、選択
された非反転入力と反転入力とを比較できる。
【００５８】さらに、本発明に係るボルテージフォロワ
回路は、上記の差動増幅器の反転端子と出力端子とを接
続して構成されていることを特徴としている。
回路は、上記の差動増幅器の反転端子と出力端子とを接
続して構成されていることを特徴としている。
【００５９】ところで、従来の双方向の差動増幅部は、
プッシュプル形式にて、出力電圧を生成するため、出力
ダイナミックレンジが制限される。したがって、反転入
力端子と出力端子とを接続して、負帰還回路構成のボル
テージフォロワ回路を形成した場合、入力ダイナミック
レンジが制限されてしまう。
プッシュプル形式にて、出力電圧を生成するため、出力
ダイナミックレンジが制限される。したがって、反転入
力端子と出力端子とを接続して、負帰還回路構成のボル
テージフォロワ回路を形成した場合、入力ダイナミック
レンジが制限されてしまう。
【００６０】これに対して、上記の差動増幅器は、単入
力方向なので、出力ダイナミックレンジが制限されな
い。それゆえ、従来に比べて、入力ダイナミックレンジ
の広いボルテージフォロワ回路を実現できる。
力方向なので、出力ダイナミックレンジが制限されな
い。それゆえ、従来に比べて、入力ダイナミックレンジ
の広いボルテージフォロワ回路を実現できる。
【００６１】
【発明の実施の形態】〔第１の実施形態〕
本発明の一実施形態について図１ないし図６に基づいて
説明すると以下の通りである。すなわち、本実施形態に
係る差動増幅器は、例えば、エンハンスメントタイプの
ＭＯＳ（ Metal Oxide Semiconductor）トランジスタに
より構成されたＣＭＯＳ（ Complementary MOS）オペア
ンプ回路であり、例えば、ＴＦＴ（ Thin-Film-Transis
tor ）液晶ドライバなどに使用されている。
説明すると以下の通りである。すなわち、本実施形態に
係る差動増幅器は、例えば、エンハンスメントタイプの
ＭＯＳ（ Metal Oxide Semiconductor）トランジスタに
より構成されたＣＭＯＳ（ Complementary MOS）オペア
ンプ回路であり、例えば、ＴＦＴ（ Thin-Film-Transis
tor ）液晶ドライバなどに使用されている。
【００６２】当該オペアンプ回路１は、図２に示すよう
に、非反転入力端子ＩＮ１と反転入力端子ＩＮ２とを備
えており、両端子ＩＮ１・ＩＮ２へ、それぞれ印加され
る入力電圧ＶIN1 ・ＶIN2 の差に応じた電圧ＶOUT を出
力端子ＯＵＴから出力できる。さらに、本実施形態で
は、オペアンプ回路１の出力端子ＯＵＴと反転入力端子
ＩＮ２とが接続され、負帰還回路構成のボルテージフォ
ロワ回路が形成されている。当該ボルテージフォロワ回
路は、例えば、液晶駆動回路などに多く用いられてお
り、非反転入力端子ＩＮ１に入力される電圧信号ＶIN1
をインピーダンス変換して、同じ値の電圧ＶOUT を出力
できる。
に、非反転入力端子ＩＮ１と反転入力端子ＩＮ２とを備
えており、両端子ＩＮ１・ＩＮ２へ、それぞれ印加され
る入力電圧ＶIN1 ・ＶIN2 の差に応じた電圧ＶOUT を出
力端子ＯＵＴから出力できる。さらに、本実施形態で
は、オペアンプ回路１の出力端子ＯＵＴと反転入力端子
ＩＮ２とが接続され、負帰還回路構成のボルテージフォ
ロワ回路が形成されている。当該ボルテージフォロワ回
路は、例えば、液晶駆動回路などに多く用いられてお
り、非反転入力端子ＩＮ１に入力される電圧信号ＶIN1
をインピーダンス変換して、同じ値の電圧ＶOUT を出力
できる。
【００６３】以下では、図１に基づいて、上記オペアン
プ回路１の回路構成を詳細に説明する。なお、図１は、
非反転入力ＶIN1 および反転入力ＶIN2 を、それぞれ電
流Ｉ1 ・Ｉ2 へ変換する入力トランジスタ（Ｎ１１ない
しＮ１４）がＮＭＯＳトランジスタである場合の構成例
である。
プ回路１の回路構成を詳細に説明する。なお、図１は、
非反転入力ＶIN1 および反転入力ＶIN2 を、それぞれ電
流Ｉ1 ・Ｉ2 へ変換する入力トランジスタ（Ｎ１１ない
しＮ１４）がＮＭＯＳトランジスタである場合の構成例
である。
【００６４】当該オペアンプ回路１は、上記両入力Ｖ
IN1 ・ＶIN2 の差に応じた値の比較電流ＩCMP を出力す
る差動入力比較回路（差動増幅部）２と、当該比較電流
ＩCMPに基づいて、電圧ＶOUT を出力する出力バッファ
回路（出力部）３とを備えている。さらに、本実施形態
に係る上記差動入力比較回路２には、各入力ＶIN1 ・Ｖ
IN2 を電流Ｉ1 ・Ｉ2 へそれぞれ変換する入力回路とし
て、入力ダイナミックレンジが互いに異なる第１および
第２入力回路（第１および第２入力部）４・５が設けら
れている。加えて、オペアンプ回路１は、反転入力Ｖ
IN2 に応じて、上記両入力回路４・５を切り換える切り
換え回路（選択手段）６を備えている。なお、入力ダイ
ナミックレンジは、各回路が動作可能な入力電圧ＶIN1
・ＶIN2 の範囲である。
IN1 ・ＶIN2 の差に応じた値の比較電流ＩCMP を出力す
る差動入力比較回路（差動増幅部）２と、当該比較電流
ＩCMPに基づいて、電圧ＶOUT を出力する出力バッファ
回路（出力部）３とを備えている。さらに、本実施形態
に係る上記差動入力比較回路２には、各入力ＶIN1 ・Ｖ
IN2 を電流Ｉ1 ・Ｉ2 へそれぞれ変換する入力回路とし
て、入力ダイナミックレンジが互いに異なる第１および
第２入力回路（第１および第２入力部）４・５が設けら
れている。加えて、オペアンプ回路１は、反転入力Ｖ
IN2 に応じて、上記両入力回路４・５を切り換える切り
換え回路（選択手段）６を備えている。なお、入力ダイ
ナミックレンジは、各回路が動作可能な入力電圧ＶIN1
・ＶIN2 の範囲である。
【００６５】上記第１入力回路４は、各入力ＶIN1 ・Ｖ
IN2 をそのまま電流Ｉ1 ・Ｉ2 へ変換する。一方、第２
入力回路５は、各入力ＶIN1 ・ＶIN2 をレベルシフトし
て、ＶSFT1・ＶSFT2を生成するレベルシフタ７・７を備
えており、レベルシフト後の電圧ＶSFT1・ＶSFT2を電流
Ｉ1 ・Ｉ2 へ変換する。したがって、第２入力回路５
は、第１入力回路４に比べて、より低い入力電圧ＶINで
も動作できる。さらに、上記切り換え回路６は、第１入
力回路４が動作できない程、反転入力ＶIN2 が低い場
合、第２入力回路５を動作させる。これにより、オペア
ンプ回路１は、入力ダイナミックレンジが広くなり、同
相入力電圧ＶINがＧＮＤレベルから電源電圧Ｖccの範囲
全般で動作可能になる。
IN2 をそのまま電流Ｉ1 ・Ｉ2 へ変換する。一方、第２
入力回路５は、各入力ＶIN1 ・ＶIN2 をレベルシフトし
て、ＶSFT1・ＶSFT2を生成するレベルシフタ７・７を備
えており、レベルシフト後の電圧ＶSFT1・ＶSFT2を電流
Ｉ1 ・Ｉ2 へ変換する。したがって、第２入力回路５
は、第１入力回路４に比べて、より低い入力電圧ＶINで
も動作できる。さらに、上記切り換え回路６は、第１入
力回路４が動作できない程、反転入力ＶIN2 が低い場
合、第２入力回路５を動作させる。これにより、オペア
ンプ回路１は、入力ダイナミックレンジが広くなり、同
相入力電圧ＶINがＧＮＤレベルから電源電圧Ｖccの範囲
全般で動作可能になる。
【００６６】具体的には、上記差動入力比較回路２は、
上記第１および第２入力回路４・５と、Ｐ型のＭＯＳト
ランジスタＰ１・Ｐ２から構成され、両入力回路４・５
の能動負荷となるカレントミラー回路と、当該差動入力
比較回路２の定電流源となるＮ型のＭＯＳトランジスタ
Ｎ３・Ｎ４・Ｎ５を備えている。上記各ＭＯＳトランジ
スタＮ３ないしＮ５は、バイアス端子ＢＮがゲートに接
続されており、ソースは、接地されている。これによ
り、各ＭＯＳトランジスタＮ３ないしＮ５は、それぞれ
のドレインから所定のバイアス電流を吸収できる。な
お、上記ＭＯＳトランジスタＮ４が、特許請求の範囲に
記載の定電流源に対応しており、ＭＯＳトランジスタＮ
３・Ｎ５がシフト量減少用電流源に対応している。
上記第１および第２入力回路４・５と、Ｐ型のＭＯＳト
ランジスタＰ１・Ｐ２から構成され、両入力回路４・５
の能動負荷となるカレントミラー回路と、当該差動入力
比較回路２の定電流源となるＮ型のＭＯＳトランジスタ
Ｎ３・Ｎ４・Ｎ５を備えている。上記各ＭＯＳトランジ
スタＮ３ないしＮ５は、バイアス端子ＢＮがゲートに接
続されており、ソースは、接地されている。これによ
り、各ＭＯＳトランジスタＮ３ないしＮ５は、それぞれ
のドレインから所定のバイアス電流を吸収できる。な
お、上記ＭＯＳトランジスタＮ４が、特許請求の範囲に
記載の定電流源に対応しており、ＭＯＳトランジスタＮ
３・Ｎ５がシフト量減少用電流源に対応している。
【００６７】また、上記第１入力回路４は、Ｎ型のＭＯ
Ｓトランジスタからなる入力トランジスタ（第１および
第２入力トランジスタ）Ｎ１１・Ｎ１２を備えている。
入力トランジスタＮ１１のゲートは、非反転入力端子Ｉ
Ｎ１に接続されており、入力トランジスタＮ１２のゲー
トは、反転入力端子ＩＮ２に接続されている。さらに、
各入力トランジスタＮ１１・Ｎ１２のドレインは、上記
各ＭＯＳトランジスタＰ１・Ｐ２のドレインに、それぞ
れ接続されている。また、両入力トランジスタＮ１１・
Ｎ１２のソースは、互いに接続された後、上記ＭＯＳト
ランジスタＮ４のドレインに接続されている。これによ
り、第１入力回路４は、両入力ＶIN1 ・ＶIN2 に応じた
電流Ｉ1 ・Ｉ2 を、両入力トランジスタＮ１１・Ｎ１２
のドレインから、それぞれ吸収できる。
Ｓトランジスタからなる入力トランジスタ（第１および
第２入力トランジスタ）Ｎ１１・Ｎ１２を備えている。
入力トランジスタＮ１１のゲートは、非反転入力端子Ｉ
Ｎ１に接続されており、入力トランジスタＮ１２のゲー
トは、反転入力端子ＩＮ２に接続されている。さらに、
各入力トランジスタＮ１１・Ｎ１２のドレインは、上記
各ＭＯＳトランジスタＰ１・Ｐ２のドレインに、それぞ
れ接続されている。また、両入力トランジスタＮ１１・
Ｎ１２のソースは、互いに接続された後、上記ＭＯＳト
ランジスタＮ４のドレインに接続されている。これによ
り、第１入力回路４は、両入力ＶIN1 ・ＶIN2 に応じた
電流Ｉ1 ・Ｉ2 を、両入力トランジスタＮ１１・Ｎ１２
のドレインから、それぞれ吸収できる。
【００６８】一方、第２入力回路５は、Ｎ型のＭＯＳト
ランジスタからなる入力トランジスタ（第３および第４
入力トランジスタ）Ｎ１３・Ｎ１４と、レベルシフタ７
・７を構成するＰ型のＭＯＳトランジスタ（シフト量制
御用トランジスタ）Ｐ１５・Ｐ１６とを備えている。Ｍ
ＯＳトランジスタＰ１５は、ゲートが非反転入力端子Ｉ
Ｎ１に接続されており、ソースが、上記入力トランジス
タＮ１３のゲートに接続される。なお、ＭＯＳトランジ
スタＰ１５のドレインは接地されている。さらに、入力
トランジスタＮ１３のゲートには、後述する切り換え回
路６のＭＯＳトランジスタ（シフト量増加用電流源）Ｐ
４６のドレインと、定電流源となる上記ＭＯＳトランジ
スタＮ３のドレインが接続されている。これにより、非
反転入力側のレベルシフタ７は、切り換え回路６がＭＯ
ＳトランジスタＰ４６から電流を供給している間、非反
転入力ＶIN1 に比べて、ＭＯＳトランジスタＰ１５のし
きい値電圧ＶthP 分だけ高い電圧ＶSFT1を生成して、Ｍ
ＯＳトランジスタＮ１３のゲートに印加できる。
ランジスタからなる入力トランジスタ（第３および第４
入力トランジスタ）Ｎ１３・Ｎ１４と、レベルシフタ７
・７を構成するＰ型のＭＯＳトランジスタ（シフト量制
御用トランジスタ）Ｐ１５・Ｐ１６とを備えている。Ｍ
ＯＳトランジスタＰ１５は、ゲートが非反転入力端子Ｉ
Ｎ１に接続されており、ソースが、上記入力トランジス
タＮ１３のゲートに接続される。なお、ＭＯＳトランジ
スタＰ１５のドレインは接地されている。さらに、入力
トランジスタＮ１３のゲートには、後述する切り換え回
路６のＭＯＳトランジスタ（シフト量増加用電流源）Ｐ
４６のドレインと、定電流源となる上記ＭＯＳトランジ
スタＮ３のドレインが接続されている。これにより、非
反転入力側のレベルシフタ７は、切り換え回路６がＭＯ
ＳトランジスタＰ４６から電流を供給している間、非反
転入力ＶIN1 に比べて、ＭＯＳトランジスタＰ１５のし
きい値電圧ＶthP 分だけ高い電圧ＶSFT1を生成して、Ｍ
ＯＳトランジスタＮ１３のゲートに印加できる。
【００６９】同様にして、ＭＯＳトランジスタＰ１６の
ゲートは、反転入力ＩＮ２に接続されており、ソース
は、上記ＭＯＳトランジスタＮ１４のゲート、ＭＯＳト
ランジスタＮ５のドレイン、および、切り換え回路６に
設けられたＭＯＳトランジスタ（シフト量増加用電流
源）Ｐ４５のドレインに接続されている。なお、ＭＯＳ
トランジスタＰ１６のドレインは、接地されている。こ
れにより、反転入力側のレベルシフタ７は、切り換え回
路６から電流が供給されている間、反転入力ＶIN2に比
べて、ＭＯＳトランジスタＰ１６のしきい値電圧ＶthP
だけ高い電圧ＶSFT2を、ＭＯＳトランジスタＮ１４のゲ
ートに印加できる。
ゲートは、反転入力ＩＮ２に接続されており、ソース
は、上記ＭＯＳトランジスタＮ１４のゲート、ＭＯＳト
ランジスタＮ５のドレイン、および、切り換え回路６に
設けられたＭＯＳトランジスタ（シフト量増加用電流
源）Ｐ４５のドレインに接続されている。なお、ＭＯＳ
トランジスタＰ１６のドレインは、接地されている。こ
れにより、反転入力側のレベルシフタ７は、切り換え回
路６から電流が供給されている間、反転入力ＶIN2に比
べて、ＭＯＳトランジスタＰ１６のしきい値電圧ＶthP
だけ高い電圧ＶSFT2を、ＭＯＳトランジスタＮ１４のゲ
ートに印加できる。
【００７０】両レベルシフタ７・７において、定電流源
となるＭＯＳトランジスタＮ３・Ｎ５は、切り換え回路
６が電流を供給していない期間も、所定の電流をドレイ
ンから吸収している。したがって、この期間中、両レベ
ルシフタ７・７の出力電圧ＶSFT1・ＶSFT2は、当該ドレ
イン電流によって、低い値レベルに保たれている。
となるＭＯＳトランジスタＮ３・Ｎ５は、切り換え回路
６が電流を供給していない期間も、所定の電流をドレイ
ンから吸収している。したがって、この期間中、両レベ
ルシフタ７・７の出力電圧ＶSFT1・ＶSFT2は、当該ドレ
イン電流によって、低い値レベルに保たれている。
【００７１】上記各入力トランジスタＮ１３・Ｎ１４の
ドレインは、第１入力回路４の入力トランジスタＮ１１
・Ｎ１２と同様に、ＭＯＳトランジスタＰ１・Ｐ２のド
レインにそれぞれ接続されており、ソースは、互いに接
続された後、ＭＯＳトランジスタＮ４のドレインに接続
されている。それゆえ、第２入力回路５は、両入力トラ
ンジスタＮ１３・Ｎ１４のドレインから、各ゲート電圧
ＶSFT1・ＶSFT2に応じた電流Ｉ1 ・Ｉ2 をそれぞれ吸収
できる。
ドレインは、第１入力回路４の入力トランジスタＮ１１
・Ｎ１２と同様に、ＭＯＳトランジスタＰ１・Ｐ２のド
レインにそれぞれ接続されており、ソースは、互いに接
続された後、ＭＯＳトランジスタＮ４のドレインに接続
されている。それゆえ、第２入力回路５は、両入力トラ
ンジスタＮ１３・Ｎ１４のドレインから、各ゲート電圧
ＶSFT1・ＶSFT2に応じた電流Ｉ1 ・Ｉ2 をそれぞれ吸収
できる。
【００７２】上記両ＭＯＳトランジスタＰ１５・Ｐ１６
は、しきい値電圧ＶthP などの特性が同一になるよう
に、チャネル構造などを揃えて製造されている。したが
って、両入力ＶIN1 ・ＶIN2 の差は、レベルシフト後も
変化せず、上記電流Ｉ1 とＩ2との差に反映される。
は、しきい値電圧ＶthP などの特性が同一になるよう
に、チャネル構造などを揃えて製造されている。したが
って、両入力ＶIN1 ・ＶIN2 の差は、レベルシフト後も
変化せず、上記電流Ｉ1 とＩ2との差に反映される。
【００７３】上記両入力回路４・５では、入力トランジ
スタＮ１１ないしＮ１４の極性が同一であるため、電流
Ｉ1 ・Ｉ2 が流れる方向が同一である。したがって、何
れが動作している場合であっても、両入力回路４・５
は、能動負荷となる上記カレントミラー回路から、非反
転入力ＶIN1 に応じた電流Ｉ1 と、反転入力ＶIN2 に応
じた電流Ｉ2 とを吸収できる。
スタＮ１１ないしＮ１４の極性が同一であるため、電流
Ｉ1 ・Ｉ2 が流れる方向が同一である。したがって、何
れが動作している場合であっても、両入力回路４・５
は、能動負荷となる上記カレントミラー回路から、非反
転入力ＶIN1 に応じた電流Ｉ1 と、反転入力ＶIN2 に応
じた電流Ｉ2 とを吸収できる。
【００７４】一方、当該カレントミラー回路において、
両ＭＯＳトランジスタＰ１・Ｐ２のゲートは、互いに接
続された後、ＭＯＳトランジスタＰ２のドレインに接続
されている。さらに、ＭＯＳトランジスタＰ１のドレイ
ンは、上記両入力回路４・５の非反転入力側の入力トラ
ンジスタＮ１１・Ｎ１３に接続されており、ＭＯＳトラ
ンジスタＰ２のドレインは、反転入力側の入力トランジ
スタＮ１２・Ｎ１４に接続されている。加えて、ＭＯＳ
トランジスタＰ１と入力トランジスタＮ１１・Ｎ１３と
の接続点には、出力バッファ回路３が接続されている。
なお、両ＭＯＳトランジスタＰ１・Ｐ２のソースには、
電源電圧Ｖccが印加されている。
両ＭＯＳトランジスタＰ１・Ｐ２のゲートは、互いに接
続された後、ＭＯＳトランジスタＰ２のドレインに接続
されている。さらに、ＭＯＳトランジスタＰ１のドレイ
ンは、上記両入力回路４・５の非反転入力側の入力トラ
ンジスタＮ１１・Ｎ１３に接続されており、ＭＯＳトラ
ンジスタＰ２のドレインは、反転入力側の入力トランジ
スタＮ１２・Ｎ１４に接続されている。加えて、ＭＯＳ
トランジスタＰ１と入力トランジスタＮ１１・Ｎ１３と
の接続点には、出力バッファ回路３が接続されている。
なお、両ＭＯＳトランジスタＰ１・Ｐ２のソースには、
電源電圧Ｖccが印加されている。
【００７５】これにより、ＭＯＳトランジスタＰ１は、
ＭＯＳトランジスタＰ２を流れる電流、すなわち、反転
入力ＶIN2 に応じた電流Ｉ2 と同量の電流を、上記入力
トランジスタＮ１１・Ｎ１３へ向けて出力できる。一
方、当該入力トランジスタＮ１１・Ｎ１３を流れる電流
Ｉ1 は、非反転入力ＶIN1 によって制御されている。し
たがって、差動入力比較回路２は、非反転入力ＶIN1 と
反転入力ＶIN2 との差に応じて、出力バッファ回路３へ
出力する比較電流ＩCMP を制御できる。
ＭＯＳトランジスタＰ２を流れる電流、すなわち、反転
入力ＶIN2 に応じた電流Ｉ2 と同量の電流を、上記入力
トランジスタＮ１１・Ｎ１３へ向けて出力できる。一
方、当該入力トランジスタＮ１１・Ｎ１３を流れる電流
Ｉ1 は、非反転入力ＶIN1 によって制御されている。し
たがって、差動入力比較回路２は、非反転入力ＶIN1 と
反転入力ＶIN2 との差に応じて、出力バッファ回路３へ
出力する比較電流ＩCMP を制御できる。
【００７６】一方、上記出力バッファ回路３は、上記比
較電流ＩCMP がゲートに供給されるＰ型のＭＯＳトラン
ジスタ（第１出力トランジスタ）Ｐ３１と、当該ＭＯＳ
トランジスタＰ３１に所定の電流を供給するＮ型のＭＯ
Ｓトランジスタ（第２出力トランジスタ）Ｎ３２とを備
えている。両ＭＯＳトランジスタＰ３１・Ｎ３２は、ド
レインが互いに接続されており、その接続点が出力端子
ＯＵＴに接続されている。さらに、ＭＯＳトランジスタ
Ｐ３１のソースには、電源電圧ＶCCが印加されており、
ＭＯＳトランジスタＮ３１のソースは、接地されてい
る。また、ＭＯＳトランジスタＮ３１のゲートには、バ
イアス端子ＢＮが接続されており、所定のバイアス電圧
ＶBNが印加される。したがって、ＭＯＳトランジスタＮ
３１は、所定の電流を吸収できる。一方、ＭＯＳトラン
ジスタＰ３１を流れる電流は、比較電流ＩCMP によって
制御される。この結果、出力バッファ回路３は、比較電
流ＩCMP に応じて、出力電圧ＶOUT を制御できる。
較電流ＩCMP がゲートに供給されるＰ型のＭＯＳトラン
ジスタ（第１出力トランジスタ）Ｐ３１と、当該ＭＯＳ
トランジスタＰ３１に所定の電流を供給するＮ型のＭＯ
Ｓトランジスタ（第２出力トランジスタ）Ｎ３２とを備
えている。両ＭＯＳトランジスタＰ３１・Ｎ３２は、ド
レインが互いに接続されており、その接続点が出力端子
ＯＵＴに接続されている。さらに、ＭＯＳトランジスタ
Ｐ３１のソースには、電源電圧ＶCCが印加されており、
ＭＯＳトランジスタＮ３１のソースは、接地されてい
る。また、ＭＯＳトランジスタＮ３１のゲートには、バ
イアス端子ＢＮが接続されており、所定のバイアス電圧
ＶBNが印加される。したがって、ＭＯＳトランジスタＮ
３１は、所定の電流を吸収できる。一方、ＭＯＳトラン
ジスタＰ３１を流れる電流は、比較電流ＩCMP によって
制御される。この結果、出力バッファ回路３は、比較電
流ＩCMP に応じて、出力電圧ＶOUT を制御できる。
【００７７】さらに、本実施形態に係る切り換え回路６
は、反転入力ＶIN2 に基づいて、同相入力電圧ＶINが第
１入力回路４の不動作領域に入っているか否かを検出す
る検出部６ａと、不動作領域に入っている場合に、上記
第２入力回路５へ所定の電流を供給して、当該第２入力
回路５を作動させる定電流源６ｂとを備えている。
は、反転入力ＶIN2 に基づいて、同相入力電圧ＶINが第
１入力回路４の不動作領域に入っているか否かを検出す
る検出部６ａと、不動作領域に入っている場合に、上記
第２入力回路５へ所定の電流を供給して、当該第２入力
回路５を作動させる定電流源６ｂとを備えている。
【００７８】上記検出部６ａには、反転入力ＶIN2 に応
じて導通／遮断する検出用トランジスタＮ４１と、当検
出用トランジスタＮ４１へ所定の電流を供給するＰ型の
ＭＯＳトランジスタＰ４２と、両トランジスタＰ４２・
Ｎ４１の接続点の電位に応じて、上記定電流源４ｂへ検
出信号ＶSEL を出力するＰ型のＭＯＳトランジスタＰ４
３とが設けられている。上記検出用トランジスタＮ４１
は、差動入力比較回路２の第１入力回路４に設けられた
入力トランジスタＮ１２と同様の構成のＮＭＯＳトラン
ジスタであり、両トランジスタＮ４１・Ｎ１２は、ゲー
ト同士およびソース同士がそれぞれ接続されている。し
たがって、検出用トランジスタＮ４１は、反転入力Ｖ
IN2 が入力トランジスタＮ１２の動作領域にあるか否か
を正確に検出できる。また、ＭＯＳトランジスタＰ４２
のソースには、電源電圧Ｖccが印加され、ゲートは、バ
イアス端子ＢＰに接続されている。さらに、ＭＯＳトラ
ンジスタＰ４２のドレインは、検出用トランジスタＮ４
１のドレインと接続されている。したがって、ＭＯＳト
ランジスタＰ４２のドレインからは、上記検出用トラン
ジスタＮ４１のドレインへ向けて所定の電流を供給でき
る。さらに、両トランジスタＰ４２・Ｎ４１の接続点
は、上記ＭＯＳトランジスタＰ４３のゲートが接続され
ている。また、当該ＭＯＳトランジスタＰ４３は、電源
電圧ＶCCがソースに印加されており、上記定電流源６ｂ
へドレインが接続されている。
じて導通／遮断する検出用トランジスタＮ４１と、当検
出用トランジスタＮ４１へ所定の電流を供給するＰ型の
ＭＯＳトランジスタＰ４２と、両トランジスタＰ４２・
Ｎ４１の接続点の電位に応じて、上記定電流源４ｂへ検
出信号ＶSEL を出力するＰ型のＭＯＳトランジスタＰ４
３とが設けられている。上記検出用トランジスタＮ４１
は、差動入力比較回路２の第１入力回路４に設けられた
入力トランジスタＮ１２と同様の構成のＮＭＯＳトラン
ジスタであり、両トランジスタＮ４１・Ｎ１２は、ゲー
ト同士およびソース同士がそれぞれ接続されている。し
たがって、検出用トランジスタＮ４１は、反転入力Ｖ
IN2 が入力トランジスタＮ１２の動作領域にあるか否か
を正確に検出できる。また、ＭＯＳトランジスタＰ４２
のソースには、電源電圧Ｖccが印加され、ゲートは、バ
イアス端子ＢＰに接続されている。さらに、ＭＯＳトラ
ンジスタＰ４２のドレインは、検出用トランジスタＮ４
１のドレインと接続されている。したがって、ＭＯＳト
ランジスタＰ４２のドレインからは、上記検出用トラン
ジスタＮ４１のドレインへ向けて所定の電流を供給でき
る。さらに、両トランジスタＰ４２・Ｎ４１の接続点
は、上記ＭＯＳトランジスタＰ４３のゲートが接続され
ている。また、当該ＭＯＳトランジスタＰ４３は、電源
電圧ＶCCがソースに印加されており、上記定電流源６ｂ
へドレインが接続されている。
【００７９】反転入力ＶIN2 が入力トランジスタＮ１２
の動作領域に入ると、検出用トランジスタＮ４１が導通
する。したがって、ＭＯＳトランジスタＰ４３のゲート
電位が低下して、当該ＭＯＳトランジスタＰ４３は導通
する。一方、反転入力ＶIN2が不動作領域にある間は、
検出用トランジスタＮ４１が導通せず、ＭＯＳトランジ
スタＰ４３が遮断されている。この結果、検出部６ａ
は、入力トランジスタＮ１２が動作領域にあるか否か
を、ＭＯＳトランジスタＰ４３のドレイン電位ＶSEL と
して上記定電流源６ｂへ通知できる。
の動作領域に入ると、検出用トランジスタＮ４１が導通
する。したがって、ＭＯＳトランジスタＰ４３のゲート
電位が低下して、当該ＭＯＳトランジスタＰ４３は導通
する。一方、反転入力ＶIN2が不動作領域にある間は、
検出用トランジスタＮ４１が導通せず、ＭＯＳトランジ
スタＰ４３が遮断されている。この結果、検出部６ａ
は、入力トランジスタＮ１２が動作領域にあるか否か
を、ＭＯＳトランジスタＰ４３のドレイン電位ＶSEL と
して上記定電流源６ｂへ通知できる。
【００８０】一方、定電流源６ｂは、ゲートが互いに接
続されたＰ型のＭＯＳトランジスタＰ４４ないしＰ４６
からなるカレントミラー回路と、当該カレントミラー回
路の定電流源となるＮ型のＭＯＳトランジスタＮ４７と
を備えている。上記ＭＯＳトランジスタＰ４５およびＰ
４６のドレインは、差動入力比較回路２の第２入力回路
５において、入力トランジスタＮ１３およびＮ１４のゲ
ートに、それぞれ接続されている。また、ＭＯＳトラン
ジスタＰ４４のドレインは、ゲートと接続され、さら
に、上記ＭＯＳトランジスタＮ４７のドレインに接続さ
れている。なお、上記各ＭＯＳトランジスタＰ４４ない
しＰ４６のソースには、電源電圧ＶCCが印加されてい
る。また、ＭＯＳトランジスタＮ４７のソースは、接地
されており、ゲートには、バイアス端子ＢＮからバイア
ス電圧ＶBNが印加されている。
続されたＰ型のＭＯＳトランジスタＰ４４ないしＰ４６
からなるカレントミラー回路と、当該カレントミラー回
路の定電流源となるＮ型のＭＯＳトランジスタＮ４７と
を備えている。上記ＭＯＳトランジスタＰ４５およびＰ
４６のドレインは、差動入力比較回路２の第２入力回路
５において、入力トランジスタＮ１３およびＮ１４のゲ
ートに、それぞれ接続されている。また、ＭＯＳトラン
ジスタＰ４４のドレインは、ゲートと接続され、さら
に、上記ＭＯＳトランジスタＮ４７のドレインに接続さ
れている。なお、上記各ＭＯＳトランジスタＰ４４ない
しＰ４６のソースには、電源電圧ＶCCが印加されてい
る。また、ＭＯＳトランジスタＮ４７のソースは、接地
されており、ゲートには、バイアス端子ＢＮからバイア
ス電圧ＶBNが印加されている。
【００８１】上記両ＭＯＳトランジスタＰ４４・Ｎ４７
の接続点には、検出部６ａのＭＯＳトランジスタＰ４３
のドレインが接続されており、検出部６ａから検出信号
ＶSEL が印加される。これにより、定電流源６ｂは、検
出部６ａの指示に応じて、第２入力回路５へ電流を供給
するか否かを選択できる。
の接続点には、検出部６ａのＭＯＳトランジスタＰ４３
のドレインが接続されており、検出部６ａから検出信号
ＶSEL が印加される。これにより、定電流源６ｂは、検
出部６ａの指示に応じて、第２入力回路５へ電流を供給
するか否かを選択できる。
【００８２】上記構成のオペアンプ回路１各部の動作に
ついて、図３に示す各部の入出力電圧特性、並びに、図
４および図５に示すフローチャートに基づき説明すると
以下の通りである。
ついて、図３に示す各部の入出力電圧特性、並びに、図
４および図５に示すフローチャートに基づき説明すると
以下の通りである。
【００８３】すなわち、図３に示すように、非反転入力
ＶIN1 および反転入力ＶIN2 の同相入力電圧ＶINが、例
えば、２Ｖ以上と、十分高い場合、同相入力電圧Ｖ
INは、ＶIN≧ＧＮＤ＋ＶthN を満足している。したがっ
て、差動入力比較回路２において、ＭＯＳトランジスタ
Ｎ４は、所定の電流を供給できる。この結果、各入力ト
ランジスタＮ１１・Ｎ１２のゲート−ソース間電圧Ｖgs
（Ｎ１１，Ｎ１２）が十分確保され、両入力トランジス
タＮ１１・Ｎ１２は、導通できる。それゆえ、第１入力
回路４は、動作可能であり、各入力ＶIN1 ・ＶIN2 を何
ら支障なく電流Ｉ1・Ｉ2 へ変換している。
ＶIN1 および反転入力ＶIN2 の同相入力電圧ＶINが、例
えば、２Ｖ以上と、十分高い場合、同相入力電圧Ｖ
INは、ＶIN≧ＧＮＤ＋ＶthN を満足している。したがっ
て、差動入力比較回路２において、ＭＯＳトランジスタ
Ｎ４は、所定の電流を供給できる。この結果、各入力ト
ランジスタＮ１１・Ｎ１２のゲート−ソース間電圧Ｖgs
（Ｎ１１，Ｎ１２）が十分確保され、両入力トランジス
タＮ１１・Ｎ１２は、導通できる。それゆえ、第１入力
回路４は、動作可能であり、各入力ＶIN1 ・ＶIN2 を何
ら支障なく電流Ｉ1・Ｉ2 へ変換している。
【００８４】この状態では、図４に示すように、ステッ
プ１（以下では、Ｓ１のように略称する）において、切
り換え回路６の検出部６ａに設けられた検出用トランジ
スタＮ４１は、オン状態となっている。この結果、ＭＯ
ＳトランジスタＰ４２から供給される所定の電流は、上
記検出用トランジスタＮ４１を介して流れ、両トランジ
スタＰ４２・Ｎ４１の接続点の電位、すなわち、ＭＯＳ
トランジスタＰ４３のゲート電圧は低く保たれる。した
がって、ＭＯＳトランジスタＰ４３は、オン状態とな
り、検出部６ａは、図３に示すように、定電流源６ｂ
へ、ハイレベルの検出信号ＶSEL を印加している（Ｓ
２）。
プ１（以下では、Ｓ１のように略称する）において、切
り換え回路６の検出部６ａに設けられた検出用トランジ
スタＮ４１は、オン状態となっている。この結果、ＭＯ
ＳトランジスタＰ４２から供給される所定の電流は、上
記検出用トランジスタＮ４１を介して流れ、両トランジ
スタＰ４２・Ｎ４１の接続点の電位、すなわち、ＭＯＳ
トランジスタＰ４３のゲート電圧は低く保たれる。した
がって、ＭＯＳトランジスタＰ４３は、オン状態とな
り、検出部６ａは、図３に示すように、定電流源６ｂ
へ、ハイレベルの検出信号ＶSEL を印加している（Ｓ
２）。
【００８５】また、図１に示す定電流源６ｂにおいて、
当該検出信号ＶSEL は、カレントミラー回路を構成する
ＭＯＳトランジスタＰ４４ないしＰ４６のゲートに印加
されている。したがって、検出信号ＶSEL がハイレベル
となると、当該カレントミラー回路は、オフ状態とな
り、定電流源６ｂは、差動入力比較回路２の第２入力回
路５へ電流を供給していない（Ｓ３）。
当該検出信号ＶSEL は、カレントミラー回路を構成する
ＭＯＳトランジスタＰ４４ないしＰ４６のゲートに印加
されている。したがって、検出信号ＶSEL がハイレベル
となると、当該カレントミラー回路は、オフ状態とな
り、定電流源６ｂは、差動入力比較回路２の第２入力回
路５へ電流を供給していない（Ｓ３）。
【００８６】さらに、第２入力回路５では、上記定電流
源６ｂから電流が供給されていないために、レベルシフ
タ７・７が動作できない。この状態では、入力トランジ
スタＮ１３・Ｎ１４のゲート電圧ＶSFT1・ＶSFT2は、定
電流源であるＭＯＳトランジスタＮ３・Ｎ５のドレイン
電流によって下降して、図３に示すように、略０Ｖ程度
の低い値に保たれている。したがって、両入力トランジ
スタＮ１３・Ｎ１４は、オフ状態となっており、それぞ
れのドレインから電流を吸収していない。この結果、第
２入力回路５は、第１入力回路４の動作に影響を与える
ことなく、動作を停止している（Ｓ４）。
源６ｂから電流が供給されていないために、レベルシフ
タ７・７が動作できない。この状態では、入力トランジ
スタＮ１３・Ｎ１４のゲート電圧ＶSFT1・ＶSFT2は、定
電流源であるＭＯＳトランジスタＮ３・Ｎ５のドレイン
電流によって下降して、図３に示すように、略０Ｖ程度
の低い値に保たれている。したがって、両入力トランジ
スタＮ１３・Ｎ１４は、オフ状態となっており、それぞ
れのドレインから電流を吸収していない。この結果、第
２入力回路５は、第１入力回路４の動作に影響を与える
ことなく、動作を停止している（Ｓ４）。
【００８７】これに対して、第１入力回路４では、同相
入力電圧ＶINが十分高いため、各入力トランジスタＮ１
１・Ｎ１２のゲート−ソース間電圧Ｖgsは、しきい値電
圧ＶthN より大きく、各入力トランジスタＮ１１・Ｎ１
２が導通できる。したがって、入力トランジスタＮ１１
は、非反転入力ＶIN1 に応じてドレイン電流Ｉ1 を制御
し、入力トランジスタＮ１２は、反転入力ＶIN2 に応じ
た電流Ｉ2 を吸収している。この結果、第１入力回路４
は、オペアンプ回路１の入力回路として有効に働いてい
る（Ｓ５）。
入力電圧ＶINが十分高いため、各入力トランジスタＮ１
１・Ｎ１２のゲート−ソース間電圧Ｖgsは、しきい値電
圧ＶthN より大きく、各入力トランジスタＮ１１・Ｎ１
２が導通できる。したがって、入力トランジスタＮ１１
は、非反転入力ＶIN1 に応じてドレイン電流Ｉ1 を制御
し、入力トランジスタＮ１２は、反転入力ＶIN2 に応じ
た電流Ｉ2 を吸収している。この結果、第１入力回路４
は、オペアンプ回路１の入力回路として有効に働いてい
る（Ｓ５）。
【００８８】上記電流Ｉ2 は、カレントミラー回路を構
成する一方のＭＯＳトランジスタＰ２へ伝えられる。し
たがって、他方のＭＯＳトランジスタＰ１は、当該電流
Ｉ2と同一の値の電流を上記入力トランジスタＮ１１へ
向けて出力する。一方、入力トランジスタＮ１１を流れ
る電流Ｉ1 は、非反転入力ＶIN1 によって制御されてい
る。この結果、出力バッファ回路３へ流れる比較電流Ｉ
CMP は、両入力ＶIN1・ＶIN2 の差に応じて制御され
る。
成する一方のＭＯＳトランジスタＰ２へ伝えられる。し
たがって、他方のＭＯＳトランジスタＰ１は、当該電流
Ｉ2と同一の値の電流を上記入力トランジスタＮ１１へ
向けて出力する。一方、入力トランジスタＮ１１を流れ
る電流Ｉ1 は、非反転入力ＶIN1 によって制御されてい
る。この結果、出力バッファ回路３へ流れる比較電流Ｉ
CMP は、両入力ＶIN1・ＶIN2 の差に応じて制御され
る。
【００８９】一方、出力バッファ回路３は、比較電流Ｉ
CMP に応じて、出力電圧ＶOUT を増減する。例えば、非
反転入力ＶIN1 が反転入力ＶIN2 よりも高い場合、入力
トランジスタＮ１１を流れる電流Ｉ1 は、入力トランジ
スタＮ１２を流れる電流Ｉ2よりも大きくなり、上記Ｍ
ＯＳトランジスタＰ１から供給される電流を上回る。こ
の結果、比較電流ＩCMP が減少し、出力バッファ回路３
に設けられたＭＯＳトランジスタＰ３１のゲート電位が
下降する。これにより、出力バッファ回路３の電流が増
加して、出力電圧ＶOUT を上昇させる。
CMP に応じて、出力電圧ＶOUT を増減する。例えば、非
反転入力ＶIN1 が反転入力ＶIN2 よりも高い場合、入力
トランジスタＮ１１を流れる電流Ｉ1 は、入力トランジ
スタＮ１２を流れる電流Ｉ2よりも大きくなり、上記Ｍ
ＯＳトランジスタＰ１から供給される電流を上回る。こ
の結果、比較電流ＩCMP が減少し、出力バッファ回路３
に設けられたＭＯＳトランジスタＰ３１のゲート電位が
下降する。これにより、出力バッファ回路３の電流が増
加して、出力電圧ＶOUT を上昇させる。
【００９０】一方、非反転入力ＶIN1 の方が低い場合
は、Ｉ1 がＩ2 を下回るので、比較電流ＩCMP が増加す
る。これにより、ＭＯＳトランジスタＰ３１のゲート電
位は、上昇し、ＭＯＳトランジスタＰ３１は、ＭＯＳト
ランジスタＮ３２へ向けて出力する電流を減少させる。
この場合も、ＭＯＳトランジスタＮ３２を流れる電流
は、バイアス電圧ＶBNによって、所定の値に保たれてい
る。したがって、両ＭＯＳトランジスタＰ３１・Ｎ３２
の接続点の電位、すなわち、出力電圧ＶOUT は、低下す
る。
は、Ｉ1 がＩ2 を下回るので、比較電流ＩCMP が増加す
る。これにより、ＭＯＳトランジスタＰ３１のゲート電
位は、上昇し、ＭＯＳトランジスタＰ３１は、ＭＯＳト
ランジスタＮ３２へ向けて出力する電流を減少させる。
この場合も、ＭＯＳトランジスタＮ３２を流れる電流
は、バイアス電圧ＶBNによって、所定の値に保たれてい
る。したがって、両ＭＯＳトランジスタＰ３１・Ｎ３２
の接続点の電位、すなわち、出力電圧ＶOUT は、低下す
る。
【００９１】これにより、オペアンプ回路１は、両入力
ＶIN1 ・ＶIN2 の差に応じた電圧ＶOUT を出力できる。
本実施形態では、出力端子ＯＵＴと反転入力端子ＩＮ２
とが接続され、ボルテージフォロワ回路を構成してい
る。したがって、オペアンプ回路１の出力電圧Ｖ
OUT は、非反転入力ＶIN1 と同一になるように制御され
る。
ＶIN1 ・ＶIN2 の差に応じた電圧ＶOUT を出力できる。
本実施形態では、出力端子ＯＵＴと反転入力端子ＩＮ２
とが接続され、ボルテージフォロワ回路を構成してい
る。したがって、オペアンプ回路１の出力電圧Ｖ
OUT は、非反転入力ＶIN1 と同一になるように制御され
る。
【００９２】ところで、入力トランジスタＮ１１・Ｎ１
２のソース電圧、すなわち、定電流源となるＭＯＳトラ
ンジスタＮ４のドレイン電圧ＶX は、図３に示すよう
に、同相入力電圧ＶINが下降するに従って減少する。し
たがって、同相入力電圧ＶINが減少し過ぎると、ＭＯＳ
トランジスタＮ４は、動作困難になり、供給電流が減少
する。さらに、同相入力電圧ＶINが減少すると、入力ト
ランジスタＮ１１・Ｎ１２のゲート−ソース間電圧Ｖgs
（Ｎ１１，Ｎ１２）は、しきい値電圧ＶthN 以下にな
る。この結果、入力トランジスタＮ１１・Ｎ１２が遮断
され、第１入力回路４は、正常に動作できなくなる。
２のソース電圧、すなわち、定電流源となるＭＯＳトラ
ンジスタＮ４のドレイン電圧ＶX は、図３に示すよう
に、同相入力電圧ＶINが下降するに従って減少する。し
たがって、同相入力電圧ＶINが減少し過ぎると、ＭＯＳ
トランジスタＮ４は、動作困難になり、供給電流が減少
する。さらに、同相入力電圧ＶINが減少すると、入力ト
ランジスタＮ１１・Ｎ１２のゲート−ソース間電圧Ｖgs
（Ｎ１１，Ｎ１２）は、しきい値電圧ＶthN 以下にな
る。この結果、入力トランジスタＮ１１・Ｎ１２が遮断
され、第１入力回路４は、正常に動作できなくなる。
【００９３】ところが、本実施形態に係るオペアンプ回
路１では、同相入力電圧ＶINが減少して、例えば、１．
８Ｖ以下など、ＶIN＜ＧＮＤ＋ＶthN になると、切り換
え回路６の検出用トランジスタＮ４１が遮断される（図
５に示すＳ１１）。この結果、同相入力電圧ＶINが高い
場合とは逆に、ＭＯＳトランジスタＰ４３は遮断され、
図３に示すように、検出部６ａは、ローレベルの検出信
号ＶSEL を出力する（Ｓ１２）。さらに、定電流源６ｂ
において、カレントミラー回路が動作して、ＭＯＳトラ
ンジスタＰ４５およびＰ４６は、差動入力比較回路２の
第２入力回路５へ所定の値の電流を供給し始める（Ｓ１
３）。
路１では、同相入力電圧ＶINが減少して、例えば、１．
８Ｖ以下など、ＶIN＜ＧＮＤ＋ＶthN になると、切り換
え回路６の検出用トランジスタＮ４１が遮断される（図
５に示すＳ１１）。この結果、同相入力電圧ＶINが高い
場合とは逆に、ＭＯＳトランジスタＰ４３は遮断され、
図３に示すように、検出部６ａは、ローレベルの検出信
号ＶSEL を出力する（Ｓ１２）。さらに、定電流源６ｂ
において、カレントミラー回路が動作して、ＭＯＳトラ
ンジスタＰ４５およびＰ４６は、差動入力比較回路２の
第２入力回路５へ所定の値の電流を供給し始める（Ｓ１
３）。
【００９４】第２入力回路５では、上記ＭＯＳトランジ
スタＰ４５から供給される定電流によって、入力トラン
ジスタＮ１３のゲート電位ＶSFT1が上昇し、当該入力ト
ランジスタＮ１３は、オン状態となる。ゲート電位Ｖ
SFT1が上昇して、非反転入力ＶIN1 とＶSFT1との差がＭ
ＯＳトランジスタＰ１５のしきい値電圧ＶthP を越える
と、ＭＯＳトランジスタＰ１５が導通して、ゲート電位
ＶSFT1を低下させる。したがって、図３に示すように、
ゲート電位ＶSFT1は、非反転入力ＶIN1 よりもＶthP だ
け高い値に保たれる。同様にして、入力トランジスタＮ
１４のゲート電位ＶSFT2も、反転入力ＶIN2 よりもＶ
thP だけ高い値に保たれる（Ｓ１４）。
スタＰ４５から供給される定電流によって、入力トラン
ジスタＮ１３のゲート電位ＶSFT1が上昇し、当該入力ト
ランジスタＮ１３は、オン状態となる。ゲート電位Ｖ
SFT1が上昇して、非反転入力ＶIN1 とＶSFT1との差がＭ
ＯＳトランジスタＰ１５のしきい値電圧ＶthP を越える
と、ＭＯＳトランジスタＰ１５が導通して、ゲート電位
ＶSFT1を低下させる。したがって、図３に示すように、
ゲート電位ＶSFT1は、非反転入力ＶIN1 よりもＶthP だ
け高い値に保たれる。同様にして、入力トランジスタＮ
１４のゲート電位ＶSFT2も、反転入力ＶIN2 よりもＶ
thP だけ高い値に保たれる（Ｓ１４）。
【００９５】この状態では、入力トランジスタＮ１３・
Ｎ１４のゲート電圧ＶSFT1・ＶSFT2の上昇に伴って、ソ
ース電位ＶX も上昇する。本実施形態に係る第１および
第２入力回路４・５は、電流源が共通であり、各入力ト
ランジスタＮ１１ないしＮ１４のソースは、トランジス
タＮ４のドレインに接続されている。したがって、レベ
ルシフタ７・７の動作に伴って、入力トランジスタＮ１
１ないしＮ１４のソース電位ＶX が上昇すると、第１入
力回路４の入力トランジスタＮ１１・Ｎ１２において、
ゲート−ソース間電圧Ｖgsが減少し、Ｖgs＜ＶthN とな
る。この結果、第１入力回路４は、確実に動作を停止
し、オペアンプ回路１の入力回路は、第１入力回路４か
ら第２入力回路５へ切り換えられる（Ｓ１５）。
Ｎ１４のゲート電圧ＶSFT1・ＶSFT2の上昇に伴って、ソ
ース電位ＶX も上昇する。本実施形態に係る第１および
第２入力回路４・５は、電流源が共通であり、各入力ト
ランジスタＮ１１ないしＮ１４のソースは、トランジス
タＮ４のドレインに接続されている。したがって、レベ
ルシフタ７・７の動作に伴って、入力トランジスタＮ１
１ないしＮ１４のソース電位ＶX が上昇すると、第１入
力回路４の入力トランジスタＮ１１・Ｎ１２において、
ゲート−ソース間電圧Ｖgsが減少し、Ｖgs＜ＶthN とな
る。この結果、第１入力回路４は、確実に動作を停止
し、オペアンプ回路１の入力回路は、第１入力回路４か
ら第２入力回路５へ切り換えられる（Ｓ１５）。
【００９６】第２入力回路５において、入力トランジス
タＮ１３およびＮ１４の各ゲート電圧ＶSFT1・Ｖ
SFT2は、ＭＯＳトランジスタＰ１５・Ｐ１６のしきい値
電圧ＶthPだけ上昇しており、当該ゲート電圧ＶSFT1・
ＶSFT2に基づいて、各入力トランジスタＮ１３・Ｎ１４
を流れる電流Ｉ1 ・Ｉ2 が制御される。両トランジスタ
Ｐ１５・Ｐ１６は、しきい値電圧ＶthP などの特性が一
致するように、形状や配置などが設定されている。した
がって、両ゲート電圧ＶSFT1・ＶSFT2の差は、両入力Ｖ
IN1 ・ＶIN2 の差と同一であり、電流Ｉ1 ・Ｉ2 の差
は、両入力ＶIN1 ・ＶIN2 の差に応じて変化する。
タＮ１３およびＮ１４の各ゲート電圧ＶSFT1・Ｖ
SFT2は、ＭＯＳトランジスタＰ１５・Ｐ１６のしきい値
電圧ＶthPだけ上昇しており、当該ゲート電圧ＶSFT1・
ＶSFT2に基づいて、各入力トランジスタＮ１３・Ｎ１４
を流れる電流Ｉ1 ・Ｉ2 が制御される。両トランジスタ
Ｐ１５・Ｐ１６は、しきい値電圧ＶthP などの特性が一
致するように、形状や配置などが設定されている。した
がって、両ゲート電圧ＶSFT1・ＶSFT2の差は、両入力Ｖ
IN1 ・ＶIN2 の差と同一であり、電流Ｉ1 ・Ｉ2 の差
は、両入力ＶIN1 ・ＶIN2 の差に応じて変化する。
【００９７】これにより、差動入力比較回路２は、第１
入力回路４が動作している場合と同様に、両電流Ｉ1 ・
Ｉ2 の差に応じた比較電流ＩCMP を生成し、出力バッフ
ァ回路３は、比較電流ＩCMP に応じた電圧ＶOUT を出力
する。したがって、オペアンプ回路１は、第１入力回路
４が動作できないような、同相入力電圧ＶINが低い領域
において、あたかも、両入力ＶIN1 ・ＶIN2 がＶthP 分
上昇したかのように動作する。この結果、オペアンプ回
路１の入力ダイナミックレンジは、従来に比べて、しき
い値電圧ＶthP だけ拡大され、ＧＮＤ電位から電源電圧
Ｖccまでとなる。
入力回路４が動作している場合と同様に、両電流Ｉ1 ・
Ｉ2 の差に応じた比較電流ＩCMP を生成し、出力バッフ
ァ回路３は、比較電流ＩCMP に応じた電圧ＶOUT を出力
する。したがって、オペアンプ回路１は、第１入力回路
４が動作できないような、同相入力電圧ＶINが低い領域
において、あたかも、両入力ＶIN1 ・ＶIN2 がＶthP 分
上昇したかのように動作する。この結果、オペアンプ回
路１の入力ダイナミックレンジは、従来に比べて、しき
い値電圧ＶthP だけ拡大され、ＧＮＤ電位から電源電圧
Ｖccまでとなる。
【００９８】また、本実施形態に係る出力バッファ回路
３では、両入力回路４・５の何れが選択されている場合
であっても、ＭＯＳトランジスタＮ３２を流れる電流
は、バイアス電圧ＶBNによって所定の値に保たれてい
る。これにより、出力バッファ回路３の出力ダイナミッ
クレンジは、接地レベルＧＮＤから電源電圧ＶCCまでの
範囲になる。この結果、従来のように、出力バッファ回
路がプッシュプル動作を行う場合に比べて、オペアンプ
回路１の出力ダイナミックレンジを拡大できる。
３では、両入力回路４・５の何れが選択されている場合
であっても、ＭＯＳトランジスタＮ３２を流れる電流
は、バイアス電圧ＶBNによって所定の値に保たれてい
る。これにより、出力バッファ回路３の出力ダイナミッ
クレンジは、接地レベルＧＮＤから電源電圧ＶCCまでの
範囲になる。この結果、従来のように、出力バッファ回
路がプッシュプル動作を行う場合に比べて、オペアンプ
回路１の出力ダイナミックレンジを拡大できる。
【００９９】したがって、出力端子ＯＵＴと反転入力端
子ＩＮ２とを接続して、ボルテージフォロワ回路を形成
した場合であっても、オペアンプ回路１の入力ダイナミ
ックレンジは制限されない。この結果、当該ボルテージ
フォロワ回路は、接地レベルＧＮＤから電源電圧ＶCCま
での全範囲に渡って、非反転入力ＶIN1 のインピーダン
スを変換して出力できる。
子ＩＮ２とを接続して、ボルテージフォロワ回路を形成
した場合であっても、オペアンプ回路１の入力ダイナミ
ックレンジは制限されない。この結果、当該ボルテージ
フォロワ回路は、接地レベルＧＮＤから電源電圧ＶCCま
での全範囲に渡って、非反転入力ＶIN1 のインピーダン
スを変換して出力できる。
【０１００】なお、上記説明では、第１および第２入力
回路４・５の入力トランジスタＮ１１ないしＮ１４をＮ
型のＭＯＳトランジスタで形成した場合を例にしている
が、当然ながらＰＭＯＳトランジスタで形成しても同様
の効果が得られる。図６に示すように、入力トランジス
タがＰ型のオペアンプ回路１１では、図１に示すオペア
ンプ回路１と比較して、全トランジスタのＰ／Ｎ極性が
逆になっており、これに伴って、電源電圧Ｖccが印加さ
れる位置も置き換えられている。また、図１に示す差動
入力比較回路２ないしレベルシフタ７は、極性が逆の差
動入力比較回路１２ないしレベルシフタ１７で置き換え
られている。なお、これ以外の構成は、上記オペアンプ
回路１と同様である。それゆえ、当該オペアンプ回路１
１は、動作電圧等の極性のみが反転している以外は、オ
ペアンプ回路１と同様に動作する。したがって、例え
ば、ＰＭＯＳトランジスタＰ１と同様の働きをするＮＭ
ＯＳトランジスタをＮ１のように、数字の部分が同じ
で、ＰとＮとが異なる参照記号を付して、構成および動
作の説明を省略する。
回路４・５の入力トランジスタＮ１１ないしＮ１４をＮ
型のＭＯＳトランジスタで形成した場合を例にしている
が、当然ながらＰＭＯＳトランジスタで形成しても同様
の効果が得られる。図６に示すように、入力トランジス
タがＰ型のオペアンプ回路１１では、図１に示すオペア
ンプ回路１と比較して、全トランジスタのＰ／Ｎ極性が
逆になっており、これに伴って、電源電圧Ｖccが印加さ
れる位置も置き換えられている。また、図１に示す差動
入力比較回路２ないしレベルシフタ７は、極性が逆の差
動入力比較回路１２ないしレベルシフタ１７で置き換え
られている。なお、これ以外の構成は、上記オペアンプ
回路１と同様である。それゆえ、当該オペアンプ回路１
１は、動作電圧等の極性のみが反転している以外は、オ
ペアンプ回路１と同様に動作する。したがって、例え
ば、ＰＭＯＳトランジスタＰ１と同様の働きをするＮＭ
ＯＳトランジスタをＮ１のように、数字の部分が同じ
で、ＰとＮとが異なる参照記号を付して、構成および動
作の説明を省略する。
【０１０１】〔第２の実施形態〕
上記第１の実施形態では、非反転入力端子ＩＮ１が１つ
の場合について説明した。これに対して、本実施形態で
は、図７ないし図９を参照して、複数入力に対応可能な
オペアンプ回路について説明する。
の場合について説明した。これに対して、本実施形態で
は、図７ないし図９を参照して、複数入力に対応可能な
オペアンプ回路について説明する。
【０１０２】図７に示すように、本実施形態に係るオペ
アンプ回路２１は、第１および第２の非反転入力端子Ｉ
Ｎ１ａ・ＩＮ１ｂを備えており、コントロール端子ＣＴ
Ｒａ・ＣＴＲｂの入力によって、第１の非反転入力Ｖ
IN1a、および、第２の非反転入力ＶIN1bのうちの一方
を、非反転入力ＶIN1 として選択できる。
アンプ回路２１は、第１および第２の非反転入力端子Ｉ
Ｎ１ａ・ＩＮ１ｂを備えており、コントロール端子ＣＴ
Ｒａ・ＣＴＲｂの入力によって、第１の非反転入力Ｖ
IN1a、および、第２の非反転入力ＶIN1bのうちの一方
を、非反転入力ＶIN1 として選択できる。
【０１０３】上記オペアンプ回路２１は、図１に示すオ
ペアンプ回路１と略同様の構成であるが、差動入力比較
回路２に代えて、図８に示すように、複数入力に対応し
た差動入力比較回路２２が設けられている点が異なって
いる。なお、説明の便宜上、図１に示す部材と同様の効
果を有する部材には、同じ符号を付して説明を省略す
る。
ペアンプ回路１と略同様の構成であるが、差動入力比較
回路２に代えて、図８に示すように、複数入力に対応し
た差動入力比較回路２２が設けられている点が異なって
いる。なお、説明の便宜上、図１に示す部材と同様の効
果を有する部材には、同じ符号を付して説明を省略す
る。
【０１０４】上記差動入力比較回路２２において、第１
入力回路２４は、非反転入力側に２つの入力トランジス
タＮ１１ａ・Ｎ１１ｂを備えている。入力トランジスタ
Ｎ１１ａのゲートは、第１の非反転入力端子ＩＮ１ａに
接続されており、入力トランジスタ１１ｂのゲートに
は、第２の非反転入力ＩＮ１ｂが接続されている。な
お、当該入力トランジスタＮ１１ａ・Ｎ１１ｂは、図１
に示す入力トランジスタＮ１１と同様に、Ｎ型のＭＯＳ
トランジスタであり、双方のドレインは、能動負荷とな
るＭＯＳトランジスタＰ１のドレインに接続されてい
る。
入力回路２４は、非反転入力側に２つの入力トランジス
タＮ１１ａ・Ｎ１１ｂを備えている。入力トランジスタ
Ｎ１１ａのゲートは、第１の非反転入力端子ＩＮ１ａに
接続されており、入力トランジスタ１１ｂのゲートに
は、第２の非反転入力ＩＮ１ｂが接続されている。な
お、当該入力トランジスタＮ１１ａ・Ｎ１１ｂは、図１
に示す入力トランジスタＮ１１と同様に、Ｎ型のＭＯＳ
トランジスタであり、双方のドレインは、能動負荷とな
るＭＯＳトランジスタＰ１のドレインに接続されてい
る。
【０１０５】さらに、各入力トランジスタＮ１１ａ・Ｎ
１１ｂのソースと、定電流源となるＭＯＳトランジスタ
Ｎ４のドレインとの間には、Ｎ型のＭＯＳトランジスタ
であるスイッチング用トランジスタ（入力切り換え手
段）Ｎ２１ａ・Ｎ２１ｂが、それぞれ設けられている。
スイッチング用トランジスタＮ２１ａのゲートは、上記
コントロール端子ＣＴＲｂに接続されており、コントロ
ール端子ＣＴＲｂの電圧レベルに応じて、遮断あるいは
導通できる。同様に、スイッチング用トランジスタＮ２
１ｂのゲートは、上記コントロール端子ＣＴＲａに接続
されている。
１１ｂのソースと、定電流源となるＭＯＳトランジスタ
Ｎ４のドレインとの間には、Ｎ型のＭＯＳトランジスタ
であるスイッチング用トランジスタ（入力切り換え手
段）Ｎ２１ａ・Ｎ２１ｂが、それぞれ設けられている。
スイッチング用トランジスタＮ２１ａのゲートは、上記
コントロール端子ＣＴＲｂに接続されており、コントロ
ール端子ＣＴＲｂの電圧レベルに応じて、遮断あるいは
導通できる。同様に、スイッチング用トランジスタＮ２
１ｂのゲートは、上記コントロール端子ＣＴＲａに接続
されている。
【０１０６】また、第１入力回路２４の反転入力側に
は、非入力側とバランスを取るために、入力トランジス
タＮ１２のソースと、上記ＭＯＳトランジスタＮ４のド
レインとの間に、Ｎ型のＭＯＳトランジスタＮ２２が加
えられている。当該ＭＯＳトランジスタＮ２２のゲート
には、電源電圧ＶCCが印加されており、第１入力回路２
４の動作中、常にオン状態を保っている。
は、非入力側とバランスを取るために、入力トランジス
タＮ１２のソースと、上記ＭＯＳトランジスタＮ４のド
レインとの間に、Ｎ型のＭＯＳトランジスタＮ２２が加
えられている。当該ＭＯＳトランジスタＮ２２のゲート
には、電源電圧ＶCCが印加されており、第１入力回路２
４の動作中、常にオン状態を保っている。
【０１０７】上記各スイッチング用トランジスタＮ２１
ａ・Ｎ２１ｂは、対応する入力トランジスタＮ１１ａ・
Ｎ１１ｂに流れる電流を遮断できるので、第１入力回路
２４は、コントロール端子ＣＴＲａ・ＣＴＲｂの入力に
応じ、両非反転入力ＶIN1a・ＶIN1bのうちの一方を非反
転入力ＶIN1 として選択できる。
ａ・Ｎ２１ｂは、対応する入力トランジスタＮ１１ａ・
Ｎ１１ｂに流れる電流を遮断できるので、第１入力回路
２４は、コントロール端子ＣＴＲａ・ＣＴＲｂの入力に
応じ、両非反転入力ＶIN1a・ＶIN1bのうちの一方を非反
転入力ＶIN1 として選択できる。
【０１０８】一方、第２入力回路２５は、非反転入力側
に、各非反転入力端子ＩＮ１ａ・ＩＮ１ｂに対応して、
２つのレベルシフタ２７ａ・２７ｂを備えている。具体
的には、図１に示すＭＯＳトランジスタＰ１５と同様
に、それぞれの非反転入力端子ＩＮ１ａ・ＩＮ１ｂへ、
ゲートが接続されたＰ型のＭＯＳトランジスタＰ１５ａ
・Ｐ１５ｂが設けられており、各ＭＯＳトランジスタＰ
１５ａ・Ｐ１５ｂのソースと、入力トランジスタＮ１３
のゲートとの間には、Ｐ型のＭＯＳトランジスタが、ス
イッチング用トランジスタ（入力切り換え手段）Ｐ２３
ａ・Ｐ２３ｂとして、それぞれ設けられている。各スイ
ッチング用トランジスタＰ２３ａ・Ｐ２３ｂのゲート
は、上記コントロール端子ＣＴＲａ・ＣＴＲｂへ接続さ
れており、各コントロール端子ＣＴＲａ・ＣＴＲｂの電
圧レベルに応じて、入力トランジスタＮ１３のゲート
と、ＭＯＳトランジスタＰ１５ａ・Ｐ１５ｂとの間を、
それぞれ導通／遮断できる。
に、各非反転入力端子ＩＮ１ａ・ＩＮ１ｂに対応して、
２つのレベルシフタ２７ａ・２７ｂを備えている。具体
的には、図１に示すＭＯＳトランジスタＰ１５と同様
に、それぞれの非反転入力端子ＩＮ１ａ・ＩＮ１ｂへ、
ゲートが接続されたＰ型のＭＯＳトランジスタＰ１５ａ
・Ｐ１５ｂが設けられており、各ＭＯＳトランジスタＰ
１５ａ・Ｐ１５ｂのソースと、入力トランジスタＮ１３
のゲートとの間には、Ｐ型のＭＯＳトランジスタが、ス
イッチング用トランジスタ（入力切り換え手段）Ｐ２３
ａ・Ｐ２３ｂとして、それぞれ設けられている。各スイ
ッチング用トランジスタＰ２３ａ・Ｐ２３ｂのゲート
は、上記コントロール端子ＣＴＲａ・ＣＴＲｂへ接続さ
れており、各コントロール端子ＣＴＲａ・ＣＴＲｂの電
圧レベルに応じて、入力トランジスタＮ１３のゲート
と、ＭＯＳトランジスタＰ１５ａ・Ｐ１５ｂとの間を、
それぞれ導通／遮断できる。
【０１０９】また、反転入力側では、非反転入力側とバ
ランスをとるために、入力トランジスタＮ１４のゲート
と、ＭＯＳトランジスタＰ１６のソースとの間に、Ｐ型
のＭＯＳトランジスタＰ２４が設けられている。当該Ｍ
ＯＳトランジスタＰ２４は、ゲートが接地されており、
第２入力回路２５の動作中、常に導通している。
ランスをとるために、入力トランジスタＮ１４のゲート
と、ＭＯＳトランジスタＰ１６のソースとの間に、Ｐ型
のＭＯＳトランジスタＰ２４が設けられている。当該Ｍ
ＯＳトランジスタＰ２４は、ゲートが接地されており、
第２入力回路２５の動作中、常に導通している。
【０１１０】上記構成において、コントロール端子ＣＴ
Ｒａがハイレベルで、コントロール端子ＣＴＲｂがロー
レベルの場合、スイッチング用トランジスタＮ２１ａ・
Ｐ２３ａが遮断され、スイッチング用トランジスタＮ２
１ｂ・Ｐ２３ｂが導通している。これにより、オペアン
プ回路２１は、非反転入力端子ＩＮ１ａ・ＩＮ１ｂのう
ち、第２の非反転入力端子ＩＮ１ｂを選択する。
Ｒａがハイレベルで、コントロール端子ＣＴＲｂがロー
レベルの場合、スイッチング用トランジスタＮ２１ａ・
Ｐ２３ａが遮断され、スイッチング用トランジスタＮ２
１ｂ・Ｐ２３ｂが導通している。これにより、オペアン
プ回路２１は、非反転入力端子ＩＮ１ａ・ＩＮ１ｂのう
ち、第２の非反転入力端子ＩＮ１ｂを選択する。
【０１１１】具体的には、切り換え回路６が第２入力回
路２５を選択している場合、レベルシフタ２７ｂは、シ
フト電圧ＶSFT1として、ＶIN1b＋ＶthP を出力する。一
方、ＭＯＳトランジスタＰ２２は、常に導通しているの
で、レベルシフタ２７は、シフト電圧ＶSFT2として、Ｖ
IN2 ＋ＶthP を出力する。なお、スイッチング用トラン
ジスタＰ２３ａが遮断されているので、レベルシフタ２
７ａは、入力トランジスタＮ１３のゲートから切り離さ
れている。この結果、両入力トランジスタＮ１３・Ｎ１
４を流れる電流Ｉ1 ・Ｉ2 は、非反転入力ＶIN1bと反転
入力ＶIN2 とに基づいて制御され、オペアンプ回路２１
は、両入力ＶIN1b・ＶIN2 の差に応じた電圧ＶOUT を出
力する。
路２５を選択している場合、レベルシフタ２７ｂは、シ
フト電圧ＶSFT1として、ＶIN1b＋ＶthP を出力する。一
方、ＭＯＳトランジスタＰ２２は、常に導通しているの
で、レベルシフタ２７は、シフト電圧ＶSFT2として、Ｖ
IN2 ＋ＶthP を出力する。なお、スイッチング用トラン
ジスタＰ２３ａが遮断されているので、レベルシフタ２
７ａは、入力トランジスタＮ１３のゲートから切り離さ
れている。この結果、両入力トランジスタＮ１３・Ｎ１
４を流れる電流Ｉ1 ・Ｉ2 は、非反転入力ＶIN1bと反転
入力ＶIN2 とに基づいて制御され、オペアンプ回路２１
は、両入力ＶIN1b・ＶIN2 の差に応じた電圧ＶOUT を出
力する。
【０１１２】また、切り換え回路６が第１入力回路２４
を選択している場合、各レベルシフタ２７ａ・２７ｂ・
２７には電流が供給されていない。したがって、第２入
力回路２５は、スイッチング用トランジスタＰ２３ａ・
Ｐ２３ｂの何れが導通している場合であっても停止して
いる。また、第１入力回路２４では、スイッチング用ト
ランジスタＮ２１ｂが導通している。したがって、入力
トランジスタＮ１１ｂは、非反転入力ＶIN1bに応じて、
電流Ｉ1 を制御する。なお、スイッチング用トランジス
タＮ２１ａが遮断されているので、入力トランジスタＮ
１１ａは、第１入力回路２４の能動負荷であるＭＯＳト
ランジスタＰ１から分離されている。したがって、非反
転入力ＶIN1aが変化しても、上記電流Ｉ1 は、変化しな
い。一方、反転入力側では、ＭＯＳトランジスタＮ２２
が常に導通している。したがって、入力トランジスタＮ
１２は、反転入力ＶIN2 に応じて電流Ｉ2 を制御する。
この結果、第１入力回路２４は、非反転入力ＶIN1bと反
転入力ＶIN2 とに応じて、電流Ｉ1 ・Ｉ2 を制御し、オ
ペアンプ回路２１は、両入力ＶIN1b・ＶIN2 の差に応じ
た電圧ＶOUT を出力する。
を選択している場合、各レベルシフタ２７ａ・２７ｂ・
２７には電流が供給されていない。したがって、第２入
力回路２５は、スイッチング用トランジスタＰ２３ａ・
Ｐ２３ｂの何れが導通している場合であっても停止して
いる。また、第１入力回路２４では、スイッチング用ト
ランジスタＮ２１ｂが導通している。したがって、入力
トランジスタＮ１１ｂは、非反転入力ＶIN1bに応じて、
電流Ｉ1 を制御する。なお、スイッチング用トランジス
タＮ２１ａが遮断されているので、入力トランジスタＮ
１１ａは、第１入力回路２４の能動負荷であるＭＯＳト
ランジスタＰ１から分離されている。したがって、非反
転入力ＶIN1aが変化しても、上記電流Ｉ1 は、変化しな
い。一方、反転入力側では、ＭＯＳトランジスタＮ２２
が常に導通している。したがって、入力トランジスタＮ
１２は、反転入力ＶIN2 に応じて電流Ｉ2 を制御する。
この結果、第１入力回路２４は、非反転入力ＶIN1bと反
転入力ＶIN2 とに応じて、電流Ｉ1 ・Ｉ2 を制御し、オ
ペアンプ回路２１は、両入力ＶIN1b・ＶIN2 の差に応じ
た電圧ＶOUT を出力する。
【０１１３】これとは逆に、コントロール端子ＣＴＲａ
がローレベルで、コントロール端子ＣＴＲｂがハイレベ
ルの場合、スイッチング用トランジスタＮ２１ｂ・Ｐ２
３ｂが遮断され、スイッチング用トランジスタＮ２１ａ
・Ｐ２３ａが導通する。したがって、オペアンプ回路２
１は、上述の説明とは逆に、非反転入力端子ＩＮ１ａ・
ＩＮ１ｂのうち、第１の非反転入力端子ＩＮ１ａを選択
し、非反転入力ＶIN1aと反転入力ＶIN2 との差に応じた
電圧ＶOUT を出力する。
がローレベルで、コントロール端子ＣＴＲｂがハイレベ
ルの場合、スイッチング用トランジスタＮ２１ｂ・Ｐ２
３ｂが遮断され、スイッチング用トランジスタＮ２１ａ
・Ｐ２３ａが導通する。したがって、オペアンプ回路２
１は、上述の説明とは逆に、非反転入力端子ＩＮ１ａ・
ＩＮ１ｂのうち、第１の非反転入力端子ＩＮ１ａを選択
し、非反転入力ＶIN1aと反転入力ＶIN2 との差に応じた
電圧ＶOUT を出力する。
【０１１４】上記コントロール端子ＣＴＲａ・ＣＴＲｂ
を交互にオン／オフ制御することによって、オペアンプ
回路２１は、複数の非反転入力端子ＩＮ１ａ・ＩＮ１ｂ
の入力を交互に選択できる。したがって、反転入力端子
ＩＮ２と出力端子ＯＵＴとを接続して構成した負帰還回
路は、複数の入力を交互にインピーダンス変換して、出
力できる。
を交互にオン／オフ制御することによって、オペアンプ
回路２１は、複数の非反転入力端子ＩＮ１ａ・ＩＮ１ｂ
の入力を交互に選択できる。したがって、反転入力端子
ＩＮ２と出力端子ＯＵＴとを接続して構成した負帰還回
路は、複数の入力を交互にインピーダンス変換して、出
力できる。
【０１１５】上記各入力トランジスタＮ１１ａ・Ｎ１１
ｂ・Ｎ１２・Ｎ１３・Ｎ１４は、互いに特性が一致する
ように、形状や配置、あるいは、不純物濃度などを調整
して形成されている。同様に、レベルシフタ２７ａ・２
７ｂ・２７のＭＯＳトランジスタＰ１５ａ・Ｐ１５ｂ・
Ｐ１６の特性も同一に設定されている。したがって、差
動入力比較回路２２は、非反転入力ＶIN1a・ＶIN1bのう
ち、いずれを選択した場合であっても、選択した非反転
入力ＶIN1 と反転入力ＶINとに基づいて、正確に比較電
流ＩCMP を生成できる。
ｂ・Ｎ１２・Ｎ１３・Ｎ１４は、互いに特性が一致する
ように、形状や配置、あるいは、不純物濃度などを調整
して形成されている。同様に、レベルシフタ２７ａ・２
７ｂ・２７のＭＯＳトランジスタＰ１５ａ・Ｐ１５ｂ・
Ｐ１６の特性も同一に設定されている。したがって、差
動入力比較回路２２は、非反転入力ＶIN1a・ＶIN1bのう
ち、いずれを選択した場合であっても、選択した非反転
入力ＶIN1 と反転入力ＶINとに基づいて、正確に比較電
流ＩCMP を生成できる。
【０１１６】なお、厳密に言うと、非反転入力側の各レ
ベルシフタ２７ａ・２７ｂのシフト量は、スイッチング
用トランジスタＰ２３ａ・Ｐ２３ｂの電圧降下によっ
て、各ＭＯＳトランジスタＰ１５ａ・Ｐ１５ｂのしきい
値電圧ＶthP よりも若干増加する。ところが、反転入力
側のレベルシフタ２７にも、上記スイッチング用トラン
ジスタＰ２３ａ・Ｐ２３ｂと同様の構成のＭＯＳトラン
ジスタＰ２４が設けられているので、各レベルシフタ２
７ａ・２７ｂ・２７のシフト量は、同一になる。第１入
力回路２４においても同様に、反転入力側の入力トラン
ジスタＮ１２には、スイッチング用トランジスタＮ２１
ａ・Ｎ２１ｂと同様の構成のＭＯＳトランジスタＮ２２
が接続されている。
ベルシフタ２７ａ・２７ｂのシフト量は、スイッチング
用トランジスタＰ２３ａ・Ｐ２３ｂの電圧降下によっ
て、各ＭＯＳトランジスタＰ１５ａ・Ｐ１５ｂのしきい
値電圧ＶthP よりも若干増加する。ところが、反転入力
側のレベルシフタ２７にも、上記スイッチング用トラン
ジスタＰ２３ａ・Ｐ２３ｂと同様の構成のＭＯＳトラン
ジスタＰ２４が設けられているので、各レベルシフタ２
７ａ・２７ｂ・２７のシフト量は、同一になる。第１入
力回路２４においても同様に、反転入力側の入力トラン
ジスタＮ１２には、スイッチング用トランジスタＮ２１
ａ・Ｎ２１ｂと同様の構成のＭＯＳトランジスタＮ２２
が接続されている。
【０１１７】上記各トランジスタＮ２１ａ・Ｎ２１ｂ・
Ｎ２２は、形状などによって、それぞれの特性が揃えら
れており、各トランジスタＰ２３ａ・Ｐ２３ｂ・Ｐ２４
の特性も揃えられている。この結果、差動入力比較回路
２２において、スイッチング用トランジスタに起因する
誤差は抑制される。
Ｎ２２は、形状などによって、それぞれの特性が揃えら
れており、各トランジスタＰ２３ａ・Ｐ２３ｂ・Ｐ２４
の特性も揃えられている。この結果、差動入力比較回路
２２において、スイッチング用トランジスタに起因する
誤差は抑制される。
【０１１８】なお、図８では、各入力トランジスタＮ１
１ａないしＮ１４がＮ型の場合について説明したが、Ｐ
型の場合でも同様の効果が得られる。この場合のオペア
ンプ回路３１は、図３に示すオペアンプ回路１１と略同
様であるが、差動入力比較回路１２に代えて、図９に示
す差動入力比較回路３２が設けられている。当該差動入
力比較回路３２は、上記差動入力比較回路２２の全トラ
ンジスタのＰＮ極性を逆極性にて形成したものであり、
例えば、回路ブロック構成など、それ以外の構成は、当
該差動入力比較回路２２と同一である。それゆえ、差動
入力比較回路３２は、動作電源などの極性のみが逆転し
て動作する。したがって、図９では、例えば、図８に示
す入力トランジスタＮ１１ａと同様の働きをするＰＭＯ
Ｓトランジスタは、Ｐ１１ａのように、ＰとＮとのみが
異なる参照記号を付して、構成および動作の説明を省略
する。
１ａないしＮ１４がＮ型の場合について説明したが、Ｐ
型の場合でも同様の効果が得られる。この場合のオペア
ンプ回路３１は、図３に示すオペアンプ回路１１と略同
様であるが、差動入力比較回路１２に代えて、図９に示
す差動入力比較回路３２が設けられている。当該差動入
力比較回路３２は、上記差動入力比較回路２２の全トラ
ンジスタのＰＮ極性を逆極性にて形成したものであり、
例えば、回路ブロック構成など、それ以外の構成は、当
該差動入力比較回路２２と同一である。それゆえ、差動
入力比較回路３２は、動作電源などの極性のみが逆転し
て動作する。したがって、図９では、例えば、図８に示
す入力トランジスタＮ１１ａと同様の働きをするＰＭＯ
Ｓトランジスタは、Ｐ１１ａのように、ＰとＮとのみが
異なる参照記号を付して、構成および動作の説明を省略
する。
【０１１９】〔第３の実施形態〕
上記第１および第２の実施形態に係る各オペアンプ回路
１・２１では、切り換え回路６が、第１および第２入力
回路４・５（２４・２５）のうちの一方を動作させ、他
方の動作を停止させている。これに対して、本実施形態
では、図１０に示すように、切り換え回路６を省いたオ
ペアンプ回路４１について説明する。なお、図１０は、
入力トランジスタがＮ型で、しかも、非反転入力端子Ｉ
Ｎ１が１つの場合を例示している。
１・２１では、切り換え回路６が、第１および第２入力
回路４・５（２４・２５）のうちの一方を動作させ、他
方の動作を停止させている。これに対して、本実施形態
では、図１０に示すように、切り換え回路６を省いたオ
ペアンプ回路４１について説明する。なお、図１０は、
入力トランジスタがＮ型で、しかも、非反転入力端子Ｉ
Ｎ１が１つの場合を例示している。
【０１２０】本実施形態に係るオペアンプ回路４１は、
図１に示すオペアンプ回路１と比較して、両入力回路４
４・４５の定電流源が、それぞれ別に設けられている点
と、切り換え回路６が省かれている点とが異なってい
る。
図１に示すオペアンプ回路１と比較して、両入力回路４
４・４５の定電流源が、それぞれ別に設けられている点
と、切り換え回路６が省かれている点とが異なってい
る。
【０１２１】具体的には、本実施形態に係る差動入力比
較回路４２は、第１および第２入力回路４４・４５の定
電流源となるＮ型のＭＯＳトランジスタ（第１および第
２定電流源）Ｎ４ａ・Ｎ４ｂを備えている。両ＭＯＳト
ランジスタＮ４ａ・Ｎ４ｂは、図１に示すＭＯＳトラン
ジスタＮ４と同様に、所定のバイアス電圧ＶBNがゲート
に印加されており、ソースは、接地されている。さら
に、本実施形態では、第１入力回路４４の両入力トラン
ジスタＮ１１・Ｎ１２と、第２入力回路４５の両入力ト
ランジスタＮ１３・Ｎ１４とは、ソースがそれぞれ分離
されている。また、上記ＭＯＳトランジスタＮ４ａのド
レインは、上記両入力トランジスタＮ１１・Ｎ１２のソ
ースへ接続されており、ＭＯＳトランジスタＮ４ｂのド
レインは、両トランジスタＮ１３・Ｎ１４のソースへ接
続されている。これにより、各ＭＯＳトランジスタＮ４
ａ・Ｎ４ｂは、各入力回路４４・４５へ、それぞれ独立
して所定のバイアス電流を供給できる。
較回路４２は、第１および第２入力回路４４・４５の定
電流源となるＮ型のＭＯＳトランジスタ（第１および第
２定電流源）Ｎ４ａ・Ｎ４ｂを備えている。両ＭＯＳト
ランジスタＮ４ａ・Ｎ４ｂは、図１に示すＭＯＳトラン
ジスタＮ４と同様に、所定のバイアス電圧ＶBNがゲート
に印加されており、ソースは、接地されている。さら
に、本実施形態では、第１入力回路４４の両入力トラン
ジスタＮ１１・Ｎ１２と、第２入力回路４５の両入力ト
ランジスタＮ１３・Ｎ１４とは、ソースがそれぞれ分離
されている。また、上記ＭＯＳトランジスタＮ４ａのド
レインは、上記両入力トランジスタＮ１１・Ｎ１２のソ
ースへ接続されており、ＭＯＳトランジスタＮ４ｂのド
レインは、両トランジスタＮ１３・Ｎ１４のソースへ接
続されている。これにより、各ＭＯＳトランジスタＮ４
ａ・Ｎ４ｂは、各入力回路４４・４５へ、それぞれ独立
して所定のバイアス電流を供給できる。
【０１２２】また、本実施形態に係るオペアンプ回路４
１では、切り換え回路６が省かれており、第２入力回路
４５は、自らの入力ダイナミックレンジの範囲内で、常
にレベルシフト後の電圧ＶSFT1・ＶSFT2に基づいて、電
流Ｉ1 ・電流Ｉ2 を制御する。具体的には、第２入力回
路４５において、各ＭＯＳトランジスタＰ１５・Ｐ１６
は、図１と同様に、各入力端子ＩＮ１・ＩＮ２と、各入
力トランジスタＮ１３・Ｎ１４のゲートとの間に設けら
れている。また、両入力トランジスタＮ１３・Ｎ１４の
ゲートは、図１と同様に、各ＭＯＳトランジスタＰ４６
・Ｐ４５のドレインに接続されている。ただし、両ＭＯ
ＳトランジスタＰ４５・Ｐ４６のゲートは、バイアス端
子ＢＰに接続されており、所定のバイアス電圧ＶBPが印
加されている。
１では、切り換え回路６が省かれており、第２入力回路
４５は、自らの入力ダイナミックレンジの範囲内で、常
にレベルシフト後の電圧ＶSFT1・ＶSFT2に基づいて、電
流Ｉ1 ・電流Ｉ2 を制御する。具体的には、第２入力回
路４５において、各ＭＯＳトランジスタＰ１５・Ｐ１６
は、図１と同様に、各入力端子ＩＮ１・ＩＮ２と、各入
力トランジスタＮ１３・Ｎ１４のゲートとの間に設けら
れている。また、両入力トランジスタＮ１３・Ｎ１４の
ゲートは、図１と同様に、各ＭＯＳトランジスタＰ４６
・Ｐ４５のドレインに接続されている。ただし、両ＭＯ
ＳトランジスタＰ４５・Ｐ４６のゲートは、バイアス端
子ＢＰに接続されており、所定のバイアス電圧ＶBPが印
加されている。
【０１２３】なお、本実施形態では、第２入力回路４５
が常に動作しているため、図１に示すように、第２入力
回路４が動作停止中に、両入力トランジスタＮ１３・Ｎ
１４のゲート電位を低下させるＭＯＳトランジスタＮ３
・Ｎ５は不要である。したがって、本実施形態では、図
１とは異なり、両ＭＯＳトランジスタＮ３・Ｎ５は、差
動入力比較回路４２から省かれている。したがって、本
実施形態の場合、上記ＭＯＳトランジスタＰ１５（Ｐ１
６）と、Ｐ４６（Ｐ４５）とによって、レベルシフタ４
７・４７が構成される。
が常に動作しているため、図１に示すように、第２入力
回路４が動作停止中に、両入力トランジスタＮ１３・Ｎ
１４のゲート電位を低下させるＭＯＳトランジスタＮ３
・Ｎ５は不要である。したがって、本実施形態では、図
１とは異なり、両ＭＯＳトランジスタＮ３・Ｎ５は、差
動入力比較回路４２から省かれている。したがって、本
実施形態の場合、上記ＭＯＳトランジスタＰ１５（Ｐ１
６）と、Ｐ４６（Ｐ４５）とによって、レベルシフタ４
７・４７が構成される。
【０１２４】両入力トランジスタＮ１３・Ｎ１４のゲー
トには、常時、一定の電流が流れ込み、ゲート電圧Ｖ
SFT1・ＶSFT2は、上昇する。一方、当該ゲートにソース
が接続されたＭＯＳトランジスタＰ１５・Ｐ１６は、上
記各ゲート電圧ＶSFT1・ＶSFT2と各入力電圧ＶIN1 ・Ｖ
IN2 との差が、しきい値電圧ＶthP を越えた場合に導通
して、上記各ゲート電圧ＶSFT1・ＶSFT2を低下させる。
したがって、第２入力回路４５において、レベルシフタ
４７・４７は、各ＭＯＳトランジスタＰ４５・Ｐ４６の
しきい値電圧ＶthP 分だけ、両入力ＶIN1 ・ＶIN2 より
も高い電圧ＶSFT1・ＶSFT2を生成して、入力トランジス
タＮ１３・Ｎ１４へ印加できる。
トには、常時、一定の電流が流れ込み、ゲート電圧Ｖ
SFT1・ＶSFT2は、上昇する。一方、当該ゲートにソース
が接続されたＭＯＳトランジスタＰ１５・Ｐ１６は、上
記各ゲート電圧ＶSFT1・ＶSFT2と各入力電圧ＶIN1 ・Ｖ
IN2 との差が、しきい値電圧ＶthP を越えた場合に導通
して、上記各ゲート電圧ＶSFT1・ＶSFT2を低下させる。
したがって、第２入力回路４５において、レベルシフタ
４７・４７は、各ＭＯＳトランジスタＰ４５・Ｐ４６の
しきい値電圧ＶthP 分だけ、両入力ＶIN1 ・ＶIN2 より
も高い電圧ＶSFT1・ＶSFT2を生成して、入力トランジス
タＮ１３・Ｎ１４へ印加できる。
【０１２５】上記構成では、両入力回路４４・４５が動
作している期間、能動負荷となるＭＯＳトランジスタＰ
２には、反転入力側の両入力トランジスタＮ１２・Ｎ１
４を流れる電流を合わせた電流Ｉ2 が流れている。当該
電流Ｉ2 は、両ＭＯＳトランジスタＰ１・Ｐ２からなる
カレントミラー回路を介して、非反転入力側へ伝えられ
る。一方、非反転入力側の両入力トランジスタＮ１１・
Ｎ１３のドレインからは、両者を流れる電流を合わせた
電流Ｉ1 が吸収され、Ｉ1 とＩ2 との差に応じた比較電
流ＩCMP が出力バッファ回路３へと流れる。
作している期間、能動負荷となるＭＯＳトランジスタＰ
２には、反転入力側の両入力トランジスタＮ１２・Ｎ１
４を流れる電流を合わせた電流Ｉ2 が流れている。当該
電流Ｉ2 は、両ＭＯＳトランジスタＰ１・Ｐ２からなる
カレントミラー回路を介して、非反転入力側へ伝えられ
る。一方、非反転入力側の両入力トランジスタＮ１１・
Ｎ１３のドレインからは、両者を流れる電流を合わせた
電流Ｉ1 が吸収され、Ｉ1 とＩ2 との差に応じた比較電
流ＩCMP が出力バッファ回路３へと流れる。
【０１２６】上記電流Ｉ1 は、入力ＶIN1 およびＶSFT1
によって制御され、電流Ｉ2 は、入力ＶIN2 およびＶ
SFT2によって制御される。両レベルシフタ４７・４７の
シフト量は、同じなので、上記比較電流ＩCMP は、両入
力ＶIN1 ・ＶIN2 の差に応じた値となる。したがって、
オペアンプ回路４１は、当該期間中、両入力ＶIN1 ・Ｖ
IN2 の差に応じた電圧ＶOUT を出力できる。
によって制御され、電流Ｉ2 は、入力ＶIN2 およびＶ
SFT2によって制御される。両レベルシフタ４７・４７の
シフト量は、同じなので、上記比較電流ＩCMP は、両入
力ＶIN1 ・ＶIN2 の差に応じた値となる。したがって、
オペアンプ回路４１は、当該期間中、両入力ＶIN1 ・Ｖ
IN2 の差に応じた電圧ＶOUT を出力できる。
【０１２７】また、同相入力電圧ＶINが低下して、しき
い値電圧ＶthN を下回った場合、両入力トランジスタＮ
１１・Ｎ１２のしきい値電圧ＶthN が確保できなくな
り、第１入力回路４４は、動作を停止する。
い値電圧ＶthN を下回った場合、両入力トランジスタＮ
１１・Ｎ１２のしきい値電圧ＶthN が確保できなくな
り、第１入力回路４４は、動作を停止する。
【０１２８】この状態でも、第２入力回路４５の入力ト
ランジスタＮ１３・Ｎ１４は、各入力ＶIN1 ・ＶIN2 を
レベルシフトした後の電圧ＶSFT1・ＶSFT2が、それぞれ
のゲートに印加されているので、しきい値電圧ＶthN を
確保できる。この結果、第２入力回路４５は、何ら支障
なく、両入力ＶSFT1・ＶSFT2を電流Ｉ1 ・Ｉ2 へ変換で
きる。したがって、オペアンプ回路４１は、第２入力回
路４５の入力ダイナミックレンジの下限まで、両入力Ｖ
IN1 ・ＶIN2 を比較して、出力電圧ＶOUT を生成でき
る。
ランジスタＮ１３・Ｎ１４は、各入力ＶIN1 ・ＶIN2 を
レベルシフトした後の電圧ＶSFT1・ＶSFT2が、それぞれ
のゲートに印加されているので、しきい値電圧ＶthN を
確保できる。この結果、第２入力回路４５は、何ら支障
なく、両入力ＶSFT1・ＶSFT2を電流Ｉ1 ・Ｉ2 へ変換で
きる。したがって、オペアンプ回路４１は、第２入力回
路４５の入力ダイナミックレンジの下限まで、両入力Ｖ
IN1 ・ＶIN2 を比較して、出力電圧ＶOUT を生成でき
る。
【０１２９】ところで、両入力回路４４・４５が、それ
ぞれの入力ダイナミックレンジの範囲内で、常に動作し
ている場合、図１に示すように、両入力回路の電流源を
共通にすると、以下のような問題が発生する。すなわ
ち、同相入力電圧ＶINが高くなり、例えば、４．８Ｖな
ど、一定のレベルを越えると、レベルシフトした後の電
圧ＶSFT1・ＶSFT2が電源電圧ＶCCを越えることがある。
このように、電源電圧ＶCCと同相入力電圧ＶINとの差
が、両レベルシフタ４７・４７のシフト量よりも小さい
場合、両レベルシフタ４７・４７は、両入力トランジス
タＮ１３・Ｎ１４のゲートへ、例えば、５Ｖなど、電源
電圧Ｖccと同じ値の出力電圧ＶSFT1・ＶSFT2を印加す
る。この状態では、両入力ＶIN1 ・ＶIN2 の差に関わら
ず、両出力電圧ＶSFT1・ＶSFT2は、同一になるので、第
２入力回路４５は、両入力ＶIN1 ・ＶIN2 を正常に比較
できなくなる。
ぞれの入力ダイナミックレンジの範囲内で、常に動作し
ている場合、図１に示すように、両入力回路の電流源を
共通にすると、以下のような問題が発生する。すなわ
ち、同相入力電圧ＶINが高くなり、例えば、４．８Ｖな
ど、一定のレベルを越えると、レベルシフトした後の電
圧ＶSFT1・ＶSFT2が電源電圧ＶCCを越えることがある。
このように、電源電圧ＶCCと同相入力電圧ＶINとの差
が、両レベルシフタ４７・４７のシフト量よりも小さい
場合、両レベルシフタ４７・４７は、両入力トランジス
タＮ１３・Ｎ１４のゲートへ、例えば、５Ｖなど、電源
電圧Ｖccと同じ値の出力電圧ＶSFT1・ＶSFT2を印加す
る。この状態では、両入力ＶIN1 ・ＶIN2 の差に関わら
ず、両出力電圧ＶSFT1・ＶSFT2は、同一になるので、第
２入力回路４５は、両入力ＶIN1 ・ＶIN2 を正常に比較
できなくなる。
【０１３０】一方、両入力回路４４・４５の電流源が同
一で、全入力トランジスタＮ１１ないしＮ１４のソース
が共通の場合、ソース電位ＶX は、Ｖcc−ＶthN とな
る。この結果、第１入力回路４４は、両入力トランジス
タＮ１１・Ｎ１２のしきい値電圧ＶthN を確保できなく
なり、正常に動作できなくなる。
一で、全入力トランジスタＮ１１ないしＮ１４のソース
が共通の場合、ソース電位ＶX は、Ｖcc−ＶthN とな
る。この結果、第１入力回路４４は、両入力トランジス
タＮ１１・Ｎ１２のしきい値電圧ＶthN を確保できなく
なり、正常に動作できなくなる。
【０１３１】したがって、電流源が共通の場合、両入力
回路４４・４５が常に動作していると、オペアンプ回路
４１の入力ダイナミックレンジの上限値は、ＭＯＳトラ
ンジスタＰ１５・Ｐ１６のしきい値電圧ＶthP 分だけ、
電源電圧ＶCCより低く制限される。
回路４４・４５が常に動作していると、オペアンプ回路
４１の入力ダイナミックレンジの上限値は、ＭＯＳトラ
ンジスタＰ１５・Ｐ１６のしきい値電圧ＶthP 分だけ、
電源電圧ＶCCより低く制限される。
【０１３２】ところが、本実施形態では、両入力回路４
４・４５の電流源は、それぞれ別に設けられており、入
力トランジスタＮ１１・Ｎ１２のソース電位ＶXaと、入
力トランジスタＮ１３・Ｎ１４のソース電位ＶXbとは、
それぞれ別に変化する。したがって、同相入力電圧ＶIN
が上昇して、レベルシフタ４７・４７のシフト量よりも
電源電圧ＶCCに接近した場合であっても、両入力トラン
ジスタＮ１３・Ｎ１４のしきい値電圧ＶthN を確保でき
る。この結果、第１入力回路４４は、同相入力電圧ＶIN
が上記範囲にある場合であっても正常に動作できる。一
方、この状態では、第２入力回路４５において、レベル
シフタ４７・４７の出力電圧ＶSFT1・ＶSFT2は、両入力
ＶIN1 ・ＶIN2 に関わらず、電源電圧ＶCCとなり、両入
力トランジスタＮ１３・Ｎ１４を流れる電流は、同一に
なる。したがって、比較電流ＩCMP は、第１入力回路４
４の入力トランジスタＮ１１・Ｎ１２を流れる電流によ
って制御される。この結果、差動入力比較回路４２は、
両入力ＶIN1 ・ＶIN2 に応じた比較電流ＩCMP を出力で
き、オペアンプ回路４１の入力ダイナミックレンジの上
限値を電源電圧Ｖccまで増加できる。
４・４５の電流源は、それぞれ別に設けられており、入
力トランジスタＮ１１・Ｎ１２のソース電位ＶXaと、入
力トランジスタＮ１３・Ｎ１４のソース電位ＶXbとは、
それぞれ別に変化する。したがって、同相入力電圧ＶIN
が上昇して、レベルシフタ４７・４７のシフト量よりも
電源電圧ＶCCに接近した場合であっても、両入力トラン
ジスタＮ１３・Ｎ１４のしきい値電圧ＶthN を確保でき
る。この結果、第１入力回路４４は、同相入力電圧ＶIN
が上記範囲にある場合であっても正常に動作できる。一
方、この状態では、第２入力回路４５において、レベル
シフタ４７・４７の出力電圧ＶSFT1・ＶSFT2は、両入力
ＶIN1 ・ＶIN2 に関わらず、電源電圧ＶCCとなり、両入
力トランジスタＮ１３・Ｎ１４を流れる電流は、同一に
なる。したがって、比較電流ＩCMP は、第１入力回路４
４の入力トランジスタＮ１１・Ｎ１２を流れる電流によ
って制御される。この結果、差動入力比較回路４２は、
両入力ＶIN1 ・ＶIN2 に応じた比較電流ＩCMP を出力で
き、オペアンプ回路４１の入力ダイナミックレンジの上
限値を電源電圧Ｖccまで増加できる。
【０１３３】なお、本実施形態では、入力トランジスタ
がＮＭＯＳトランジスタで、非反転入力端子が単数の場
合について説明したが、これに限るものではない。当然
ながら、第１および第２の実施形態と同様に、入力トラ
ンジスタをＰＭＯＳトランジスタで構成した場合や、複
数の入力端子を切り換える場合に適用しても、本実施形
態と同様の効果が得られる。
がＮＭＯＳトランジスタで、非反転入力端子が単数の場
合について説明したが、これに限るものではない。当然
ながら、第１および第２の実施形態と同様に、入力トラ
ンジスタをＰＭＯＳトランジスタで構成した場合や、複
数の入力端子を切り換える場合に適用しても、本実施形
態と同様の効果が得られる。
【０１３４】〔第４の実施形態〕
ところで、上記第１ないし第３の実施形態に係る出力バ
ッファ回路３（１３）は、出力の駆動方向が単方向であ
るため、出力の駆動能力に偏りがある。具体的には、図
１に示す出力バッファ回路３の場合、ＭＯＳトランジス
タＰ３１・Ｎ３２のうち、主たる駆動出力素子は、ＭＯ
ＳトランジスタＰ３１となり、ＭＯＳトランジスタＮ３
２は、当該ＭＯＳトランジスタＰ３１へ所定の電流を供
給するための出力負荷素子として働く。この結果、出力
電圧ＶOUT を低下させる際、ＭＯＳトランジスタＮ３２
が出力端子ＯＵＴから引き抜く出力電流の大きさは、制
限され、ＧＮＤレベルへ引き抜くのに要する時間が長く
なる。したがって、実使用時において、出力端子ＯＵＴ
に接続される負荷を駆動する場合には、通常、ディスチ
ャージ用のトランジスタなど、外部負荷の放電を予め行
うための回路を別途設け、出力端子ＯＵＴより電流を引
き抜いている。
ッファ回路３（１３）は、出力の駆動方向が単方向であ
るため、出力の駆動能力に偏りがある。具体的には、図
１に示す出力バッファ回路３の場合、ＭＯＳトランジス
タＰ３１・Ｎ３２のうち、主たる駆動出力素子は、ＭＯ
ＳトランジスタＰ３１となり、ＭＯＳトランジスタＮ３
２は、当該ＭＯＳトランジスタＰ３１へ所定の電流を供
給するための出力負荷素子として働く。この結果、出力
電圧ＶOUT を低下させる際、ＭＯＳトランジスタＮ３２
が出力端子ＯＵＴから引き抜く出力電流の大きさは、制
限され、ＧＮＤレベルへ引き抜くのに要する時間が長く
なる。したがって、実使用時において、出力端子ＯＵＴ
に接続される負荷を駆動する場合には、通常、ディスチ
ャージ用のトランジスタなど、外部負荷の放電を予め行
うための回路を別途設け、出力端子ＯＵＴより電流を引
き抜いている。
【０１３５】なお、図６に示す出力バッファ回路１３で
は、回路を構成するトランジスタの極性が上記出力バッ
ファ回路３の逆であるため、ＭＯＳトランジスタＮ３１
が主たる駆動出力素子となり、ＭＯＳトランジスタＰ３
２が出力負荷素子となる。したがって、例えば、プリチ
ャージ用のトランジスタなど、外部負荷の充電を予め行
うための回路が別途必要になる。
は、回路を構成するトランジスタの極性が上記出力バッ
ファ回路３の逆であるため、ＭＯＳトランジスタＮ３１
が主たる駆動出力素子となり、ＭＯＳトランジスタＰ３
２が出力負荷素子となる。したがって、例えば、プリチ
ャージ用のトランジスタなど、外部負荷の充電を予め行
うための回路が別途必要になる。
【０１３６】いずれの出力バッファ回路３（１３）であ
っても、出力の駆動能力に偏りがあるため、外部負荷を
予め充放電する回路が別途必要となり、かつ、充放電の
ための時間が別途必要になる。加えて、上記ディスチャ
ージ用のトランジスタあるいはプリチャージ用のトラン
ジスタを制御するために、出力バッファ回路３（１３）
は、制御信号を出力する必要があり、オペアンプ回路１
（１１）の端子数が増加する。
っても、出力の駆動能力に偏りがあるため、外部負荷を
予め充放電する回路が別途必要となり、かつ、充放電の
ための時間が別途必要になる。加えて、上記ディスチャ
ージ用のトランジスタあるいはプリチャージ用のトラン
ジスタを制御するために、出力バッファ回路３（１３）
は、制御信号を出力する必要があり、オペアンプ回路１
（１１）の端子数が増加する。
【０１３７】なお、出力駆動能力の偏りは、定電流源と
なる上記ＭＯＳトランジスタＮ３２（Ｐ３２）が供給す
る電流を増加することによって低減できる。ただし、こ
の電流は、出力を維持する場合であっても常に流れてい
る。したがって、オペアンプ回路１（１１）の消費電力
を著しく増大させるという問題が新たに発生する。
なる上記ＭＯＳトランジスタＮ３２（Ｐ３２）が供給す
る電流を増加することによって低減できる。ただし、こ
の電流は、出力を維持する場合であっても常に流れてい
る。したがって、オペアンプ回路１（１１）の消費電力
を著しく増大させるという問題が新たに発生する。
【０１３８】また、図１５に示す従来の出力バッファ回
路１２３では、ＭＯＳトランジスタＰ１３１・Ｎ１３１
が出力を双方向に駆動するので、駆動能力に偏りが生じ
ない。ただし、この場合は、両ＭＯＳトランジスタＰ１
３１・Ｎ１３１を駆動するために、双方向の比較電流Ｉ
CMPa・ＩCMPbが必要となる。この結果、上述したよう
に、オペアンプ回路１２１の入力ダイナミックレンジが
制限される。
路１２３では、ＭＯＳトランジスタＰ１３１・Ｎ１３１
が出力を双方向に駆動するので、駆動能力に偏りが生じ
ない。ただし、この場合は、両ＭＯＳトランジスタＰ１
３１・Ｎ１３１を駆動するために、双方向の比較電流Ｉ
CMPa・ＩCMPbが必要となる。この結果、上述したよう
に、オペアンプ回路１２１の入力ダイナミックレンジが
制限される。
【０１３９】これに対して、本実施形態に係るオペアン
プ回路５１は、例えば、図１１に示すように、上記各実
施形態の出力バッファ回路３に代えて、単一の比較電流
ＩCMP の指示に応じて、出力を双方向で駆動可能な出力
バッファ回路２３を備えている。なお、本実施形態に係
る出力バッファ回路２３は、上記各実施形態のオペアン
プ回路１・２１・４１の何れの構成においても、出力バ
ッファ回路３を置き換えることができるが、以下では、
図１に示すオペアンプ回路１の出力バッファ回路３を置
き換えた場合を例にして説明する。また、例えば、差動
入力比較回路２など、出力バッファ回路３以外の構成
は、上記各実施形態と同様であるため、同様の効果を有
する部材には、同じ符号を付して説明を省略する。
プ回路５１は、例えば、図１１に示すように、上記各実
施形態の出力バッファ回路３に代えて、単一の比較電流
ＩCMP の指示に応じて、出力を双方向で駆動可能な出力
バッファ回路２３を備えている。なお、本実施形態に係
る出力バッファ回路２３は、上記各実施形態のオペアン
プ回路１・２１・４１の何れの構成においても、出力バ
ッファ回路３を置き換えることができるが、以下では、
図１に示すオペアンプ回路１の出力バッファ回路３を置
き換えた場合を例にして説明する。また、例えば、差動
入力比較回路２など、出力バッファ回路３以外の構成
は、上記各実施形態と同様であるため、同様の効果を有
する部材には、同じ符号を付して説明を省略する。
【０１４０】上記出力バッファ回路２３は、出力バッフ
ァ回路３と同様のＭＯＳトランジスタＰ３１およびＮ３
２に加えて、第４出力トランジスタとなるＭＯＳトラン
ジスタＮ３３と、駆動回路であり、上記比較電流ＩCMP
に応じて、当該ＭＯＳトランジスタＮ３３を駆動するＭ
ＯＳトランジスタＰ３４・Ｎ３５・Ｎ３６・Ｐ３７とを
備えている。なお、上記ＭＯＳトランジスタＰ３１・Ｎ
３２は、特許請求の範囲に記載の第３および第５出力ト
ランジスタに、それぞれ対応している。これにより、出
力バッファ回路２３は、出力バッファ回路２３へ向けた
方向に供給される比較電流ＩCMP に応じて、出力電圧Ｖ
OUT が上昇する方向および下降する方向の双方向に、出
力電圧ＶOUT を駆動できる。
ァ回路３と同様のＭＯＳトランジスタＰ３１およびＮ３
２に加えて、第４出力トランジスタとなるＭＯＳトラン
ジスタＮ３３と、駆動回路であり、上記比較電流ＩCMP
に応じて、当該ＭＯＳトランジスタＮ３３を駆動するＭ
ＯＳトランジスタＰ３４・Ｎ３５・Ｎ３６・Ｐ３７とを
備えている。なお、上記ＭＯＳトランジスタＰ３１・Ｎ
３２は、特許請求の範囲に記載の第３および第５出力ト
ランジスタに、それぞれ対応している。これにより、出
力バッファ回路２３は、出力バッファ回路２３へ向けた
方向に供給される比較電流ＩCMP に応じて、出力電圧Ｖ
OUT が上昇する方向および下降する方向の双方向に、出
力電圧ＶOUT を駆動できる。
【０１４１】具体的には、Ｐ型の上記ＭＯＳトランジス
タＰ３４とＮ型の上記ＭＯＳトランジスタＮ３５とは、
互いにドレインが接続されている。また、ＭＯＳトラン
ジスタＰ３４のゲートには、比較電流ＩCMP が供給され
ており、ＭＯＳトランジスタＮ３５のゲートには、バイ
アス端子ＢＮから、所定のバイアス電圧ＶBNが印加され
ている。なお、ＭＯＳトランジスタＰ３４のソースに
は、電源電圧ＶCCが印加されており、ＭＯＳトランジス
タＮ３５のソースは、接地されている。
タＰ３４とＮ型の上記ＭＯＳトランジスタＮ３５とは、
互いにドレインが接続されている。また、ＭＯＳトラン
ジスタＰ３４のゲートには、比較電流ＩCMP が供給され
ており、ＭＯＳトランジスタＮ３５のゲートには、バイ
アス端子ＢＮから、所定のバイアス電圧ＶBNが印加され
ている。なお、ＭＯＳトランジスタＰ３４のソースに
は、電源電圧ＶCCが印加されており、ＭＯＳトランジス
タＮ３５のソースは、接地されている。
【０１４２】また、Ｎ型の上記ＭＯＳトランジスタＮ３
６とＰ型の上記ＭＯＳトランジスタＰ３７とは、互いに
ドレインが接続されており、ＭＯＳトランジスタＮ３６
およびＰ３７のソースは、それぞれ、接地電位ＧＮＤお
よび電源電圧ＶCCに保たれている。さらに、ＭＯＳトラ
ンジスタＮ３６のゲートは、上記前段のＭＯＳトランジ
スタＰ３４・Ｎ３５の接続点に接続されている。なお、
ＭＯＳトランジスタＰ３７のゲートには、バイアス端子
ＢＰから、所定のバイアス電圧ＶBPが印加されている。
６とＰ型の上記ＭＯＳトランジスタＰ３７とは、互いに
ドレインが接続されており、ＭＯＳトランジスタＮ３６
およびＰ３７のソースは、それぞれ、接地電位ＧＮＤお
よび電源電圧ＶCCに保たれている。さらに、ＭＯＳトラ
ンジスタＮ３６のゲートは、上記前段のＭＯＳトランジ
スタＰ３４・Ｎ３５の接続点に接続されている。なお、
ＭＯＳトランジスタＰ３７のゲートには、バイアス端子
ＢＰから、所定のバイアス電圧ＶBPが印加されている。
【０１４３】さらに、上記両ＭＯＳトランジスタＮ３６
・Ｐ３７の接続点は、上記ＭＯＳトランジスタＮ３３の
ゲートに接続されている。また、当該ＭＯＳトランジス
タＮ３３は、ドレインが出力端子ＯＵＴに接続されてお
り、ソースが接地されている。
・Ｐ３７の接続点は、上記ＭＯＳトランジスタＮ３３の
ゲートに接続されている。また、当該ＭＯＳトランジス
タＮ３３は、ドレインが出力端子ＯＵＴに接続されてお
り、ソースが接地されている。
【０１４４】加えて、出力バッファ回路２３の入力部、
すなわち、ゲートが互いに接続された上記ＭＯＳトラン
ジスタＰ３１・Ｐ３４は、例えば、トランジスタ面積の
比率などによって、両者を流れる電流の比率が所定の割
合になるように設定されている。本実施形態では、ＭＯ
ＳトランジスタＰ３１のトランジスタ面積は、ＭＯＳト
ランジスタＰ３４の２倍に設定されており、両ＭＯＳト
ランジスタＰ３１・Ｐ３４を流れる電流値は、２：１と
なっている。また、上記両ＭＯＳトランジスタＰ３１・
Ｐ３４の定電流源となる上記ＭＯＳトランジスタＮ３２
・Ｎ３５では、例えば、それぞれのトランジスタ面積比
率とバイアス電圧ＶBPとによって、それぞれの供給する
電流値が所定の値に設定されている。本実施形態では、
両ＭＯＳトランジスタＮ３２・Ｎ３５が供給する電流値
は、それぞれ、４μＡと１μＡとに設定されている。な
お、上記トランジスタ面積比や電流値は、上記数値に限
定されるものではなく、用途に応じて自由に設定でき
る。
すなわち、ゲートが互いに接続された上記ＭＯＳトラン
ジスタＰ３１・Ｐ３４は、例えば、トランジスタ面積の
比率などによって、両者を流れる電流の比率が所定の割
合になるように設定されている。本実施形態では、ＭＯ
ＳトランジスタＰ３１のトランジスタ面積は、ＭＯＳト
ランジスタＰ３４の２倍に設定されており、両ＭＯＳト
ランジスタＰ３１・Ｐ３４を流れる電流値は、２：１と
なっている。また、上記両ＭＯＳトランジスタＰ３１・
Ｐ３４の定電流源となる上記ＭＯＳトランジスタＮ３２
・Ｎ３５では、例えば、それぞれのトランジスタ面積比
率とバイアス電圧ＶBPとによって、それぞれの供給する
電流値が所定の値に設定されている。本実施形態では、
両ＭＯＳトランジスタＮ３２・Ｎ３５が供給する電流値
は、それぞれ、４μＡと１μＡとに設定されている。な
お、上記トランジスタ面積比や電流値は、上記数値に限
定されるものではなく、用途に応じて自由に設定でき
る。
【０１４５】上記構成において、出力バッファ回路２３
が負荷を駆動する際の動作について説明すると以下の通
りである。すなわち、図１に示す差動入力比較回路２
は、非反転入力ＶIN1 と反転入力ＶIN2 との差に基づ
き、比較電流ＩCMP の量を調整して、出力バッファ回路
２３の入力部となるＭＯＳトランジスタＰ３１・Ｐ３４
のゲート電位を制御している。また、当該ゲート電位に
応じて、両ＭＯＳトランジスタＰ３１・Ｐ３４は、出力
する電流を増減する。一方、各ＭＯＳトランジスタＰ３
１・Ｐ３４に接続されているＭＯＳトランジスタＮ３２
・Ｎ３５は、上記所定の値の電流を常に供給している。
したがって、例えば、非反転入力ＶIN1 と反転入力Ｖ
IN2 とが同じ値の場合など、両入力ＶIN1 ・ＶIN2 の差
が所定の値の場合、ＭＯＳトランジスタＰ３１が出力す
る電流とＭＯＳトランジスタＮ３２が吸収する電流とが
釣り合った状態、すなわち、安定状態となる。
が負荷を駆動する際の動作について説明すると以下の通
りである。すなわち、図１に示す差動入力比較回路２
は、非反転入力ＶIN1 と反転入力ＶIN2 との差に基づ
き、比較電流ＩCMP の量を調整して、出力バッファ回路
２３の入力部となるＭＯＳトランジスタＰ３１・Ｐ３４
のゲート電位を制御している。また、当該ゲート電位に
応じて、両ＭＯＳトランジスタＰ３１・Ｐ３４は、出力
する電流を増減する。一方、各ＭＯＳトランジスタＰ３
１・Ｐ３４に接続されているＭＯＳトランジスタＮ３２
・Ｎ３５は、上記所定の値の電流を常に供給している。
したがって、例えば、非反転入力ＶIN1 と反転入力Ｖ
IN2 とが同じ値の場合など、両入力ＶIN1 ・ＶIN2 の差
が所定の値の場合、ＭＯＳトランジスタＰ３１が出力す
る電流とＭＯＳトランジスタＮ３２が吸収する電流とが
釣り合った状態、すなわち、安定状態となる。
【０１４６】この安定状態では、ＭＯＳトランジスタＰ
３１には、ＭＯＳトランジスタＮ３２と同量、すなわ
ち、４μＡの電流が流れている。一方、ＭＯＳトランジ
スタＰ３４は、ＭＯＳトランジスタＰ３１とゲートが共
通で、トランジスタ面積比が１／２倍に設定されている
ので、２μＡの電流を出力する。したがって、この電流
は、ＭＯＳトランジスタＮ３５が常時吸収している電流
（１μＡ）よりも大きくなり、両ＭＯＳトランジスタＰ
３４・Ｎ３５の接続点の電位、すなわち、ＭＯＳトラン
ジスタＮ３６のゲート電位が上昇する。これにより、Ｍ
ＯＳトランジスタＮ３６は、導通状態となり、ＭＯＳト
ランジスタＮ３３のゲート電位を低下させて、当該ＭＯ
ＳトランジスタＮ３３を遮断する。
３１には、ＭＯＳトランジスタＮ３２と同量、すなわ
ち、４μＡの電流が流れている。一方、ＭＯＳトランジ
スタＰ３４は、ＭＯＳトランジスタＰ３１とゲートが共
通で、トランジスタ面積比が１／２倍に設定されている
ので、２μＡの電流を出力する。したがって、この電流
は、ＭＯＳトランジスタＮ３５が常時吸収している電流
（１μＡ）よりも大きくなり、両ＭＯＳトランジスタＰ
３４・Ｎ３５の接続点の電位、すなわち、ＭＯＳトラン
ジスタＮ３６のゲート電位が上昇する。これにより、Ｍ
ＯＳトランジスタＮ３６は、導通状態となり、ＭＯＳト
ランジスタＮ３３のゲート電位を低下させて、当該ＭＯ
ＳトランジスタＮ３３を遮断する。
【０１４７】この状態では、ＭＯＳトランジスタＮ３３
が遮断されていると共に、ＭＯＳトランジスタＰ３１・
Ｎ３２が釣り合っている。したがって、出力バッファ回
路２３は、出力端子ＯＵＴから出力電流を供給しておら
ず、出力電圧ＶOUT を増減していない。
が遮断されていると共に、ＭＯＳトランジスタＰ３１・
Ｎ３２が釣り合っている。したがって、出力バッファ回
路２３は、出力端子ＯＵＴから出力電流を供給しておら
ず、出力電圧ＶOUT を増減していない。
【０１４８】ところで、本実施形態に係るオペアンプ回
路５１は、図２に示すように、出力端子ＯＵＴと反転入
力端子ＩＮ２とが接続されており、ボルテージフォロワ
（負帰還回路）が構成されている。したがって、例え
ば、出力端子ＯＵＴに接続された図示しない外部負荷の
変動などによって、出力電圧ＶOUT が不所望に低下した
場合、出力端子ＯＵＴから外部負荷へ電流を出力して、
出力電圧ＶOUT を上昇させようとする。
路５１は、図２に示すように、出力端子ＯＵＴと反転入
力端子ＩＮ２とが接続されており、ボルテージフォロワ
（負帰還回路）が構成されている。したがって、例え
ば、出力端子ＯＵＴに接続された図示しない外部負荷の
変動などによって、出力電圧ＶOUT が不所望に低下した
場合、出力端子ＯＵＴから外部負荷へ電流を出力して、
出力電圧ＶOUT を上昇させようとする。
【０１４９】具体的には、図１に示す差動入力比較回路
２は、出力電圧ＶOUT 、すなわち、反転入力ＶIN2 の低
下に伴って、比較電流ＩCMP を減少させる。この結果、
出力バッファ回路２３において、上記両ＭＯＳトランジ
スタＰ３１・Ｐ３４のゲート電位は、安定状態の電位よ
りも低下し、両ＭＯＳトランジスタＰ３１・Ｐ３４を流
れる電流は増加する。一方、ＭＯＳトランジスタＮ３２
・Ｎ３５が吸収する電流は、常に一定である。
２は、出力電圧ＶOUT 、すなわち、反転入力ＶIN2 の低
下に伴って、比較電流ＩCMP を減少させる。この結果、
出力バッファ回路２３において、上記両ＭＯＳトランジ
スタＰ３１・Ｐ３４のゲート電位は、安定状態の電位よ
りも低下し、両ＭＯＳトランジスタＰ３１・Ｐ３４を流
れる電流は増加する。一方、ＭＯＳトランジスタＮ３２
・Ｎ３５が吸収する電流は、常に一定である。
【０１５０】この状態では、ＭＯＳトランジスタＮ３５
は、安定状態と同様に、ＭＯＳトランジスタＰ３４から
の電流を吸収しきれていないので、ＭＯＳトランジスタ
Ｎ３３は、遮断されている。一方、安定状態とは異な
り、ＭＯＳトランジスタＮ３２は、ＭＯＳトランジスタ
Ｐ３１が出力する電流を吸収しきれなくなる。したがっ
て、吸収しきれなかった電流は、出力端子ＯＵＴを介し
て、上記外部負荷に供給される。この結果、出力バッフ
ァ回路２３は、上記外部負荷へ出力電流を吐き出して、
出力電圧ＶOUT を上昇させる。
は、安定状態と同様に、ＭＯＳトランジスタＰ３４から
の電流を吸収しきれていないので、ＭＯＳトランジスタ
Ｎ３３は、遮断されている。一方、安定状態とは異な
り、ＭＯＳトランジスタＮ３２は、ＭＯＳトランジスタ
Ｐ３１が出力する電流を吸収しきれなくなる。したがっ
て、吸収しきれなかった電流は、出力端子ＯＵＴを介し
て、上記外部負荷に供給される。この結果、出力バッフ
ァ回路２３は、上記外部負荷へ出力電流を吐き出して、
出力電圧ＶOUT を上昇させる。
【０１５１】これとは逆に、上記外部負荷の変動などに
よって、出力電圧ＶOUT が不所望に増加した場合、オペ
アンプ回路５１は、出力端子ＯＵＴを介して、外部負荷
から電流を引き抜いて、出力電圧ＶOUT を下降させよう
とする。すなわち、上記差動入力比較回路２は、両ＭＯ
ＳトランジスタＰ３１・Ｐ３４のゲート電位を上昇させ
るので、出力バッファ回路２３において、両ＭＯＳトラ
ンジスタＰ３１・Ｐ３４を流れる電流は、安定状態に比
べて減少する。
よって、出力電圧ＶOUT が不所望に増加した場合、オペ
アンプ回路５１は、出力端子ＯＵＴを介して、外部負荷
から電流を引き抜いて、出力電圧ＶOUT を下降させよう
とする。すなわち、上記差動入力比較回路２は、両ＭＯ
ＳトランジスタＰ３１・Ｐ３４のゲート電位を上昇させ
るので、出力バッファ回路２３において、両ＭＯＳトラ
ンジスタＰ３１・Ｐ３４を流れる電流は、安定状態に比
べて減少する。
【０１５２】この状態では、ＭＯＳトランジスタＰ３１
が供給する電流は、ＭＯＳトランジスタＮ３２が常に吸
収する電流（４μＡ）に満たない。したがって、ＭＯＳ
トランジスタＮ３２は、上記外部負荷から不足分を引き
抜き、出力電圧ＶOUT は、下降する方向に駆動される。
が供給する電流は、ＭＯＳトランジスタＮ３２が常に吸
収する電流（４μＡ）に満たない。したがって、ＭＯＳ
トランジスタＮ３２は、上記外部負荷から不足分を引き
抜き、出力電圧ＶOUT は、下降する方向に駆動される。
【０１５３】一方、ＭＯＳトランジスタＰ３４は、ＭＯ
ＳトランジスタＮ３５へ向けて、ＭＯＳトランジスタＰ
３１の半分の量の電流を出力している。したがって、Ｍ
ＯＳトランジスタＮ３３は、ＭＯＳトランジスタＰ３４
が供給する電流が１μＡを下回るまでの間、すなわち、
ＭＯＳトランジスタＰ３１が供給する電流が２μＡを下
回るまでの間、遮断されている。この結果、出力端子Ｏ
ＵＴから出力される電流量は、ＭＯＳトランジスタＰ３
１が供給する電流量のみによって、極めて高精度に制御
されている。
ＳトランジスタＮ３５へ向けて、ＭＯＳトランジスタＰ
３１の半分の量の電流を出力している。したがって、Ｍ
ＯＳトランジスタＮ３３は、ＭＯＳトランジスタＰ３４
が供給する電流が１μＡを下回るまでの間、すなわち、
ＭＯＳトランジスタＰ３１が供給する電流が２μＡを下
回るまでの間、遮断されている。この結果、出力端子Ｏ
ＵＴから出力される電流量は、ＭＯＳトランジスタＰ３
１が供給する電流量のみによって、極めて高精度に制御
されている。
【０１５４】さらに、ＭＯＳトランジスタＰ３４が供給
する電流が少なくなり、ＭＯＳトランジスタＮ３５が供
給する電流（１μＡ）を下回ると、両ＭＯＳトランジス
タＰ３４・Ｎ３５の接続点の電位、すなわち、ＭＯＳト
ランジスタＮ３６のゲート電位が下降して、ＭＯＳトラ
ンジスタＮ３６は、遮断される。これにより、ＭＯＳト
ランジスタＮ３３は、導通して、外部負荷から電流を吸
い込む。
する電流が少なくなり、ＭＯＳトランジスタＮ３５が供
給する電流（１μＡ）を下回ると、両ＭＯＳトランジス
タＰ３４・Ｎ３５の接続点の電位、すなわち、ＭＯＳト
ランジスタＮ３６のゲート電位が下降して、ＭＯＳトラ
ンジスタＮ３６は、遮断される。これにより、ＭＯＳト
ランジスタＮ３３は、導通して、外部負荷から電流を吸
い込む。
【０１５５】この結果、出力バッファ回路２３が出力電
圧ＶOUT を下降させる方向に駆動する場合、出力端子Ｏ
ＵＴから吸収可能な出力電流は、ＭＯＳトランジスタＮ
３２だけの場合（４μＡ）に比べて、大幅に向上し、出
力電流を吐き出す場合の電流量と同等に設定できる。し
たがって、図１に示す出力バッファ回路３とは異なり、
出力駆動能力の偏りを防止できる。
圧ＶOUT を下降させる方向に駆動する場合、出力端子Ｏ
ＵＴから吸収可能な出力電流は、ＭＯＳトランジスタＮ
３２だけの場合（４μＡ）に比べて、大幅に向上し、出
力電流を吐き出す場合の電流量と同等に設定できる。し
たがって、図１に示す出力バッファ回路３とは異なり、
出力駆動能力の偏りを防止できる。
【０１５６】なお、本実施形態では、ＭＯＳトランジス
タＰ３５が供給する電流値は、１μＡに設定されている
が、これに限るものではない。ただし、電流値が小さす
ぎるとノイズマージンが減少し、誤動作する可能性があ
る。これとは逆に、電流値が大きすぎると、消費電流の
増加やチップサイズの増大を招く。したがって、一般的
なリーク電流から考えて、当該電流値は、ナノアンペア
（ｎＡ）オーダー以上が望ましい。
タＰ３５が供給する電流値は、１μＡに設定されている
が、これに限るものではない。ただし、電流値が小さす
ぎるとノイズマージンが減少し、誤動作する可能性があ
る。これとは逆に、電流値が大きすぎると、消費電流の
増加やチップサイズの増大を招く。したがって、一般的
なリーク電流から考えて、当該電流値は、ナノアンペア
（ｎＡ）オーダー以上が望ましい。
【０１５７】また、図１１では、比較電流ＩCMP が出力
バッファ回路２３に向けた方向へ供給される場合、すな
わち、差動入力比較回路２の各入力トランジスタＮ１１
ないしＮ１４がＮ型の場合について説明したが、Ｐ型の
場合でも同様の効果が得られる。この場合は、第１ない
し第３の各実施形態に係る出力バッファ回路１３に代え
て、図１２に示す出力バッファ回路３３が用いられる。
なお、当該出力バッファ回路３３は、上記出力バッファ
回路２３の全ＭＯＳトランジスタのＰＮ極性を逆極性に
て形成すると共に、電源電圧ＶCCと接地電位ＧＮＤと、
および、両バイアス電圧ＶBP・ＶBNを印加する位置を入
れ換えたものであり、例えば、各ＭＯＳトランジスタの
接続関係など、それ以外の構成は、上記出力バッファ回
路２３と同一である。また、回路の動作は、動作電源な
どの極性のみが逆転して動作する。したがって、図１２
では、例えば、図１１に示すＭＯＳトランジスタＮ３３
と同様の働きをするＰＭＯＳトランジスタは、Ｐ３３の
ように、ＰとＮとのみが異なる参照記号を付して、構成
および動作の説明を省略する。
バッファ回路２３に向けた方向へ供給される場合、すな
わち、差動入力比較回路２の各入力トランジスタＮ１１
ないしＮ１４がＮ型の場合について説明したが、Ｐ型の
場合でも同様の効果が得られる。この場合は、第１ない
し第３の各実施形態に係る出力バッファ回路１３に代え
て、図１２に示す出力バッファ回路３３が用いられる。
なお、当該出力バッファ回路３３は、上記出力バッファ
回路２３の全ＭＯＳトランジスタのＰＮ極性を逆極性に
て形成すると共に、電源電圧ＶCCと接地電位ＧＮＤと、
および、両バイアス電圧ＶBP・ＶBNを印加する位置を入
れ換えたものであり、例えば、各ＭＯＳトランジスタの
接続関係など、それ以外の構成は、上記出力バッファ回
路２３と同一である。また、回路の動作は、動作電源な
どの極性のみが逆転して動作する。したがって、図１２
では、例えば、図１１に示すＭＯＳトランジスタＮ３３
と同様の働きをするＰＭＯＳトランジスタは、Ｐ３３の
ように、ＰとＮとのみが異なる参照記号を付して、構成
および動作の説明を省略する。
【０１５８】以上に示すように、第１ないし第４の実施
形態に係るオペアンプ回路１（１１・２１・３１・４
１）は、両入力ＶIN1 ・ＶIN2 が不動作領域にある場
合、所定の動作領域へ入る方向へ、両入力ＶIN1 ・Ｖ
IN2 を同一量だけシフトさせるレベルシフタを備えてい
る。なお、以下では、説明の便宜上、各実施形態に共通
の構成には、例えば、オペアンプ回路１のように、最初
の符号を用いて参照し、特に区別する場合に限って、図
番などを付して参照する。
形態に係るオペアンプ回路１（１１・２１・３１・４
１）は、両入力ＶIN1 ・ＶIN2 が不動作領域にある場
合、所定の動作領域へ入る方向へ、両入力ＶIN1 ・Ｖ
IN2 を同一量だけシフトさせるレベルシフタを備えてい
る。なお、以下では、説明の便宜上、各実施形態に共通
の構成には、例えば、オペアンプ回路１のように、最初
の符号を用いて参照し、特に区別する場合に限って、図
番などを付して参照する。
【０１５９】例えば、図１に示すオペアンプ回路１の場
合、動作領域は、ＶthN ＜ＶIN＜Ｖccの範囲に設定さ
れ、不動作領域は、ＶIN＜ＶthN の範囲に設定されてい
る。したがって、動作領域へ入る方向は、両入力ＶIN1
・ＶIN2 を上昇させる方向であり、レベルシフタ７は、
両入力ＶIN1 ・ＶIN2 が不動作領域にある場合、両入力
ＶIN1 ・ＶIN2 を所定のシフト量だけ増加させる。
合、動作領域は、ＶthN ＜ＶIN＜Ｖccの範囲に設定さ
れ、不動作領域は、ＶIN＜ＶthN の範囲に設定されてい
る。したがって、動作領域へ入る方向は、両入力ＶIN1
・ＶIN2 を上昇させる方向であり、レベルシフタ７は、
両入力ＶIN1 ・ＶIN2 が不動作領域にある場合、両入力
ＶIN1 ・ＶIN2 を所定のシフト量だけ増加させる。
【０１６０】これにより、上記各実施形態に係るオペア
ンプ回路１において、入力電圧ＶINが不動作領域にある
場合、レベルシフタ７以降の回路は、入力電圧ＶINがレ
ベルシフタ７のシフト量だけ、上昇あるいは下降した場
合と同様に動作する。したがって、これらの回路は、従
来と同様の構成であっても、入力電圧ＶINと動作領域と
の距離がレベルシフタ７のシフト量以内であれば、動作
領域にある場合と同様、何ら支障なく動作できる。した
がって、エンハンスメントタイプのトランジスタなど、
一般的なＩＣ製造プロセスによって製造されたトランジ
スタを用いて、従来より、入力ダイナミックレンジの広
いオペアンプ回路１を実現できる。
ンプ回路１において、入力電圧ＶINが不動作領域にある
場合、レベルシフタ７以降の回路は、入力電圧ＶINがレ
ベルシフタ７のシフト量だけ、上昇あるいは下降した場
合と同様に動作する。したがって、これらの回路は、従
来と同様の構成であっても、入力電圧ＶINと動作領域と
の距離がレベルシフタ７のシフト量以内であれば、動作
領域にある場合と同様、何ら支障なく動作できる。した
がって、エンハンスメントタイプのトランジスタなど、
一般的なＩＣ製造プロセスによって製造されたトランジ
スタを用いて、従来より、入力ダイナミックレンジの広
いオペアンプ回路１を実現できる。
【０１６１】この構成では、デュプリージョンタイプの
ＭＯＳトランジスタなど、製造に特別な工程を要する素
子が不要なので、オペアンプ回路１自体の集積度を向上
できる。さらに、他の回路と同一の製造プロセスにて製
造できるので、これらの回路との混在が容易になり、オ
ペアンプ回路１を含む回路の集積度を向上できる。
ＭＯＳトランジスタなど、製造に特別な工程を要する素
子が不要なので、オペアンプ回路１自体の集積度を向上
できる。さらに、他の回路と同一の製造プロセスにて製
造できるので、これらの回路との混在が容易になり、オ
ペアンプ回路１を含む回路の集積度を向上できる。
【０１６２】なお、第１ないし第４の実施形態では、検
出用トランジスタＮ４１のゲートが反転入力端子ＩＮ２
（出力端子ＯＵＴ）に接続されており、反転入力ＶIN2
に基づいて、同相入力電圧ＶINが動作領域にある否かを
判定しているが、これに限るものではない。当然なが
ら、反転入力ＶIN1 や同相入力電圧ＶINに基づいて、動
作領域を判定しても、同様の効果が得られる。
出用トランジスタＮ４１のゲートが反転入力端子ＩＮ２
（出力端子ＯＵＴ）に接続されており、反転入力ＶIN2
に基づいて、同相入力電圧ＶINが動作領域にある否かを
判定しているが、これに限るものではない。当然なが
ら、反転入力ＶIN1 や同相入力電圧ＶINに基づいて、動
作領域を判定しても、同様の効果が得られる。
【０１６３】さらに、第１ないし第４の各実施形態に係
るオペアンプ回路１には、両入力ＶIN1 ・ＶIN2 を直接
電流Ｉ1 ・Ｉ2 へ変換する第１入力回路４と、レベルシ
フタ７・７を有し、両入力ＶIN1 ・ＶIN2 をレベルシフ
トした後で電流Ｉ1 ・Ｉ2 へ変換する第２入力回路５と
が設けられている。
るオペアンプ回路１には、両入力ＶIN1 ・ＶIN2 を直接
電流Ｉ1 ・Ｉ2 へ変換する第１入力回路４と、レベルシ
フタ７・７を有し、両入力ＶIN1 ・ＶIN2 をレベルシフ
トした後で電流Ｉ1 ・Ｉ2 へ変換する第２入力回路５と
が設けられている。
【０１６４】上記構成では、第１入力回路４において、
入力トランジスタＮ１１を流れる電流と、入力トランジ
スタＮ１２を流れる電流との差は、非反転入力ＶIN1 お
よび反転入力ＶIN2 に応じて変化する。また、レベルシ
フタ７・７は、両入力を同じ量だけレベルシフトするの
で、第２入力回路５において、入力トランジスタＮ１３
・Ｎ１４の双方を流れる電流の差も、両入力ＶIN1 ・Ｖ
IN2 に応じて変化する。これにより、非反転入力側の入
力トランジスタＮ１１・Ｎ１３を流れる電流の和Ｉ
1 と、反転入力側の入力トランジスタＮ１２・Ｎ１４を
流れる電流の和Ｉ2との差に基づいて、両入力ＶIN1 ・
ＶIN2 の差を識別できる。
入力トランジスタＮ１１を流れる電流と、入力トランジ
スタＮ１２を流れる電流との差は、非反転入力ＶIN1 お
よび反転入力ＶIN2 に応じて変化する。また、レベルシ
フタ７・７は、両入力を同じ量だけレベルシフトするの
で、第２入力回路５において、入力トランジスタＮ１３
・Ｎ１４の双方を流れる電流の差も、両入力ＶIN1 ・Ｖ
IN2 に応じて変化する。これにより、非反転入力側の入
力トランジスタＮ１１・Ｎ１３を流れる電流の和Ｉ
1 と、反転入力側の入力トランジスタＮ１２・Ｎ１４を
流れる電流の和Ｉ2との差に基づいて、両入力ＶIN1 ・
ＶIN2 の差を識別できる。
【０１６５】例えば、入力トランジスタＮ１１・Ｎ１２
が、しきい値電圧が確保できず、導通できない場合な
ど、両入力ＶIN1 ・ＶIN2 が一方の入力回路の不動作領
域にある場合には、当該入力回路は、動作できない。こ
の場合は、上記電流Ｉ1 ・Ｉ2の差は、他方の入力回路
において、両入力トランジスタを流れる電流量の差とな
る。したがって、少なくとも一方の入力回路が動作して
いれば、オペアンプ回路１は、上記電流Ｉ1 ・Ｉ2 の差
に基づいて、出力電圧ＶOUT を生成できる。
が、しきい値電圧が確保できず、導通できない場合な
ど、両入力ＶIN1 ・ＶIN2 が一方の入力回路の不動作領
域にある場合には、当該入力回路は、動作できない。こ
の場合は、上記電流Ｉ1 ・Ｉ2の差は、他方の入力回路
において、両入力トランジスタを流れる電流量の差とな
る。したがって、少なくとも一方の入力回路が動作して
いれば、オペアンプ回路１は、上記電流Ｉ1 ・Ｉ2 の差
に基づいて、出力電圧ＶOUT を生成できる。
【０１６６】さらに、各入力回路４・５の入力トランジ
スタＮ１１ないしＮ１４は、極性が同一である。したが
って、各入力トランジスタＮ１１ないしＮ１４を流れる
電流の方向は、同じであり、非反転入力側の入力トラン
ジスタＮ１１・Ｎ１３同士、および、反転入力側の入力
トランジスタＮ１２・Ｎ１４同士を接続することによっ
て、電流Ｉ1 ・Ｉ2 を算出できる。この結果、両入力回
路４・５を共通の能動負荷（ＭＯＳトランジスタＰ１・
Ｐ２）に接続できる。これにより、差動入力比較回路２
は、同相入力電圧ＶINに関わらず、単一の比較電流Ｉ
CMP によって、両入力ＶIN1 ・ＶIN2 の差を出力バッフ
ァ回路３に指示できる。
スタＮ１１ないしＮ１４は、極性が同一である。したが
って、各入力トランジスタＮ１１ないしＮ１４を流れる
電流の方向は、同じであり、非反転入力側の入力トラン
ジスタＮ１１・Ｎ１３同士、および、反転入力側の入力
トランジスタＮ１２・Ｎ１４同士を接続することによっ
て、電流Ｉ1 ・Ｉ2 を算出できる。この結果、両入力回
路４・５を共通の能動負荷（ＭＯＳトランジスタＰ１・
Ｐ２）に接続できる。これにより、差動入力比較回路２
は、同相入力電圧ＶINに関わらず、単一の比較電流Ｉ
CMP によって、両入力ＶIN1 ・ＶIN2 の差を出力バッフ
ァ回路３に指示できる。
【０１６７】なお、第１ないし第４の実施形態では、両
入力回路４・５へＭＯＳトランジスタＰ１・Ｐ２からな
る能動負荷を接続した場合について説明しているが、こ
れに限るものではない。例えば、非反転入力側の入力ト
ランジスタＮ１１・Ｎ１３と、反転入力側の入力トラン
ジスタＮ１２・Ｎ１４との双方に、それぞれ抵抗を接続
してもよい。各抵抗を流れる電流Ｉ1 ・Ｉ2 によって、
両端間電圧がそれぞれ変化するので、オペアンプ回路
は、両電流Ｉ1 ・Ｉ2 の差に応じた出力電圧ＶOUT を出
力できる。
入力回路４・５へＭＯＳトランジスタＰ１・Ｐ２からな
る能動負荷を接続した場合について説明しているが、こ
れに限るものではない。例えば、非反転入力側の入力ト
ランジスタＮ１１・Ｎ１３と、反転入力側の入力トラン
ジスタＮ１２・Ｎ１４との双方に、それぞれ抵抗を接続
してもよい。各抵抗を流れる電流Ｉ1 ・Ｉ2 によって、
両端間電圧がそれぞれ変化するので、オペアンプ回路
は、両電流Ｉ1 ・Ｉ2 の差に応じた出力電圧ＶOUT を出
力できる。
【０１６８】ところで、上記構成の以外にも、例えば、
両入力を電流へ変換する入力部を１つ設けると共に、非
反転入力端子および反転入力端子と、入力部との間、お
よび、レベルシフタと入力部との間の双方にスイッチン
グ素子を設け、入力電圧が動作領域にあるか否かによっ
て、当該スイッチング素子の導通／遮断を制御しても、
オペアンプ回路の入力ダイナミックレンジを拡大でき
る。ただし、この構成の場合、スイッチング素子にて生
ずる電圧降下によって、差動増幅部へ印加される電圧が
制限される虞れがある。
両入力を電流へ変換する入力部を１つ設けると共に、非
反転入力端子および反転入力端子と、入力部との間、お
よび、レベルシフタと入力部との間の双方にスイッチン
グ素子を設け、入力電圧が動作領域にあるか否かによっ
て、当該スイッチング素子の導通／遮断を制御しても、
オペアンプ回路の入力ダイナミックレンジを拡大でき
る。ただし、この構成の場合、スイッチング素子にて生
ずる電圧降下によって、差動増幅部へ印加される電圧が
制限される虞れがある。
【０１６９】これに対して、両入力回路４・５を設けた
構成では、入力トランジスタＮ１１・Ｎ１２へ、両入力
ＶIN1 ・ＶIN2 を直接印加できるので、上記スイッチン
グ素子が不要となり、オペアンプ回路１の入力ダイナミ
ックレンジをより拡大できる。また、スイッチング素子
のバラツキに起因する誤差が発生しないので、オペアン
プ回路１の特性を向上できる。
構成では、入力トランジスタＮ１１・Ｎ１２へ、両入力
ＶIN1 ・ＶIN2 を直接印加できるので、上記スイッチン
グ素子が不要となり、オペアンプ回路１の入力ダイナミ
ックレンジをより拡大できる。また、スイッチング素子
のバラツキに起因する誤差が発生しないので、オペアン
プ回路１の特性を向上できる。
【０１７０】さらに、第１ないし第４の実施形態に示す
ように、オペアンプ回路１の差動入力比較回路２が、入
力トランジスタＮ１１ないしＮ１４によって、両入力Ｖ
IN1・ＶIN2 を電流Ｉ1 ・Ｉ2 へ変換する場合、レベル
シフタ７のシフト量は、入力トランジスタＮ１１ないし
Ｎ１４における電圧降下分以上に設定される方が好まし
い。各入力トランジスタＮ１１ないしＮ１４が動作可能
な範囲は、接地レベルＧＮＤから電源電圧Ｖccまでの範
囲に比べて、しきい値電圧ＶthN だけ狭くなる。ところ
が、上記構成では、レベルシフタ７が狭くなった分だ
け、入力ダイナミックレンジを拡大するので、オペアン
プ回路１の入力ダイナミックレンジを、電源電圧の範囲
全体まで拡大できる。
ように、オペアンプ回路１の差動入力比較回路２が、入
力トランジスタＮ１１ないしＮ１４によって、両入力Ｖ
IN1・ＶIN2 を電流Ｉ1 ・Ｉ2 へ変換する場合、レベル
シフタ７のシフト量は、入力トランジスタＮ１１ないし
Ｎ１４における電圧降下分以上に設定される方が好まし
い。各入力トランジスタＮ１１ないしＮ１４が動作可能
な範囲は、接地レベルＧＮＤから電源電圧Ｖccまでの範
囲に比べて、しきい値電圧ＶthN だけ狭くなる。ところ
が、上記構成では、レベルシフタ７が狭くなった分だ
け、入力ダイナミックレンジを拡大するので、オペアン
プ回路１の入力ダイナミックレンジを、電源電圧の範囲
全体まで拡大できる。
【０１７１】加えて、レベルシフタ７は、レベルシフタ
７の出力電圧ＶSFT1（ＶSFT2）をシフト量が増加する方
向にバイアスするＭＯＳトランジスタＰ４６（Ｐ４５）
と、上記各入力トランジスタＮ１１ないしＮ１４と逆の
極性を持ち、当該レベルシフタ７のシフト量が所定の値
を越えた場合に導通して、シフト量の増加を制限するＭ
ＯＳトランジスタＰ１５（Ｐ１６）を備えている方がよ
い。
７の出力電圧ＶSFT1（ＶSFT2）をシフト量が増加する方
向にバイアスするＭＯＳトランジスタＰ４６（Ｐ４５）
と、上記各入力トランジスタＮ１１ないしＮ１４と逆の
極性を持ち、当該レベルシフタ７のシフト量が所定の値
を越えた場合に導通して、シフト量の増加を制限するＭ
ＯＳトランジスタＰ１５（Ｐ１６）を備えている方がよ
い。
【０１７２】当該ＭＯＳトランジスタＰ１５（Ｐ１６）
は、入力トランジスタＮ１１ないしＮ１４と同様の工程
にて製造可能であり、例えば、寸法や形状などを調整す
るだけで、当該入力トランジスタＮ１１ないしＮ１４に
おける電圧降下分を越えた場合に導通するＭＯＳトラン
ジスタＰ１５（Ｐ１６）を比較的容易に形成できる。こ
の結果、例えば、抵抗などを用いてレベルシフタ７を構
成する場合に比べて、所望のシフト量を持ったレベルシ
フタ７を簡単に実現できる。
は、入力トランジスタＮ１１ないしＮ１４と同様の工程
にて製造可能であり、例えば、寸法や形状などを調整す
るだけで、当該入力トランジスタＮ１１ないしＮ１４に
おける電圧降下分を越えた場合に導通するＭＯＳトラン
ジスタＰ１５（Ｐ１６）を比較的容易に形成できる。こ
の結果、例えば、抵抗などを用いてレベルシフタ７を構
成する場合に比べて、所望のシフト量を持ったレベルシ
フタ７を簡単に実現できる。
【０１７３】ところで、従来のように、入力トランジス
タがＮ型の入力回路１２４ａと、入力トランジスタがＰ
型の入力回路１２４ｂとを備えている場合（図１５参
照）、両入力ＶIN1 ・ＶIN2 に対応する電流Ｉ1 ・Ｉ2
の向きは、各入力回路毎に異なっている。したがって、
それぞれに能動負荷が必要となり、２つの比較電流Ｉ
CMPa・ＩCMPbが生成される。この結果、出力バッファ回
路１２３は、プッシュプル動作によって、両比較電流Ｉ
CMPa・ＩCMPbを合成して、出力電圧ＶOUT を生成する必
要がある。
タがＮ型の入力回路１２４ａと、入力トランジスタがＰ
型の入力回路１２４ｂとを備えている場合（図１５参
照）、両入力ＶIN1 ・ＶIN2 に対応する電流Ｉ1 ・Ｉ2
の向きは、各入力回路毎に異なっている。したがって、
それぞれに能動負荷が必要となり、２つの比較電流Ｉ
CMPa・ＩCMPbが生成される。この結果、出力バッファ回
路１２３は、プッシュプル動作によって、両比較電流Ｉ
CMPa・ＩCMPbを合成して、出力電圧ＶOUT を生成する必
要がある。
【０１７４】この場合、出力バッファ回路１２３におい
て、出力電圧ＶOUT のハイレベルは、比較電流ＩCMPaが
印加されているＭＯＳトランジスタＰ１３１の動作領域
によって制限され、ローレベルは、比較電流ＩCMPbが印
加されているＭＯＳトランジスタＮ１３１の動作領域に
よって制限される。したがって、オペアンプ回路１２１
の出力ダイナミックレンジは、電源範囲よりも狭くな
る。
て、出力電圧ＶOUT のハイレベルは、比較電流ＩCMPaが
印加されているＭＯＳトランジスタＰ１３１の動作領域
によって制限され、ローレベルは、比較電流ＩCMPbが印
加されているＭＯＳトランジスタＮ１３１の動作領域に
よって制限される。したがって、オペアンプ回路１２１
の出力ダイナミックレンジは、電源範囲よりも狭くな
る。
【０１７５】これに対して、本実施形態に係る各入力ト
ランジスタＮ１１ないしＮ１４は、同一の極性を有して
おり、電流Ｉ1 ・Ｉ2 の向きは、第１および第２入力回
路４・５の何れが動作している場合であっても同一であ
る。したがって、両入力回路４・５を共通の能動負荷
（ＭＯＳトランジスタＰ１・Ｐ２）に接続できる。これ
により、差動入力比較回路２は、同相入力電圧ＶINに関
わらず、単一の比較電流ＩCMP によって、両入力ＶIN1
・ＶIN2 の差を出力バッファ回路３に指示できる。
ランジスタＮ１１ないしＮ１４は、同一の極性を有して
おり、電流Ｉ1 ・Ｉ2 の向きは、第１および第２入力回
路４・５の何れが動作している場合であっても同一であ
る。したがって、両入力回路４・５を共通の能動負荷
（ＭＯＳトランジスタＰ１・Ｐ２）に接続できる。これ
により、差動入力比較回路２は、同相入力電圧ＶINに関
わらず、単一の比較電流ＩCMP によって、両入力ＶIN1
・ＶIN2 の差を出力バッファ回路３に指示できる。
【０１７６】さらに、第１ないし第３の各実施形態に係
る出力バッファ回路３は、比較電流ＩCMP に基づいて、
通過する電流量を制御するＭＯＳトランジスタＰ３１
と、これとは逆の極性を持ち、ＭＯＳトランジスタＰ３
１へ所定の電流を供給するＭＯＳトランジスタＮ３２と
を備えている。
る出力バッファ回路３は、比較電流ＩCMP に基づいて、
通過する電流量を制御するＭＯＳトランジスタＰ３１
と、これとは逆の極性を持ち、ＭＯＳトランジスタＰ３
１へ所定の電流を供給するＭＯＳトランジスタＮ３２と
を備えている。
【０１７７】上記構成では、当該ＭＯＳトランジスタＮ
３２は、上記第１および第２入力回路４・５の何れが動
作しているかに関わらず、常に、一定の電流を供給して
いる。したがって、出力バッファ回路３の出力ダイナミ
ックレンジは、接地レベルＧＮＤから電源電圧Ｖccまで
の範囲となる。この結果、従来のように、出力バッファ
回路がプッシュプル動作を行う場合に比べて、出力バッ
ファ回路３の出力ダイナミックレンジを拡大できる。
３２は、上記第１および第２入力回路４・５の何れが動
作しているかに関わらず、常に、一定の電流を供給して
いる。したがって、出力バッファ回路３の出力ダイナミ
ックレンジは、接地レベルＧＮＤから電源電圧Ｖccまで
の範囲となる。この結果、従来のように、出力バッファ
回路がプッシュプル動作を行う場合に比べて、出力バッ
ファ回路３の出力ダイナミックレンジを拡大できる。
【０１７８】なお、出力バッファ回路３では、ＭＯＳト
ランジスタＮ３２が出力端子ＯＵＴに供給可能な電流
は、制限され、ＭＯＳトランジスタＰ３１が供給可能な
電流よりも少なくなる。したがって、出力バッファ回路
３の出力駆動能力には、偏りが生まれる。したがって、
駆動方向に拘わらず、出力電圧ＶOUT を高速に駆動する
場合には、プリチャージ回路あるいはディスチャージ回
路が必要となる。この結果、オペアンプ回路１の外部に
付加する回路が増加すると共に、充放電のための動作時
間が別に必要となる。加えて、当該付加回路に充放電を
指示するために、制御信号を出力する必要があり、オペ
アンプ回路１の端子数を増やさなければならない。
ランジスタＮ３２が出力端子ＯＵＴに供給可能な電流
は、制限され、ＭＯＳトランジスタＰ３１が供給可能な
電流よりも少なくなる。したがって、出力バッファ回路
３の出力駆動能力には、偏りが生まれる。したがって、
駆動方向に拘わらず、出力電圧ＶOUT を高速に駆動する
場合には、プリチャージ回路あるいはディスチャージ回
路が必要となる。この結果、オペアンプ回路１の外部に
付加する回路が増加すると共に、充放電のための動作時
間が別に必要となる。加えて、当該付加回路に充放電を
指示するために、制御信号を出力する必要があり、オペ
アンプ回路１の端子数を増やさなければならない。
【０１７９】これに対して、第４の実施形態に係る出力
バッファ回路２３は、比較電流ＩCMP に応じて、互いに
異なる方向に出力を駆動できるＭＯＳトランジスタＰ３
１・Ｎ３３と、当該比較電流ＩCMP に基づいて、上記Ｍ
ＯＳトランジスタＰ３１・Ｎ３３のうち、少なくとも一
方の出力トランジスタを駆動する駆動回路（ＭＯＳトラ
ンジスタＰ３４・Ｎ３５・Ｐ３６・Ｎ３７）とを備えて
いる。
バッファ回路２３は、比較電流ＩCMP に応じて、互いに
異なる方向に出力を駆動できるＭＯＳトランジスタＰ３
１・Ｎ３３と、当該比較電流ＩCMP に基づいて、上記Ｍ
ＯＳトランジスタＰ３１・Ｎ３３のうち、少なくとも一
方の出力トランジスタを駆動する駆動回路（ＭＯＳトラ
ンジスタＰ３４・Ｎ３５・Ｐ３６・Ｎ３７）とを備えて
いる。
【０１８０】それゆえ、出力バッファ回路２３は、単一
の比較電流ＩCMP に基づいて、出力電圧ＶOUT を双方向
に駆動できる。したがって、入出力ダイナミックレンジ
が広く、かつ、駆動能力に偏りを持たないオペアンプ回
路５１を実現できる。さらに、ディスチャージやプリチ
ャージの動作が不要となるので、当該動作を行う回路を
増設することなく、高速な動作が可能となる。
の比較電流ＩCMP に基づいて、出力電圧ＶOUT を双方向
に駆動できる。したがって、入出力ダイナミックレンジ
が広く、かつ、駆動能力に偏りを持たないオペアンプ回
路５１を実現できる。さらに、ディスチャージやプリチ
ャージの動作が不要となるので、当該動作を行う回路を
増設することなく、高速な動作が可能となる。
【０１８１】なお、上記実施形態では、比較電流ＩCMP
がＭＯＳトランジスタＰ３１を直接駆動し、上記駆動回
路は、比較電流ＩCMP に基づいて、ＭＯＳトランジスタ
Ｎ３３を駆動しているが、これに限るものではない。例
えば、駆動回路が、比較電流ＩCMP に基づき、両ＭＯＳ
トランジスタＰ３１・Ｎ３３を駆動してもよい。ただ
し、図１５に示す出力バッファ回路１２３とは異なり、
比較電流ＩCMP が単一なので、両ＭＯＳトランジスタＰ
３１・Ｎ３３を駆動できない。したがって、駆動回路
が、少なくとも一方のＭＯＳトランジスタＰ３１・Ｎ３
３を駆動するものであれば、本実施形態と同様の効果が
得られる。
がＭＯＳトランジスタＰ３１を直接駆動し、上記駆動回
路は、比較電流ＩCMP に基づいて、ＭＯＳトランジスタ
Ｎ３３を駆動しているが、これに限るものではない。例
えば、駆動回路が、比較電流ＩCMP に基づき、両ＭＯＳ
トランジスタＰ３１・Ｎ３３を駆動してもよい。ただ
し、図１５に示す出力バッファ回路１２３とは異なり、
比較電流ＩCMP が単一なので、両ＭＯＳトランジスタＰ
３１・Ｎ３３を駆動できない。したがって、駆動回路
が、少なくとも一方のＭＯＳトランジスタＰ３１・Ｎ３
３を駆動するものであれば、本実施形態と同様の効果が
得られる。
【０１８２】また、上記実施形態に係る駆動回路は、Ｍ
ＯＳトランジスタＰ３１を流れる電流が所定の値を越え
るまでの間、ＭＯＳトランジスタＮ３３を遮断している
が、これに限らず、常時、ＭＯＳトランジスタＮ３３を
流れる電流を制御してもよい。ただし、この場合、出力
バッファ回路２３は、出力電圧ＶOUT の維持が指示され
た場合、両ＭＯＳトランジスタＰ３１・Ｎ３３を流れる
電流量を調整して、出力端子ＯＵＴから入出力する電流
を０にする必要がある。
ＯＳトランジスタＰ３１を流れる電流が所定の値を越え
るまでの間、ＭＯＳトランジスタＮ３３を遮断している
が、これに限らず、常時、ＭＯＳトランジスタＮ３３を
流れる電流を制御してもよい。ただし、この場合、出力
バッファ回路２３は、出力電圧ＶOUT の維持が指示され
た場合、両ＭＯＳトランジスタＰ３１・Ｎ３３を流れる
電流量を調整して、出力端子ＯＵＴから入出力する電流
を０にする必要がある。
【０１８３】これに対して、第４の実施形態に示す出力
バッファ回路２３は、ＭＯＳトランジスタＰ３１に所定
の電流を供給するＭＯＳトランジスタＮ３２を備え、駆
動回路は、上記ＭＯＳトランジスタＰ３１を流れる電流
量が、所定の値を上回っている間、上記ＭＯＳトランジ
スタＮ３３を遮断している。なお、当該所定の値は、Ｍ
ＯＳトランジスタＮ３１の供給する電流量よりも、小さ
な値に設定されている。
バッファ回路２３は、ＭＯＳトランジスタＰ３１に所定
の電流を供給するＭＯＳトランジスタＮ３２を備え、駆
動回路は、上記ＭＯＳトランジスタＰ３１を流れる電流
量が、所定の値を上回っている間、上記ＭＯＳトランジ
スタＮ３３を遮断している。なお、当該所定の値は、Ｍ
ＯＳトランジスタＮ３１の供給する電流量よりも、小さ
な値に設定されている。
【０１８４】これにより、ＭＯＳトランジスタＮ３３
は、ＭＯＳトランジスタＰ３１が出力電圧ＶOUT を駆動
している間、および、ＭＯＳトランジスタＮ３２の駆動
能力で十分な間、遮断されている。したがって、当該期
間中、ＭＯＳトランジスタＰ３１を流れる電流によっ
て、出力端子ＯＵＴから入出力する電流を制御できる。
この結果、両ＭＯＳトランジスタＰ３１・Ｎ３３を同時
に制御する場合に比べて、容易かつ精確に出力電圧Ｖ
OUT を駆動できる。また、ＭＯＳトランジスタＰ３１を
流れる電流が所定の値を越えた場合は、ＭＯＳトランジ
スタＮ３３が導通して、出力駆動能力を増大させる。
は、ＭＯＳトランジスタＰ３１が出力電圧ＶOUT を駆動
している間、および、ＭＯＳトランジスタＮ３２の駆動
能力で十分な間、遮断されている。したがって、当該期
間中、ＭＯＳトランジスタＰ３１を流れる電流によっ
て、出力端子ＯＵＴから入出力する電流を制御できる。
この結果、両ＭＯＳトランジスタＰ３１・Ｎ３３を同時
に制御する場合に比べて、容易かつ精確に出力電圧Ｖ
OUT を駆動できる。また、ＭＯＳトランジスタＰ３１を
流れる電流が所定の値を越えた場合は、ＭＯＳトランジ
スタＮ３３が導通して、出力駆動能力を増大させる。
【０１８５】この結果、出力バッファ回路２３は、出力
電圧ＶOUT を維持する際の精度を従来と同様に保ったま
ま、出力電圧ＶOUT を双方向に駆動でき、出力駆動能力
の偏りを防止できる。
電圧ＶOUT を維持する際の精度を従来と同様に保ったま
ま、出力電圧ＶOUT を双方向に駆動でき、出力駆動能力
の偏りを防止できる。
【０１８６】また、上述したように、オペアンプ回路１
が第１および第２入力回路４・５を備えている場合、双
方が同時に動作すると、一方のみが動作する場合に比べ
て、オペアンプ回路１の消費電力が増大する。さらに、
双方が同時に動作すると、一方の入力回路が他方の入力
回路へ影響を及ぼして、誤差が大きくなったり、正常に
動作できなくなったりする場合がある。
が第１および第２入力回路４・５を備えている場合、双
方が同時に動作すると、一方のみが動作する場合に比べ
て、オペアンプ回路１の消費電力が増大する。さらに、
双方が同時に動作すると、一方の入力回路が他方の入力
回路へ影響を及ぼして、誤差が大きくなったり、正常に
動作できなくなったりする場合がある。
【０１８７】例えば、各入力回路４・５は、入力電圧Ｖ
INが、動作可能な範囲と動作不可能な範囲との境界近傍
に位置している場合、入力トランジスタの一方のみが導
通することがある。この場合、両入力ＶIN1 ・ＶIN2 の
差は、両入力トランジスタを流れる電流の差に反映でき
なくなる。
INが、動作可能な範囲と動作不可能な範囲との境界近傍
に位置している場合、入力トランジスタの一方のみが導
通することがある。この場合、両入力ＶIN1 ・ＶIN2 の
差は、両入力トランジスタを流れる電流の差に反映でき
なくなる。
【０１８８】また、第１および第２の実施形態に係るオ
ペアンプ回路１のように、両入力回路４・５の入力トラ
ンジスタＮ１１ないしＮ１４をバイアスするために、Ｍ
ＯＳトランジスタＮ４を使用して、電流源を共通にして
いる場合、当該ＭＯＳトランジスタＮ４と各入力トラン
ジスタＮ１１ないしＮ１４との接続点の電位ＶX は、レ
ベルシフタ７の出力ＶSFT1・ＶSFT2に応じて変化する。
ペアンプ回路１のように、両入力回路４・５の入力トラ
ンジスタＮ１１ないしＮ１４をバイアスするために、Ｍ
ＯＳトランジスタＮ４を使用して、電流源を共通にして
いる場合、当該ＭＯＳトランジスタＮ４と各入力トラン
ジスタＮ１１ないしＮ１４との接続点の電位ＶX は、レ
ベルシフタ７の出力ＶSFT1・ＶSFT2に応じて変化する。
【０１８９】したがって、例えば、図１に示すオペアン
プ回路１の場合において、両入力ＶIN1 ・ＶIN2 と電源
電圧Ｖccとの電位差が、レベルシフタ７のシフト量より
も小さい場合、第２入力回路５において、レベルシフタ
７の出力電圧ＶSFT1・ＶSFT2が、両入力ＶIN1 ・ＶIN2
に関わらず、電源電圧Ｖccに制限され、第２入力回路５
が動作できない。一方、両入力ＶIN1 ・ＶIN2 と、上記
電位ＶX とが近くなり、入力トランジスタＮ１１・Ｎ１
２が導通できなくなる。この結果、第１入力回路４も動
作できなくなる。この結果、オペアンプ回路１の入力ダ
イナミックレンジが不所望に制限されてしまう。
プ回路１の場合において、両入力ＶIN1 ・ＶIN2 と電源
電圧Ｖccとの電位差が、レベルシフタ７のシフト量より
も小さい場合、第２入力回路５において、レベルシフタ
７の出力電圧ＶSFT1・ＶSFT2が、両入力ＶIN1 ・ＶIN2
に関わらず、電源電圧Ｖccに制限され、第２入力回路５
が動作できない。一方、両入力ＶIN1 ・ＶIN2 と、上記
電位ＶX とが近くなり、入力トランジスタＮ１１・Ｎ１
２が導通できなくなる。この結果、第１入力回路４も動
作できなくなる。この結果、オペアンプ回路１の入力ダ
イナミックレンジが不所望に制限されてしまう。
【０１９０】これに対して、第１および第２の実施形態
に係るオペアンプ回路１は、入力電圧ＶINに応じて、両
入力回路４・５を選択的に動作させる切り換え回路６を
備えている。両入力回路４・５は、一方のみが動作する
ので、他方への電力供給を停止できる。この結果、オペ
アンプ回路１の消費電力を削減できる。特に、第１およ
び第２の実施形態に係るオペアンプ回路１のように、両
入力回路４・５の電流源を共通にした場合は、当該電流
源が供給する電流の量によって、電流Ｉ1 ・Ｉ2 の合計
が決定される。したがって、いずれの入力回路４・５が
動作している場合でも、両入力ＶIN1 ・ＶIN2 に対する
比較電流ＩCMP の値が略同じとなり、オペアンプ回路１
の動作速度などを揃えることができる。加えて、両入力
回路４・５の一方の動作が不安定な場合であっても、当
該入力回路を停止させて、他方の入力回路を動作させる
ことができる。この結果、オペアンプ回路１の誤差が少
なくなり、特性をさらに向上できる。
に係るオペアンプ回路１は、入力電圧ＶINに応じて、両
入力回路４・５を選択的に動作させる切り換え回路６を
備えている。両入力回路４・５は、一方のみが動作する
ので、他方への電力供給を停止できる。この結果、オペ
アンプ回路１の消費電力を削減できる。特に、第１およ
び第２の実施形態に係るオペアンプ回路１のように、両
入力回路４・５の電流源を共通にした場合は、当該電流
源が供給する電流の量によって、電流Ｉ1 ・Ｉ2 の合計
が決定される。したがって、いずれの入力回路４・５が
動作している場合でも、両入力ＶIN1 ・ＶIN2 に対する
比較電流ＩCMP の値が略同じとなり、オペアンプ回路１
の動作速度などを揃えることができる。加えて、両入力
回路４・５の一方の動作が不安定な場合であっても、当
該入力回路を停止させて、他方の入力回路を動作させる
ことができる。この結果、オペアンプ回路１の誤差が少
なくなり、特性をさらに向上できる。
【０１９１】さらに、本実施形態に係る切り換え回路６
は、第２入力回路５を停止させる場合にレベルシフタ７
への電流供給を停止させる検出部６ａを備えている。加
えて、レベルシフタ７には、検出部６ａが電流供給を指
示した場合、所定のバイアス電流を供給して、シフト量
を増加させるＭＯＳトランジスタＰ４５・Ｐ４６と、常
時、シフト量を減少させるバイアス電流源として、ＭＯ
ＳトランジスタＮ３・Ｎ５とが設けられている。加え
て、上記各入力トランジスタＮ１１ないしＮ１４は、共
通の電流源となるＭＯＳトランジスタＮ４に接続されて
いる。
は、第２入力回路５を停止させる場合にレベルシフタ７
への電流供給を停止させる検出部６ａを備えている。加
えて、レベルシフタ７には、検出部６ａが電流供給を指
示した場合、所定のバイアス電流を供給して、シフト量
を増加させるＭＯＳトランジスタＰ４５・Ｐ４６と、常
時、シフト量を減少させるバイアス電流源として、ＭＯ
ＳトランジスタＮ３・Ｎ５とが設けられている。加え
て、上記各入力トランジスタＮ１１ないしＮ１４は、共
通の電流源となるＭＯＳトランジスタＮ４に接続されて
いる。
【０１９２】これにより、レベルシフタ７へ電流を供給
するか否かによって、両入力回路４・５の一方を選択的
に動作させることができる。したがって、例えば、両入
力回路４・５のそれぞれにスイッチング素子などを設け
て、両入力回路４・５の動作／停止をそれぞれ別に制御
する場合に比べて、オペアンプ回路１の構成が簡略にな
る。さらに、第２入力回路５が停止している場合は、レ
ベルシフタ７へ電流が供給されていないので、オペアン
プ回路１の消費電力を、さらに削減できる。
するか否かによって、両入力回路４・５の一方を選択的
に動作させることができる。したがって、例えば、両入
力回路４・５のそれぞれにスイッチング素子などを設け
て、両入力回路４・５の動作／停止をそれぞれ別に制御
する場合に比べて、オペアンプ回路１の構成が簡略にな
る。さらに、第２入力回路５が停止している場合は、レ
ベルシフタ７へ電流が供給されていないので、オペアン
プ回路１の消費電力を、さらに削減できる。
【０１９３】また、切り換え回路６には、上記各入力ト
ランジスタＮ１１ないしＮ１４のうちと１つと同一構造
を持ち、当該入力トランジスタへ印加される電圧に基づ
いて、両入力回路４・５の何れを動作させるかを判定す
る検出用トランジスタＮ４１が設けられている方がよ
い。
ランジスタＮ１１ないしＮ１４のうちと１つと同一構造
を持ち、当該入力トランジスタへ印加される電圧に基づ
いて、両入力回路４・５の何れを動作させるかを判定す
る検出用トランジスタＮ４１が設けられている方がよ
い。
【０１９４】上記構成では、入力トランジスタおよび検
出用トランジスタＮ４１は、構造が同一なので同一の工
程にて製造できる。したがって、異なる構造のトランジ
スタを用いて判定する場合に比べて、集積が容易であ
る。さらに、両者の特性を容易に揃えることができる。
したがって、例えば、製造上のバラツキや、動作時の周
囲温度の変動などによって、入力トランジスタの特性が
変化しても、当該検出用トランジスタＮ４１の特性も同
様に変化する。また、印加される電圧も同一である。こ
の結果、入力トランジスタの特性変化によって、不動作
領域が微妙に変動する場合であっても、切り換え回路６
は、確実に不動作領域を検出できる。
出用トランジスタＮ４１は、構造が同一なので同一の工
程にて製造できる。したがって、異なる構造のトランジ
スタを用いて判定する場合に比べて、集積が容易であ
る。さらに、両者の特性を容易に揃えることができる。
したがって、例えば、製造上のバラツキや、動作時の周
囲温度の変動などによって、入力トランジスタの特性が
変化しても、当該検出用トランジスタＮ４１の特性も同
様に変化する。また、印加される電圧も同一である。こ
の結果、入力トランジスタの特性変化によって、不動作
領域が微妙に変動する場合であっても、切り換え回路６
は、確実に不動作領域を検出できる。
【０１９５】ところで、第１および第２の実施形態に係
るオペアンプ回路１は、両入力回路４・５間の干渉を回
避するために、切り換え回路６を備えている。切り換え
回路６は、両入力ＶIN1 ・ＶIN2 が不動作領域にあるか
否かを判定する検出部６ａと、検出部６ａの指示に従っ
て、レベルシフタ７へ電流を供給する定電流源６ｂとを
備えている。したがって、オペアンプ回路１の回路構成
は、従来に比べて、複雑になりがちである。
るオペアンプ回路１は、両入力回路４・５間の干渉を回
避するために、切り換え回路６を備えている。切り換え
回路６は、両入力ＶIN1 ・ＶIN2 が不動作領域にあるか
否かを判定する検出部６ａと、検出部６ａの指示に従っ
て、レベルシフタ７へ電流を供給する定電流源６ｂとを
備えている。したがって、オペアンプ回路１の回路構成
は、従来に比べて、複雑になりがちである。
【０１９６】これに対して、第３の実施形態に係るオペ
アンプ回路４１では、第１入力回路４４の入力トランジ
スタＮ１１・Ｎ１２をバイアスするＭＯＳトランジスタ
Ｎ４ａと、第２入力回路４５の入力トランジスタＮ１３
・Ｎ１４をバイアスするＭＯＳトランジスタＮ４ｂと
が、それぞれ別に設けられている。
アンプ回路４１では、第１入力回路４４の入力トランジ
スタＮ１１・Ｎ１２をバイアスするＭＯＳトランジスタ
Ｎ４ａと、第２入力回路４５の入力トランジスタＮ１３
・Ｎ１４をバイアスするＭＯＳトランジスタＮ４ｂと
が、それぞれ別に設けられている。
【０１９７】したがって、両入力回路４４・４５の双方
が同時に動作しても、上述したような干渉が発生しな
い。また、ＭＯＳトランジスタＮ４ａ・Ｎ４ｂのみで干
渉を防止できるので、第１および第２の実施形態に示す
ように、切り換え回路６を設ける場合に比べて、オペア
ンプ回路１の素子数を削減できる。
が同時に動作しても、上述したような干渉が発生しな
い。また、ＭＯＳトランジスタＮ４ａ・Ｎ４ｂのみで干
渉を防止できるので、第１および第２の実施形態に示す
ように、切り換え回路６を設ける場合に比べて、オペア
ンプ回路１の素子数を削減できる。
【０１９８】一方、第２の実施形態に係るオペアンプ回
路２１は、非反転入力端子および反転入力端子のうちの
少なくとも一方の入力端子が複数設けられており、その
内の一つを選択する入力切り換え手段として、スイッチ
ング用トランジスタＮ２１ａ・Ｎ２１ｂ・Ｐ２３ａ・Ｐ
２３ｂが設けられている。これにより、オペアンプ回路
２１は、複数の入力の内の１つを選択して、選択した非
反転入力と反転入力とを比較できる。
路２１は、非反転入力端子および反転入力端子のうちの
少なくとも一方の入力端子が複数設けられており、その
内の一つを選択する入力切り換え手段として、スイッチ
ング用トランジスタＮ２１ａ・Ｎ２１ｂ・Ｐ２３ａ・Ｐ
２３ｂが設けられている。これにより、オペアンプ回路
２１は、複数の入力の内の１つを選択して、選択した非
反転入力と反転入力とを比較できる。
【０１９９】なお、第２の実施形態に係るオペアンプ回
路２１では、非反転入力側に２つの端子ＩＮ１ａ・ＩＮ
１ｂが設けられているが、端子の数は、これに限るもの
ではない。端子の数が複数であれば、本実施形態と同様
の効果が得られる。
路２１では、非反転入力側に２つの端子ＩＮ１ａ・ＩＮ
１ｂが設けられているが、端子の数は、これに限るもの
ではない。端子の数が複数であれば、本実施形態と同様
の効果が得られる。
【０２００】また、第２の実施形態では、出力電圧Ｖ
OUT を帰還させるために、反転入力端子ＩＮ２を使用し
ているので、反転入力端子ＩＮ２の数は、１つとなって
いるが、これに限るものではない。複数の反転入力端子
ＩＮ２…を設け、その内の１つに印加される信号を反転
入力ＶIN2 として選択してもよい。この場合は、各入力
回路２４・２５（３４・３５）の反転入力側に、非反転
入力側と同様の回路を設ければよい。反転入力端子ある
いは非反転入力端子の一方、あるいは双方が複数の場合
であっても、本実施形態と同様の効果が得られる。
OUT を帰還させるために、反転入力端子ＩＮ２を使用し
ているので、反転入力端子ＩＮ２の数は、１つとなって
いるが、これに限るものではない。複数の反転入力端子
ＩＮ２…を設け、その内の１つに印加される信号を反転
入力ＶIN2 として選択してもよい。この場合は、各入力
回路２４・２５（３４・３５）の反転入力側に、非反転
入力側と同様の回路を設ければよい。反転入力端子ある
いは非反転入力端子の一方、あるいは双方が複数の場合
であっても、本実施形態と同様の効果が得られる。
【０２０１】ただし、非反転入力側および反転入力側の
うち、一方の入力端子が複数で、かつ、他方の入力端子
が単数の場合は、第２の実施形態に係るオペアンプ回路
２１のように、単数の側にも、ＭＯＳトランジスタＮ２
２・Ｐ２４を備えている方が望ましい。当該ＭＯＳトラ
ンジスタＮ２２・Ｐ２４は、上記各スイッチング用トラ
ンジスタＮ２１ａ・Ｎ２１ｂ・Ｐ２３ａ・Ｐ２３ｂと同
様の構成を持ち、常に導通している。これにより、非反
転入力側および反転入力側のバランスを取ることができ
るので、オペアンプ回路１の誤差を、さらに削減でき
る。
うち、一方の入力端子が複数で、かつ、他方の入力端子
が単数の場合は、第２の実施形態に係るオペアンプ回路
２１のように、単数の側にも、ＭＯＳトランジスタＮ２
２・Ｐ２４を備えている方が望ましい。当該ＭＯＳトラ
ンジスタＮ２２・Ｐ２４は、上記各スイッチング用トラ
ンジスタＮ２１ａ・Ｎ２１ｂ・Ｐ２３ａ・Ｐ２３ｂと同
様の構成を持ち、常に導通している。これにより、非反
転入力側および反転入力側のバランスを取ることができ
るので、オペアンプ回路１の誤差を、さらに削減でき
る。
【０２０２】なお、第１ないし第４の実施形態では、オ
ペアンプ回路１の反転入力端子ＩＮ２と出力端子ＯＵＴ
とを接続して、ボルテージフォロワ回路を構成している
が、これに限るものではない。例えば、加算回路やフィ
ルタなど、他の回路を構成しても、上記各実施形態と同
様の効果が得られる。
ペアンプ回路１の反転入力端子ＩＮ２と出力端子ＯＵＴ
とを接続して、ボルテージフォロワ回路を構成している
が、これに限るものではない。例えば、加算回路やフィ
ルタなど、他の回路を構成しても、上記各実施形態と同
様の効果が得られる。
【０２０３】ただし、ボルテージフォロワ回路を構成し
た場合、入力ダイナミックレンジは、出力ダイナミック
レンジの制限を受ける。したがって、従来のプッシュプ
ル形式によって、出力電圧ＶOUT を生成する場合のよう
に、出力ダイナミックレンジが狭くなると、入力ダイナ
ミックレンジも狭くなってしまう。
た場合、入力ダイナミックレンジは、出力ダイナミック
レンジの制限を受ける。したがって、従来のプッシュプ
ル形式によって、出力電圧ＶOUT を生成する場合のよう
に、出力ダイナミックレンジが狭くなると、入力ダイナ
ミックレンジも狭くなってしまう。
【０２０４】ところが、上記各実施形態に係るオペアン
プ回路１では、接地レベルＧＮＤから電源電圧ＶCCまで
の範囲、全般に渡って、入力ダイナミックレンジと出力
ダイナミックレンジとの双方を拡大できる。したがっ
て、入力ダイナミックレンジの広いボルテージフォロワ
回路を実現でき、特に効果が大きい。
プ回路１では、接地レベルＧＮＤから電源電圧ＶCCまで
の範囲、全般に渡って、入力ダイナミックレンジと出力
ダイナミックレンジとの双方を拡大できる。したがっ
て、入力ダイナミックレンジの広いボルテージフォロワ
回路を実現でき、特に効果が大きい。
【０２０５】なお、第１ないし第４の実施形態に係るオ
ペアンプ回路１は、ＭＯＳトランジスタを集積して形成
されているが、これに限るものではない。例えば、Ｊ−
ＦＥＴ（接合電界効果トランジスタ）やバイポーラ型ト
ランジスタなど、他のトランジスタを用いても同様の効
果が得られる。
ペアンプ回路１は、ＭＯＳトランジスタを集積して形成
されているが、これに限るものではない。例えば、Ｊ−
ＦＥＴ（接合電界効果トランジスタ）やバイポーラ型ト
ランジスタなど、他のトランジスタを用いても同様の効
果が得られる。
【０２０６】また、上記各実施形態では、差動増幅器を
用いて、オペアンプ回路を構成した場合について説明し
たが、これに限るものではない。差動増幅器は、入力Ｖ
IN1・ＶIN2 を比較するものであれば、例えば、コンパ
レータ回路など、他の回路を構成する場合にも適用でき
る。さらに、上記各実施形態では、オペアンプ回路を用
いた装置の例として、ＴＦＴ液晶ドライバを挙げている
が、これに限らず、種々の装置に使用できる。ただし、
入出力の双方において、ダイナミックレンジを拡大でき
るので、消費電力を低減できる。さらに、双方向に負荷
を駆動することによって、動作速度を向上できる。した
がって、例えば、ＴＦＴ液晶ドライバのように、多くの
オペアンプ回路が必要で、かつ、バッテリで駆動される
ことが多い装置に使用した場合、特に効果が大きい。
用いて、オペアンプ回路を構成した場合について説明し
たが、これに限るものではない。差動増幅器は、入力Ｖ
IN1・ＶIN2 を比較するものであれば、例えば、コンパ
レータ回路など、他の回路を構成する場合にも適用でき
る。さらに、上記各実施形態では、オペアンプ回路を用
いた装置の例として、ＴＦＴ液晶ドライバを挙げている
が、これに限らず、種々の装置に使用できる。ただし、
入出力の双方において、ダイナミックレンジを拡大でき
るので、消費電力を低減できる。さらに、双方向に負荷
を駆動することによって、動作速度を向上できる。した
がって、例えば、ＴＦＴ液晶ドライバのように、多くの
オペアンプ回路が必要で、かつ、バッテリで駆動される
ことが多い装置に使用した場合、特に効果が大きい。
【０２０７】
【発明の効果】以上のように、本発明に係る差動増幅器
は、入力電圧が所定の動作領域にある場合に、両入力を
比較する差動増幅部と、上記入力電圧が上記動作領域外
の不動作領域にある場合、当該動作領域に入る方向へ、
上記両入力の電位を同一量だけシフトさせるレベルシフ
タとを備え、上記差動増幅部は、非反転入力に基づい
て、通過する電流量を制御する第１入力トランジスタ、
および、反転入力に基づいて、通過する電流量を制御す
る第２入力トランジスタを有する第１入力部と、上記第
１および第２入力トランジスタと同じ極性を持ち、上記
レベルシフタを介して与えられる非反転入力および反転
入力に基づいて、通過する電流量をそれぞれ制御する第
３および第４入力トランジスタを有する第２入力部と、
上記第１および第３入力トランジスタを流れる電流量の
和と、上記第２および第４入力トランジスタを流れる電
流量の和との差に応じた電圧を出力する出力部と、上記
第１ないし第４入力トランジスタのバイアス電流を供給
する共通の定電流源とを備えており、上記各レベルシフ
タは、上記第３および第４入力トランジスタに流れる電
流が増加する方向へ、両入力の電位をシフトさせるもの
であって、所定の電流を供給して、上記第３および第４
入力トランジスタを流れる電流が増加する方向に、それ
ぞれの入力電位をバイアスできるシフト量増加用電流源
と、所定の電流を供給して、上記第３および第４入力ト
ランジスタを流れる電流が減少する方向に、それぞれの
入力電位をバイアスするシフト量減少用電流源と、上記
第１ないし第４入力トランジスタと逆の極性を持ち、当
該レベルシフタのシフト量が所定の 値を越えた場合に導
通して、シフト量を制御するシフト量制御用トランジス
タとを備え、さらに、上記入力電圧が動作領域にあるか
否かに基づいて、第１および第２入力部を選択的に動作
させる選択手段を備え、上記選択手段は、上記入力電圧
が動作領域にある場合、上記シフト量増加用電流源へ電
流供給の停止を指示する検出部を備えており、上記検出
部は、上記入力電圧が動作領域にある場合には導通し
て、上記シフト量増加用電流源に上記第２入力部への電
流供給を停止させることによって、上記第１入力部を選
択する一方、上記入力電圧が動作領域にない場合には遮
断して、上記シフト量増加用電流源に上記第２入力部へ
の電流供給を行わせることによって、上記第２入力部を
選択する検出用トランジスタを備えている構成である。
は、入力電圧が所定の動作領域にある場合に、両入力を
比較する差動増幅部と、上記入力電圧が上記動作領域外
の不動作領域にある場合、当該動作領域に入る方向へ、
上記両入力の電位を同一量だけシフトさせるレベルシフ
タとを備え、上記差動増幅部は、非反転入力に基づい
て、通過する電流量を制御する第１入力トランジスタ、
および、反転入力に基づいて、通過する電流量を制御す
る第２入力トランジスタを有する第１入力部と、上記第
１および第２入力トランジスタと同じ極性を持ち、上記
レベルシフタを介して与えられる非反転入力および反転
入力に基づいて、通過する電流量をそれぞれ制御する第
３および第４入力トランジスタを有する第２入力部と、
上記第１および第３入力トランジスタを流れる電流量の
和と、上記第２および第４入力トランジスタを流れる電
流量の和との差に応じた電圧を出力する出力部と、上記
第１ないし第４入力トランジスタのバイアス電流を供給
する共通の定電流源とを備えており、上記各レベルシフ
タは、上記第３および第４入力トランジスタに流れる電
流が増加する方向へ、両入力の電位をシフトさせるもの
であって、所定の電流を供給して、上記第３および第４
入力トランジスタを流れる電流が増加する方向に、それ
ぞれの入力電位をバイアスできるシフト量増加用電流源
と、所定の電流を供給して、上記第３および第４入力ト
ランジスタを流れる電流が減少する方向に、それぞれの
入力電位をバイアスするシフト量減少用電流源と、上記
第１ないし第４入力トランジスタと逆の極性を持ち、当
該レベルシフタのシフト量が所定の 値を越えた場合に導
通して、シフト量を制御するシフト量制御用トランジス
タとを備え、さらに、上記入力電圧が動作領域にあるか
否かに基づいて、第１および第２入力部を選択的に動作
させる選択手段を備え、上記選択手段は、上記入力電圧
が動作領域にある場合、上記シフト量増加用電流源へ電
流供給の停止を指示する検出部を備えており、上記検出
部は、上記入力電圧が動作領域にある場合には導通し
て、上記シフト量増加用電流源に上記第２入力部への電
流供給を停止させることによって、上記第１入力部を選
択する一方、上記入力電圧が動作領域にない場合には遮
断して、上記シフト量増加用電流源に上記第２入力部へ
の電流供給を行わせることによって、上記第２入力部を
選択する検出用トランジスタを備えている構成である。
【０２０８】それゆえ、従来と同様の特性を有する素子
を用いた場合であっても、差動増幅器の入力ダイナミッ
クレンジを、レベルシフタのシフト量だけ拡大できると
いう効果を奏する。
を用いた場合であっても、差動増幅器の入力ダイナミッ
クレンジを、レベルシフタのシフト量だけ拡大できると
いう効果を奏する。
【０２０９】さらに、上記構成では、２つの入力部が設
けられているので、単一の入力部を設けた場合のよう
に、レベルシフタを介するか否かを選択するスイッチン
グ素子が不要であり、入力ダイナミックレンジは、当該
スイッチング素子の電圧降下に制限されない。さらに、
両入力部の各入力トランジスタは、同一極性を有してい
るので、電流が流れる方向は、同じであり、例えば、各
入力トランジスタの対応する端子を接続することによっ
て、両入力部の出力を簡単に合成できる。この結果、従
来より、入力ダイナミックレンジの広い差動増幅器を実
現できるという効果を奏する。
けられているので、単一の入力部を設けた場合のよう
に、レベルシフタを介するか否かを選択するスイッチン
グ素子が不要であり、入力ダイナミックレンジは、当該
スイッチング素子の電圧降下に制限されない。さらに、
両入力部の各入力トランジスタは、同一極性を有してい
るので、電流が流れる方向は、同じであり、例えば、各
入力トランジスタの対応する端子を接続することによっ
て、両入力部の出力を簡単に合成できる。この結果、従
来より、入力ダイナミックレンジの広い差動増幅器を実
現できるという効果を奏する。
【０２１０】さらに、上記構成では、両入力部が同時に
動作する場合に比べて、差動増幅器の消費電力を削減で
きるという効果を奏する。加えて、選択手段は、一方の
入力部の動作が不安定な場合に、他方の入力部を動作さ
せることができる。したがって、差動増幅器の特性を、
さらに向上できるという効果を併せて奏する。
動作する場合に比べて、差動増幅器の消費電力を削減で
きるという効果を奏する。加えて、選択手段は、一方の
入力部の動作が不安定な場合に、他方の入力部を動作さ
せることができる。したがって、差動増幅器の特性を、
さらに向上できるという効果を併せて奏する。
【０２１１】さらに、上記構成では、検出部がシフト量
増加用電流源の動作／停止を制御することによって、両
入力部を切り換えることができる。したがって、例え
ば、スイッチング素子などを設けて、両入力部の動作／
停止をそれぞれ別に制御する場合に比べて、差動増幅器
の構成が簡略になるという効果を奏する。また、動作領
域内では、レベルシフタの動作が停止しているので、消
費電力を削減できるという効果を併せて奏する。
増加用電流源の動作／停止を制御することによって、両
入力部を切り換えることができる。したがって、例え
ば、スイッチング素子などを設けて、両入力部の動作／
停止をそれぞれ別に制御する場合に比べて、差動増幅器
の構成が簡略になるという効果を奏する。また、動作領
域内では、レベルシフタの動作が停止しているので、消
費電力を削減できるという効果を併せて奏する。
【０２１２】本発明に係る差動増幅器は、上記レベルシ
フタのシフト量は、上記第１ないし第４の入力トランジ
スタにおける電圧降下分以上に設定されている構成であ
る。
フタのシフト量は、上記第１ないし第４の入力トランジ
スタにおける電圧降下分以上に設定されている構成であ
る。
【０２１３】それゆえ、差動増幅器の入力ダイナミック
レンジを、電源電圧の範囲全体まで拡大できるという効
果を奏する。
レンジを、電源電圧の範囲全体まで拡大できるという効
果を奏する。
【０２１４】本発明に係る差動増幅器は、上記レベルシ
フタは、所定の電流を供給して、上記第３および第４入
力トランジスタを流れる電流が増加する方向に、それぞ
れの入力電位をバイアスするシフト量増加用電流源と、
上記第１ないし第４入力トランジスタと逆の極性を持
ち、当該レベルシフタのシフト量が所定の値を越えた場
合に導通して、シフト量の増加を制限するシフト量制御
用トランジスタとを備えている構成である。
フタは、所定の電流を供給して、上記第３および第４入
力トランジスタを流れる電流が増加する方向に、それぞ
れの入力電位をバイアスするシフト量増加用電流源と、
上記第１ないし第４入力トランジスタと逆の極性を持
ち、当該レベルシフタのシフト量が所定の値を越えた場
合に導通して、シフト量の増加を制限するシフト量制御
用トランジスタとを備えている構成である。
【０２１５】上記構成では、各入力トランジスタと逆の
特性を持つシフト量制御用トランジスタによって、レベ
ルシフタのシフト量を設定できるので、例えば、抵抗な
どを用いてレベルシフタを構成する場合に比べて簡単
に、所望のシフト量を持ったレベルシフタを実現できる
という効果を奏する。
特性を持つシフト量制御用トランジスタによって、レベ
ルシフタのシフト量を設定できるので、例えば、抵抗な
どを用いてレベルシフタを構成する場合に比べて簡単
に、所望のシフト量を持ったレベルシフタを実現できる
という効果を奏する。
【０２１６】本発明に係る差動増幅器は、上記出力部
は、上記電流量の差を示す比較電流に基づいて、通過す
る電流量を制御する第１出力トランジスタと、上記第１
出力トランジスタと異なる極性を持ち、上記第１出力ト
ランジスタへ所定の電流を供給する第２出力トランジス
タとを備えている構成である。
は、上記電流量の差を示す比較電流に基づいて、通過す
る電流量を制御する第１出力トランジスタと、上記第１
出力トランジスタと異なる極性を持ち、上記第１出力ト
ランジスタへ所定の電流を供給する第２出力トランジス
タとを備えている構成である。
【０２１７】上記構成では、第２出力トランジスタは、
第１および第２入力部が動作しているか否かに関わら
ず、常に同一の電流を供給する。したがって、従来のよ
うに、プッシュプル形式にて、２つの入力部の出力を合
成する場合のように、動作していない方の入力部の影響
を受けずに、出力電圧を生成できる。この結果、当該従
来例に比べて、出力ダイナミックレンジを拡大できると
いう効果を奏する。
第１および第２入力部が動作しているか否かに関わら
ず、常に同一の電流を供給する。したがって、従来のよ
うに、プッシュプル形式にて、２つの入力部の出力を合
成する場合のように、動作していない方の入力部の影響
を受けずに、出力電圧を生成できる。この結果、当該従
来例に比べて、出力ダイナミックレンジを拡大できると
いう効果を奏する。
【０２１８】本発明に係る差動増幅器は、上記出力部
は、上記電流量の差を示す比較電流に応じて、互いに異
なる方向に出力を駆動できる第３および第４出力トラン
ジスタと、当該比較電流に基づいて、上記第３および第
４出力トランジスタのうち、少なくとも一方の出力トラ
ンジスタを駆動する駆動回路とを備えている構成であ
る。
は、上記電流量の差を示す比較電流に応じて、互いに異
なる方向に出力を駆動できる第３および第４出力トラン
ジスタと、当該比較電流に基づいて、上記第３および第
４出力トランジスタのうち、少なくとも一方の出力トラ
ンジスタを駆動する駆動回路とを備えている構成であ
る。
【０２１９】それゆえ、出力部は、単一の比較電流に基
づいて、出力を双方向に駆動できる。したがって、入出
力ダイナミックレンジが広く、かつ、出力駆動能力に偏
りを持たない差動増幅器を実現できるという効果を奏す
る。さらに、差動増幅器は、予め充放電を行うことな
く、差動増幅器の負荷を駆動できるので、回路の増加を
伴わずに、高速な動作が可能になるという効果を併せて
奏する。
づいて、出力を双方向に駆動できる。したがって、入出
力ダイナミックレンジが広く、かつ、出力駆動能力に偏
りを持たない差動増幅器を実現できるという効果を奏す
る。さらに、差動増幅器は、予め充放電を行うことな
く、差動増幅器の負荷を駆動できるので、回路の増加を
伴わずに、高速な動作が可能になるという効果を併せて
奏する。
【０２２０】本発明に係る差動増幅器は、上記出力部
は、さらに、上記第３出力トランジスタと異なる極性を
持ち、当該第３出力トランジスタに所定の電流を供給す
る第５出力トランジスタを備えており、上記第３出力ト
ランジスタは、上記比較電流に基づいて、通過する電流
量を制御すると共に、上記駆動回路は、上記第３出力ト
ランジスタを流れる電流量が、上記第５出力トランジス
タが供給する電流量よりも小さな値に設定された所定の
値を上回っている間、上記第４出力トランジスタを遮断
する構成である。
は、さらに、上記第３出力トランジスタと異なる極性を
持ち、当該第３出力トランジスタに所定の電流を供給す
る第５出力トランジスタを備えており、上記第３出力ト
ランジスタは、上記比較電流に基づいて、通過する電流
量を制御すると共に、上記駆動回路は、上記第３出力ト
ランジスタを流れる電流量が、上記第５出力トランジス
タが供給する電流量よりも小さな値に設定された所定の
値を上回っている間、上記第４出力トランジスタを遮断
する構成である。
【０２２１】それゆえ、出力電圧を維持する際の精度を
従来と同様に保ったまま、第４出力トランジスタに対応
した方向への出力駆動能力を向上でき、出力駆動能力の
偏りを防止できるという効果を奏する。
従来と同様に保ったまま、第４出力トランジスタに対応
した方向への出力駆動能力を向上でき、出力駆動能力の
偏りを防止できるという効果を奏する。
【０２２２】本発明に係る差動増幅器は、上記検出用ト
ランジスタは、上記第１ないし第４入力トランジスタの
うちの少なくとも１つの入力トランジスタと同一構造
で、当該入力トランジスタに印加される電圧に基づい
て、上記不動作領域を検出するものである構成である。
ランジスタは、上記第１ないし第４入力トランジスタの
うちの少なくとも１つの入力トランジスタと同一構造
で、当該入力トランジスタに印加される電圧に基づい
て、上記不動作領域を検出するものである構成である。
【０２２３】上記構成では、検出用トランジスタと入力
トランジスタとは、構造が同一なので、例えば、製造時
のバラツキや周囲温度の変化などによって、入力トラン
ジスタの特性が変化しても、選択手段は、不動作領域を
確実に検出できるという効果を奏する。
トランジスタとは、構造が同一なので、例えば、製造時
のバラツキや周囲温度の変化などによって、入力トラン
ジスタの特性が変化しても、選択手段は、不動作領域を
確実に検出できるという効果を奏する。
【０２２４】本発明に係る差動増幅器は、上記差動増幅
部は、上記第１および第２入力トランジスタのバイアス
電流を供給する第１定電流源と、上記第３および第４入
力トランジスタのバイアス電流を供給する第２定電流源
とを、それぞれ別に備えている構成である。
部は、上記第１および第２入力トランジスタのバイアス
電流を供給する第１定電流源と、上記第３および第４入
力トランジスタのバイアス電流を供給する第２定電流源
とを、それぞれ別に備えている構成である。
【０２２５】上記構成では、第１および第２入力部のそ
れぞれに独立した定電流源が設けられているので、両入
力部は、互いに干渉せず、何ら支障なく、同時に動作で
きる。したがって、上記の差動増幅器に比べて、選択手
段を省くことができ、回路の構成をさらに簡略にできる
という効果を奏する。
れぞれに独立した定電流源が設けられているので、両入
力部は、互いに干渉せず、何ら支障なく、同時に動作で
きる。したがって、上記の差動増幅器に比べて、選択手
段を省くことができ、回路の構成をさらに簡略にできる
という効果を奏する。
【０２２６】本発明に係る差動増幅器は、非反転入力端
子および反転入力端子のうちの少なくとも一方の入力端
子は、複数設けられており、上記差動増幅部の入力とし
て、上記各入力端子への入力のうちの１つを選択する入
力切り換え手段を備えている構成である。
子および反転入力端子のうちの少なくとも一方の入力端
子は、複数設けられており、上記差動増幅部の入力とし
て、上記各入力端子への入力のうちの１つを選択する入
力切り換え手段を備えている構成である。
【０２２７】それゆえ、差動増幅器は、複数の入力の１
つを選択して、選択された非反転入力と反転入力とを比
較できるという効果を奏する。
つを選択して、選択された非反転入力と反転入力とを比
較できるという効果を奏する。
【０２２８】本発明に係るボルテージフォロワ回路は、
上記の差動増幅器の反転端子と出力端子とを接続して構
成されている構成である。
上記の差動増幅器の反転端子と出力端子とを接続して構
成されている構成である。
【０２２９】上記構成では、差動増幅器が単入力方向な
ので、差動増幅器の出力ダイナミックレンジは制限され
ない。それゆえ、従来に比べて、入力ダイナミックレン
ジの広いボルテージフォロワ回路を実現できるという効
果を奏する。
ので、差動増幅器の出力ダイナミックレンジは制限され
ない。それゆえ、従来に比べて、入力ダイナミックレン
ジの広いボルテージフォロワ回路を実現できるという効
果を奏する。
【図１】本発明の第１の実施形態を示すものであり、オ
ペアンプ回路の要部を詳細に示す回路図である。
ペアンプ回路の要部を詳細に示す回路図である。
【図２】上記オペアンプ回路を用いて形成したボルテー
ジフォロワ回路を示す回路図である。
ジフォロワ回路を示す回路図である。
【図３】上記オペアンプ回路において、入出力電圧と各
部の電位との関係を示すグラフである。
部の電位との関係を示すグラフである。
【図４】上記オペアンプ回路において、高入力時の動作
を示すフローチャートである。
を示すフローチャートである。
【図５】上記オペアンプ回路において、低入力時の動作
を示すフローチャートである。
を示すフローチャートである。
【図６】上記オペアンプ回路の一変形例を示すものであ
り、オペアンプ回路の要部を詳細に示す回路図である。
り、オペアンプ回路の要部を詳細に示す回路図である。
【図７】本発明の第２の実施形態を示すものであり、複
数入力のオペアンプ回路を用いて形成したボルテージフ
ォロワ回路を示す回路図である。
数入力のオペアンプ回路を用いて形成したボルテージフ
ォロワ回路を示す回路図である。
【図８】上記オペアンプ回路の差動入力比較回路を詳細
に示す回路図である。
に示す回路図である。
【図９】上記オペアンプ回路の一変形例を示すものであ
り、差動入力比較回路を詳細に示す回路図である。
り、差動入力比較回路を詳細に示す回路図である。
【図１０】本発明の第３の実施形態を示すものであり、
オペアンプ回路の要部を詳細に示す回路図である。
オペアンプ回路の要部を詳細に示す回路図である。
【図１１】本発明の第４の実施形態を示すものであり、
オペアンプ回路の出力バッファ回路を詳細に示す回路図
である。
オペアンプ回路の出力バッファ回路を詳細に示す回路図
である。
【図１２】上記オペアンプ回路の一変形例を示すもので
あり、出力バッファ回路を詳細に示す回路図である。
あり、出力バッファ回路を詳細に示す回路図である。
【図１３】従来例を示すものであり、オペアンプ回路の
要部を詳細に示す回路図である。
要部を詳細に示す回路図である。
【図１４】他の従来例を示すものであり、オペアンプ回
路の要部を詳細に示す回路図である。
路の要部を詳細に示す回路図である。
【図１５】さらに他の従来例を示すものであり、オペア
ンプ回路の要部を詳細に示す回路図である。
ンプ回路の要部を詳細に示す回路図である。
１ オペアンプ回路（差動増幅器）
２ 差動入力比較回路（差動増幅部）
３ 出力バッファ回路（出力部）
４ 第１入力回路（第１入力部）
５ 第２入力回路（第２入力部）
６ 切り換え回路（選択手段）
６ａ 検出部
７ レベルシフタ
Ｎ４ ＭＯＳトランジスタ（定電流源）
Ｎ４ａ ＭＯＳトランジスタ（第１定電流源）
Ｎ４ｂ ＭＯＳトランジスタ（第２定電流源）
Ｎ３・Ｎ５ ＭＯＳトランジスタ（シフト量減少用電流
源） Ｎ１１ 入力トランジスタ（第１入力トランジスタ） Ｎ１２ 入力トランジスタ（第２入力トランジスタ） Ｎ１３ 入力トランジスタ（第３入力トランジスタ） Ｎ１４ 入力トランジスタ（第４入力トランジスタ） Ｐ１５・Ｐ１６ ＭＯＳトランジスタ（シフト量制御用
トランジスタ） Ｎ２１ａ・Ｎ２１ｂ スイッチング用トランジスタ（入
力切り換え手段） Ｐ２３ａ・Ｐ２３ｂ スイッチング用トランジスタ（入
力切り換え手段） Ｐ３１ ＭＯＳトランジスタ（第１出力トランジスタ；
第３出力トランジスタ） Ｎ３２ ＭＯＳトランジスタ（第２出力トランジスタ；
第５出力トランジスタ） Ｎ３３ ＭＯＳトランジスタ（第４出力トランジスタ） Ｐ３４・Ｎ３５・Ｐ３６・Ｎ３７ ＭＯＳトランジスタ
（駆動回路） Ｎ４１ 検出用トランジスタ Ｐ４５・Ｐ４６ ＭＯＳトランジスタ（シフト量増加用
電流源）
源） Ｎ１１ 入力トランジスタ（第１入力トランジスタ） Ｎ１２ 入力トランジスタ（第２入力トランジスタ） Ｎ１３ 入力トランジスタ（第３入力トランジスタ） Ｎ１４ 入力トランジスタ（第４入力トランジスタ） Ｐ１５・Ｐ１６ ＭＯＳトランジスタ（シフト量制御用
トランジスタ） Ｎ２１ａ・Ｎ２１ｂ スイッチング用トランジスタ（入
力切り換え手段） Ｐ２３ａ・Ｐ２３ｂ スイッチング用トランジスタ（入
力切り換え手段） Ｐ３１ ＭＯＳトランジスタ（第１出力トランジスタ；
第３出力トランジスタ） Ｎ３２ ＭＯＳトランジスタ（第２出力トランジスタ；
第５出力トランジスタ） Ｎ３３ ＭＯＳトランジスタ（第４出力トランジスタ） Ｐ３４・Ｎ３５・Ｐ３６・Ｎ３７ ＭＯＳトランジスタ
（駆動回路） Ｎ４１ 検出用トランジスタ Ｐ４５・Ｐ４６ ＭＯＳトランジスタ（シフト量増加用
電流源）
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(56)参考文献 特開 平８−18355（ＪＰ，Ａ)
特開 平７−183741（ＪＰ，Ａ)
特開 昭61−230413（ＪＰ，Ａ)
特開 昭61−194906（ＪＰ，Ａ)
特開 昭61−186009（ＪＰ，Ａ)
特開 平８−316747（ＪＰ，Ａ)
特開 平５−22052（ＪＰ，Ａ)
特開 平６−85570（ＪＰ，Ａ)
特開 平６−169227（ＪＰ，Ａ)
特開 平７−283665（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03F 3/45
H03F 1/32
Claims (10)
- 【請求項１】非反転入力端子へ印加される非反転入力
と、反転入力端子へ印加される反転入力とを比較する差
動増幅器であって、 入力電圧が所定の動作領域にある場合に、両入力を比較
する差動増幅部と、 上記入力電圧が上記動作領域外の不動作領域にある場
合、当該動作領域に入る方向へ、上記両入力の電位を同
一量だけシフトさせるレベルシフタとを備え、 上記差動増幅部は、 非反転入力に基づいて、通過する電流量を制御する第１
入力トランジスタ、および、反転入力に基づいて、通過
する電流量を制御する第２入力トランジスタを有する第
１入力部と、 上記第１および第２入力トランジスタと同じ極性を持
ち、上記レベルシフタを介して与えられる非反転入力お
よび反転入力に基づいて、通過する電流量をそれぞれ制
御する第３および第４入力トランジスタを有する第２入
力部と、 上記第１および第３入力トランジスタを流れる電流量の
和と、上記第２および第４入力トランジスタを流れる電
流量の和との差に応じた電圧を出力する出力部と、 上記第１ないし第４入力トランジスタのバイアス電流を
供給する共通の定電流源と を備えており、 上記各レベルシフタは、 上記第３および第４入力トランジスタに流れる電流が増
加する方向へ、両入力の電位をシフトさせるものであっ
て、 所定の電流を供給して、上記第３および第４入力トラン
ジスタを流れる電流が増加する方向に、それぞれの入力
電位をバイアスできるシフト量増加用電流源と、 所定の電流を供給して、上記第３および第４入力トラン
ジスタを流れる電流が減少する方向に、それぞれの入力
電位をバイアスするシフト量減少用電流源と 、 上記第１ないし第４入力トランジスタと逆の極性を持
ち、当該レベルシフタのシフト量が所定の値を越えた場
合に導通して、シフト量を制御するシフト量制御用トラ
ンジスタとを備え、 さらに、 上記入力電圧が動作領域にあるか否かに基づい
て、第１および第２入力部を選択的に動作させる選択手
段を備え、 上記選択手段は、上記入力電圧が動作領域にある場合、
上記シフト量増加用電流源へ電流供給の停止を指示する
検出部を備えており、 上記検出部は、上記入力電圧が動作領域にある場合には
導通して、上記シフト量増加用電流源に上記第２入力部
への電流供給を停止させることによって、上記第１入力
部を選択する一方、上記入力電圧が動作領域にない場合
には遮断して、上記シフト量増加用電流源に上記第２入
力部への電流供給を行わせることによって、上記第２入
力部を選択する検出用トランジスタを備えている ことを
特徴とする差動増幅器。 - 【請求項２】上記レベルシフタのシフト量は、上記第１
ないし第４の入力トランジスタにおける電圧降下分以上
に設定されていることを特徴とする請求項１記載の差動
増幅器。 - 【請求項３】上記レベルシフタは、所定の電流を供給し
て、上記第３および第４入力トランジスタを流れる電流
が増加する方向に、それぞれの入力電位をバイアスする
シフト量増加用電流源と、 上記第１ないし第４入力トランジスタと逆の極性を持
ち、当該レベルシフタのシフト量が所定の値を越えた場
合に導通して、シフト量の増加を制限するシフト量制御
用トランジスタとを備えていることを特徴とする請求項
１または２記載の差動増幅器。 - 【請求項４】上記出力部は、上記電流量の差を示す比較
電流に基づいて、通過する電流量を制御する第１出力ト
ランジスタと、 上記第１出力トランジスタと異なる極性を持ち、上記第
１出力トランジスタへ所定の電流を供給する第２出力ト
ランジスタとを備えていることを特徴とする請求項１、
２または３記載の差動増幅器。 - 【請求項５】上記出力部は、上記電流量の差を示す比較
電流に応じて、互いに異なる方向に出力を駆動できる第
３および第４出力トランジスタと、 当該比較電流に基づいて、上記第３および第４出力トラ
ンジスタのうち、少なくとも一方の出力トランジスタを
駆動する駆動回路とを備えていることを特徴とする請求
項１、２または３記載の差動増幅器。 - 【請求項６】上記出力部は、さらに、上記第３出力トラ
ンジスタと異なる極性を持ち、当該第３出力トランジス
タに所定の電流を供給する第５出力トランジスタを備え
ており、 上記第３出力トランジスタは、上記比較電流に基づい
て、通過する電流量を制御すると共に、 上記駆動回路は、上記第３出力トランジスタを流れる電
流量が、上記第５出力トランジスタが供給する電流量よ
りも小さな値に設定された所定の値を上回っている間、
上記第４出力トランジスタを遮断することを特徴とする
請求項５記載の差動増幅器。 - 【請求項７】上記検出用トランジスタは、上記第１ない
し第４入力トランジスタのうちの少なくとも１つの入力
トランジスタと同一構造で、当該入力トランジスタに印
加される電圧に基づいて、上記不動作領域を検出するも
のであることを特徴とする請求項１記載の差動増幅器。 - 【請求項８】上記差動増幅部は、上記第１および第２入
力トランジスタのバイアス電流を供給する第１定電流源
と、 上記第３および第４入力トランジスタのバイアス電流を
供給する第２定電流源とを、それぞれ別に備えているこ
とを特徴とする請求項１、２、３、４、５また は６記載
の差動増幅器。 - 【請求項９】非反転入力端子および反転入力端子のうち
の少なくとも一方の入力端子は、複数設けられており、 上記差動増幅部の入力として、上記各入力端子への入力
のうちの１つを選択する入力切り換え手段を備えている
ことを特徴とする請求項１、２、３、４、５、６、７ま
たは８記載の差動増幅器。 - 【請求項１０】請求項１、２、３、４、５、６、７、８
または９記載の差動増幅器の反転端子と出力端子とを接
続して構成されていることを特徴とするボルテージフォ
ロワ回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04099497A JP3476645B2 (ja) | 1996-11-08 | 1997-02-25 | 差動増幅器、および、ボルテージフォロワ回路 |
| TW086113453A TW340995B (en) | 1996-11-08 | 1997-09-17 | Differential amplifier and voltage follower circuit |
| US08/935,904 US6137360A (en) | 1996-11-08 | 1997-09-23 | Differential amplifier and voltage follower circuit |
| KR1019970050744A KR100268192B1 (ko) | 1996-11-08 | 1997-10-01 | 차동증폭기및전압폴로워회로 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29686796 | 1996-11-08 | ||
| JP8-296867 | 1996-11-08 | ||
| JP04099497A JP3476645B2 (ja) | 1996-11-08 | 1997-02-25 | 差動増幅器、および、ボルテージフォロワ回路 |
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| Publication Number | Publication Date |
|---|---|
| JPH10190377A JPH10190377A (ja) | 1998-07-21 |
| JP3476645B2 true JP3476645B2 (ja) | 2003-12-10 |
Family
ID=26380513
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04099497A Expired - Lifetime JP3476645B2 (ja) | 1996-11-08 | 1997-02-25 | 差動増幅器、および、ボルテージフォロワ回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6137360A (ja) |
| JP (1) | JP3476645B2 (ja) |
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| TW (1) | TW340995B (ja) |
Families Citing this family (27)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3805543B2 (ja) * | 1998-11-19 | 2006-08-02 | 三菱電機株式会社 | 半導体集積回路 |
| US6452428B1 (en) | 1999-11-23 | 2002-09-17 | Intel Corporation | Slew rate control circuit |
| TW518642B (en) * | 2000-06-27 | 2003-01-21 | Semiconductor Energy Lab | Level shifter |
| US6304141B1 (en) * | 2000-06-30 | 2001-10-16 | Intel Corporation | Complementary input self-biased differential amplifier with gain compensation |
| KR100406121B1 (ko) * | 2001-10-19 | 2003-11-14 | 페어차일드코리아반도체 주식회사 | 파워앰프 |
| EP1357663B1 (en) * | 2002-02-25 | 2011-06-29 | NEC Corporation | Differential circuit, amplifier circuit, driver circuit and display device using those circuits |
| JP4350463B2 (ja) * | 2002-09-02 | 2009-10-21 | キヤノン株式会社 | 入力回路及び表示装置及び情報表示装置 |
| US7053657B1 (en) | 2003-06-26 | 2006-05-30 | Cypress Semiconductor Corporation | Dynamically biased wide swing level shifting circuit for high speed voltage protection input/outputs |
| US7285990B1 (en) * | 2004-01-14 | 2007-10-23 | Fairchild Semiconductor Corporation | High-precision buffer circuit |
| KR101063930B1 (ko) | 2004-01-19 | 2011-09-08 | 삼성전자주식회사 | 단일 입력 레벨 시프터 및 이를 이용하는 액정 표시 장치 |
| US20060097791A1 (en) * | 2004-11-10 | 2006-05-11 | Shuler Robert L Jr | Low offset rail-to-rail operational amplifier |
| TWI241064B (en) * | 2005-01-13 | 2005-10-01 | Denmos Technology Inc | Push-pull buffer amplifier and source driver |
| JP2007116568A (ja) * | 2005-10-24 | 2007-05-10 | Niigata Seimitsu Kk | 差動増幅器 |
| TWI291806B (en) | 2005-12-19 | 2007-12-21 | Denmos Technology Inc | Buffer for source driver |
| JP4800781B2 (ja) * | 2006-01-31 | 2011-10-26 | セイコーインスツル株式会社 | 電圧レベルシフト回路、および半導体集積回路 |
| JP2008017566A (ja) * | 2006-07-04 | 2008-01-24 | Oki Electric Ind Co Ltd | 電源発生回路 |
| WO2008146423A1 (ja) * | 2007-05-25 | 2008-12-04 | Sharp Kabushiki Kaisha | 表示装置 |
| JP2008301083A (ja) * | 2007-05-30 | 2008-12-11 | Mitsubishi Electric Corp | 差動信号生成回路 |
| US7646220B2 (en) * | 2007-09-27 | 2010-01-12 | Omnivision Technologies, Inc. | Reduced voltage subLVDS receiver |
| JP5130857B2 (ja) * | 2007-10-01 | 2013-01-30 | ヤマハ株式会社 | 差動増幅器 |
| CN101471628B (zh) * | 2007-12-24 | 2012-02-08 | 瑞昱半导体股份有限公司 | Ab类放大器 |
| US7576609B1 (en) * | 2008-02-21 | 2009-08-18 | Himax Technologies Limited | Preamplifier for receiver and method thereof |
| FR2991799B1 (fr) * | 2012-06-11 | 2015-05-29 | St Microelectronics Rousset | Adaptation d'un circuit d'antenne pour terminal de communication en champ proche |
| KR101474082B1 (ko) * | 2012-12-28 | 2014-12-17 | 삼성전기주식회사 | 발광 다이오드 구동 장치 |
| JP6503663B2 (ja) * | 2014-09-10 | 2019-04-24 | 住友電気工業株式会社 | 差動増幅回路 |
| CN110417403A (zh) * | 2019-07-31 | 2019-11-05 | 上海华力微电子有限公司 | 一种高速电位平移电路 |
| WO2021070245A1 (ja) * | 2019-10-08 | 2021-04-15 | 三菱電機株式会社 | 演算増幅器 |
Family Cites Families (4)
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|---|---|---|---|---|
| US4760346A (en) * | 1986-09-30 | 1988-07-26 | Motorola, Inc. | Switched capacitor summing amplifier |
| JPH0292008A (ja) * | 1988-09-28 | 1990-03-30 | Nec Corp | Ｃｍｏｓ演算増幅回路 |
| US5604464A (en) * | 1995-07-07 | 1997-02-18 | Advanced Micro Devices, Inc. | Cascode operational amplifier with multiple input stage |
| US5764101A (en) * | 1995-08-23 | 1998-06-09 | National Semiconductor Corporation | Rail-to-rail input common mode range differential amplifier that operates with very low rail-to-rail voltages |
-
1997
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