JP3805543B2 - 半導体集積回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、エレクトレットマイクロホン等におけるコンデンサの容量変化による電圧変動を得るための電圧変換回路及びバイアス回路を備えた半導体集積回路に関するものである。
【0002】
【従来の技術】
図7は、コンデンサの容量変化による電圧変動を得るための電圧変換回路の従来例を示した図であり、従来の電圧変換回路を備えた増幅回路を例にして示している。
図7において、増幅回路100は、電圧変換回路101、結合コンデンサ102及び増幅器103で構成されている。増幅回路100の入力端子INとアース端子GNDとの間には、音波によってコンデンサの容量が変化するエレクトレットマイクロホン(以下、エレクトレットマイクと呼ぶ)105が接続されている。
【0003】
エレクトレットマイク105を形成するコンデンサには、あらかじめ電荷が蓄積されており、エレクトレットマイク105は、外部からの音波を受けることによって該コンデンサの容量が変化し、該容量変化に応じて出力電圧が変動するものである。エレクトレットマイク105からの出力電圧は、増幅回路100の入力端子INに入力される。
【0004】
電圧変換回路101は、入力端子INに入力される電圧Vinの電圧変換を行ない、該変換された電圧は、結合コンデンサ102を介して増幅器103に入力され、増幅器103で増幅されて出力端子OUTから出力される。電圧変換回路101は、入力端子INに入力される入力電圧VinをディプリションタイプのNチャネルFET111と抵抗112とで電圧変換を行っている。FET111のゲートとソースとの間は、ダイオード113及び114で形成されたバイアス回路でバイアスされており、FET111のゲート・ソース間電圧Vgsは、0V付近を中心にして変化する。この場合、FET111において、ドレイン電流Idはピンチオフ電圧Vpの2乗に比例する。
【0005】
ゲート・ソース間電圧Vgsが0Vのときのドレイン電流をIdssとすると、ピンチオフ電圧Vpと該Idssとの関係は、下記(a)式のようになる。
Idss=β×Vp2………………………………………(a)
なお、上記(a)式において、βは、FET111のゲートサイズによって決まる係数を示している。
【0006】
また、エレクトレットマイク105のコンデンサ容量変化に対する入力電圧Vinの変化をΔVinとすると、Vgs=0のときのΔVinによるFET111のドレイン電流Idの変化ΔIdは、下記(b)式で示すことができる。
ΔId=−2×Idss×ΔVin/Vp…………………(b)
従って、上記(a)式及び(b)式より、下記(c)式のようになる。
ΔId=−2×ΔVin×β×Vp ……………………(c)
【0007】
ここで、抵抗112の抵抗値をRとすると、ドレイン電流IdがΔId変化した際の抵抗112による電圧降下Vrの変化ΔVrは、下記(d)式のようになる。
ΔVr=ΔId×R
=−2×ΔVin×β×Vp×R ………………(d)
R=Vp/(−2×Idss)にすると、上記(b)式及び(d)式よりΔVr=ΔVinとなる。
【0008】
また、電圧変換回路101のDC特性において、X点の電位をVxとすると、該Vxは、電源電圧Vddから抵抗112の電圧降下をひいた値となり、抵抗112に電流Idssが流れる場合下記(e)式のように示すことができる。
Vx=Vdd−R×Idss
=Vdd−R×β×Vp2……………………………(e)
【0009】
【発明が解決しようとする課題】
しかし、増幅回路100をICで構成する場合、製造時のばらつきによって、FET111のピンチオフ電圧Vpがばらつき、上記(d)式よりピンチオフ電圧Vpに比例して電圧降下Vrの変化ΔVrがばらつき、更に上記(e)式よりX点の電位Vxがばらつくことが分かる。更に、製造時のばらつきによって、抵抗112の抵抗値Rの絶対値がばらつき、上記(d)式より抵抗値Rに比例して電圧降下Vrの変化ΔVrがばらつくことが分かる。更に、抵抗値R及び係数βは温度特性を有するため、X点の電位Vxのばらつきが生じる。
【0010】
これらのことから、増幅回路100の出力電圧において、安定した電圧利得及び出力電圧範囲が得られないという問題があった。また、X点の電位Vxのばらつきにより、出力端子OUTから出力される出力電圧Voutが飽和しやすくなり増幅器103の増幅率をあまり大きくすることができない。このため、電圧変換回路101の出力電圧に対して、結合コンデンサ102で直流成分のカットを行ない、その後、増幅器103で増幅を行うようにする必要があり、電圧変換回路101の出力電圧を増幅器103でDC増幅することができず、容量の大きな結合コンデンサ102が必要となることから、増幅回路100の集積化が困難であった。
【0011】
本発明は、上記のような問題を解決するためになされたものであり、同一プロセスで形成され、ペアリングを行ったFETを用いて、電圧変換回路の出力電圧におけるDC特性の中心が電源電圧の1/2になるようにして、出力電圧における様々な要因のばらつきを抑制し、集積化を行うことができるエレクトレットマイクの増幅回路からなる半導体集積回路を得ることを目的とする。
【0012】
【課題を解決するための手段】
この発明に係る半導体集積回路は、エレクトレットマイクロホンのコンデンサ容量の変化に伴う電圧変化を増幅する増幅回路を備えた半導体集積回路において、該電圧変化の電圧変換を行う電圧変換回路と、該電圧変換回路で変換された電圧を増幅する増幅器と、該増幅器に対して基準バイアス電圧を生成して出力する基準バイアス回路とを備え、電圧変換回路は、上記電圧変化の中心が増幅器に供給される直流電源電圧の1/2付近の値になるように電圧変換を行うものである。
【0013】
また、この発明に係る半導体集積回路は、請求項1において、電圧変換回路が、上記電圧変化をドレイン電流の変化に変換する第1FETと、該第1FETのドレイン電流の変化を電圧に変換する第2FETとを備え、第1FET及び第2FETが、同一プロセス上で形成したディプリションタイプのFETであるものである。
【0014】
また、この発明に係る半導体集積回路は、請求項2において、上記第1FET及び第2FETは、ゲート長及びゲート幅がそれぞれ同一であるものである。
【0015】
また、この発明に係る半導体集積回路は、請求項2又は請求項3のいずれかにおいて、上記第2FETは、ゲートとソースが上記第1FETのドレインに接続されるものである。
【0016】
また、この発明に係る半導体集積回路は、請求項2又は請求項3のいずれかにおいて、上記第1FET及び第2FETは、ゲートとソースとの間に同一構成のバイアス回路がそれぞれ接続されるものである。
【0017】
また、この発明に係る半導体集積回路は、請求項2又は請求項3のいずれかにおいて、上記電圧変換回路は、所定の基準電圧を生成する基準電圧発生回路を備え、該基準電圧発生回路は、生成した基準電圧を上記第2FETのゲートに出力するものである。
【0018】
また、この発明に係る半導体集積回路は、請求項4において、上記基準バイアス回路は、ゲートとソースが接続された第3FETと、ゲートとソースが接続され、該第3FETと直列に接続された第4FETとで形成され、第3FET及び第4FETは、同一プロセス上で形成したディプリションタイプのFETであり、直流電源電圧を分圧して所定の基準バイアス電圧を生成し出力するものである。
【0019】
また、この発明に係る半導体集積回路は、請求項5において、上記基準バイアス回路は、ゲートとソースとの間にバイアス回路が接続された第3FETと、ゲートとソースとの間にバイアス回路が接続され、該第3FETと直列に接続された第4FETとで形成され、第3FET及び第4FETは、同一プロセス上で形成したディプリションタイプのFETであり、直流電源電圧を分圧して所定の基準バイアス電圧を生成し出力するものである。
【0020】
また、この発明に係る半導体集積回路は、請求項6において、上記基準バイアス回路は、ゲートとソースが接続された第3FETと、基準電圧発生回路で生成された基準電圧がゲートに入力され、該第3FETと直列に接続された第4FETとで形成され、第3FET及び第4FETは、同一プロセス上で形成したディプリションタイプのFETであり、直流電源電圧を分圧して所定の基準バイアス電圧を生成し出力するものである。
【0021】
また、この発明に係る半導体集積回路は、請求項7から請求項9のいずれかにおいて、第3FETは、第1FETと同一プロセスで同一形状に形成され、第4FETは、第2FETと同一プロセスで同一形状に形成されるものである。
【0022】
【発明の実施の形態】
次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
実施の形態1.
図1は、本発明の実施の形態1における半導体集積回路の例を示した回路図であり、図1では、エレクトレットマイクロホンを構成するコンデンサの容量変化による電圧変動を得るための電圧変換回路を備えた増幅回路を例にして示している。
図1において、増幅回路1は、電圧変換回路2、基準バイアス回路3及び直流増幅器4で構成されている。
【0023】
増幅回路1の入力端子INは電圧変換回路2に接続されており、電圧変換回路2の出力は直流増幅器4の一方の入力に、基準バイアス回路3の出力は直流増幅器4の他方の入力にそれぞれ接続されている。直流増幅器4の出力は増幅回路1の出力端子OUTに接続され、増幅回路1の入力端子INとアース端子GNDとの間には、音波によってコンデンサの容量が変化するエレクトレットマイクロホン(以下、エレクトレットマイクと呼ぶ)7が接続されている。
【0024】
エレクトレットマイク7を形成するコンデンサには、あらかじめ電荷が蓄積されており、エレクトレットマイク7は、外部からの音波を受けることによって該コンデンサの容量が変化し、該容量変化に応じて出力電圧が変動するものである。エレクトレットマイク7からの出力電圧は、増幅回路1の入力電圧Vinとして入力端子INに入力される。
【0025】
電圧変換回路2は、入力端子INに入力される電圧Vinの電圧変換を行ない、該変換された電圧は、直流増幅器4に入力され直流増幅器4で増幅されて出力端子OUTから出力される。このとき、基準バイアス回路3は、直流増幅器4で増幅が行われる際の基準バイアス電圧Vrefを生成して直流増幅器4に出力する。
【0026】
具体的には、電圧変換回路2は、入力端子INに入力される入力電圧Vinを、同一プロセスで同一特性のディプリションタイプのNチャネルFET11及び12で電圧変換を行っている。FET11において、ゲートは入力端子INに接続されており、FET11のゲートとソースとの間は、ダイオード13及び14で形成されたバイアス回路でバイアスされ、ソースはアース端子GNDに接続されて接地される。このことから、FET11のゲート・ソース間電圧Vgsは、0V付近を中心にして変化する。また、FET12において、ドレインは直流電源電圧Vddが外部から供給される電源端子Vddに接続され、ゲートとソースは接続されてFET11のドレインに接続され、該接続部をAとする。
【0027】
次に、基準バイアス回路3は、2つのディプリションタイプのNチャネルFET15及び16で形成されており、各FET15及び16は、ゲートとソースがそれぞれ接続されている。FET15において、ドレインは電源端子Vddに接続され、ゲートとソースの接続部はFET16のドレインに接続され、該接続部をBとする。FET16は、ゲートとソースの接続部がアース端子GNDに接続されている。FET15はFET12と、FET16はFET11とそれぞれ同一プロセスで、同一形状に形成されている。
【0028】
直流増幅器4は、演算増幅器17を用いた非反転増幅器で形成されており、電圧変換回路2の接続部Aが抵抗18を介して演算増幅器17の反転入力に接続され、基準バイアス回路3の接続部Bが演算増幅器17の非反転入力に接続されている。演算増幅器17の出力と反転入力との間には、抵抗19とコンデンサ20の並列回路が接続され、演算増幅器17の出力は出力端子OUTに接続されている。
【0029】
FET11において、ドレイン電流Idはピンチオフ電圧Vpの2乗に比例することから、ゲート・ソース間電圧Vgsが0Vのときのドレイン電流をIdssとすると、ピンチオフ電圧Vpと該Idssとの関係は、下記(1)式のようになる。
Idss=β1×Vp2………………………………………(1)
なお、上記(1)式において、β1は、FET11のゲートサイズによって決まる係数を示している。
【0030】
また、エレクトレットマイク7のコンデンサ容量が変化して入力電圧VinがΔVin変化したとすると、FET11のゲートに電圧変動ΔVinが印加され、これに伴ってFET11のドレイン電流IdがΔId変化したとする。FET11において、ゲート・ソース間電圧Vgs=0Vのとき、電圧変動ΔVinによるドレイン電流Idの変化ΔIdは、下記(2)式で示すことができる。
ΔId=−2×Idss×ΔVin/Vp…………………(2)
従って、上記(1)式及び(2)式より、下記(3)式のようになる。
ΔId=−2×ΔVin×β1×Vp……………………(3)
【0031】
一方、FET12はFET11と同一プロセスで同一特性であるため、FET11のドレイン電流Idの変化ΔIdは、FET12のドレイン電流Idの変化となる。FET12は、ゲート・ソース間電圧Vgs=0Vであり、ドレイン電流Idのみ変化するため、ON抵抗として動作する。FET12において、ゲート・ソース間電圧Vgs=0VのときのON抵抗R12は下記(4)式のようになる。
R12=1/(β2×Vp)………………………………(4)
なお、上記(4)式において、β2は、FET12のゲートサイズによって決まる係数、VpはFET12のピンチオフ電圧を示している。
【0032】
従って、上記(3)及び(4)式より、入力電圧Vinの電圧変化ΔVinに対するFET12のドレイン・ソース間電圧Vdsの電圧変化ΔVdsは、下記(5)式のようになる。
ΔVds=ΔId×R12
=−2×ΔVin×β1×Vp/(β2×Vp)
=−2×ΔVin×β1/β2…………………(5)
【0033】
このように、上記(5)式より、エレクトレットマイク7のコンデンサ容量の変化に対する入力電圧変動ΔVinを電圧変換回路2で電圧変換した値は、FET11及び12の各係数β1及びβ2の比によって決まることが分かる。このことから、FET11及び12を同一プロセスで形成する際にペアリングを行って同一形状、同一特性にすることによって、プロセスによるばらつき、及び温度特性のばらつきがキャンセルされるため、電圧変換回路2の出力であるA点の電位のばらつきを抑制することができる。
【0034】
また、電圧変換回路2のDC特性において、β1及びβ2を同一、すなわちFET11及び12のゲート長とゲート幅を等しくしておくことにより、FET11及び12の各ドレイン・ソース間電圧は等しくなる。従って、A点の電位をVaとすると、該Vaは、Va=Vdd/2となる。このことから、電圧変換回路2の出力電圧はVdd/2を中心に変動する。
【0035】
次に、図2は、本発明の実施の形態1における半導体集積回路の他の例を示した回路図であり、図2においても、エレクトレットマイクを構成するコンデンサの容量変化による電圧変動を得るための電圧変換回路を備えた増幅回路を例にして示している。なお、図2では、図1と同じものは同じ符号で示しており、ここではその説明を省略すると共に図1との相違点のみ説明する。
【0036】
図2における図1との相違点は、FET11のゲート・ソース間に接続したバイアス回路と同様に、FET12のゲート・ソース間をダイオード23及び24で、FET15のゲート・ソース間をダイオード25及び26で、FET16のゲート・ソース間をダイオード27及び28でそれぞれバイアスしたことにある。このようにすることにより、電圧変換回路の出力電圧が、プロセスのばらつきによって大きく変動することをより確実に防止することができると共に、基準バイアス回路の出力電圧の精度を向上させることができる。なお、図2では、ダイオード23〜28の追加に伴って、図1の電圧変換回路2を電圧変換回路32に、図1の基準バイアス回路3を基準バイアス回路33に、図1の増幅回路1を増幅回路31にしている。
【0037】
また、図1及び図2では、FET11,12,15,16がディプリションタイプのNチャネルFETの場合を例にして説明したが、ディプリションタイプのPチャネルFETを使用してもよく、このようにした場合、図1の増幅回路1は図3の増幅回路1aのようになり、図2の増幅回路31は図4の増幅回路31aのようになる。
図3において、電圧変換回路2aは、ディプリションタイプのPチャネルFET11a,12a及びダイオード13,14で形成され、基準バイアス回路3aは、ディプリションタイプのPチャネルFET15a,16aで形成されている。なお、直流増幅器4は図1と同じである。
【0038】
FET11aにおいて、ゲートは入力端子INに接続されており、ソースは電源端子Vddに接続され、ゲートとソースとの間は、ダイオード13及び14で形成されたバイアス回路でバイアスされている。また、FET11aと同一プロセスで同一特性のFET12aにおいて、ドレインはアース端子GNDに接続され、ゲートとソースは接続されてFET11aのドレインに接続され、該接続部は接続部Aとなる。
【0039】
次に、各FET15a及び16aは、ゲートとソースがそれぞれ接続されており、FET15aにおいて、ドレインはアース端子GNDに接続され、ゲートとソースの接続部はFET16aのドレインに接続され、該接続部は接続部Bとなる。FET16aは、ゲートとソースが接続され該接続部は電源端子Vddに接続されている。FET11a及び12aは、同一プロセスで形成されると共に、ペアリングが行われて同一形状、同一特性になるように形成される。また、FET15aはFET12aと、FET16aはFET11aとそれぞれ同一プロセス、同一形状に形成されている。なお、図3における増幅回路の動作原理は図1と同様であるのでその説明を省略する。
【0040】
また、図4において、図3との相違点は、FET11aのゲート・ソース間に接続したバイアス回路と同様に、FET12aのゲート・ソース間をダイオード23及び24で、FET15aのゲート・ソース間をダイオード25及び26で、FET16aのゲート・ソース間をダイオード27及び28でそれぞれバイアスしたことにあり、その動作原理は図2と同様であるのでその説明を省略する。
【0041】
このように、本発明の実施の形態1における半導体集積回路は、エレクトレットマイク7のコンデンサ容量の変化に対する入力電圧変動ΔVinを電圧変換回路で電圧変換する際、ペアリングを行って同一形状、同一特性になるように同一プロセスで形成した2つのディプリションタイプのFETを用いて電圧変換すると共に、電圧変換回路のDC特性において、電圧変換回路の出力電圧Vaが電源電圧Vddの1/2になるようにした。これらのことから、電圧変換回路において、プロセスのばらつきや温度特性のばらつきをなくすことができ、出力電圧のばらつきをなくすことができる。更に、電圧変換回路から出力される出力信号を直流増幅器4においてDC結合で増幅することができ、結合コンデンサを設ける必要がなくなることから、増幅回路を同一チップ上に形成することができるため集積化を容易に行うことができ小型化を図ることができる。
【0042】
実施の形態2.
図5は、本発明の実施の形態2における半導体集積回路の例を示した回路図であり、図5においても、エレクトレットマイクを構成するコンデンサの容量変化による電圧変動を得るための電圧変換回路を備えた増幅回路を例にして示している。なお、図5では、図1と同じものは同じ符号で示しており、ここではその説明を省略すると共に図1との相違点のみ説明する。
【0043】
図5における図1との相違点は、電圧変換回路2に電源電圧Vddを分圧する2つの抵抗45及び46を設け、該抵抗45及び46で分圧した電圧をFET12及び15の各ゲートに入力するようにしたことにあり、これに伴って、図1の電圧変換回路2を電圧変換回路42に、図1の基準バイアス回路3を基準バイアス回路43に、図1の増幅回路1を増幅回路41にしたことにある。
【0044】
図5において、増幅回路41は、電圧変換回路42、基準バイアス回路43及び直流増幅器4で構成されている。増幅回路41の入力端子INは電圧変換回路42に接続されており、電圧変換回路42の出力は直流増幅器4の一方の入力に、基準バイアス回路43の出力は直流増幅器4の他方の入力にそれぞれ接続されている。
電圧変換回路42は、入力端子INに入力される電圧Vinの電圧変換を行ない、該変換された電圧は、直流増幅器4に入力され直流増幅器4で増幅されて出力端子OUTから出力される。このとき、基準バイアス回路43は、直流増幅器4で増幅が行われる際の基準バイアス電圧Vrefを生成して直流増幅器4に出力する。
【0045】
電圧変換回路42は、FET11,12、ダイオード13,14及び抵抗45,46で形成されており、入力端子INに入力される入力電圧VinをディプリションタイプのNチャネルFET11及び12で電圧変換を行っている。抵抗45及び46は直列に接続され、該直列回路は電源端子Vddとアース端子GNDとの間に接続されている。FET12において、ドレインは電源端子Vddに、ゲートは抵抗45と抵抗46との接続部Cにそれぞれ接続され、ソースはFET11のドレインに接続されて接続部Aとなる。
【0046】
次に、基準バイアス回路43は、2つのFET15及び16で形成されており、FET15において、ドレインは電源端子Vddに接続され、ゲートは抵抗45と抵抗46との接続部Cに接続され、ソースはFET16のドレインに接続されて接続部Bとなる。FET16は、ゲートとソースが接続され該接続部はアース端子GNDに接続されている。
【0047】
このような構成において、FET11では、ゲート・ソース間電圧Vgs=0Vのとき、電圧変動ΔVinによるドレイン電流Idの変化ΔIdは、上記(3)式のようになる。一方、FET11のドレイン電流Idの変化ΔIdは、FET12のドレイン電流Idの変化となる。FET12において、ゲート電圧が接続部Cの電圧Vcとなりドレイン電流Idの変化によってゲート・ソース間電圧Vgsが変化する。該変化をΔVgsとすると、FET12におけるドレイン電流Idの変化ΔIdは、下記(6)式のようになる。
ΔId=−2×ΔVgs×β2×Vp……………………(6)
【0048】
従って、上記(3)及び(6)式より、入力電圧Vinの電圧変化ΔVinに対するFET12のゲート・ソース間電圧Vgsの電圧変化ΔVgsは、下記(7)式のようになる。
ΔVgs=(β1/β2)×ΔVin…………………………(7)
【0049】
一方、接続部Aの電圧Vaの変化ΔVaは、FET12のゲート・ソース間電圧Vgsの電圧変化ΔVgsに等しいことから、上記(7)式より、エレクトレットマイク7のコンデンサ容量の変化に対する入力電圧変動ΔVinを電圧変換回路42で電圧変換した値は、FET11及び12の各係数β1及びβ2の比によって決まることが分かる。このことから、FET11及び12を同一プロセスで形成する際にペアリングを行って同一形状、同一特性にすることによって、プロセスによるばらつき、及び温度特性のばらつきがキャンセルされるため、電圧変換回路42の出力であるA点の電位のばらつきを抑制することができる。
【0050】
また、電圧変換回路42のDC特性において、接続部Cの電圧をVcとすると、接続部Aの電圧Vaは、下記(8)式のようになる。
Va=Vc−Vgs………………………………………(8)
上記(8)式より、抵抗45及び46の抵抗値を同一にしてVc=Vdd/2とし、β1及びβ2を同一、すなわちFET11及び12のゲート長とゲート幅を等しくしておくことにより、Vgs=0となってVa=Vdd/2となる。このことから、電圧変換回路42の出力電圧はVdd/2を中心に変動する。
【0051】
ここで、図5では、FET11,12,15,16がディプリションタイプのNチャネルFETの場合を例にして説明したが、ディプリションタイプのPチャネルFETを使用してもよく、このようにした場合、図5の増幅回路41は図6の増幅回路41aのようになる。なお、図6では、図3及び図5と同じものは同じ符号で示しており、ここではその説明を省略する。
図6において、電圧変換回路42aは、FET11a,12a及びダイオード13,14で形成され、バイアス回路43aは、FET15a,16aで形成されている。
【0052】
FET11aにおいて、ゲートは入力端子INに接続されており、ソースは電源端子Vddに接続され、ゲートとソースとの間は、ダイオード13及び14でバイアスされている。また、FET12aにおいて、ドレインはアース端子GNDに、ゲートは抵抗45と抵抗46との接続部Cにそれぞれ接続され、ソースはFET11aのドレインに接続されて接続部Aとなる。
【0053】
次に、FET15aにおいて、ドレインはアース端子GNDに接続され、ゲートは抵抗45と抵抗46との接続部Cに接続され、ソースはFET16aのドレインに接続されて接続部Bとなる。FET16aは、ゲートとソースが接続され該接続部は電源端子Vddに接続されている。なお、図6における増幅回路の動作原理は図5と同様であるのでその説明を省略する。
【0054】
このように、本発明の実施の形態2における半導体集積回路は、エレクトレットマイク7のコンデンサ容量の変化に対する入力電圧変動ΔVinを電圧変換回路で電圧変換する際、ペアリングを行って同一形状、同一特性になるように同一プロセスで形成した2つのディプリションタイプのFETを用いて電圧変換すると共に、電圧変換回路のDC特性において、電圧変換回路の出力電圧Vaが電源電圧Vddの1/2になるようにした。これらのことから、上記実施の形態1と同様の効果を得ることができる。
【0055】
【発明の効果】
請求項1に係る半導体集積回路は、電圧変換回路のDC特性において、電圧変換回路の出力電圧が直流電源電圧の1/2になるようにした。このことから、電圧変換回路から出力される出力信号を増幅器においてDC結合で増幅することができ、結合コンデンサを設ける必要がなくなることから、同一チップ上に形成することができるため集積化を容易に行うことができ小型化を図ることができる。
【0056】
請求項2に係る半導体集積回路は、請求項1において、具体的には、エレクトレットマイクロホンのコンデンサ容量の変化に対する電圧変化を電圧変換回路で電圧変換する際、同一プロセスで形成した2つのディプリションタイプの第1FET及び第2FETを用いて電圧変換するようにした。このことから、プロセスのばらつきや温度特性のばらつきをなくすことができ、出力電圧のばらつきをなくすことができる。
【0057】
請求項3に係る半導体集積回路は、請求項2において、具体的には、エレクトレットマイクロホンのコンデンサ容量の変化に対する電圧変化を電圧変換回路で電圧変換する際、ペアリングを行って同一形状、同一特性になるように同一プロセスで形成した2つのディプリションタイプの第1FET及び第2FETを用いて電圧変換するようにした。このことから、プロセスのばらつきや温度特性のばらつきをなくすことができ、出力電圧のばらつきをなくすことができる。
【0058】
請求項4に係る半導体集積回路は、請求項2又は請求項3のいずれかにおいて、具体的には、第2FETのゲートとソースを第1FETのドレインに接続した。このことから、プロセスのばらつきや温度特性のばらつきをなくすことができ、出力電圧のばらつきをなくすことができる。
【0059】
請求項5に係る半導体集積回路は、請求項2又は請求項3のいずれかにおいて、具体的には、第1FET及び第2FETのそれぞれのゲートとソースとの間に同一構成のバイアス回路を設けた。このことから、プロセスのばらつきや温度特性のばらつきをより確実になくすことができ、出力電圧のばらつきをより確実になくすことができる。
【0060】
請求項6に係る半導体集積回路は、請求項2又は請求項3のいずれかにおいて、具体的には、第2FETのゲート電圧として基準電圧発生回路で生成した基準電圧を用いた。このことから、プロセスのばらつきや温度特性のばらつきをなくすことができ、出力電圧のばらつきをなくすことができる。
【0061】
請求項7に係る半導体集積回路は、請求項4において、具体的には、基準バイアス回路が、ゲートとソースが接続された第3FETと、ゲートとソースが接続され第3FETと直列に接続された第4FETとで形成され、第3FET及び第4FETを同一プロセス上で形成した。このことから、プロセスのばらつきや温度特性のばらつきをより確実になくすことができ、出力電圧のばらつきをより確実になくすことができる。
【0062】
請求項8に係る半導体集積回路は、請求項5において、具体的には、基準バイアス回路が、第1FET及び第2FETに設けられたバイアス回路と同一構成のバイアス回路をゲートとソースとの間に設けられた第3FET及び第4FETを直列に接続して形成され、第3FET及び第4FETを同一プロセス上で形成した。このことから、プロセスのばらつきや温度特性のばらつきをより一層確実になくすことができ、出力電圧のばらつきをより一層確実になくすことができる。
【0063】
請求項9に係る半導体集積回路は、請求項6において、具体的には、基準バイアス回路が、ゲートとソースが接続された第3FETに、基準電圧発生回路で生成された基準電圧がゲートに入力された第4FETを直列に接続して形成され、第3FET及び第4FETを同一プロセス上で形成した。このことから、プロセスのばらつきや温度特性のばらつきをより確実になくすことができ、出力電圧のばらつきをより確実になくすことができる。
【0064】
請求項10に係る半導体集積回路は、請求項7から請求項9のいずれかにおいて、具体的には、第3FETを、第1FETと同一プロセスで同一形状に形成し、上記第4FETを、第2FETと同一プロセスで同一形状に形成した。このことから、プロセスのばらつきや温度特性のばらつきをより確実になくすことができ、出力電圧のばらつきをより確実になくすことができる。
【図面の簡単な説明】
【図1】 本発明の実施の形態1における半導体集積回路の例を示した回路図である。
【図2】 本発明の実施の形態1における半導体集積回路の他の例を示した回路図である。
【図3】 図1の変形例を示した回路図である。
【図4】 図2の変形例を示した回路図である。
【図5】 本発明の実施の形態2における半導体集積回路の例を示した回路図である。
【図6】 図5の変形例を示した回路図である。
【図7】 コンデンサの容量変化による電圧変動を得るための電圧変換回路の従来例を示した図である。
【符号の説明】
1,1a,31,31a,41,41a 増幅回路、 2,2a,32,32a,42,42a 電圧変換回路、 3,3a,33,33a,43,43a バイアス回路、 4 直流増幅器、 7 エレクトレットマイク。
Claims (10)
- エレクトレットマイクロホンのコンデンサ容量の変化に伴う電圧変化を増幅する増幅回路を備えた半導体集積回路において、
上記電圧変化の電圧変換を行う電圧変換回路と、
該電圧変換回路で変換された電圧を増幅する増幅器と、
該増幅器に対して基準バイアス電圧を生成して出力する基準バイアス回路と、を備え、
上記電圧変換回路は、上記電圧変化の中心が増幅器に供給される直流電源電圧の1/2付近の値になるように電圧変換を行うことを特徴とする半導体集積回路。 - 上記電圧変換回路は、
上記電圧変化をドレイン電流の変化に変換する第1FETと、
該第1FETのドレイン電流の変化を電圧に変換する第2FETと、
を備え、
上記第1FET及び第2FETは、同一プロセス上で形成したディプリションタイプのFETであることを特徴とする請求項1に記載の半導体集積回路。 - 上記第1FET及び第2FETは、ゲート長及びゲート幅がそれぞれ同一であることを特徴とする請求項2に記載の半導体集積回路。
- 上記第2FETは、ゲートとソースが上記第1FETのドレインに接続されることを特徴とする請求項2又は請求項3のいずれかに記載の半導体集積回路。
- 上記第1FET及び第2FETは、ゲートとソースとの間に同一構成のバイアス回路がそれぞれ接続されることを特徴とする請求項2又は請求項3のいずれかに記載の半導体集積回路。
- 上記電圧変換回路は、所定の基準電圧を生成する基準電圧発生回路を備え、該基準電圧発生回路は、生成した基準電圧を上記第2FETのゲートに出力することを特徴とする請求項2又は請求項3のいずれかに記載の半導体集積回路。
- 上記基準バイアス回路は、
ゲートとソースが接続された第3FETと、
ゲートとソースが接続され、該第3FETと直列に接続された第4FETと、で形成され、
上記第3FET及び第4FETは、同一プロセス上で形成したディプリションタイプのFETであり、直流電源電圧を分圧して所定の基準バイアス電圧を生成し出力することを特徴とする請求項4に記載の半導体集積回路。 - 上記基準バイアス回路は、
ゲートとソースとの間に上記バイアス回路が接続された第3FETと、
ゲートとソースとの間に上記バイアス回路が接続され、該第3FETと直列に接続された第4FETと、
で形成され、
上記第3FET及び第4FETは、同一プロセス上で形成したディプリションタイプのFETであり、直流電源電圧を分圧して所定の基準バイアス電圧を生成し出力することを特徴とする請求項5に記載の半導体集積回路。 - 上記基準バイアス回路は、
ゲートとソースが接続された第3FETと、
上記基準電圧発生回路で生成された基準電圧がゲートに入力され、該第3FETと直列に接続された第4FETと、
とで形成され、
上記第3FET及び第4FETは、同一プロセス上で形成したディプリションタイプのFETであり、直流電源電圧を分圧して所定の基準バイアス電圧を生成し出力することを特徴とする請求項6に記載の半導体集積回路。 - 上記第3FETは、第1FETと同一プロセスで同一形状に形成され、上記第4FETは、第2FETと同一プロセスで同一形状に形成されることを特徴とする請求項7から請求項9のいずれかに記載の半導体集積回路。
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