JP4573602B2 - 増幅装置 - Google Patents

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本発明は、増幅装置に関する。

様々な分野の制御システムでは、アナログセンサにおいて検出された段階でのアナログ信号は微小な電流／電圧レベルであるために、当該制御システム内部で処理可能なレベルまで増幅すべく、初段の増幅装置（プリアンプ）が設けられる。

ここで、増幅装置を有した制御システムの一例として、主に携帯電話の送話側のマイクロフォンとして利用されるエレクトレットコンデンサマイクロフォン（以下、ＥＣＭ）システム（例えば、以下に示す特許文献１参照）を図１２に例示する。

ＥＣＭシステムは、Ｖｉｎ端子９０１、Ｖｄｄ端子９０２、Ｇｎｄ端子９０３を有した増幅装置としての３端子増幅装置９００に対して、Ｖｉｎ端子９０１には導電性薄膜を接地させたエレクトレットコンデンサ２０３の固定電極と接続し、Ｖｄｄ端子９０２には抵抗値Ｒｌの負荷抵抗２００を介して電源ライン２０１と接続し、Ｇｎｄ端子９０３を接地して構成される。

エレクトレットコンデンサ２０３は、導電性薄膜と固定電極とを対向させて構成される。なお、導電性薄膜は、予め直流電源（数１０〜１００Ｖ程度）によって帯電させており、導電性薄膜に対して音声信号が空気の疎密波として伝わると膜の振動がなされる。そして、エレクトレットコンデンサ２０３の容量値Ｃｍｉｃ（３ｐＦ程度）が変化し、この容量値Ｃｍｉｃの変化に応じた交流の電圧波形（以下、交流信号）が生じる。なお、この交流信号は、通常、直流成分が接地電位であり、数１０ｍＶ程度の微小な振幅レベルを有する。

３端子増幅装置９００は、ゲート電極にはＶｉｎ端子９０１が接続され、ドレイン電極にはＶｄｄ端子９０２が接続され、ソース電極にはＧｎｄ端子９０３が接続されたソース接地の接合型電界効果トランジスタ（以下、Ｊ−ＦＥＴ）９０４と、Ｊ−ＦＥＴ９０４のゲート電極とソース電極との間を配線した信号ライン間に設けられゲート電極のレベルを接地電位に安定化させるための抵抗素子９０５と、によって構成される。

ここで、３端子増幅装置９００の入力部の特性としては、入力抵抗（抵抗素子９０５等）及び入力容量（Ｊ−ＦＥＴ９０４の寄生容量等）に対してつぎの点が求められる。

まず、入力抵抗の場合、高抵抗値が求められる。すなわち、エレクトレットコンデンサ２０３と、入力抵抗と、によって高域通過フィルタが構成されており、１００Ｈｚ程度の可聴帯域にある音声信号を減衰させることなく、３端子増幅装置９００へと入力させるためには、抵抗素子９０５の抵抗値は数１００Ｍ〜数Ｇ（Ω）程度が必要となる。なお、高域通過フィルタのカットオフ周波数ｆ１は、入力抵抗の抵抗値をＲｉｎとして表した場合、つぎの（式１）で定められる。
ｆ１＝１／（２×π×Ｒｉｎ×Ｃｍｉｃ） ・・・ （式１）
例えば、エレクトレットコンデンサ２０３の容量値Ｃｍｉｃを３ｐＦ、カットオフ周波数ｆ１を５０Ｈｚとした場合、入力抵抗の抵抗値Ｒｉｎは１０６１Ｍ（Ω）となる。

つぎに、入力容量の場合、低容量値が求められる。すなわち、３端子増幅装置９００の入力容量は、エレクトレットコンデンサ２０３と直列接続される。このため、入力容量の容量値が大きい場合、エレクトレットコンデンサ２０３において発生した交流信号が分割されてしまい、３端子増幅装置９００へ入力する段階で交流信号のレベルが低下する恐れがある。また、入力抵抗の抵抗値が大きいため、入力抵抗と入力容量との積で定まる時定数を抑える点からも、入力容量は低容量が求められる。

また、３端子増幅装置９００で用いられる増幅素子としては、高入力抵抗、低入力容量、低雑音といった点でのバランスに優れたソース接地型のＪ−ＦＥＴ９０４が採用される。なお、ソース接地型のＪ−ＦＥＴ９０４の増幅利得Ａｖは、Ｊ−ＦＥＴ９０４のコンダクタンスをｇｍ、入力容量等による減衰量をＡＴＴｉｎとして表した場合、つぎの（式２）で定められる。
Ａｖ＝ｇｍ×Ｒｌ−ＡＴＴｉｎ ・・・ （式２）
特開２００３−２４３９４４号公報

ところで、Ｊ−ＦＥＴの増幅利得は、（式２）で示したように、Ｊ−ＦＥＴのコンダクタンスｇｍに応じて変化する。しかし、Ｊ−ＦＥＴのコンダクタンスｇｍは、一般的に、“−５０〜２００”％程度の潜在的なバラつきがあり、コンダクタンスｇｍのランク分類がなされて管理される程である。よって、同一タイプのＪ−ＦＥＴであったとしても、コンダクタンスｇｍのバラつきによってＪ−ＦＥＴの増幅利得にもバラつきが生じてしまい、ひいては、Ｊ−ＦＥＴを用いた増幅装置（３端子増幅装置９００等）の増幅利得にもバラつきが生じるのである。

さらに、図１３に示すように、Ｊ−ＦＥＴの増幅利得を増加させる場合には、ドレイン飽和電流Ｉｄｓｓ（２００μＡ程度）をも増加させなければならない。ドレイン飽和電流Ｉｄｓｓが増加することで消費電流も増加するため、Ｊ−ＦＥＴの増幅利得の増加には消費電流の点から制限がなされる。すなわち、Ｊ−ＦＥＴの増幅利得の向上と、消費電流の低減化、との間には二律背反の関係が成り立つのである。

このように、増幅装置として用いられる増幅素子として、Ｊ−ＦＥＴは高入力抵抗、低入力容量、低雑音といった点でのバランスに優れるものの、その増幅利得を調整しづらいという課題が生じていた。

前述した課題を解決するための主たる第１の本発明は、交流信号が入力される第１の端子と、外付けの第１の抵抗素子を介して電源ラインと接続される第２の端子と、接地させる第３の端子と、前記第２の端子と前記第３の端子との間を配線した信号ライン間に設ける第２の抵抗素子と、正の電源端子は前記第２の端子と前記第２の抵抗素子との間の信号ラインと接続されるとともに、負の電源端子は前記第３の端子と接続され、反転／非反転入力端子のうち、一方の入力端子には前記第１の端子から前記交流信号が入力されるとともに、他方の入力端子には前記交流信号に応じた出力が前記第２の端子と前記第２の抵抗素子との間の信号ラインを介して帰還され、前記一方の入力端子と前記他方の入力端子との間には、前記一方の入力端子の接地電位を基準とした、前記交流信号の最大振幅レベルを超える正のオフセット電圧を予め生じさせてある差動増幅器と、前記第１の端子と前記一方の入力端子との間の信号ラインと、前記第３の端子と、の間を配線した信号ライン間に設けられ、前記一方の端子に入力される前記交流信号の直流成分を接地電位へと安定化させる第３の抵抗素子と、を有しており、前記第１の抵抗素子及び前記第２の抵抗素子の抵抗値に基づいて増幅させた前記交流信号の電圧波形を前記第２の端子に生じさせること、とする。

また、前述した課題を解決するための主たる第２の本発明は、交流信号が入力される第１の端子と、外付けの第１の抵抗素子を介して第１の電源ラインと接続される第２の端子と、接地させる第３の端子と、第２の電源ラインと接続される第４の端子と、前記第２の端子と前記第３の端子との間を配線した信号ライン間に設ける第２の抵抗素子と、正の電源端子は前記第４の端子と接続されるとともに、負の電源端子は前記第３の端子と接続され、反転／非反転入力端子のうち、一方の入力端子には前記第１の端子から前記交流信号が入力されるとともに、他方の入力端子には前記交流信号に応じた出力が前記第２の端子と前記第２の抵抗素子との間の信号ラインを介して帰還され、前記一方の入力端子と前記他方の入力端子との間には、前記一方の入力端子の接地電位を基準とした、前記交流信号の最大振幅レベルを超える正のオフセット電圧を予め生じさせてある差動増幅器と、前記第１の端子と前記一方の入力端子との間の信号ラインと、前記第３の端子と、の間を配線した信号ライン間に設けられ、前記一方の端子に入力される前記交流信号の直流成分を接地電位へと安定化させる第３の抵抗素子と、を有しており、前記第１の抵抗素子及び前記第２の抵抗素子の抵抗値に基づいて増幅させた前記交流信号の電圧波形を前記第２の端子に生じさせること、とする。

また、前述した課題を解決するための主たる第３の本発明は、交流信号が入力される第１の端子と、電源ラインと接続される第２の端子と、接地させる第３の端子と、前記第２の端子と前記第３の端子との間を配線した信号ライン間に直列接続させた第１の抵抗素子及び第２の抵抗素子と、前記第１の抵抗素子と前記第２の抵抗素子との間の信号ラインと接続される第４の端子と、正の電源端子は前記第２の端子と接続されるとともに、負の電源端子は前記第３の端子と接続され、反転／非反転入力端子のうち、一方の入力端子には前記第１の端子から前記交流信号が入力されるとともに、他方の入力端子には前記交流信号に応じた出力が前記第１の抵抗素子と前記第２の抵抗素子との間の信号ラインを介して帰還され、前記一方の入力端子と前記他方の入力端子との間には、前記一方の入力端子の電位を基準とした、前記交流信号の最大振幅レベルを超える正のオフセット電圧を予め生じさせてある差動増幅器と、前記第１の端子と前記一方の入力端子との間の信号ラインと、前記第３の端子と、の間を配線した信号ライン間に設けられ、前記一方の端子に入力される前記交流信号の直流成分を接地電位へと安定化させる第３の抵抗素子と、を有しており、前記第１の抵抗素子及び前記第２の抵抗素子の抵抗値に基づいて増幅させた前記交流信号の電圧波形を前記第４の端子に生じさせること、とする。

また、前述した課題を解決するための主たる第４の本発明は、交流信号が入力される第１の端子と、電源ラインと接続される第２の端子と、接地させる第３の端子と、正の電源端子は前記第２の端子と接続されるとともに、負の電源端子は前記第３の端子と接続され、反転／非反転入力端子のうち、一方の入力端子には前記第１の端子から前記交流信号が入力されるとともに、他方の入力端子には前記交流信号に応じた出力が第１の抵抗素子を介して帰還され、前記一方の入力端子と前記他方の入力端子との間には、前記一方の入力端子の電位を基準とした、前記交流信号の最大振幅レベルを超える正のオフセット電圧を予め生じさせてある差動増幅器と、前記第１の抵抗素子と前記他方の入力端子との間の信号ラインと、前記第３の端子と、の間を配線した信号ライン間に設ける第２の抵抗素子と、前記差動増幅器の出力と接続される第４の端子と、前記第１の端子と前記一方の入力端子との間の信号ラインと、前記第３の端子と、の間を配線した信号ライン間に設けられ、前記一方の端子に入力される前記交流信号の直流成分を接地電位へと安定化させる第３の抵抗素子と、を有しており、前記第１の抵抗素子及び前記第２の抵抗素子の抵抗値に基づいて増幅させた前記交流信号の電圧波形を前記第４の端子に生じさせること、とする。

本発明によれば、増幅利得の調整が容易な増幅装置を提供することができる。

＝＝＝ ３端子増幅装置 ＝＝＝
＜第１実施形態＞
＜＜３端子増幅装置の構成＞＞
図１は、本願請求項１及び２に記載の『増幅装置』の一実施形態に係る３端子増幅装置１００を用いたＥＣＭシステムの構成を示す図である。なお、３端子増幅装置１００のＶｉｎ端子１０１、Ｖｄｄ端子１０２、Ｇｎｄ端子１０３に外付けされる部品は、図１２に示した従来のＥＣＭシステムと同様であるため、同一の符号を付する。

図２は、３端子増幅装置１００の構成を示す図である。なお、本願請求項１との対応づけとして、Ｖｉｎ端子１０１は『第１の端子』、Ｖｄｄ端子１０２は『第２の端子』、Ｇｎｄ端子１０３は『第３の端子』、負荷抵抗２００は『第１の抵抗素子』、抵抗素子１０４は『第２の抵抗素子』、差動増幅器１０５は『差動増幅器』、抵抗素子１０７は『第３の抵抗素子』に夫々対応するものである。また、Ｎ型ＭＯＳＦＥＴ１０６は、本願請求項２に記載の『トランジスタ』と対応するものである。

Ｖｉｎ端子１０１は、直流成分が接地電位（ゼロ電位）である交流信号が入力される端子である。なお、交流信号とは、エレクトレットコンデンサ２０３において発生した音声信号に応じた交流電圧波形である。Ｖｄｄ端子１０２は、外付けされる抵抗値Ｒｌの負荷抵抗２００を介して電源電圧Ｖｄｄの電源ライン２０１と接続される端子である。Ｇｎｄ端子１０３は、接地用の端子である。

すなわち、３端子増幅装置１００は、従来のＥＣＭシステムにおける従来の３端子増幅装置９００と同一な端子構成であり、従来の３端子増幅装置９００の外付け回路を変更する必要がなく、ＥＣＭシステムに組み込むことができる。

抵抗値Ｒｓの抵抗素子１０４は、Ｖｄｄ端子１０２とＧｎｄ端子１０３との間を配線した信号ライン間に設けるものである。抵抗素子１０４は、負荷抵抗２００との組み合わせによって、Ｎ型ＭＯＳＦＥＴ１０６のドレイン−ソース電流Ｉｄｓを設定するために用いられる。

差動増幅器１０５は、つぎのように構成される。まず、正の電源端子はＶｄｄ端子１０２と抵抗素子１０４との間の信号ラインと接続されるとともに負の電源端子はＧｎｄ端子１０３と接続される。また、非反転入力端子（『一方の入力端子』）にはＶｉｎ端子１０１から交流信号が入力されるとともに、反転入力端子（『他方の入力端子』）には交流信号に応じた出力がＶｄｄ端子１０２と抵抗素子１０４との間の信号ラインを介して帰還される。すなわち、差動増幅器１０５は、増幅利得が“１”のボルテージフォロワ構成を呈する。

さらに、非反転入力端子と反転入力端子との間には、非反転入力端子に入力される交流信号の接地電位（直流成分）を基準とした、交流信号の最大振幅レベルを超える正のオフセット電圧Ｖｂを予め生じさせてある。すなわち、非反転入力端子と反転入力端子との間に正のオフセット電圧Ｖｂを生じさせない場合には、Ｎ型ＭＯＳＦＥＴ１０６のソース電極と抵抗素子１０４との間において、非反転入力端子に入力される交流信号をそのまま再現することができない。なぜなら、抵抗素子１０４の一方の端子は接地させた状態にあるため、非反転入力端子に入力される交流信号は正の振幅のみを有した半波波形として再現されるからである。このため、非反転入力端子と反転入力端子との間に予め生じさせるオフセット電圧Ｖｂとしては、非反転入力端子に入力される交流信号の最大増幅レベルを超えることとする。

Ｎ型ＭＯＳＦＥＴ１０６は、導通／非導通を制御するためのゲート電極（『制御電極』）と、Ｖｄｄ端子１０２側の信号ラインに接続するドレイン電極（『第１の電極』）と、抵抗素子１０４側の信号ラインに接続するソース電極（『第２の電極』）とを有した、Ｖｄｄ端子１０２と抵抗素子１０４との間の信号ライン間に設けるものであり、所謂ソース接地型の構成を呈する。よって、Ｎ型ＭＯＳＦＥＴ１０６の増幅利得Ａｖは、「抵抗値Ｒｌ／抵抗値Ｒｓ」で定めることができる。また、差動増幅器１０５の出力をＮ型ＭＯＳＦＥＴ１０６のゲート電極に接続させるとともに、Ｎ型ＭＯＳＦＥＴ１０６のソース電極と反転入力端子との間を接続させることで、差動増幅器１０５の出力を非反転入力端子に帰還させてある。

抵抗値Ｒｉｎの抵抗素子１０７は、Ｖｉｎ端子１０１と非反転入力端子との間の信号ラインと、Ｇｎｄ端子１０３と、の間を配線した信号ライン間に設けるものである。なお、抵抗素子１０７の抵抗値Ｒｉｎは、数１００Ｍ〜数Ｇ（Ω）程度であり、非反転入力端子に入力される交流信号の直流成分を接地電位に安定化させる目的で用いられる。この抵抗素子１０７は、ダイオード素子に置き換えてもよい。すなわち、ダイオード素子のアノード／カソード電極間の電位差がほとんどなく、当該ダイオード素子は高インピーダンス状態となるからである。さらに、抵抗素子１０７は、定常的に導通状態とさせたトランジスタへと置き換えても良い。なお、導通状態のトランジスタとしては、例えば、ゲート電極に電源電圧を供給したＮ型ＭＯＳＦＥＴや、ゲート電極を接地させたＰ型ＭＯＳＦＥＴ等であり、等価的に抵抗素子として取り扱うことができる。

このように、３端子増幅装置１００は、従来の場合のようにＪ−ＦＥＴを用いるのではなく、差動増幅器１０５を用いて構成する。そして、３端子増幅装置１００は、負荷抵抗２００の抵抗値Ｒｌと抵抗素子１０４の抵抗値Ｒｓで定められる増幅利得Ａｖ（＝抵抗値Ｒｌ／抵抗値Ｒｓ）に応じて増幅させた交流信号の電圧波形を、Ｖｄｄ端子１０２やＶｏｕｔ端子２０２に生じさせるのである。

なお、Ｖｄｄ端子１０２やＶｏｕｔ端子２０２に現れる交流信号の電圧波形は、Ｎ型ＭＯＳＦＥＴ１０６がソース接地型のため、非反転入力端子に入力された段階の交流信号と比較して位相が反転することとなる。また、Ｖｄｄ端子１０２やＶｏｕｔ端子２０２に現れる交流信号の直流成分は、電源電圧Ｖｄｄから負荷抵抗２００の電圧降下分（＝（Ｒｌ／Ｒｓ）・Ｖｂ）を減算したものとなる。

３端子増幅装置１００では、従来の場合のようにＪ−ＦＥＴを用いないため、Ｊ−ＦＥＴのコンダクタンスｇｍのバラつきを何ら考慮することがなくなる。なお、抵抗値Ｒｌ、Ｒｓのバラつきは、一般的なＩＣプロセスの場合、“±２０”％程度に抑えられるため、従来のＪ−ＦＥＴを用いた場合と比較して、増幅利得のバラつき幅を低減することができる。

また、３端子増幅装置１００では、Ｊ−ＦＥＴのコンダクタンスｇｍのランク分類が不要となるため、その分、製造工数の低減化や歩留まりを安定化させることができる。さらに、Ｊ−ＦＥＴにおいては高温時にゲートリークが発生しやすくなるが、その点も考量する必要がなくなる。

さらに、従来のＪ−ＦＥＴを用いた場合では、増幅利得の増加に応じてドレイン飽和電流Ｉｄｄｓも増加するので、消費電流の観点から増幅利得の制限がなされる。一方、３端子増幅装置１００では、負荷抵抗２００の抵抗値Ｒｌと抵抗素子１０４の抵抗値Ｒｓに基づいて、消費電流の影響が少なく、増幅利得を調整できる。

以上、本発明に係る３端子増幅装置１００によれば、増幅利得を容易に調整することができるのである。

＜＜差動増幅器＞＞
図３をもとに差動増幅器１０５の詳細な構成例を説明する。
差動増幅器１０５は、Ｖｉｎ端子１０１及び非反転入力端子を導通／非導通を制御するためのゲート電極（『第１の制御電極』）と接続させたＰ型ＭＯＳＦＥＴ１１２（『第１のトランジスタ』）と、Ｎ型ＭＯＳＦＥＴ１０６と抵抗素子１０４との接続点及び反転入力端子を導通／非導通を制御するためのゲート電極（『第２の制御電極』）と接続させたＰ型ＭＯＳＦＥＴ１１３（『第２のトランジスタ』）と、によって構成される差動トランジスタ対を有する。なお、差動トランジスタ対において、互いのソース電極が共通に接続させており、この共通ソース接続点には、ゲート電極がバイアスされ且つソース電極がＶｄｄ端子１０２に接続されたＰ型ＭＯＳＦＥＴ１１０のドレイン電極が接続される。また、差動トランジスタ対において、ドレイン電極側には、Ｎ型ＭＯＳＦＥＴ１１４、１１５によって構成される電流ミラー回路が接続される。

差動増幅器１０５は、さらに、ゲート電極がバイアスされ且つソース電極がＶｄｄ端子１０２に接続されたＰ型ＭＯＳＦＥＴ１１１と、ゲート電極が電流ミラー回路の出力（Ｐ型ＭＯＳＦＥＴ１１２とＮ型ＭＯＳＦＥＴ１１４との接続点）と接続され且つソース電極がＧｎｄ端子１０３に接続されたＮ型ＭＯＳＦＥＴ１１６が直列接続される。また、Ｐ型ＭＯＳＦＥＴ１１１とＮ型ＭＯＳＦＥＴ１１６との接続点は、Ｎ型ＭＯＳＦＥＴ１０６のゲート電極と接続される。

差動増幅器１０５は、前述したような構成に基づいて、つぎのような動作を呈する。すなわち、負荷抵抗２００からＶｄｄ端子１０２に流れ込む電流は、Ｎ型ＭＯＳＦＥＴ１０６のドレイン−ソース電流Ｉｄｓと、差動増幅器１０５へのバイアス電流Ｉｓとに分流されており、さらに、バイアス電流Ｉｓは、Ｐ型ＭＯＳＦＥＴ１１０、１１１夫々のドレイン−ソース電流Ｉｄｓへと分流される。

ここで、差動トランジスタ対では、非反転入力端子（Ｐ型ＭＯＳＦＥＴ１１２のゲート電極）と反転入力端子（Ｐ型ＭＯＳＦＥＴ１１３のゲート電極）に夫々入力される信号レベルの割合に応じて、Ｐ型ＭＯＳＦＥＴ１１０のドレイン−ソース電流Ｉｄｓを分配し、Ｐ型ＭＯＳＦＥＴ１１２、１１３夫々にドレイン−ソース電流Ｉｄｓを流すこととなる。

なお、差動増幅器１０５はボルテージフォロワ構成であるため、非反転入力端子と反転入力端子に夫々入力される信号の交流成分は同一振幅となる。また、非反転入力端子と反転入力端子に夫々入力される信号の直流成分は、予め生じさせておいたオフセット電圧Ｖｂ分、反転入力端子側が高くなる。

よって、差動トランジスタ対では、Ｐ型ＭＯＳＦＥＴ１１３と比較して、Ｐ型ＭＯＳＦＥＴ１１２にはオフセット電圧Ｖｂ分だけ少ないドレイン−ソース電流Ｉｄｓが流れる。そして、Ｎ型ＭＯＳＦＥＴ１１６には、そのドレイン−ソース電流Ｉｄｓの差分に応じたゲート−ソース間電圧Ｖｇｓが誘起される。この結果、Ｎ型ＭＯＳＦＥＴ１０６のソース電極と抵抗素子１０４との間の接続点には、非反転入力端子に入力された交流信号と同一の信号振幅であり、且つ、直流成分が接地電位からオフセット電圧Ｖｂ分レベルシフトした信号が現れる。

また、Ｎ型ＭＯＳＦＥＴ１０６のソース電極と抵抗素子１０４との間の接続点に現れた信号は、抵抗素子１０４によって電流へと変換される。ここで、Ｎ型ＭＯＳＦＥＴ１０６のドレイン電極は負荷抵抗２００を介して電源ライン２０１と接続されており、負荷抵抗２００にも抵抗素子１０４と同様の電流が流れる。この結果、Ｖｏｕｔ端子２０２には、非反転入力端子に入力された交流信号に対して、位相が反転しており、且つ、増幅利得Ａｖ（＝Ｒｌ／Ｒｓ）によって振幅の増幅がなされた、出力信号が現れるのである。なお、出力信号の振幅レベルは、言うまでもなく、負荷抵抗２００の抵抗値Ｒｌによって調整可能となる。

＜オフセット電圧Ｖｂ＞
図４は、差動増幅器１０５において差動トランジスタ対を構成するＰ型ＭＯＳＦＥＴ１１２、１１３の模式図である。

Ｐ型ＭＯＳＦＥＴ１１２、１１３は、Ｎ型シリコン基板１０上にＰ型拡散層のドレイン電極１１及びソース電極１２が形成される。また、Ｎ型シリコン基板１０上において、ドレイン電極１１とソース電極１２との間にはシリコン酸化膜を介してゲート電極１３が形成される。一般的に、ゲート電極１３は、ゲート長Ｌ及びゲート幅Ｗによって当該サイズが設定される。

よって、非反転入力端子と反転入力端子との間のオフセット電圧Ｖｂは、例えば、Ｐ型ＭＯＳＦＥＴ１１２、１１３夫々のゲート−ソース間電圧Ｖｇｓ自体にオフセット電圧を生じさせるべく、夫々のゲート電極１３のサイズを異ならせておくことで、予め生じさせることができる。具体的には、例えば、Ｐ型ＭＯＳＦＥＴ１１２と比べてＰ型ＭＯＳＦＥＴ１１３のゲート−ソース間電圧Ｖｇｓを予め低く設定すればよい。よって、Ｐ型ＭＯＳＦＥＴ１１２と比べてＰ型ＭＯＳＦＥＴ１１３のゲート幅Ｗを予め長く設定したり、ゲート長Ｌを短く設定することで、夫々のゲート電極１３における電流密度に差を与えて、所望のオフセット電圧Ｖｂを生じさせるのである。

＜第２実施形態＞
図５に示す３端子増幅装置１００は、図２に示した３端子増幅装置１００に対して、抵抗素子１０８、１０９を新たに設けた場合である。なお、図５に示す３端子増幅装置１００は、本願請求項３に記載の『増幅装置』に対応したものである。よって、本願請求項３との対応づけとして、抵抗素子１０８は『第４の抵抗素子』、抵抗素子１０９は『第５の抵抗素子』に夫々対応する。

抵抗値Ｒｂの抵抗素子１０８は、Ｎ型ＭＯＳＦＥＴ１０６のソース電極と反転入力端子との間を配線した信号ライン間に設けるものである。抵抗値Ｒａの抵抗素子１０９は、抵抗素子１０８と反転入力端子との間の信号ラインと、Ｇｎｄ端子１０３と、の間を配線した信号ライン間に設けるものである。

すなわち、差動増幅器１０５は、増幅利得が“１”のボルテージフォロワ構成ではなく、増幅利得が“（Ｒａ＋Ｒｂ）／Ｒａ”の非反転増幅器の構成を呈することとなる。よって、非反転入力端子に入力される交流信号の振幅をＸとした場合、Ｎ型ＭＯＳＦＥＴ１０６のソース電極と抵抗素子１０４との間の接続点に現れる信号の振幅は、“（Ｒａ＋Ｒｂ）／Ｒａ・Ｘ）”となり、図２に示した３端子増幅装置１００の増幅利得よりも高くなる。

ところで、差動増幅器１０５は、本来、差動トランジスタ対夫々のトランジスタへのバイアスが同一であることが好ましく、オフセット電圧Ｖｂの大きさは、差動出力の歪を生じさせないように仕様上制限がなされる。よって、オフセット電圧Ｖｂは低いほど好ましいのである。そこで、図５に示す３端子増幅装置１００は、図２に示した３端子増幅装置１００の増幅利得よりも高くできるため、反転入力端子と非反転入力端子との間に必要なオフセット電圧Ｖｂを、抵抗素子１０８の抵抗値Ｒｂ及び抵抗素子１０９の抵抗値Ｒａに基づいて減少させることができるのである。

＜第３実施形態＞
図２や図５に示した３端子増幅装置１００において、Ｎ型ＭＯＳＦＥＴ１０６をＰ型ＭＯＳＦＥＴや、ＮＰＮ型バイポーラトランジスタ、ＰＮＰ型バイポーラトランジスタへと置き換えてもよい。図６は、図２に示した３端子増幅装置１００におけるＮ型ＭＯＳＦＥＴ１０６をＰ型ＭＯＳＦＥＴ１１９へと置き換えた場合を示したものである。図６に示すように、Ｎ型ＭＯＳＦＥＴ１０６の場合と比較してゲート電極とドレイン電極が反転するため、差動増幅器１０５の極性もまた逆となる。

＝＝＝ ４端子増幅装置 ＝＝＝
＜第１実施形態＞
図７は、本願請求項４及び５に記載の『増幅装置』の一実施形態に係る４端子増幅装置４００を用いたＥＣＭシステムの構成を示す図である。

図８は、４端子増幅装置４００の構成を示す図である。なお、本願請求項４との対応づけとして、Ｖｉｎ端子４０１は『第１の端子』、Ｖｄｄ端子４０２は『第２の端子』、Ｇｎｄ端子４０３は『第３の端子』、Ｖｄｄ２端子４０４は『第４の端子』、負荷抵抗２００は『第１の抵抗素子』、抵抗素子４０５は『第２の抵抗素子』、差動増幅器４０６は『差動増幅器』、抵抗素子４０８は『第３の抵抗素子』に夫々対応するものである。また、Ｎ型ＭＯＳＦＥＴ４０７は、本願請求項５に記載の『トランジスタ』と対応するものである。

Ｖｉｎ端子４０１は、直流成分が接地電位（ゼロ電位）である交流信号が入力される端子である。Ｖｄｄ端子４０２は、外付けされる抵抗値Ｒｌの負荷抵抗２００を介して電源電圧Ｖｄｄの電源ライン２０１と接続される端子である。Ｇｎｄ端子４０３は、接地用の端子である。Ｖｄｄ２端子４０４は、電源電圧Ｖｄｄとは独立した電源電圧Ｖｄｄ２の電源ライン２０６と接続される。

抵抗値Ｒｓの抵抗素子４０５は、Ｖｄｄ端子４０２とＧｎｄ端子４０３との間を配線した信号ライン間に設けるものである。

差動増幅器４０６は、つぎのように構成される。まず、正の電源端子はＶｄｄ２端子４０４と接続されるとともに負の電源端子はＧｎｄ端子４０３と接続される。また、非反転入力端子（『一方の入力端子』）にはＶｉｎ端子４０１から交流信号が入力されるとともに、反転入力端子（『他方の入力端子』）には交流信号に応じた出力がＶｄｄ端子４０２と抵抗素子４０５との間の信号ラインを介して帰還される。すなわち、差動増幅器４０６は、ボルテージフォロワ構成を呈する。さらに、非反転入力端子と反転入力端子との間には、非反転入力端子に入力される交流信号の接地電位（直流成分）を基準とした、交流信号の最大振幅レベルを超える正のオフセット電圧Ｖｂを予め生じさせてある。

Ｎ型ＭＯＳＦＥＴ４０７は、導通／非導通を制御するためのゲート電極（『制御電極』）と、Ｖｄｄ端子４０２側の信号ラインに接続するドレイン電極（『第１の電極』）と、抵抗素子４０５側の信号ラインに接続するソース電極（『第２の電極』）とを有した、Ｖｄｄ端子４０２と抵抗素子４０５との間の信号ライン間に設けるものであり、所謂ソース接地型の構成を呈する。よって、Ｎ型ＭＯＳＦＥＴ４０７の増幅利得Ａｖは、「抵抗値Ｒｌ／抵抗値Ｒｓ」で定めることができる。また、差動増幅器４０６の出力をＮ型ＭＯＳＦＥＴ４０７のゲート電極に接続させるとともに、Ｎ型ＭＯＳＦＥＴ４０７のソース電極と反転入力端子との間を接続させることで、差動増幅器４０６の出力を反転入力端子に帰還させてある。

抵抗値Ｒｉｎ（数１００Ｍ〜数Ｇ（Ω）程度）の抵抗素子４０８は、Ｖｉｎ端子４０１と非反転入力端子との間の信号ラインと、Ｇｎｄ端子４０３と、の間を配線した信号ライン間に設けるものであり、非反転入力端子に入力される交流信号の直流成分を接地電位に安定化させる目的で用いられる。なお、抵抗素子１０７と同様に、ダイオード素子や導通状態のトランジスタに置き換えてもよい。

ここで、４端子増幅装置４００は、３端子増幅装置１００と基本的には同様な構成であるため、３端子増幅装置１００の場合と同様に、増幅利得の調整を容易とさせる効果が得られる。なお、４端子増幅装置４００の構成において、３端子増幅装置１００と大きく異なる点は、Ｖｄｄ２端子４０４を設け、さらに、差動増幅器４０６へと供給する電源電圧Ｖｄｄ２の供給ラインを、負荷抵抗２００を介してＮ型ＭＯＳＦＥＴ４０７へと供給する電源電圧Ｖｄｄの供給ラインとは独立させた点にある。

よって、３端子増幅装置１００の場合、差動増幅器１０５へと供給する電流Ｉｂが負荷抵抗２００に流れてしまい、その結果生じるノイズ成分が、Ｖｏｕｔ端子２０２に出現する波形へと重畳されていたが、４端子増幅装置４００の場合、電源ライン２０６から差動増幅器４０６へと流れる電流Ｉｂが、負荷抵抗２００へと流れなくて済む。このため、４端子増幅装置４００では、源電圧特性が優れるとともに、Ｖｏｕｔ端子２０２に出現する波形のＳ／Ｎ比の改善がなされる。

＜第２実施形態＞
図９は、本願請求項６及び７に記載の『増幅装置』の一実施形態に係る４端子増幅装置５００を用いたＥＣＭシステムの構成を示す図である。

図１０は、４端子増幅装置５００の構成を示す図である。なお、本願請求項６との対応づけとして、Ｖｉｎ端子５０１は『第１の端子』、Ｖｄｄ端子５０２は『第２の端子』、Ｇｎｄ端子５０３は『第３の端子』、Ｖｏｕｔ端子５０４は『第４の端子』、負荷抵抗５０５は『第１の抵抗素子』、抵抗素子５０６は『第２の抵抗素子』、差動増幅器５０７は『差動増幅器』、抵抗素子５０９は『第３の抵抗素子』に夫々対応するものである。また、Ｎ型ＭＯＳＦＥＴ５０８は、本願請求項７に記載の『トランジスタ』と対応するものである。

Ｖｉｎ端子５０１は、直流成分が接地電位（ゼロ電位）である交流信号が入力される端子である。Ｖｄｄ端子５０２は、電源電圧Ｖｄｄの電源ライン２０１と接続される端子である。Ｇｎｄ端子５０３は、接地用の端子である。Ｖｏｕｔ端子５０４は、負荷抵抗５０５と抵抗素子５０６との接続点と接続される端子である。

差動増幅器５０７は、つぎのように構成される。まず、正の電源端子はＶｄｄ端子５０２と接続されるとともに負の電源端子はＧｎｄ端子５０３と接続される。また、非反転入力端子（『一方の入力端子』）にはＶｉｎ端子５０１から交流信号が入力されるとともに、反転入力端子（『他方の入力端子』）には交流信号に応じた出力が負荷抵抗５０５と抵抗素子５０６との間の信号ラインを介して帰還される。すなわち、差動増幅器５０７は、ボルテージフォロワ構成を呈する。さらに、非反転入力端子と反転入力端子との間には、非反転入力端子に入力される交流信号の接地電位（直流成分）を基準とした、交流信号の最大振幅レベルを超える正のオフセット電圧Ｖｂを予め生じさせてある。

Ｎ型ＭＯＳＦＥＴ５０８は、導通／非導通を制御するためのゲート電極（『制御電極』）と、負荷抵抗５０５側の信号ラインに接続するドレイン電極（『第１の電極』）と、抵抗素子５０６側の信号ラインに接続するソース電極（『第２の電極』）とを有した、負荷抵抗５０５と抵抗素子５０６との間の信号ライン間に設けるものであり、所謂ソース接地型の構成を呈する。よって、Ｎ型ＭＯＳＦＥＴ５０８の増幅利得Ａｖは、「抵抗値Ｒｌ／抵抗値Ｒｓ」で定めることができる。また、差動増幅器５０７の出力をＮ型ＭＯＳＦＥＴ５０８のゲート電極に接続させるとともに、Ｎ型ＭＯＳＦＥＴ５０８のソース電極と反転入力端子との間を接続させることで、差動増幅器５０７の出力を反転入力端子に帰還させてある。

抵抗値Ｒｉｎ（数１００Ｍ〜数Ｇ（Ω）程度）の抵抗素子５０９は、Ｖｉｎ端子５０１と非反転入力端子との間の信号ラインと、Ｇｎｄ端子５０３と、の間を配線した信号ライン間に設けるものであり、非反転入力端子に入力される交流信号の直流成分を接地電位に安定化させる目的で用いられる。なお、抵抗素子１０７と同様に、ダイオード素子や導通状態のトランジスタに置き換えてもよい。

ここで、４端子増幅装置５００は、３端子増幅装置１００及び４端子増幅装置４００と基本的には同様な構成であるため、３端子増幅装置１００及び４端子増幅装置４００の場合と同様に、増幅利得の調整を容易とさせる効果が得られる。なお、４端子増幅装置５００の構成において、３端子増幅装置１００及び４端子増幅装置４００と大きく異なる点は、Ｖｏｕｔ端子５０４を設け、さらに、外付けされていた負荷抵抗５０５を内蔵した点にある。

よって、４端子増幅装置５００の内部において、要求される増幅利得に応じて負荷抵抗５０５の抵抗値Ｒｌと抵抗素子５０６の抵抗値Ｒｓの比率を予め設定しておくことが可能となる。また、負荷抵抗５０５の抵抗値Ｒｌと抵抗素子５０６の抵抗値Ｒｓの比率は、ＣＭＯＳプロセスにおいて負荷抵抗５０５及び抵抗素子５０６を隣接配置する等によって、バラつきを数％程度に抑えることが可能となる。

＜第３実施形態＞
図１１は、本願請求項８に記載の『増幅装置』の一実施形態に係る４端子増幅装置５００の構成を示す図である。

図１１に示す４端子増幅装置５００は、図１０に示した４端子増幅装置５００に対して、負荷抵抗５０５、Ｎ型ＭＯＳＦＥＴ５０８、抵抗素子５０６を省くとともに、新たに、抵抗素子５１０、５１１を設けた場合である。なお、本願請求項８との対応づけとして、抵抗素子５１０は『第１の抵抗素子』、抵抗素子５１１は『第２の抵抗素子』に夫々対応する。

図１１に示す４端子増幅装置５００において、差動増幅器５０７はつぎのように構成される。まず、正の電源端子はＶｄｄ端子５０２と接続されるとともに負の電源端子はＧｎｄ端子５０３と接続される。また、非反転入力端子（『一方の入力端子』）にはＶｉｎ端子５０１から交流信号が入力されるとともに、反転入力端子（『他方の入力端子』）には交流信号に応じた出力が抵抗値Ｒｃの抵抗素子５１０を介して帰還される。また、抵抗素子５１０と反転入力端子との間の信号ラインを、抵抗値Ｒｄの抵抗素子５１１を介してＧｎｄ端子５０３と接続する。すなわち、差動増幅器５０７は、増幅利得が“（Ｒｃ＋Ｒｄ）／Ｒｃ”である非反転増幅器の構成を呈する。さらに、非反転入力端子と反転入力端子との間には、非反転入力端子に入力される交流信号の接地電位（直流成分）を基準とした、交流信号の最大振幅レベルを超える正のオフセット電圧Ｖｂを予め生じさせてある。

また、図１１に示す４端子増幅装置５００において、Ｖｏｕｔ端子５０４には、差動増幅器５０７の出力が直接接続される。
ここで、図１１に示す４端子増幅装置５００は、抵抗素子５１０の抵抗値Ｒｃ及び抵抗素子５１１の抵抗値Ｒｄに基づいて増幅利得を調整できるため、前述した実施形態と同様に増幅利得の調整を容易とさせる効果が得られる。また、Ｎ型ＭＯＳＦＥＴ５０８を設けない点など、構成上の簡略化が図られる。

＜第４実施形態＞
図８に示した４端子増幅装置４００や、図１０、図１１に示した４端子増幅装置５００において、３端子増幅装置１００の場合と同様に、Ｎ型ＭＯＳＦＥＴ４０７、５０８を、Ｐ型ＭＯＳＦＥＴ、ＮＰＮ型バイポーラトランジスタ、ＰＮＰ型バイポーラトランジスタのいずれかに置き換えてもよい。なお、Ｐ型ＭＯＳＦＥＴ又はＰＮＰ型バイポーラトランジスタに置き換える場合は、差動増幅器４０６、５０７の極性を反転させることとする。

以上、本発明の実施形態について説明したが、前述した実施形態は、本発明の理解を容易にするためのものであって、本発明を限定して解釈するものではない。本発明は、その趣旨を逸脱することなく、変更／改良がなされ得るとともに、本発明にはその等価物も含まれる。

例えば、３端子増幅装置１００、４端子増幅装置４００、５００は、ＥＣＭシステムの初段増幅器という用途に限定されるものではない。３端子増幅装置１００、４端子増幅装置４００、５００は、様々な制御システムにおいて、アナログセンサによって検出されたアナログ信号を、当該制御システム内で取り扱い可能なレベルまで増幅する初段増幅器として用いることができる。

本発明の一実施形態に係るＥＣＭシステムの構成を示す図である。 本発明の一実施形態に係る３端子増幅装置の構成を示す図である。 本発明の一実施形態に係る３端子増幅装置の詳細な構成を示す図である。 Ｎ型ＭＯＳＦＥＴの構造を説明する図である。 本発明の一実施形態に係る３端子増幅装置の構成を示す図である。 本発明の一実施形態に係る３端子増幅装置の構成を示す図である。 本発明の一実施形態に係るＥＣＭシステムの構成を示す図である。 本発明の一実施形態に係る４端子増幅装置の構成を示す図である。 本発明の一実施形態に係るＥＣＭシステムの構成を示す図である。 本発明の一実施形態に係る４端子増幅装置の構成を示す図である。 本発明の一実施形態に係る４端子増幅装置の構成を示す図である。 従来のＥＣＭシステムの構成を示す図である。 ＪＦＥＴのＶｇｓ対Ｉｄｓ特性を示す図である。

符号の説明

１０ Ｎ型シリコン基板
１１ ドレイン電極
１２ ソース電極
１３ ゲート電極
１００、９００ ３端子増幅装置
１０５、４０６、５０７ 差動増幅器
１０４、１０７、１０８、１０９ 抵抗素子
１１０、１１１、１１２、１１３、１１９ Ｐ型ＭＯＳＦＥＴ
１０６、１１４、１１５、１１６、４０７、５０８ Ｎ型ＭＯＳＦＥＴ
２００、５０５ 負荷抵抗
２０１、２０６ 電源ライン
２０２ Ｖｏｕｔ端子
２０３ エレクトレットコンデンサ
１０１、４０１、５０１、９０１ Ｖｉｎ端子
１０２、４０２、５０２、９０２ Ｖｄｄ端子
１０３、４０３、５０３、９０３ Ｇｎｄ端子
４０４ Ｖｄｄ２端子
４０５、４０８ 抵抗素子
５０４ Ｖｏｕｔ端子
４００、５００ ４端子増幅装置
５０６、５０９、５１０、５１１ 抵抗素子
９０４ Ｊ−ＦＥＴ
９０５ 抵抗素子

Claims (4)

1. 交流信号が入力される第１の端子と、
   外付けの第１の抵抗素子を介して電源ラインと接続される第２の端子と、
   接地させる第３の端子と、
   前記第２の端子と前記第３の端子との間の信号ライン間に設ける第２の抵抗素子と、
   正の電源端子は前記第２の端子と前記第２の抵抗素子との間の信号ラインと接続されるとともに負の電源端子は前記第３の端子と接続され、反転／非反転入力端子のうち一方の入力端子には前記第１の端子から前記交流信号が入力されるとともに他方の入力端子には前記交流信号に応じた出力が前記第２の端子と前記第２の抵抗素子との間の信号ラインを介して帰還され、前記一方の入力端子と前記他方の入力端子との間には前記一方の入力端子の接地電位を基準とした前記交流信号の最大振幅レベルを超える正のオフセット電圧を予め生じさせてある差動増幅器と、
   前記第１の端子と前記一方の入力端子との間の信号ラインと、前記第３の端子と、の間の信号ライン間に設けられ、前記一方の端子に入力される前記交流信号の直流成分を接地電位へと安定化させる第３の抵抗素子と、
   前記第２の端子と前記第２の抵抗素子との間の信号ライン間には導通／非導通を制御するための制御電極と前記第２の端子側の信号ラインに接続する第１の電極と前記第２の抵抗素子側の信号ラインに接続する第２の電極とを有したトランジスタと、
   前記第２の電極と前記他方の入力端子との間の信号ライン間に設ける第４の抵抗素子と、
   前記第４の抵抗素子と前記他方の入力端子との間の信号ラインと、前記第３の端子と、の間の信号ライン間に設ける第５の抵抗素子と、を有しており、
   前記第１の抵抗素子及び前記第２の抵抗素子の抵抗値に基づいて増幅させた前記交流信号の電圧波形を前記第２の端子に生じさせ、
   前記差動増幅器の出力を前記制御電極に接続させるとともに、前記第２の電極と前記他方の入力端子との間を接続させることで、前記差動増幅器の出力を前記他方の入力端子に帰還させており、
   前記第１の抵抗素子の抵抗値÷前記第２の抵抗素子の抵抗値で定められる増幅利得に応じて増幅させた前記交流信号の電圧波形を前記第２の端子に生じさせ、
   前記一方の入力端子と前記他方の入力端子との間に必要な前記オフセット電圧を、前記第４の抵抗素子及び前記第５の抵抗素子の抵抗値に基づいて減少させること、を特徴とする増幅装置。
2. 前記差動増幅器は、前記一方の入力端子を導通／非導通を制御するための第１の制御電極と接続させた第１のトランジスタと、前記他方の入力端子を導通／非導通を制御するための第２の制御電極と接続させた第２のトランジスタと、によって構成される差動トランジスタ対を有しており、
   前記オフセット電圧を、前記第１及び前記第２の制御電極夫々のサイズを異ならせて予め生じさせておくこと、
   を特徴とする請求項１に記載の増幅装置。
3. 前記第３の抵抗素子を、ダイオード素子又は導通状態のトランジスタに置き換えること、を特徴とする請求項１又は２のいずれかに記載の増幅装置。
4. 前記第１の端子を、エレクトレットコンデンサマイクロフォンにおける一方の電極を予め帯電させたエレクトレットコンデンサの他方の電極と接続させ、
   音声信号に基づく前記エレクトレットコンデンサの容量値の変化に応じた交流信号が、前記第１の端子へと入力されること、を特徴とする請求項１乃至３のいずれかに記載の増幅装置。

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