JP2002026664A - 増幅回路 - Google Patents

増幅回路

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JP2002026664A
JP2002026664A JP2000208622A JP2000208622A JP2002026664A JP 2002026664 A JP2002026664 A JP 2002026664A JP 2000208622 A JP2000208622 A JP 2000208622A JP 2000208622 A JP2000208622 A JP 2000208622A JP 2002026664 A JP2002026664 A JP 2002026664A
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circuit
signal
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Kenji Hasegawa
憲 司 長谷川
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Toshiba Corp
Toshiba Electronic Device Solutions Corp
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Toshiba Corp
Toshiba Microelectronics Corp
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Abstract

(57)【要約】 【課題】 オフリーク電流遮断用トランジスタを有する
複数段構成の増幅回路において、ノイズの防止による入
力感度の向上、及び、各増幅回路間における回路閾値の
ずれの抑制による信号増幅特性の向上を図る。 【解決手段】 本発明に係る増幅回路は、信号入力ノー
ドと信号出力ノードとの間に縦続接続され、それぞれ一
端に電源電位が与えられた複数段の増幅回路及び出力回
路と、共通接続された上記複数段の増幅回路の他端と接
地電位ノードとの間に接続され、上記複数段の増幅回路
を構成するスイッチング素子より高閾値の第１のスイッ
チング素子と、上記出力回路の他端と接地電位ノードと
の間に接続され、上記出力回路を構成するスイッチング
素子より高閾値の第２のスイッチング素子とを備えたも
のである。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は増幅回路に係り、特
に、オフリーク電流遮断素子を備えた複数段構成の増幅
回路に関する。
【０００２】
【従来の技術】入力信号を１段ごとに増幅していく複数
段構成の増幅回路のなかには、各増幅回路と接地電位ノ
ードとの間に、オフリーク電流を遮断するためのスイッ
チング素子を備えたものがある。
【０００３】図６は、従来の第１の構成に係る複数段構
成の増幅回路の構成を示したブロック図である。
【０００４】従来の第１の構成に係る複数段構成の増幅
回路は、信号入力ノードＩＮと信号出力ノードＯＵＴと
の間に縦続接続され、それぞれ一端に電源電位が与えら
れた第１段、第２段、第３段、第４段、第５段の増幅回
路１，２，３，４，５と、各段の増幅回路の他端と接地
電位ノードとの間に接続され、各段の増幅回路を構成す
るスイッチング素子より高閾値の１個のスイッチング素
子Ｔ１とが備えられている。ここでは、スイッチング素
子Ｔ１としてＮチャネルＭＯＳトランジスタが用いられ
ている。スイッチング素子Ｔ１の導通状態又は非道通状
態は、制御信号ＶGにより制御される。
【０００５】この従来の第１の構成に係る複数段構成の
増幅回路には、各段の増幅回路が非道通状態となって外
部からの入力信号に対しハイインピーダンス状態となっ
ているとき、外部からの入力信号がハイインピーダンス
状態となっているとき、又は、各段の増幅回路にデプレ
ション形トランジスタ若しくはこれに近い低閾値のトラ
ンジスタが使用されているときのオフリーク電流を遮断
する手段として、各段の増幅回路の接地電位ノード側に
高閾値の１個のトランジスタＴ１が、各段の増幅回路に
共用されるように配設されている。
【０００６】図７は、従来の第２の構成に係る複数段構
成の増幅回路の構成を示したブロック図である。
【０００７】従来の第２の構成に係る複数段構成の増幅
回路は、信号入力ノードＩＮと信号出力ノードＯＵＴと
の間に縦続接続され、それぞれ一端に電源電位が与えら
れた第１段、第２段、第３段、第４段、第５段の増幅回
路１，２，３，４，５と、各段の増幅回路の他端と接地
電位ノードとの間にそれぞれ接続され、各段の増幅回路
を構成するスイッチング素子より高閾値の第１，第２，
第３，第４，第５のスイッチング素子Ｔ１，Ｔ２，Ｔ
３，Ｔ４，Ｔ５とが備えられている。ここでは、第１，
第２，第３，第４，第５のスイッチング素子Ｔ１，Ｔ
２，Ｔ３，Ｔ４，Ｔ５としてＮチャネルＭＯＳトランジ
スタがそれぞれ用いられている。第１，第２，第３，第
４，第５のスイッチング素子Ｔ１，Ｔ２，Ｔ３，Ｔ４，
Ｔ５の導通状態又は非道通状態は、制御信号ＶGにより
制御される。
【０００８】この従来の第２の構成に係る複数段構成の
増幅回路には、上記オフリーク電流を遮断する手段とし
て、各段の増幅回路の接地電位ノード側に高閾値の第
１，第２，第３，第４，第５のトランジスタＴ１，Ｔ
２，Ｔ３，Ｔ４，Ｔ５が、各段の増幅回路に対してそれ
ぞれ配設されている。
【０００９】
【発明が解決しようとする課題】上述のような複数段構
成の増幅回路は、後段の増幅回路ほど利得がより大き
く、従って、伝搬する信号の振幅が大きくなるように構
成されている。そして、増幅回路動作時には、各段の増
幅回路は、高閾値のオフリーク電流遮断用トランジスタ
を介して電源電位ノードに接続されているので、各段の
増幅回路とオフリーク電流遮断用トランジスタとの間
に、オフリーク電流遮断用トランジスタのオン抵抗が形
成される。
【００１０】上記従来の第１の構成に係る複数段構成の
増幅回路においては、１個のトランジスタＴ１が各段の
増幅回路に共用されているので、各段の増幅回路を構成
するトランジスタとオフリーク電流遮断用トランジスタ
との間に共通インピーダンスが発生する。
【００１１】複数段の増幅回路のうち前段の増幅回路は
微小振幅信号により動作しているため、後段の増幅回路
の大振幅信号による充放電電流が回り込んで、前段の増
幅回路の回路閾値近傍におけるノイズとなって信号波形
を乱し、この信号波形の乱れによる各段の増幅回路にお
ける入力感度の劣化が問題となる。
【００１２】図８は、従来の第１の構成に係る複数段構
成の増幅回路における入力信号及び各段の増幅回路の出
力信号のシミュレーション波形を示したグラフである。
具体的には、図８（ａ）が入力信号の波形、図８（ｂ）
が第１段の増幅回路１の出力信号の波形、図８（ｃ）が
第２段の増幅回路２の出力信号の波形、図８（ｄ）が第
３段の増幅回路３の出力信号の波形、図８（ｅ）が第４
段の増幅回路４の出力信号の波形、図８（ｆ）が第５段
の増幅回路５の出力信号の波形をそれぞれ示している。
【００１３】図８の各グラフから分かるように、後段の
増幅回路の大振幅信号による充放電電流に起因するノイ
ズが、第１段の増幅回路１の出力信号に乗っており、そ
の影響により第２段以降の増幅回路の出力信号の波形に
も部分的な乱れが発生している。
【００１４】一方、従来の第２の構成に係る複数段構成
の増幅回路においては、各段の増幅回路に対してそれぞ
れ別個のオフリーク電流遮断用トランジスタが設けられ
ているので、各段の増幅回路を構成するトランジスタと
オフリーク電流遮断用トランジスタとの間に共通インピ
ーダンスが発生することはないが、各増幅回路間の信号
の受け渡しにおいて回路閾値のずれが発生し、信号増幅
特性が劣化するという問題点がある。
【００１５】本発明は、上記問題点に鑑みてなされたも
のであり、その目的は、オフリーク電流遮断用トランジ
スタを有する複数段構成の増幅回路において、ノイズの
防止による入力感度の向上、及び、各増幅回路間におけ
る回路閾値のずれの抑制による信号増幅特性の向上を図
ることである。
【００１６】
【課題を解決するための手段】本発明に係る増幅回路に
よれば、信号入力ノードと信号出力ノードとの間に縦続
接続され、それぞれ一端に電源電位が与えられた複数段
の増幅回路及び出力回路と、共通接続された上記複数段
の増幅回路の他端と接地電位ノードとの間に接続され、
上記複数段の増幅回路を構成するスイッチング素子より
高閾値の第１のスイッチング素子と、上記出力回路の他
端と接地電位ノードとの間に接続され、上記出力回路を
構成するスイッチング素子より高閾値の第２のスイッチ
ング素子とを備えたことを特徴とし、この構成により、
複数段の増幅回路及び出力回路を、複数段の増幅回路の
前段と出力回路の後段とに分割し、前段と後段とに対し
高閾値のオフリーク電流遮断用スイッチング素子をそれ
ぞれ配設しているので、大振幅信号により動作する出力
回路の充放電電流が、微小振幅信号により動作する前段
の増幅回路に回り込んで前段の増幅回路の回路閾値近傍
におけるノイズとなることを防止することができ、従っ
て、信号波形の乱れも防止され、複数段の増幅回路及び
出力回路における入力感度の向上を図ることができる。
オフリーク電流遮断用スイッチング素子は複数段の増幅
回路に共用されているので、各段の回路間における回路
閾値のずれを抑制して信号増幅特性の向上を図ることも
できる。
【００１７】上記出力回路は、上記複数段の増幅回路か
ら入力された信号に応じた出力信号を出力する回路であ
り、例えば、１段以上の増幅回路、シュミットトリガ回
路及びインバータ、カウンタ等とするとよい。
【００１８】上記第１，第２のスイッチング素子は、Ｎ
チャネルＭＯＳトランジスタ、ＰチャネルＭＯＳトラン
ジスタ、バイポーラトランジスタ等とするとよい。
【００１９】
【発明の実施の形態】以下、本発明に係る増幅回路の実
施の形態について、図面を参照しながら説明する。
【００２０】本発明に係る増幅回路は、複数段構成の増
幅回路を、小振幅動作の前段と大振幅動作の後段とに分
割し、前段、後段に対してそれぞれ高閾値のオフリーク
電流遮断用トランジスタを１個ずつ配設することによ
り、後段から前段への充放電電流の回り込みによるノイ
ズを防止し、入力感度の向上を図る点に特徴があるもの
である。オフリーク電流遮断用トランジスタは、前段、
後段に対して１個ずつ配設されているだけであり、各段
の増幅回路に対してそれぞれ配設されているわけではな
いので、各増幅回路間における回路閾値のずれを抑制し
て信号増幅特性の向上を図ることも可能である。
【００２１】図１は、本発明の第１の実施の形態に係る
複数段構成の増幅回路の構成を示したブロック図であ
る。
【００２２】本発明の第１の実施の形態に係る複数段構
成の増幅回路は、信号入力ノードＩＮと信号出力ノード
ＯＵＴとの間に縦続接続され、それぞれ一端に電源電位
が与えられた第１段、第２段、第３段、第４段、第５段
の増幅回路１，２，３，４，５と、共通接続された第１
段及び第２段の増幅回路１，２の他端と接地電位ノード
との間に接続され、各段の増幅回路を構成するスイッチ
ング素子より高閾値の第１のスイッチング素子Ｔ１と、
共通接続された第３段乃至第５段の増幅回路３，４，５
の他端と接地電位ノードとの間に接続され、各段の増幅
回路を構成するスイッチング素子より高閾値の第２のス
イッチング素子Ｔ２とが備えられている。ここでは、第
１，第２のスイッチング素子Ｔ１，Ｔ２としてＮチャネ
ルＭＯＳトランジスタが用いられているが、これに限ら
ず、ＰチャネルＭＯＳトランジスタ、バイポーラトラン
ジスタ等、各段の増幅回路を構成するトランジスタより
高閾値のスイッチング素子を用いることができる。第
１，第２のスイッチング素子Ｔ１，Ｔ２の導通状態又は
非道通状態は、制御信号ＶGにより制御される。
【００２３】本発明の第１の実施の形態に係る複数段構
成の増幅回路においては、各段の増幅回路が非道通状態
となって外部からの入力信号に対しハイインピーダンス
状態となっているとき、外部からの入力信号がハイイン
ピーダンス状態となっているとき、又は、各段の増幅回
路にデプレション形トランジスタ若しくはこれに近い低
閾値のトランジスタが使用されているときのオフリーク
電流を遮断する手段として、第１段及び第２段の増幅回
路の接地電位ノード側に高閾値の第１のトランジスタＴ
１が、第１段及び第２段の増幅回路に共用されるように
配設されており、第３段乃至第５段の増幅回路の接地電
位ノード側に高閾値の第２のトランジスタＴ２が、第３
段乃至第５段の増幅回路に共用されるように配設されて
いる。
【００２４】即ち、５段の増幅回路を、２段の前段と３
段の後段とに分割し、前段と後段とに対し高閾値のオフ
リーク電流遮断用スイッチング素子をそれぞれ配設して
いるので、大振幅信号により動作する後段の増幅回路の
充放電電流が、微小振幅信号により動作する前段の増幅
回路に回り込んで前段の増幅回路の回路閾値近傍におけ
るノイズとなることを防止することができ、従って、信
号波形の乱れも防止され、各段の増幅回路における入力
感度の向上を図ることができる。また、第１のトランジ
スタＴ１は第１段及び第２段の増幅回路に共用されてお
り、第２のトランジスタＴ２は第３段乃至第５段の増幅
回路に共用されているので、各増幅回路間における回路
閾値のずれを抑制して信号増幅特性の向上を図ることも
できる。
【００２５】図２は、本発明の第１の実施の形態に係る
複数段構成の増幅回路における入力信号及び各段の増幅
回路の出力信号のシミュレーション波形を示したグラフ
である。具体的には、図２（ａ）が入力信号の波形、図
２（ｂ）が第１段の増幅回路１の出力信号の波形、図２
（ｃ）が第２段の増幅回路２の出力信号の波形、図２
（ｄ）が第３段の増幅回路３の出力信号の波形、図２
（ｅ）が第４段の増幅回路４の出力信号の波形、図２
（ｆ）が第５段の増幅回路５の出力信号の波形をそれぞ
れ示している。
【００２６】図２の各グラフから分かるように、本発明
の第１の実施の形態に係る複数段構成の増幅回路におい
ては、後段の増幅回路の大振幅信号による充放電電流に
起因するノイズが、第１段の増幅回路１の出力信号に乗
ることはほとんどあり得ないので、第２段以降の増幅回
路の出力信号の波形にも乱れが発生することはなく、各
段の増幅回路における入力感度の向上を図ることができ
る。
【００２７】図３は、本発明の第２の実施の形態に係る
複数段構成の増幅回路の構成を示したブロック図であ
る。
【００２８】本発明の第２の実施の形態に係る複数段構
成の増幅回路は、信号入力ノードＩＮと信号出力ノード
ＯＵＴとの間に縦続接続され、それぞれ一端に電源電位
が与えられた第１段、第２段、第３段の増幅回路１，
２，３並びにシュミットトリガ回路ＳＴ及びインバータ
ＩＮＶと、共通接続された第１段乃至第３段の増幅回路
１，２，３の他端と接地電位ノードとの間に接続され、
各段の増幅回路を構成するスイッチング素子より高閾値
の第１のスイッチング素子Ｔ１と、共通接続されたシュ
ミットトリガ回路ＳＴ及びインバータＩＮＶの他端と接
地電位ノードとの間に接続され、シュミットトリガ回路
ＳＴ及びインバータＩＮＶを構成するスイッチング素子
より高閾値の第２のスイッチング素子Ｔ２とが備えられ
ている。ここでは、第１，第２のスイッチング素子Ｔ
１，Ｔ２としてＮチャネルＭＯＳトランジスタが用いら
れているが、これに限らず、ＰチャネルＭＯＳトランジ
スタ、バイポーラトランジスタ等、各段の増幅回路を構
成するトランジスタより高閾値のスイッチング素子を用
いることができる。第１，第２のスイッチング素子Ｔ
１，Ｔ２の導通状態又は非道通状態は、制御信号ＶGに
より制御される。
【００２９】本発明の第２の実施の形態に係る複数段構
成の増幅回路においては、各段の増幅回路並びにシュミ
ットトリガ回路ＳＴ及びインバータＩＮＶが非道通状態
となって外部からの入力信号に対しハイインピーダンス
状態となっているとき、外部からの入力信号がハイイン
ピーダンス状態となっているとき、又は、各段の増幅回
路並びにシュミットトリガ回路ＳＴ及びインバータＩＮ
Ｖにデプレション形トランジスタ若しくはこれに近い低
閾値のトランジスタが使用されているときのオフリーク
電流を遮断する手段として、第１段乃至第３段の増幅回
路の接地電位ノード側に高閾値の第１のトランジスタＴ
１が、第１段乃至第３段の増幅回路に共用されるように
配設されており、シュミットトリガ回路ＳＴ及びインバ
ータＩＮＶの接地電位ノード側に高閾値の第２のトラン
ジスタＴ２が、シュミットトリガ回路ＳＴ及びインバー
タＩＮＶに共用されるように配設されている。
【００３０】即ち、３段の増幅回路並びにシュミットト
リガ回路ＳＴ及びインバータＩＮＶを、３段の増幅回路
の前段とシュミットトリガ回路ＳＴ及びインバータＩＮ
Ｖの後段とに分割し、前段と後段とに対し高閾値のオフ
リーク電流遮断用スイッチング素子をそれぞれ配設して
いるので、大振幅信号により動作するシュミットトリガ
回路ＳＴ及びインバータＩＮＶの充放電電流が、微小振
幅信号により動作する前段の増幅回路に回り込んで前段
の増幅回路の回路閾値近傍におけるノイズとなることを
防止することができ、従って、信号波形の乱れも防止さ
れ、各段の増幅回路並びにシュミットトリガ回路ＳＴ及
びインバータＩＮＶにおける入力感度の向上を図ること
ができる。また、第１のトランジスタＴ１は第１段乃至
第３段の増幅回路に共用されており、第２のトランジス
タＴ２はシュミットトリガ回路ＳＴ及びインバータＩＮ
Ｖに共用されているので、各段の回路間における回路閾
値のずれを抑制して信号増幅特性の向上を図ることもで
きる。
【００３１】図４は、本発明の第３の実施の形態に係る
複数段構成の増幅回路の構成を示したブロック図であ
る。
【００３２】本発明の第３の実施の形態に係る複数段構
成の増幅回路は、信号入力ノードＩＮと信号出力ノード
ＯＵＴとの間に縦続接続され、それぞれ一端に電源電位
が与えられた第１段、第２段、第３段の増幅回路１，
２，３及びカウンタＣＮＴと、共通接続された第１段乃
至第３段の増幅回路１，２，３の他端と接地電位ノード
との間に接続され、各段の増幅回路を構成するスイッチ
ング素子より高閾値の第１のスイッチング素子Ｔ１と、
カウンタＣＮＴの他端と接地電位ノードとの間に接続さ
れ、カウンタＣＮＴを構成するスイッチング素子より高
閾値の第２のスイッチング素子Ｔ２とが備えられてい
る。ここでは、第１，第２のスイッチング素子Ｔ１，Ｔ
２としてＮチャネルＭＯＳトランジスタが用いられてい
るが、これに限らず、ＰチャネルＭＯＳトランジスタ、
バイポーラトランジスタ等、各段の増幅回路を構成する
トランジスタより高閾値のスイッチング素子を用いるこ
とができる。第１，第２のスイッチング素子Ｔ１，Ｔ２
の導通状態又は非道通状態は、制御信号ＶGにより制御
される。
【００３３】本発明の第３の実施の形態に係る複数段構
成の増幅回路においては、各段の増幅回路及びカウンタ
ＣＮＴが非道通状態となって外部からの入力信号に対し
ハイインピーダンス状態となっているとき、外部からの
入力信号がハイインピーダンス状態となっているとき、
又は、各段の増幅回路及びカウンタＣＮＴにデプレショ
ン形トランジスタ若しくはこれに近い低閾値のトランジ
スタが使用されているときのオフリーク電流を遮断する
手段として、第１段乃至第３段の増幅回路の接地電位ノ
ード側に高閾値の第１のトランジスタＴ１が、第１段乃
至第３段の増幅回路に共用されるように配設されてお
り、カウンタＣＮＴの接地電位ノード側に高閾値の第２
のトランジスタＴ２が配設されている。
【００３４】即ち、３段の増幅回路及びカウンタＣＮＴ
を、３段の増幅回路の前段とカウンタＣＮＴの後段とに
分割し、前段と後段とに対し高閾値のオフリーク電流遮
断用スイッチング素子をそれぞれ配設しているので、大
振幅信号により動作するカウンタＣＮＴの充放電電流
が、微小振幅信号により動作する前段の増幅回路に回り
込んで前段の増幅回路の回路閾値近傍におけるノイズと
なることを防止することができ、従って、信号波形の乱
れも防止され、各段の増幅回路及びカウンタＣＮＴにお
ける入力感度の向上を図ることができる。また、第１の
トランジスタＴ１は第１段乃至第３段の増幅回路に共用
されているので、各段の回路間における回路閾値のずれ
を抑制して信号増幅特性の向上を図ることもできる。
【００３５】図５は、本発明の第４の実施の形態に係る
複数段構成の増幅回路の構成を示したブロック図であ
る。
【００３６】本発明の第４の実施の形態に係る複数段構
成の増幅回路は、信号入力ノードＩＮと信号出力ノード
ＯＵＴとの間に縦続接続され、それぞれ一端に電源電位
が与えられた複数段の増幅回路１０及び出力回路２０
と、共通接続された複数段の増幅回路１０の他端と接地
電位ノードとの間に接続され、各段の増幅回路を構成す
るスイッチング素子より高閾値の第１のスイッチング素
子Ｔ１と、出力回路２０の他端と接地電位ノードとの間
に接続され、出力回路２０を構成するスイッチング素子
より高閾値の第２のスイッチング素子Ｔ２とが備えられ
ている。ここでは、第１，第２のスイッチング素子Ｔ
１，Ｔ２としてＮチャネルＭＯＳトランジスタが用いら
れているが、これに限らず、ＰチャネルＭＯＳトランジ
スタ、バイポーラトランジスタ等、各段の増幅回路を構
成するトランジスタより高閾値のスイッチング素子を用
いることができる。第１，第２のスイッチング素子Ｔ
１，Ｔ２の導通状態又は非道通状態は、制御信号ＶGに
より制御される。
【００３７】本発明の第４の実施の形態に係る複数段構
成の増幅回路は、上記本発明の第１乃至第３の実施の形
態に係る複数段構成の増幅回路の構成を一般化した構成
を有するものである。
【００３８】複数段の増幅回路１０は、２段以上の任意
の複数段の増幅回路である。２段以上の任意の複数段と
したのは、各段の回路間における回路閾値のずれを抑制
して信号増幅特性の向上を図るためである。但し、段数
を多くしすぎると、それらの複数段の増幅回路１０のう
ちの後段の増幅回路の充放電電流が回り込むことによる
前段の増幅回路の信号波形の乱れという従来と同様の問
題が発生してしまうので、段数は少ない方がよい。
【００３９】出力回路２０は、複数段の増幅回路１０か
ら入力された信号に応じた出力信号を出力する任意の回
路である。例えば、前述した本発明の第１乃至第３の実
施の形態に係る複数段構成の増幅回路のように、１段以
上の増幅回路、シュミットトリガ回路及びインバータ、
カウンタ等とすることができる。後段の出力回路の入出
力信号は大振幅信号であり、回路閾値のずれについては
ほとんど考慮する必要がないので、１段の増幅回路であ
ってもよい。
【００４０】本発明の第４の実施の形態に係る複数段構
成の増幅回路においては、複数段の増幅回路１０及び出
力回路２０が非道通状態となって外部からの入力信号に
対しハイインピーダンス状態となっているとき、外部か
らの入力信号がハイインピーダンス状態となっていると
き、又は、複数段の増幅回路１０及び出力回路２０にデ
プレション形トランジスタ若しくはこれに近い低閾値の
トランジスタが使用されているときのオフリーク電流を
遮断する手段として、複数段の増幅回路１０の接地電位
ノード側に高閾値の第１のトランジスタＴ１が、複数段
の増幅回路１０に共用されるように配設されており、出
力回路２０の接地電位ノード側に高閾値の第２のトラン
ジスタＴ２が配設されている。
【００４１】即ち、複数段の増幅回路１０及び出力回路
２０を、複数段の増幅回路１０の前段と出力回路２０の
後段とに分割し、前段と後段とに対し高閾値のオフリー
ク電流遮断用スイッチング素子をそれぞれ配設している
ので、大振幅信号により動作する出力回路２０の充放電
電流が、微小振幅信号により動作する前段の増幅回路１
０に回り込んで前段の増幅回路１０の回路閾値近傍にお
けるノイズとなることを防止することができ、従って、
信号波形の乱れも防止され、複数段の増幅回路１０及び
出力回路２０における入力感度の向上を図ることができ
る。また、第１のトランジスタＴ１は複数段の増幅回路
１０に共用されているので、各段の回路間における回路
閾値のずれを抑制して信号増幅特性の向上を図ることも
できる。
【００４２】
【発明の効果】本発明に係る増幅回路によれば、複数段
の増幅回路及び出力回路を、複数段の増幅回路の前段と
出力回路の後段とに分割し、前段と後段とに対し高閾値
のオフリーク電流遮断用スイッチング素子をそれぞれ配
設しているので、大振幅信号により動作する出力回路の
充放電電流が、微小振幅信号により動作する前段の増幅
回路に回り込んで前段の増幅回路の回路閾値近傍におけ
るノイズとなることを防止することができ、従って、信
号波形の乱れも防止され、複数段の増幅回路及び出力回
路における入力感度の向上を図ることができる。オフリ
ーク電流遮断用スイッチング素子は複数段の増幅回路に
共用されているので、各段の回路間における回路閾値の
ずれを抑制して信号増幅特性の向上を図ることもでき
る。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る複数段構成の
増幅回路の構成を示したブロック図。
【図２】本発明の第１の実施の形態に係る複数段構成の
増幅回路における入力信号及び各段の増幅回路の出力信
号のシミュレーション波形を示したグラフ。
【図３】本発明の第２の実施の形態に係る複数段構成の
増幅回路の構成を示したブロック図。
【図４】本発明の第３の実施の形態に係る複数段構成の
増幅回路の構成を示したブロック図。
【図５】本発明の第４の実施の形態に係る複数段構成の
増幅回路の構成を示したブロック図。
【図６】従来の第１の構成に係る複数段構成の増幅回路
の構成を示したブロック図。
【図７】従来の第２の構成に係る複数段構成の増幅回路
の構成を示したブロック図。
【図８】従来の第１の構成に係る複数段構成の増幅回路
における入力信号及び各段の増幅回路の出力信号のシミ
ュレーション波形を示したグラフ。
【符号の説明】
１，２，３，４，５ 増幅回路 １０ 複数段の増幅回路 ２０ 出力回路 ＳＴ シュミットトリガ回路 ＩＮＶ インバータ ＣＮＴ カウンタ Ｔ１，Ｔ２，Ｔ３，Ｔ４，Ｔ５ スイッチング素子
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5J069 AA01 CA00 CA35 CA41 FA16 FA18 HA02 HA07 HA10 HA16 HA39 KA04 KA35 KA38 MA08 MA21 TA01 TA06 5J092 AA01 CA00 CA35 CA41 FA16 FA18 HA02 HA07 HA10 HA16 HA39 KA04 KA35 KA38 MA08 MA21 TA01 TA06 UR06

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】信号入力ノードと信号出力ノードとの間に
    縦続接続され、それぞれ一端に電源電位が与えられた複
    数段の増幅回路及び出力回路と、 共通接続された前記複数段の増幅回路の他端と接地電位
    ノードとの間に接続され、前記複数段の増幅回路を構成
    するスイッチング素子より高閾値の第１のスイッチング
    素子と、 前記出力回路の他端と接地電位ノードとの間に接続さ
    れ、前記出力回路を構成するスイッチング素子より高閾
    値の第２のスイッチング素子と、を備えたことを特徴と
    する増幅回路。
  2. 【請求項２】前記出力回路は、前記複数段の増幅回路か
    ら入力された信号に応じた出力信号を出力する回路であ
    ることを特徴とする請求項１に記載の増幅回路。
  3. 【請求項３】前記出力回路は、１段以上の増幅回路であ
    ることを特徴とする請求項１又は２に記載の増幅回路。
  4. 【請求項４】前記出力回路は、シュミットトリガ回路及
    びインバータであることを特徴とする請求項１又は２に
    記載の増幅回路。
  5. 【請求項５】前記出力回路は、カウンタであることを特
    徴とする請求項１又は２に記載の増幅回路。
  6. 【請求項６】前記第１，第２のスイッチング素子は、Ｎ
    チャネルＭＯＳトランジスタであることを特徴とする請
    求項１乃至５のいずれかに記載の増幅回路。
  7. 【請求項７】前記第１，第２のスイッチング素子は、Ｐ
    チャネルＭＯＳトランジスタであることを特徴とする請
    求項１乃至５のいずれかに記載の増幅回路。
  8. 【請求項８】前記第１，第２のスイッチング素子は、バ
    イポーラトランジスタであることを特徴とする請求項１
    乃至５のいずれかに記載の増幅回路。
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