CN113302570B - 一种接口电路 - Google Patents

Abstract

本申请提供了一种接口电路，包括：放大器，第一开关，第二开关和第三开关，其中，放大器的输入端被耦合至接口电路的输入节点，放大器的输出端被耦合至第二开关的控制端，放大器的输出端还通过第三开关被耦合至地，第一开关和第二开关串接于供电电压和地之间，接口电路的输出节点设置于第一开关和第二开关之间。本申请提供的接口电路，输出节点耦合至接口负载的一端，接口负载另一端耦合至供电电压，当接口电路的输入信号位于上升沿时，在上升沿的前半段使第一开关和第三开关关断，在上升沿的后半段使第一开关和第三开关导通，使接口电路的放大器在输入信号上升沿的后半段不参与信号放大过程，从而消除过冲现象，提高接口电路的可靠性和使用寿命。

Description

一种接口电路

技术领域

本申请涉及电力电子技术领域，尤其涉及一种接口电路。

背景技术

近年来，计算机芯片的工艺制程不断提高，已经从早期的45nm工艺提高到当前的28nm制程、14nm制程，甚至10nm制程、7nm制程等。伴随着芯片制程的不断提高，芯片的电源电压越来越小，由此带来的是芯片对高电压的承载能力不断下降。

虽然，计算机芯片正在朝着的更高制程、更低电压的趋势不断发展，但是，芯片的接口电路协议却没有做出相应变化，例如，国际电信联盟电信标准化部门ITU-T定义的E1和T1等接口协议均属于高压接口协议。接口电路通过放大器将芯片的低压输入信号放大并输出到接口负载，因此，当采用较高工艺制程的芯片使用上述高压接口协议时，就必须增加芯片接口电路的输出摆幅，甚至需要接口电路进行满摆幅输出，在接口电路以较高的输出摆幅工作的情况下，接口电路中各器件运行的可靠性将会受到威胁。

并且，由于接口电路的运放响应通常存在一定的延时，在接口电路的输入信号由低电平到高电平变化时，放大器的输出信号会出现过冲(overshot)现象，对接口电路中的开关管等电子器件的可靠性造成威胁，并加速开关管等电子器件的损耗，缩短接口电路的寿命。

发明内容

本申请提供了一种接口电路，该接口电路以较高摆幅输出甚至满摆幅输出运行时，不会出现过冲现象，从而提高接口电路的可靠性，延长接口电路的寿命。

本申请提供的接口电路包括：放大器，第一开关，第二开关和第三开关，其中，放大器的输入端被耦合至接口电路的输入节点，放大器的输出端被耦合至第二开关的控制端，放大器的输出端还通过第三开关被耦合至地，第一开关和第二开关串接于供电电压和地之间，接口电路的输出节点设置于第一开关和第二开关之间。

根据上述接口电路，接口负载一端耦合至供电电压，另一端耦合至输出节点。从而，当第一开关和第三开关关断时，放大器为第二开关提供输出增益，使第二开关产生输出信号以驱动接口负载；当第一开关和第三开关导通时，放大器的输出信号经过第三开关被耦合至地，使第二开关关断，第一开关将接口负载的电压拉升至供电电压。由此，在输入信号位于上升沿时，在上升沿的前半段关断第一开关和第三开关，在上升沿的后半段导通第一开关和第三开关，使放大器在上升沿的后半段不参与信号放大过程，从而消除过冲现象，提高接口电路的可靠性和使用寿命。

在一种可能的实现方式中，第一开关为P型氧化物半导体PMOS晶体管，第一开关的栅极为控制端，第一开关的漏极耦合至供电电压，第一开关的源极耦合至输出节点。由此，第一开关管的栅极用于输入控制信号，当控制信号为高信号时，第一开关管断开；当控制信号为低信号时，第一开关管导通，将接口负载的电压拉升至供电电压。

在一种可能的实现方式中，第二开关为N型金属氧化物半导体NMOS晶体管，第二开关的栅极为控制端，第二开关的漏极耦合至地，第二开关的源极耦合于输出节点。由此，当第一开关关断时，第二开关在放大器的输出增益下产生输出信号，提供对接口负载的驱动能力。

在一种可能的实现方式中，第三开关为NMOS晶体管，第三开关的栅极为控制端，第三开关的漏极与放大器的输出端耦合，第三开关的源极耦合至地。由此，当第三开关闭合时，放大器的输出端被耦合至地。

在一种可能的实现方式中，该接口电路还包括控制逻辑，控制逻辑用于：当输入节点的输入信号位于上升沿时，第一开关和第三开关在T0时刻之前关断，第一开关和第三开关在T0时刻之后导通，其中，T0时刻为输入信号位于上升沿的低电平和高电平之间的任意时刻。由此，放大器在上升沿的后半段不参与信号放大过程，从而消除过冲现象，提高接口电路的可靠性和使用寿命。

在一种可能的实现方式中，控制逻辑还用于：在输入节点的输入信号进入下降沿之前，第一开关和第三开关在T1时刻之前导通，第一开关和第三开关在T1时刻之后关断，其中，T1时刻为输入信号进入下降沿之前的任意时刻。由此，当输入信号为低电平时，放大器与第二开关构成信号放大电路，能够对输入信号进行放大输出，从而驱动接口负载。

在一种可能的实现方式中，两个接口电路的输出节点耦合至接口负载的两端，构成差分接口电路，两个接口电路分别作为差分接口电路的第一半边电路和第二半边电路。由此，第一半边电路的输入节点和第二半边电路的输入节点分别用于输入差分信号的两个半边信号。通过控制两个半边电路的开关器件的导通和关断，为接口负载提供驱动能力，同时消除过冲，提高接口电路的可靠性和使用寿命。

在一种可能的实现方式中，当两个接口电路构成差分电路时，接口电路的控制逻辑用于：当第一半边电路输入节点的输入信号位于上升沿时，第二半边电路的第一开关保持导通，第二半边电路的第三开关保持关断，第一半边电路的第一开关和第三开关在T0时刻之前关断，第一半边电路的第一开关和第三开关在T0时刻之后导通，其中，T0时刻为输入信号位于上升沿的低电平和高电平之间的任意时刻。由此，在T0时刻之前，第一半边电路的放大器、第二开关，以及第二半边电路的第一开关和接口负载构成工作电路，能够对第一半边电路输入节点的输入信号进行放大输出，从而驱动接口负载；在T0时刻之后，第一半边电路的第一开关、第二半边电路的第一开关和接口负载相耦合，使接口负载的电压拉升至供电电压。从而，放大器在上升沿的后半段不参与信号放大过程，该控制逻辑能够消除接口电路的过冲现象，提高接口电路的可靠性和使用寿命。

在一种可能的实现方式中，该控制逻辑还用于：在第一半边电路输入节点的输入信号进入下降沿之前，第二半边电路的第一开关保持导通，第二半边电路的第三开关保持关断，第一半边电路的第一开关和第三开关在T1时刻之前导通，第一半边电路的第一开关和第三开关在T1时刻之后关断，其中，T1时刻为输入信号进入下降沿之前的任意时刻。由此，当第一半边电路的输入信号为低电平时，第一半边电路的放大器、第二开关，以及第二半边电路的第一开关和接口负载构成信号放大电路，能够对输入信号进行放大输出，从而驱动接口负载。

附图说明

图1为传统接口电路的结构示意图；

图2为传统接口电路出现过冲现象的信号波形示意图；

图3为本申请提供的一种接口电路的结构示意图；

图4为本申请提供的接口电路的一种运行状态的示意图；

图5为本申请提供的接口电路的另一种运行状态的示意图；

图6为本申请提供的控制逻辑与电路运行状态的关系图；

图7为本申请提供的控制逻辑与电路运行状态的关系图；

图8为本申请接口电路的输出信号波形的测试图；

图9为本申请提供的一种差分接口电路的结构示意图；

图10为本申请提供的差分接口电路控制逻辑的时序图；

图11为控制逻辑第一阶段的差分接口电路工作状态示意图；

图12为控制逻辑第二阶段的差分接口电路工作状态示意图；

图13为控制逻辑第三阶段的差分接口电路工作状态示意图；

图14为控制逻辑第四阶段的差分接口电路工作状态示意图；

图15为控制逻辑第五阶段的差分接口电路工作状态示意图；

图16为本申请差分接口电路的输出信号波形示意图。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚地描述。显然，所描述的实施例是本申请的一部分实施例，而不是全部实施例。基于本申请的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所得到的其他实施例，都属于本申请的保护范围。

目前，计算机芯片的工艺制程不断提高，芯片的电源电压越来越小，芯片对高电压的承载能力也不断下降。但是，芯片的接口电路却依然使用TI和E1等高压协议，没有针对低压芯片进行优化。因此，在低压芯片中，接口电路为了适配高压协议通常需要在较高的输出摆幅下运行，导致接口电路中各器件运行的可靠性将会受到威胁，缩短接口电路的寿命。

本申请中的芯片例如可以是系统芯片(system on a chip，SOC)、调制解调器芯片等。

图1为传统接口电路的结构示意图。如图1所示，传统的接口电路主要由运算放大器Amp、N型金属氧化物半导体NMOS晶体管和反馈电路组成。其中，NMOS晶体管的栅极与运算放大器Amp的输出端耦合，NMOS晶体管的漏极耦合至地，NMOS晶体管的源极耦合至接口电路的输出节点Vout；运算放大器Amp的非反向输入端(+)耦合至接口电路的输入节点Vin，反向输入端(-)耦合至共模偏置节点Vcom；反馈电路由差分电阻R1和R2组成，其中，R1和R2串联于共模偏置节点Vcom和接口电路的输出节点Vout之间，差分电阻R1和R2串联后的交点耦合至运算放大器Amp的反向输入端(-)。该接口电路在运行时，输入节点Vin的信号经由运算放大器Amp和NMOS晶体管放大输出到接口负载Load。

图2为传统接口电路出现过冲现象的信号波形示意图。由于芯片电压的不断降低，为了使接口电路兼容传统的高压协议，需要增加接口电路的输出摆幅，甚至要求接口电路以满摆幅输出。然而，如图2所示，由于接口电路的运放响应存在延时，在信号由低电平向高电平变化时，接口电路在运放响应过程中会产生过冲现象，过冲现象会对接口电路中的NMOS晶体管等器件的可靠性造成严重威胁，加速器件的损耗，尤其是在芯片工艺制程较高，芯片电压较低时，接口电路中的NMOS晶体管等器件的抗过冲能力较弱，如果出现过冲，可能导致器件被击穿损坏，从而降低接口电路的可靠性，缩短接口电路的寿命。

为了解决传统接口电路在较高输出摆幅下运行时会出现过冲现象，导致接口电路可靠性变差、缩短接口电路的寿命的问题，本申请提供了一种接口电路，该接口电路在较高摆幅甚至满摆幅运行时不会出现过冲现象，从而提高接口电路中NMOS晶体管等器件的可靠性，延长接口电路的寿命。

图3为本申请提供的一种接口电路的结构示意图。

如图3所示，该接口电路包括：放大器，第一开关K1，第二开关K2和第三开关K3，其中，放大器的输入端被耦合至接口电路的输入节点Vin，放大器的输出端被耦合至第二开关K2的控制端，放大器的输出端还通过第三开关K3被耦合至地，第一开关K1和第二开关K2串接于供电电压Vcc和地之间，接口电路的输出节点Vout设置于第一开关K1和第二开关K2之间。

在可选择的实施例中，该放大器例如可以为运算放大器Amp，包含一个非反向输入端(+)、一个反向输入端(-)，以及一个输出端。其中，非反向输入端(+)和反向输入端(-)的其中一个耦合至接口电路的输入节点Vin，另一个耦合至共模偏置节点Vcom。该接口电路还包括反馈电路，反馈电路由差分电阻R1和R2组成，其中，R1和R2串联于共模偏置节点Vcom和接口电路的输出节点Vout之间，差分电阻R1和R2串联后的交点耦合至运算放大器Amp的一个输入端。其中，如果运算放大器Amp的反向输入端(-)被耦合至输入节点Vin，则运算放大器Amp的非反向输入端(+)被耦合至差分电阻R1和R2串联后的交点；如果运算放大器Amp的非反向输入端(+)被耦合至输入节点Vin，则运算放大器Amp的反向输入端(-)被耦合至差分电阻R1和R2串联后的交点。

其中，第一开关K1和第三开关K3均包含用于接收控制信号的控制端，第一开关K1和第三开关K3在控制信号的作用下实现导通或关断。该控制信号例如可以是相位控制信号，并可以由信号发生器产生关断。

在本发明实施例中，第一开关K1，第二开关K2和第三开关K3均可以使用MOS晶体管。其中，第一开关K1和第三开关K3是分别在控制信号en1和en2的控制下导通和关断，可以任意选择P型氧化物半导体PMOS晶体管或者N型金属氧化物半导体NMOS晶体管。第二开关K2的栅极通过第三开关K3接地，并同时被耦合至所述放大器Amp的输出端，因此在本发明实施例中第二开关K2可以选择NMOS晶体管；不过，由于信号电平可以通过诸如反相器等器件或者电路进行翻转，因此第二开关K2也可以选择PMOS晶体管。

以图1为例，在本发明实施例中，第一开关K1可以为P型氧化物半导体PMOS晶体管，第一开关K1的栅极为控制端，第一开关K1的漏极耦合至供电电压Vcc，第一开关K1的源极耦合至输出节点Vout。由此，第一开关K1的栅极用于输入控制信号，当控制信号为高电平时，第一开关K1关断；当控制信号为低电平时，第一开关K1导通，将接口负载Load的电压拉升至供电电压Vcc；第二开关K2可以为N型金属氧化物半导体NMOS晶体管，第二开关K2的栅极为控制端，第二开关K2的漏极耦合至地，第二开关K2的源极耦合于输出节点Vout。由此，当第一开关K1关断时，第二开关K2在运算放大器Amp的输出增益作用下产生输出信号，提供对接口负载Load的驱动能力；第三开关K3可以为NMOS晶体管，第三开关K3的栅极为控制端，第三开关K3的漏极与放大器的输出端耦合，第三开关K3的源极耦合至地。由此，当第三开关K3导通时，放大器的输出端被耦合至地，使第二开关K2被关断。

如图3所示，本申请提供的接口电路，输出节点Vout耦合至接口负载Load的一端，接口负载Load的另一端耦合至供电电压Vcc。由此，通过控制信号控制第一开关K1和第二开关K2的导通和关断，本申请的接口电路至少可以具备两种运行状态。

图4为本申请提供的接口电路的一种运行状态的示意图。

如图4所示，第一开关K1和第三开关K3关断，接口电路中的运算放大器Amp、第二开关K2、接口负载Load和反馈电路组成工作电路。此时，输入节点Vin的输入信号由运算放大器Amp和第二开关K2放大输出，以驱动接口负载Load。

图5为本申请提供的接口电路的另一种运行状态的示意图。

如图5所示，第一开关K1和第三开关K3导通，运算放大器Amp的输出信号经过第三开关K3被耦合至地，此时，如果第二开关是NMOS晶体管的话，则第二开关K2的栅极因为被接地而关断，接口电路中的第一开关K1和接口负载Load组成工作电路，此时，接口负载Load两端的电压可以拉升到供电电压Vcc，使接口负载Load中的储能器件(电容和电感)被放电，恢复到空载状态。

根据图4和图5示出的接口电路的两种运行状态，本申请的接口电路还可以包括一个控制逻辑，该控制逻辑可以消除接口电路中的过冲现象。

图6为本申请提供的控制逻辑与电路运行状态的关系图。

如图6所示，该控制逻辑用于：当输入节点Vin的输入信号位于上升沿时，第一开关K1和第三开关K3在T0时刻之前关断，第一开关K1和第三开关K3在T0时刻之后导通，其中，T0时刻为输入信号位于上升沿的低电平和高电平之间的任意时刻。

图6还示出了输入信号和输出信号的波形图，输入信号和输出信号均为数字信号，数字信号理论上为方波信号，即上升沿和下降沿与时间轴垂直，但实际上，数字信号的高低电平的转换需要一定的时间完成，从而图6示出的输入信号和输出信号的上升沿和下降沿均存在一定坡度。本申请的控制逻辑主要用于在输入信号的高低电平转换的过程中对接口电路中各个开关的导通和关断状态进行控制，以消除过冲。

具体地，如图6所示，第一开关K1为PMOS晶体管，第二开关K2为NMOS晶体管，第三开关K3为NMOS晶体管。在上升沿的T0时刻之前，第一开关K1栅极的控制信号en1为高信号，使第一开关K1关断，第三开关K3栅极的控制信号en2为低信号，使第三开关K3关断，运算放大器Amp的输出增益作用于第二开关K2，使运算放大器Amp、第二开关K2、接口负载Load和反馈电路组成工作电路，第二开关K2在运算放大器Amp的输出增益作用下产生输出信号，提供对接口负载Load的驱动能力，使接口负载Load的电压逐渐升高。在上升沿的T0时刻之后，第一开关K1栅极的控制信号en1为低信号，使第一开关K1导通，第三开关K3栅极的控制信号en2为高信号，使第三开关K3导通，运算放大器Amp的输出端通过第三开关K3被耦合之地，使运算放大器Amp的输出增益不会作用于第二开关K2，导致第二开关K2被关断，由此，第一开关K1和接口负载Load组成工作电路，接口负载Load两端的电压被拉升到供电电压Vcc，使接口负载Load中的储能器件(电容和电感)被放电，恢复到空载状态。

根据上述控制逻辑，在输入信号进入上升沿的前半段(即T0时刻之前)，运算放大器Amp和第二开关K2对输出信号进行放大输出，将接口负载Load的电压拉升；在输入信号进入上升沿的后半段(即T0时刻之后)，运算放大器Amp的输出端被耦合之地导致第二开关K2被关断，此时，由第一开关K1接管运算放大器Amp的工作，继续将接口负载Load的电压拉升至供电电压Vcc。由此，运算放大器Amp在输入信号为与上升沿末端时不参与对输入信号的放大，因此避免了过冲现象的发生。

另外，该控制逻辑还用于：在输入信号进入下降沿之前，第一开关K1和第三开关K3在T1时刻之前导通，第一开关K1和第三开关K3在T1时刻之后关断，其中，T1时刻为输入信号进入下降沿之前的任意时刻。

图7为本申请提供的控制逻辑与电路运行状态的关系图。

如图7所示，第一开关K1为PMOS晶体管，第二开关K2为NMOS晶体管，第三开关K3为NMOS晶体管。在T1时刻之前，第一开关K1栅极的控制信号en1为低信号，使第一开关K1导通，第三开关K3栅极的控制信号en2为高信号，使第三开关导通，运算放大器Amp的输出端通过第三开关K3被耦合至地，使运算放大器Amp的输出增益不会作用于第二开关K2，导致第二开关K2被关断，由此，第一开关K1和接口负载Load组成工作电路，接口负载Load两端的电压被拉升到供电电压Vcc，使接口负载Load中的储能器件(电容和电感)被放电，恢复到空载状态。在T1时刻之后，第一开关K1栅极的控制信号en1为高信号，使第一开关K1关断，第三开关K3栅极的控制信号en2为低信号，使第三开关K3关断，运算放大器Amp的输出增益作用于第二开关K2，使运算放大器Amp、第二开关K2、接口负载Load和反馈电路组成工作电路，在此状态下，工作电路完成运放准备，可以对输入信号进行放大输出。

图8为本申请接口电路的输出信号波形的测试图。通过图2与图8的对比可以看出，在本申请接口电路的输出信号中，过冲现象被完全消除，可见，本申请的接口电路可靠性更高，使用寿命更长。

图9为本申请提供的一种差分接口电路的结构示意图。

在一个实施例中，将本申请的两个接口电路的输出节点Vout耦合至接口负载Load的两端，可以构成差分接口电路，两个接口电路分别作为差分接口电路的半边电路。

在可选择的实施例中，如图9所示，两个半边电路的第一开关K11和K12为P型氧化物半导体PMOS晶体管，第二开关K12和K22以及第三开关K13和K23为N型金属氧化物半导体NMOS晶体管。为了便于描述，本申请将其中一个接口电路称作第一半边电路Nhalf，将另一个接口电路称作第二半边电路Phalf，第一半边电路Nhalf和第二半边电路Phalf实际上是相同的接口电路。

在可选择的实施例中，如图9所示，半边电路的放大器例如可以为运算放大器Amp，包含一个非反向输入端(+)、一个反向输入端(-)，以及一个输出端。其中，非反向输入端(+)和反向输入端(-)的其中一个耦合至接口电路的输入节点Vin，另一个耦合至共模偏置节点Vcom。每个半边电路还包括反馈电路，反馈电路由差分电阻R1和R2组成，其中，R1和R2串联于共模偏置节点Vcom和半边电路的输出节点Vout之间，差分电阻R1和R2串联后的交点耦合至运算放大器Amp的一个输入端。其中，如果运算放大器Amp的反向输入端(-)被耦合至输入节点Vin，则运算放大器Amp的非反向输入端(+)被耦合至差分电阻R1和R2串联后的交点；如果运算放大器Amp的非反向输入端(+)被耦合至输入节点Vin，则运算放大器Amp的反向输入端(-)被耦合至差分电阻R1和R2串联后的交点。

进一步地，在第一半边电路Nbalf中：运算放大器Amp用于接收第一输入信号，第一开关K11的控制端用于接收控制信号en1，第三开关K13的控制端用于接收控制信号en2，其中，控制信号en1和控制信号en2的时序相同；在第二半边电路Phalf中：运算放大器Amp用于接收第二输入信号；第一开关K21的控制端用于接收控制信号en3，第三开关K23的控制端用于接收控制信号en4，其中，控制信号en3和控制信号en4的时序相同。

本申请还提供了一种差分接口电路的控制逻辑，该控制逻辑可以消除差分接口电路的过冲现象。该差分接口电路的控制逻辑可以通过时序控制实现，其中，时序控制信号例如可以由信号发生器产生，具体可以通过设置延时锁定环路(delay lock loop，DLL)实现。

图10为本申请提供的差分接口电路控制逻辑的时序图。

进一步地，图9中包含6个时间节点，分别为A、B、C、D、E、F。其中，节点C对应第一输入信号开始进入下降沿的时刻，节点B对应第一输入信号进入下降沿之前的任意时刻T1，节点A为T1之前的时刻；节点D对应第一输入信号开始进入上升沿的时刻，节点E对应第一输入信号位于上升沿的低电平和高电平之间的任意时刻T0，节点F为第一输入信号上升到高电平的时刻。

因此，结合图10，该控制逻辑可以包括五个阶段，下面结合图11-图15对控制逻辑的五个截断做具体说明，其中，作为可选择的实施方式，在图11-图15中，第一开关K11和K21为PMOS晶体管，第二开关K12和K22为NMOS晶体管，第三开关K13H和K23为NMOS晶体管。

第一阶段(节点A-节点B)：

图11为控制逻辑第一阶段的差分接口电路工作状态示意图。

如图11所示，在第一阶段中，第一输入信号为高电平，控制信号en1为低信号，使第一半边电路Nbalf的第一开关K11导通；控制信号en2为高信号，使第一半边电路Nbalf的第三开关K13导通，第一半边电路Nbalf的运算放大器Amp的输出端通过第三开关K13被耦合之地，使第二开关K12被关断；控制信号en3为低信号，使第二半边电路Phalf的第一开关K21导通；控制信号en4为高信号，使第二半边电路Phalf的第三开关K23导通，第二半边电路Phalf的运算放大器Amp的输出端通过第三开关K23被耦合之地，使第二开关K22被关断，此时，第一半边电路Nbalf的第一开关K11、第二半边电路Phalf的第一开关K21和接口负载Load为工作电路。因此，接口负载Load的电压可以在此时间内被拉升至供电电压Vcc，使接口负载Load中的储能器件(电容和电感)被放电，恢复到空载状态。

第二阶段(节点B-节点C)：

图12为控制逻辑第二阶段的差分接口电路工作状态示意图。

如图12所示，在第二阶段中，第一输入信号为高电平；控制信号en1为高信号，使第一半边电路Nbalf的第一开关K11关断；控制信号en2为低信号，使第一半边电路Nbalf的第三开关K13关断；控制信号en3为低信号，使第二半边电路Phalf的第一开关K21导通；控制信号en4为高信号，使第二半边电路Phalf的第三开关K23导通，第二半边电路Phalf的运算放大器Amp的输出端通过第三开关K23被耦合之地，使第二开关K22被关断。此时，第一半边电路Nhalf的运算放大器Amp、第二开关K12、反馈电路，以及第二半边电路Phalf的第一开关K21和接口负载Load为工作电路，该工作电路可以视为一个传统的接口电路，能够对第一输入信号进行放大输出。

第三阶段(节点C-节点D)：

图13为控制逻辑第三阶段的差分接口电路工作状态示意图。

如图13所示，在第三阶段中，第一输入信号由下降沿变为低电平；控制信号en1为高信号，使第一半边电路Nhalf的第一开关K11关断；控制信号en2为低信号，是第一半边电路Nhalf的第三开关K13关断、第二开关K12导通；控制信号en3为低信号，使第二半边电路Phalf的第一开关K21导通；控制信号en4为高信号，使第二半边电路Phalf的第三开关K23导通，第二半边电路Phalf的运算放大器Amp的输出端通过第三开关K23被耦合之地，使第二开关K22关断。此时，第一半边电路Nhalf的运算放大器Amp、第二开关K12、反馈电路，以及第二半边电路Phalf的第一开关K21和接口负载Load为工作电路，第一输入信号由第一半边电路Nhalf的运算放大器Amp和第二开关K12放大输出，输出信号Vout形成图13中的实线部分。

第四阶段(节点D-节点E)：

图14为控制逻辑第四阶段的差分接口电路工作状态示意图。

如图14所示，在第四阶段中，第一输入信号开始进入上升沿；控制信号en1为高信号，使第一半边电路Nhalf的第一开关K11关断；控制信号en2为低信号，使第一半边电路Nhalf的第三开关K13关断、第二开关K12导通；控制信号en3为低信号，使第二半边电路Phalf的第一开关K21导通；控制信号en4为高信号，使第二半边电路Phalf的第三开关K23导通，第二半边电路Phalf的运算放大器Amp的输出端通过第三开关K23被耦合之地，使第二开关K22关断。此时，第一半边电路Nhalf的运算放大器Amp、第二开关K12、反馈电路，以及第二半边电路Phalf的第一开关K21和接口负载Load为工作电路，第一输入信号的放大和输出过程由运算放大器Amp和第二开关K12执行，输出信号Vout形成图14中的实线部分。

第五阶段(节点E-节点F)：

图15为控制逻辑第五阶段的差分接口电路工作状态示意图。

如图15所示，在第五阶段中，第一输入信号在上升沿继续向高电平上升；控制信号en1为低信号，使第一半边电路Nhalf的第一开关K11导通；控制信号en2为高信号，使第一半边电路Nhalf的第三开关K13导通、第二开关K12关断；控制信号en3为低信号，使第二半边电路Phalf的第一开关K21导通；控制信号en4为高信号，使第二半边电路Phalf的第三开关K23导通，第二半边电路Phalf的运算放大器Amp的输出端通过第三开关K23被耦合之地，使第二开关K22关断。此时，第一半边电路Nhalf的第一开关K11、第二半边电路Phalf的第一开关K21和接口负载Load为工作电路，接口负载Load的电压这一阶段被继续拉升至供电电压Vcc，接口负载Load中的储能器件(电容和电感)被放电，恢复到空载状态，输出信号Vout形成图15中实线部分的波形。

由此，根据本申请提供的用于差分接口电路的控制逻辑，在第一输入信号位于上升沿的前半段(即T0时刻之前)，第一输入信号的放大和输出过程由第一半边电路Nhalf的运算放大器Amp和第二开关K12执行，在第一输入信号位于上升沿的后半段(即T0时刻之后)，由第一半边电路Nbalf的第一开关K11和第二半边电路Phalf的第一开关K21将接口负载Load的电压继续拉升至供电电压Vcc，从而在输出信号位于上升沿末端时，第一半边电路Nbalf的运算放大器Amp不再参与对第一输入信号的放大过程，因此，不会产生过冲现象。

另外，需要补充说明的是，由于差分接口电路的两个半边电路相同，因此，差分接口电路处理第一输入信号的过程同样适用于处理第二输入信号，因此，对于第二半边电路Phalf的控制逻辑实施例，本申请不再具体赘述。

图16为本申请差分接口电路的输出信号波形示意图。从图16可以看出，输出信号的过冲被完全消除。由此可见，本申请提供的差分接口电路，能够消除接口电路的过冲现象，提高接口电路的可靠性和使用寿命。

以上的具体实施方式，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上仅为本发明的具体实施方式而已，并不用于限定本发明的保护范围，凡在本发明的技术方案的基础之上，所做的任何修改、等同替换、改进等，均应包括在本发明的保护范围之内。

Claims (8)

1.一种接口电路，其特征在于，包括：

放大器，第一开关，第二开关和第三开关，其中，

所述放大器的输入端被耦合至所述接口电路的输入节点，所述放大器的输出端被耦合至所述第二开关的控制端，所述放大器的输出端还通过所述第三开关被耦合至地，

所述第一开关和第二开关串接于供电电压和地之间，所述接口电路的输出节点设置于所述第一开关和第二开关之间；

所述接口电路包括控制逻辑，所述控制逻辑用于：当所述输入节点的输入信号位于上升沿时，所述第一开关和所述第三开关在T0时刻之前关断，所述第一开关和所述第三开关在T0时刻之后导通，其中，所述T0时刻为输入信号位于上升沿的低电平和高电平之间的任意时刻。

2.如权利要求1所述的接口电路，其特征在于，所述第一开关为P型氧化物半导体PMOS晶体管，所述第一开关的栅极为控制端，所述第一开关的漏极耦合至所述供电电压，所述第一开关的源极耦合至所述输出节点。

3.如权利要求1所述的接口电路，其特征在于，所述第二开关为N型金属氧化物半导体NMOS晶体管，所述第二开关的栅极为控制端，所述第二开关的漏极耦合至地，所述第二开关的源极耦合于所述输出节点。

4.如权利要求1所述的接口电路，其特征在于，所述第三开关为NMOS晶体管，所述第三开关的栅极为控制端，所述第三开关的漏极与所述放大器的输出端耦合，所述第三开关的源极耦合至地。

5.如权利要求1所述的接口电路，其特征在于，所述控制逻辑还用于：在所述输入节点的输入信号进入下降沿之前，所述第一开关和所述第三开关在T1时刻之前导通，所述第一开关和所述第三开关在T1时刻之后关断，其中，所述T1时刻为输入信号进入下降沿之前的任意时刻。

6.如权利要求1-4任意一项所述的接口电路，其特征在于，两个所述接口电路的输出节点耦合至接口负载的两端，构成差分接口电路，两个所述接口电路分别作为所述差分接口电路的第一半边电路和第二半边电路。

7.如权利要求6所述的接口电路，其特征在于，包括控制逻辑，所述控制逻辑用于：当所述第一半边电路输入节点的输入信号位于上升沿时，所述第二半边电路的第一开关保持导通，所述第二半边电路的第三开关保持导通，所述第二半边电路的第二开关保持关断，所述第一半边电路的第一开关和第三开关在T0时刻之前关断，所述第一半边电路的第一开关和第三开关在T0时刻之后导通，其中，所述T0时刻为输入信号位于上升沿的低电平和高电平之间的任意时刻。

8.如权利要求7所述的接口电路，其特征在于，所述控制逻辑还用于：在所述第一半边电路输入节点的输入信号进入下降沿之前，所述第二半边电路的第一开关保持导通，所述第二半边电路的第三开关保持导通，所述第二半边电路的第二开关保持关断，所述第一半边电路的第一开关和第三开关在T1时刻之前导通，所述第一半边电路的第一开关和第三开关在T1时刻之后关断，其中，所述T1时刻为输入信号进入下降沿之前的任意时刻。

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