CN102118155B

CN102118155B - 输入/输出接口的驱动电路

Info

Publication number: CN102118155B
Application number: CN 200910261883
Authority: CN
Inventors: 林谕栋; 刘育嘉; 李建纬
Original assignee: Phison Electronics Corp
Current assignee: Phison Electronics Corp
Priority date: 2009-12-31
Filing date: 2009-12-31
Publication date: 2013-01-09
Anticipated expiration: 2029-12-31
Also published as: CN102118155A

Abstract

一种输入/输出接口的驱动电路，包括主输出级与增强单元。其中，主输出级用以接收至少一驱动信号，并据以输出对应于一输入信号的一输出信号。增强单元耦接主输出级，用以接收并检测输出信号的电平，藉以维持或增强主输出级的输出推力。

Description

输入/输出接口的驱动电路

技术领域

本发明是有关于一种驱动电路，且特别是有关于一种输入/输出接口的驱动电路。

背景技术

一般而言，当数字信号在集成电路(integrated circuit，IC)中通过驱动电路(亦即输入/输出接口(I/O))传输时，为了要提高传输速度，必定要加大驱动电路的驱动能力(亦即I/O的输出推力)，但是在加大驱动能力的情况下，势必会面临输出信号过冲抖动(over damping)的情形，诸如图6所绘示般。如此抖动不但会成为电源噪声(power noise)以干扰系统电源，且更会以电磁干扰(electromagnetic disturbance，EMI)形式散发出来，从而导致产品规格不符合安规标准要求。

传统上，可以通过调整/控制驱动电路内驱动级(driving stage)的反向器(inverter)的回转率(slew rate)来解决输出信号因驱动电路加大其驱动能力所造成的过冲抖动问题。然而，由于这样的解决方式(solution)，很有可能会造成输出信号的速度降低许多，以至于影响集成电路整体的处理速度。

发明内容

有鉴于此，本发明提供一种输入/输出接口的驱动电路，其可以在加大驱动能力的条件下，提高输出信号的速度以提升集成电路整体的处理速度，且不会有过冲抖动的问题。

本发明的其它目的和优点可以从本发明所揭露的技术特征中得到进一步的了解。

为达上述的一或部分或全部目的或是其它目的，本发明提供一种输入/输出接口的驱动电路，包括主输出级与增强单元。其中，主输出级用以接收至少一驱动信号，并据以输出对应于一输入信号的一输出信号。增强单元耦接主输出级，用以接收并检测所述输出信号的电平，藉以维持或增强主输出级的输出推力。

于本发明的一实施例中，当增强单元检测出所述输出信号的上升边缘的电平高于第一预设电平或下降边缘的电平低于第二预设电平时，维持主输出级的输出推力，否则增强主输出级的输出推力。

本发明还提供一种输入/输出接口的驱动电路，其包括主输出级、辅助输出级以及检测单元。其中，主输出级用以接收至少一驱动信号，并据以输出对应于一输入信号的一输出信号。辅助输出级耦接主输出级，用以接收两检测信号，藉以维持或增强主输出级的输出推力。检测单元耦接主输出级与辅助输出级，用以接收所述输入信号与输出信号，并检测所述输出信号的上升与下降边缘的电平，藉以输出该两检测信号以开启或关闭辅助输出级。

于本发明的一实施例中，当检测单元检测出所述输出信号的上升边缘的电平高于第一预设电平或下降边缘的电平低于第二预设电平时，输出该两检测信号以关闭辅助输出级，从而维持主输出级的输出推力，否则开启辅助输出级以增强主输出级的输出推力。

基于上述可知，本发明所提出的驱动电路会基于其所输出的输出信号的电平来适应性地调节其主输出级的输出推力。当输出信号的上升与下降边缘的电平分别高于第一预设电平与低于第二预设电平时，则关闭辅助输出级，仅开启主输出级。如此一来，由于单独的主输出级的输出推力并不高，所以输出信号自然就不容易有过冲抖动的情况发生。相反地，当输出信号的上升与下降边缘的电平分别低于第一预设电平与高于第二预设电平时，则同时开启主输出级与辅助输出级。而且，由于第一预设电平与第二预设电平是分别接近高电平与低电平，所以并不会影响到输出信号的传输速度。因此，本发明所提出的驱动电路不但可以在加大驱动能力的条件下，提高输出信号的速度，且更不会有过冲抖动的问题。

为让本发明的上述特征和优点能更明显易懂，下文特举多个实施例，并配合所附图式，作详细说明如下，但是上述一般描述及以下实施方式仅为例示性及阐释性的，其并不能限制本发明所欲主张的范围。

附图说明

图1绘示为本发明一实施例的驱动电路的示意图。

图2绘示为本发明一实施例的驱动电路的方块图。

图3绘示为本发明一实施例的驱动电路的电路图。

图4A与图4B分别绘示为本发明一实施例的第一子检测单元与第二子检测单元的电路图。

图5绘示为本发明一实施例的驱动电路的输入信号、输出信号、两驱动信号以及两检测信号的波形示意图。

图6绘示为传统配置在集成电路内的驱动电路在加大其驱动能力的情况下，所面临的输出信号发生过冲抖动的情形的示意图。

[主要元件标号说明]

100：驱动电路 201：驱动级

203：主输出级 205：增强单元

207：辅助输出级 209：检测单元

301：第一子检测单元 303：第二子检测单元

INV1～INV4：反向器 M1～M11、M5’～M11’：晶体管

PAD：焊垫 Vin：输入信号

Vout：输出信号 DR1、DR2：驱动信号

DS1、DS2：检测信号 V_DD：系统电压

GND：参考电压(接地电位) A：输出信号的上升边缘转态处

B：输出信号的下降边缘转态处

具体实施方式

有关本发明的前述及其它技术内容、特点与功效，在以下配合参考图式的多个实施例的详细说明中，将可清楚地呈现。另外，现将详细参考本发明的实施例，并在附图中说明所述实施例的实例。再者，凡可能之处，在图式及实施方式中使用相同标号的元件/构件代表相同或类似部分。

图1绘示为本发明一实施例的驱动电路100的示意图。图2绘示为本发明一实施例的驱动电路100的方块图。请合并参照图1与图2，驱动电路100例如可以为数字形式的输入/输出接口(digital I/O interface)，用以接收例如集成电路内或者其它类型的信号产生单元所产生的输入信号Vin，并据以通过一输出端(如焊垫(bonding pad)PAD或其它型式的输出端点)而输出对应于输入信号Vin的输出信号Vout。

于本实施例中，驱动电路100包括驱动级(driving stage)201、主输出级(main output stage)203以及增强单元(enhancing unit)205。其中，驱动级201用以接收输入信号Vin，并据以输出第一驱动信号DR1与第二驱动信号DR2，其中驱动信号DR1与DR2同相位，但分别与输入信号Vin相位相反。主输出级203耦接驱动级201，用以接收第一驱动信号DR1与第二驱动信号DR2，并据以输出对应于输入信号Vin的输出信号Vout。

增强单元205耦接主输出级203，用以接收并检测输出信号Vout的电平，藉以维持或增强主输出级203的输出推力(out put force)。于本实施例中，当增强单元205检测出输出信号Vout的上升与下降边缘的电平分别高于第一预设电平与低于第二预设电平时(亦即输出信号Vout的上升边缘的电平高于第一预设电平或下降边缘的电平低于第二预设电平时)，维持主输出级203的输出推力。另外，当增强单元205检测出输出信号Vout的上升与下降边缘的电平分别低于第一预设电平与高于第二预设电平时，增强主输出级203的输出推力。

更清楚来说，增强单元205包括辅助输出级(auxiliary outputstage)207与检测单元(detection unit)209。其中，辅助输出级207耦接主输出级203，用以接收第一检测信号DS1与第二检测信号DS2，藉以维持或增强主输出级203的输出推力。于本实施例中，当辅助输出级207被开启时，则增强主输出级203的输出推力；且当辅助输出级207被关闭时，则维持主输出级203的输出推力。另外，检测单元209耦接主输出级203与辅助输出级207，用以接收输入信号Vin以及与此输入信号Vin同相位的输出信号Vout，并检测输出信号Vout的上升与下降边缘(rising edge and fallingedge)的电平，藉以输出第一检测信号DS1与第二检测信号DS2来开启或关闭辅助输出级207。

图3绘示为本发明一实施例的驱动电路100的电路图。请参照图3，驱动级201包括一对驱动元件(a pair of driving devices)，且该对驱动元件包括反向器INV1与INV2。其中，反向器INV1的输入端用以接收输入信号Vin，而反向器INV1的输出端则用以输出第一驱动信号DR1。另外，反向器INV2的输入端用以接收输入信号Vin，而反向器INV2的输出端则用以输出第二驱动信号DR2。于本实施例中，反向器INV1与INV2的回转率(slew rate)是固定的，但在另一范例实施例中，亦可搭配可调整/控制反向器的回转率的机制，且又在另一范例实施例中，驱动级201可仅包括一个反向器，其输入端用以接收输入信号Vin，而其输出端则输出一与输入信号Vin相位相反的驱动信号。

主输出级203包括至少一晶体管M1与至少一晶体管M2。在本范例实施例中，晶体管M1可利用PMOS晶体管，例如P通道金属氧化物半导体场效应晶体管(P-channel metal-oxide-semiconductor field-effect transistor)来实现，而晶体管M2可利用NMOS晶体管，例如N通道金属氧化物半导体场效应晶体管(N-channel metal-oxide-semiconductor field-effecttransistor)来实现(以下称晶体管M1为PMOS晶体管M1，晶体管M2为NMOS晶体管M2)。在此值得说明的是，该等晶体管M1与M2亦可利用其它类型的晶体管来实现，例如双极性结型晶体管(Bipolar Junction Transistor，BJT)。

于本实施例中，PMOS晶体管M1的栅极(gate)用以接收第一驱动信号DR1，而PMOS晶体管M1的源极(source)则用以接收一系统电压V_DD(其电位可例如是逻辑高电平)。另外，NMOS晶体管M2的栅极用以接收第二驱动信号DR2，NMOS晶体管M2的源极用以接收一参考电压(其电位可例如是逻辑低电平，亦即接地电位GND)，而NMOS晶体管M2的漏极(drain)则耦接PMOS晶体管M1的漏极以输出前述输出信号Vout。于此，在本发明的其它实施例中，亦可以依据实际设计需求，将多个PMOS晶体管(个数不限)并接PMOS晶体管M1，并将多个NMOS晶体管(个数不限)并接NMOS晶体管M2。

检测单元209包括第一子检测单元(first sub-detection unit)301与第二子检测单元(second sub-detection unit)303。其中，第一子检测单元301用以接收输入信号Vin与输出信号Vout，并检测输出信号Vout的上升边缘的电平，藉以输出第一检测信号DS1。另外，第二子检测单元303用以接收输入信号Vin与输出信号Vout，并检测输出信号Vout的下降边缘的电平，藉以输出第二检测信号DS2。

辅助输出级207包括至少一晶体管M3与至少一晶体管M4，且晶体管M3利用PMOS晶体管来实现，而晶体管M4利用NMOS晶体管来实现(以下换称晶体管M3为PMOS晶体管M3，而换称晶体管M4为NMOS晶体管M4)。于本实施例中，PMOS晶体管M3的栅极耦接第一子检测单元301以接收第一检测信号DS1，PMOS晶体管M3的源极用以接收系统电压V_DD，而PMOS晶体管M3的漏极则耦接PMOS晶体管M1的漏极。另外，NMOS晶体管M4的栅极耦接第二子检测单元303以接收第二检测信号DS2，NMOS晶体管M4的源极用以接收参考电压(如接地电位GND)，而NMOS晶体管M4的漏极则耦接NMOS晶体管M2的漏极。相似地，在本发明的其它实施例中，亦可以依据实际设计需求，将多个PMOS晶体管(个数不限)并接PMOS晶体管M3，并将多个NMOS晶体管(个数不限)并接NMOS晶体管M4。

图4A与图4B分别绘示为本发明一实施例的第一子检测单元301与第二子检测单元303的电路图。请合并参照图4A与图4B，于本实施例中，第一子检测单元301与第二子检测单元303的电路结构是互补的。更清楚来说，第一子检测单元301包括晶体管M5～M11以及反向器INV3与INV4。其中，晶体管M5、M7、M8利用PMOS晶体管来实现、晶体管M6、M9、M10、M11则利用NMOS晶体管来实现(以下换称晶体管M5、M7、M8为PMOS晶体管M5、M7、M8，而换称晶体管M6、M9、M10、M11为NMOS晶体管M6、M9、M10、M11)，而反向器INV3利用施密特触发反向器(schmitt trigger inverter)来实现，但并不限制于此。

于本实施例中，PMOS晶体管M5的栅极用以接收输出信号Vout，而PMOS晶体管M5的源极则用以接收系统电压V_DD。NMOS晶体管M6的栅极与漏极耦接PMOS晶体管M5的漏极，而NMOS晶体管M6的源极则用以接收参考电压(亦即接地电位GND)。反向器INV3的输入端耦接PMOS晶体管M5的漏极。反向器INV4的输入端耦接反向器INV3的输出端。PMOS晶体管M7的栅极用以接收输入信号Vin，而PMOS晶体管M7的源极则用以接收系统电压V_DD。

PMOS晶体管M8的栅极耦接反向器INV4的输出端，PMOS晶体管M8的源极用以接收系统电压V_DD，而PMOS晶体管M8的漏极耦接PMOS晶体管M7的漏极以输出第一检测信号DS1。NMOS晶体管M9的栅极用以接收输入信号Vin，而NMOS晶体管M9的漏极则耦接PMOS晶体管M7的漏极。NMOS晶体管M10的栅极耦接NMOS晶体管M6的栅极，NMOS晶体管M10的漏极耦接NMOS晶体管M9的源极，而NMOS晶体管M10的源极则用以接收参考电压(亦即接地电位GND)。NMOS晶体管M11的栅极耦接反向器INV3的输出端，NMOS晶体管M11的漏极耦接NMOS晶体管M10的栅极，而NMOS晶体管M11的源极则用以接收参考电压(亦即接地电位GND)。

于本实施例中，当第一子检测单元301检测出输出信号Vout的上升边缘的电平高于第一预设电平时(在本范例中，此第一预设电平为V_DD-Vth，其中 Vth为PMOS晶体管M5的临界电压，但并不限于此，其亦可依实际设计需求而另为设计)，输出高电平的第一检测信号DS1以截止相对应的辅助输出级207内的PMOS晶体管M3(其是因第一子检测单元301中用以作为电流源的PMOS晶体管会截止)，否则输出低电平的第一检测信号DS1以导通相对应的辅助输出级207内的PMOS晶体管M3。

另一方面，第二子检测单元303包括晶体管M5’～M11’以及反向器INV3’与INV4’。其中，晶体管M5’、M7’、M8’利用NMOS晶体管来实现、晶体管M6’、M9’、M10’、M11’则利用PMOS晶体管来实现(以下换称晶体管M5’、M7’、M8’为NMOS晶体管M5’、M7’、M8’，而换称晶体管M6’、M9’、M10’、M11’为PMOS晶体管M6’、M9’、M10’、M11’)，而反向器INV3’利用施密特触发反向器来实现，但并不限制于此。

于本实施例中，NMOS晶体管M5’的栅极用以接收输出信号Vout，而NMOS晶体管M5’的源极则用以接收参考电压(亦即接地电位GND)。PMOS晶体管M6’的栅极与漏极耦接NMOS晶体管M5’的漏极，而PMOS晶体管M6’的源极则用以接收系统电压V_DD。反向器INV3’的输入端耦接NMOS晶体管M5’的漏极。反向器INV4’的输入端耦接反向器INV3’的输出端。NMOS晶体管M7’的栅极用以接收输入信号Vin，而NMOS晶体管M7’的源极则用以接收参考电压(亦即接地电位GND)。

NMOS晶体管M8’的栅极耦接反向器INV4’的输出端，NMOS晶体管M8’的源极用以接收参考电压(亦即接地电位GND)，而NMOS晶体管M8’的漏极耦接NMOS晶体管M7’的漏极以输出第二检测信号DS2。PMOS晶体管M9’的栅极用以接收输入信号Vin，而PMOS晶体管M9’的漏极则耦接NMOS晶体管M7’的漏极。PMOS晶体管M10’的栅极耦接PMOS晶体管M6’的栅极，PMOS晶体管M10’的漏极耦接PMOS晶体管M9’的源极，而PMOS晶体管M10’的源极则用以接收系统电压V_DD。PMOS晶体管M11’的栅极耦接反向器INV3’的输出端，PMOS晶体管M11’的漏极耦接PMOS晶体管M10’的栅极，而PMOS晶体管M11’的源极则用以接收系统电压V_DD。

于本实施例中，当第二子检测单元303检测出输出信号Vout的下降边缘的电平低于第二预设电平时(在本范例中，此第二预设电平为Vth，其中Vth为NMOS晶体管M5’的临界电压，但并不限于此，其可依实际设计需求而定)，输出低电平的第二检测信号DS2以截止相对应的辅助输出级207内的NMOS晶体管M4(其是因第二子检测单元303中用以作为电流源的NMOS晶体管会截止)，否则输出高电平的第二检测信号DS2以导通相对应的辅助输出级207内的NMOS晶体管M4。

基于上述，图5绘示为本发明一实施例的驱动电路100的输入信号Vin、输出信号Vout、两驱动信号DR1与DR2以及两检测信号DS1与DS2的波形示意图。请合并参照图1～图5，当输出信号Vout的上升边缘的电平由接地电位GND到第一预设电平V_DD-Vth之前，由于第一子检测单元301持续输出低电平的第一检测信号DS1，而第二子检测单元303亦持续输出低电平的第二检测信号DS2，以至于辅助输出级207会被开启以增强主输出级203的输出推力。换言之，主输出级203与辅助输出级207会于输出信号Vout的上升边缘的电平由接地电位GND到第一预设电平V_DD-Vth之前同时被开启，藉以实现加大驱动电路100的驱动能力的目的，从而提高高速数字信号在集成电路中通过驱动电路100传输的速度。

另一方面，当输出信号Vout的上升边缘的电平升至第一预设电平V_DD-Vth以上时，由于第一子检测单元301转为输出高电平的第一检测信号DS1，而第二子检测单元303仍为输出低电平的第二检测信号DS2，以至于辅助输出级207会被关闭以维持主输出级203原先的输出推力。换言之，仅有主输出级203会于输出信号Vout的上升边缘的电平升至第一预设电平V_DD-Vth以上时被开启，藉以使得驱动电路100的驱动能力仅维持在主输出级203的输出推力(亦即驱动电路100整体的驱动能力下降)，从而使得输出信号Vout的上升边缘的样貌在第一预设电平V_DD-Vth的前后不相同(其可从图5中标示A处看出)。如此一来，由于单独的主输出级203的输出推力并不高，所以输出信号Vout自然就不容易有过冲抖动的情况发生。

相似地，当输出信号Vout的下降边缘的电平由系统电压V_DD到第二预设电平Vt h之前，由于第一子检测单元301持续输出高电平的第一检测信号DS1，而第二子检测单元303持续输出高电平的第二检测信号DS2，以至于辅助输出级207会被开启以增强主输出级203的输出推力。换言之，主输出级203与辅助输出级207会于输出信号Vout的下降边缘的电平由系统电压V_DD到第二预设电平Vth之前同时被开启，藉以实现加大驱动电路100的驱动能力的目的，从而提高高速数字信号在集成电路中通过驱动电路100传输的速度。

另一方面，当输出信号Vout的下降边缘的电平降至第二预设电平Vth以下时，由于第一子检测单元301仍为输出高电平的第一检测信号DS1，而第二子检测单元303转为输出低电平的第二检测信号DS2，以至于辅助输出级207会被关闭以维持主输出级203原先的输出推力。换言之，仅有主输出级203会于输出信号Vout的下降边缘的电平降至第二预设电平Vth以下时被开启，藉以使得驱动电路100的驱动能力仅维持在主输出级203的输出推力(亦即驱动电路100整体的驱动能力下降)，从而使得输出信号Vout的下降边缘的样貌在第二预设电平Vth的前后不相同(其可从图5中标示B处看出)。如此一来，由于单独的主输出级203的输出推力并不高，所以输出信号Vout自然就不容易有过冲抖动的情况发生。

于此值得一提的是，检测单元209在较佳情况下是同时具有第一子检测单元301与第二子检测单元303，但是在本发明的其它实施例中，亦可仅具有第一子检测单元301与第二子检测单元303其中之一，而该等变形的实施方式仍属本发明所欲保护的范畴之一。

于此值得一提的是，依据上述实施例所揭示的内容，只要是通过检测输出信号Vout的电平，以进行反馈关闭部分驱动电路100的驱动能力的任何机制/技术手段(亦即：只要有用到反馈机制以关闭部分驱动电路100的驱动能力的任何设计)，就属本发明所欲保护的范畴之一。另外，虽然上述实施例的检测单元209是以检测MOS晶体管的临界电压(threshold voltage，Vth)为例来进行说明，但是其它检测作法/机制，例如改变检测的预设电平大小，或者转为检测电流以达到反馈关闭部分驱动电路100的驱动能力的任何机制/技术手段，也属本发明所欲保护的范畴之一。

再者，上述实施例的驱动电路100并不限应用于实施例所举例的数字输入/输出接口(I/O)，其亦可应用在其它非数字形式的输入/输出接口，而该等变形的实施方式仍属本发明所欲保护的范畴之一。除此之外，上述实施例的驱动电路100亦可集成传统调整/控制驱动级的反向器回转率的技术。如此一来，本发明的驱动电路100即可成为一个多控制选择的设计方案(designscheme)。

综上所述，本发明所提出的驱动电路会基于其所输出的输出信号的电平来适应性地调节其主输出级的输出推力。当输出信号的上升与下降边缘的电平分别高于第一预设电平与低于第二预设电平时，则关闭辅助输出级，仅开启主输出级。如此一来，由于单独的主输出级的输出推力并不高，所以输出信号自然就不容易有过冲抖动的情况发生。相反地，当输出信号的上升与下降边缘的电平分别低于第一预设电平与高于第二预设电平时，则同时开启主输出级与辅助输出级。而且，由于第一预设电平与第二预设电平是分别接近高电平与低电平，所以并不会影响到输出信号的传输速度。因此，本发明所提出的驱动电路不但可以在加大驱动能力的条件下，提高输出信号的速度，且更不会有过冲抖动的问题。

惟以上所述者，仅为本发明的较佳实施例而已，当不能以此限定本发明实施的范围，即大凡依本发明权利要求范围及发明说明内容所作的简单的等效变化与修饰，皆仍属本发明专利涵盖的范围内。另外，本发明的任一实施例或权利要求范围不须达成本发明所揭露的全部目的或优点或特点。此外，摘要部分和标题仅是用来辅助专利文件搜寻之用，并非用来限制本发明的权利要求范围。

Claims

1.一种驱动电路，包括：

一主输出级，用以接收至少一驱动信号，并据以输出对应于一输入信号的一输出信号；以及

一增强单元，耦接该主输出级，用以接收并检测该输出信号的电平，藉以维持或增强该主输出级的输出推力，

其中，该增强单元包括：一辅助输出级，耦接该主输出级，用以接收两检测信号，藉以维持或增强该主输出级的输出推力；以及一检测单元，耦接该主输出级与该辅助输出级，用以接收该输入信号与该输出信号，并检测该输出信号的上升与下降边缘的电平，藉以输出该两检测信号以开启或关闭该辅助输出级，

其中，该两检测信号包括一第一检测信号，而该检测单元包括：一第一子检测单元，用以接收该输入信号与该输出信号，并检测该输出信号的上升边缘的电平，藉以输出该第一检测信号，

其中，该第一子检测单元包括：一第一晶体管，其栅极用以接收该输出信号，而其源极则用以接收一系统电压；一第二晶体管，其栅极与其漏极耦接该第一晶体管的漏极，而其源极则用以接收一参考电压；一第一反向器，其输入端耦接该第一晶体管的漏极；一第二反向器，其输入端耦接该第一反向器的输出端；一第三晶体管，其栅极用以接收该输入信号，而其源极则用以接收该系统电压；一第四晶体管，其栅极耦接该第二反向器的输出端，其源极用以接收该系统电压，而其漏极耦接该第三晶体管的漏极以输出该第一检测信号；一第五晶体管，其栅极用以接收该输入信号，而其漏极则耦接该第三晶体管的漏极；一第六晶体管，其栅极耦接该第二晶体管的栅极，其漏极耦接该第五晶体管的源极，而其源极则用以接收该参考电压；以及一第七晶体管，其栅极耦接该第一反向器的输出端，其漏极耦接该第六晶体管的栅极，而其源极则用以接收该参考电压。

2.根据权利要求1所述的驱动电路，其中当该增强单元检测出该输出信号的上升边缘的电平高于一第一预设电平或下降边缘的电平低于一第二预设电平时，维持该主输出级的输出推力，否则增强该主输出级的输出推力。

3.根据权利要求2所述的驱动电路，其中该至少一驱动信号包括一第一驱动信号与一第二驱动信号，而该驱动电路还包括：

一驱动级，耦接该主输出级，用以接收该输入信号，并据以输出该第一驱动信号与该第二驱动信号，

其中，该第一驱动信号与该第二驱动信号同相位，且该第一驱动信号与该第二驱动信号与该输入信号相位相反。

4.根据权利要求3所述的驱动电路，其中该驱动级包括一对驱动元件，且该对驱动元件包括：

一第三反向器，其输入端用以接收该输入信号，而其输出端则用以输出该第一驱动信号；以及

一第四反向器，其输入端用以接收该输入信号，而其输出端则用以输出该第二驱动信号。

5.根据权利要求4所述的驱动电路，其中该第三与该第四反向器的回转率为可控制的。

6.根据权利要求5所述的驱动电路，其中该主输出级包括：

至少一第八晶体管，其栅极用以接收该第一驱动信号，而其源极则用以接收该系统电压；以及

至少一第九晶体管，其栅极用以接收该第二驱动信号，其源极用以接收该参考电压，而其漏极则耦接该第八晶体管的漏极以输出该输出信号。

7.根据权利要求6所述的驱动电路，其中该两检测信号还包括一第二检测信号，而该检测单元还包括：

一第二子检测单元，用以接收该输入信号与该输出信号，并检测该输出信号的下降边缘的电平，藉以输出该第二检测信号。

8.根据权利要求7所述的驱动电路，其中该辅助输出级包括：

至少一第十晶体管，其栅极耦接该第一子检测单元以接收该第一检测信号，其源极用以接收该系统电压，而其漏极则耦接该第八晶体管的漏极；以及

至少一第十一晶体管，其栅极耦接该第二子检测单元以接收该第二检测信号，其源极用以接收该参考电压，而其漏极则耦接该第九晶体管的漏极。

9.根据权利要求8所述的驱动电路，其中当该第一子检测单元检测出该输出信号的上升边缘的电平高于该第一预设电平时，输出具有一第一状态的该第一检测信号，否则输出具有一第二状态的该第一检测信号。

10.根据权利要求9所述的驱动电路，其中该第一状态为一高电平，而该第二状态为一低电平。

11.根据权利要求8所述的驱动电路，其中该第一反向器为一施密特触发反向器；该第一、该第三、该第四、该第八与该第十晶体管为PMOS晶体管；而该第二、该第五、该第六、该第七、该第九与该第十一晶体管为NMOS晶体管。

12.根据权利要求8所述的驱动电路，其中该第二子检测单元包括：

一第十二晶体管，其栅极用以接收该输出信号，而其源极则用以接收该参考电压；

一第十三晶体管，其栅极与其漏极耦接该第十二晶体管的漏极，而其源极则用以接收该系统电压；

一第五反向器，其输入端耦接该第十二晶体管的漏极；

一第六反向器，其输入端耦接该第五反向器的输出端；

一第十四晶体管，其栅极用以接收该输入信号，而其源极则用以接收该参考电压；

一第十五晶体管，其栅极耦接该第六反向器的输出端，其源极用以接收该参考电压，而其漏极耦接该第十四晶体管的漏极以输出该第二检测信号；

一第十六晶体管，其栅极用以接收该输入信号，而其漏极则耦接该第十四晶体管的漏极；

一第十七晶体管，其栅极耦接该第十三晶体管的栅极，其漏极耦接该第十六晶体管的源极，而其源极则用以接收该系统电压；以及

一第十八晶体管，其栅极耦接该第五反向器的输出端，其漏极耦接该第十七晶体管的栅极，而其源极则用以接收该系统电压。

13.根据权利要求12所述的驱动电路，其中当该第二子检测单元检测出该输出信号的下降边缘的电平低于该第二预设电平时，输出具有一第一状态的该第二检测信号，否则输出具有一第二状态的该第二检测信号。

14.根据权利要求13所述的驱动电路，其中该第一状态为一低电平，而该第二状态为一高电平。

15.根据权利要求12所述的驱动电路，其中该第五反向器为一施密特触发反向器；该第十三、该第十六、该第十七与该第十八晶体管为PMOS晶体管；而该第十二、该十四与该第十五晶体管为NMOS晶体管。

16.根据权利要求1所述的驱动电路，其中该驱动电路为一输入/输出接口，且该输入/输出接口包括一数字形式或一非数字形式的输入/输出接口。