CN101438491A

CN101438491A - 耐高压端口驱动器

Info

Publication number: CN101438491A
Application number: CNA2006800496814A
Authority: CN
Inventors: 埃米尔·兰布拉凯
Original assignee: Atmel Corp
Current assignee: Atmel Corp
Priority date: 2005-10-28
Filing date: 2006-10-18
Publication date: 2009-05-20
Also published as: KR20080066969A; TW200729722A; WO2007051083A2; US7336109B2; WO2007051083A3; EP1949530A2; US20070096779A1; JP2009514436A

Abstract

一种耐高压驱动器(200、300)，其包括多个输出驱动设备，所述输出驱动设备能够耐受过电压，保持连接至上升电压电平的电连接，以及以固有电源电平产生输出电压。初始上拉驱动电路(204)偶联至所述多个输出驱动设备并产生至所述多个输出驱动设备(235a－c、275a－c)的初始上升驱动电压。保持上拉电路(260、360)偶联至所述多个输出驱动设备并以所述固有电源电平产生所维持输出电压。

Description

耐高压端口驱动器

技术领域

[01]本发明涉及双向端口驱动器。更明确地说，本发明涉及耐受需要接口所带电压高于包含所述端口驱动器的电路的电源的操作环境的端口驱动器。

背景技术

[02]在电子系统中，子系统构建块常常被实施在单独的集成电路设备中。为了彼此连通，所述构建块具有彼此互连的输入/输出垫。在集成电路制造工艺的发展中，工作电压已逐渐减小。在互连的子系统构建块中，在不同的电源电压下工作的集成电路设备将由其输入/输出垫连接。当传送高逻辑电平信号时，穿过各种各样的集成电路设备的互连，电压的各种结合将相互作用。

[03]对于带有较低电源电压的设备驱动以较高电源电压工作的设备，一般地不会存在问题。此外，在较低的电源电压区域，对于较高的电源电压电平被施加至三态仅下拉设备，通常不会存在问题。在CMOS集成电路技术中，当低电源电压区域中的三态PMOS上拉设备由高电源电压区域中的设备驱动至高逻辑电平时，会出现问题。

[04]参见图1，在带有混合电源电压的现有技术互连网络100的示意图中，3伏(V)区域103连接至5伏(V)区域105。3V输出上拉设备112连接在3V电源113、3V输入111和3V输入/输出垫133之间。源极衬底二极管116和漏极衬底二极管117分别自3V输出上拉设备112的源极和漏极并联连接至3V上拉衬底节点119。源极衬底连接118连接在3V上拉衬底节点119和3V电源113之间。3V输出下拉设备114连接在3V输入111、3V输出上拉设备112、3V输入/输出垫133和地之间。

[05]3V输入上拉设备122连接在3V输出121、3V电源113和3V输入/输出垫133之间。3V输入下拉设备124连接在3伏输出121、3V输入上拉设备122、3V输入/输出垫133和地之间。

[06]5V输出上拉设备132连接在5V电源115、5V输入131和5V输入/输出垫135之间。5V输出下拉设备134连接在5V输入131、5V输出上拉设备132、5V输入/输出垫135和地之间。

[07]5V输入上拉设备142连接在5V输出141、5V电源115和5V输入/输出垫135之间。5V输入下拉设备144连接在5V输出141、5V输入上拉设备142、5V输入/输出垫135和地之间。

[08]3V输出上拉设备112的输出在三态时出现p-n二极管连接，该p-n二极管连接以漏极衬底二极管117形式从输出漏极扩散连接至衬底。即使3V输出上拉设备112为三态PMOS场效应晶体管，来自5V区域105的高逻辑电平将传导通过二极管，引起高电流并可能地引起会损害3V区域103设备的锁闭情况。

[09]在将高输入偏置电平施加至输入扩散和衬底来解决问题的尝试中，先前的端口驱动器已并入复杂的网络以用于切换衬底偏置到保护电压电平。需要的是一种在低电压区域中工作的端口驱动器，该端口驱动器耐受从外部系统设备施加的高电压而没有并入复杂网络以用于切换衬底偏置的负担。此外，这种低电压区域端口驱动器理想地将高逻辑电平输出驱动至固有电压区域的满值电源电平。

发明内容

[10]多个输出驱动设备能够耐受由带有在高电源电压区域工作的外部设备的电连接所产生的过电压。所述多个输出驱动设备能够保持持续的、连接至上升电压电平的电连接，并以输出电压电平等于设备固有的电源电压产生通信。所述多个输出驱动设备保持至高电源电压区域的通信而不维持损失并且不允许高电流损害设备。初始NMOS上拉驱动电路连接至所述多个输出驱动设备，并产生初始上升驱动电压，所述初始上升驱动电压允许所述多个输出驱动设备以满值电源电压获得输出驱动电平。所述初始NMOS上拉驱动电路包含延时元件，所述延时元件以一定的序列工作，所述序列提供在输出处提供转换速率(slew rate)控制的所述初始上升驱动电压的调谐(staggering)。保持NMOS上拉电路连接至所述多个输出驱动设备，并产生持续的输出驱动电压以用于以满值电源电压保持输出信令。

附图说明

[11]图1是带有混合电源电压的现有技术互连网络的示意图。

[12]图2a是示例的耐高压端口驱动器的示意图。

[13]图2b是与图2a的示例耐高压端口驱动器相应的初始响应驱动信号的波形图。

[14]图3是带有另外的示例保持电路的示例耐高压端口驱动器的示意图。

具体实施方式

[15]参考图2a，上拉/下拉电路204连接至示例的耐高压端口驱动器200的输入/输出垫297。上拉使能(enable)输入205和下拉使能输入245驱动上拉/下拉电路204。上拉使能输入205连接至上拉使能换流器208。上拉使能换流器208连接至上拉或非门212的第一输入。上拉或非门212连接至NMOS上拉设备216的控制输入、延时块220和下拉换流器232。延时块220连接至上拉缓冲器224，该缓冲器224连接至电容器228的输入。电容器228的输出连接至NMOS上拉设备216的输出和第一上拉转换速率电阻器230a。NMOS上拉设备216的第二输入连接至低电压电源213。下拉换流器232的输出连接至多个输入下拉设备233a、233b、233c的每一控制输入。

[16]多个上拉转换速率电阻器230a、230b、230c连接至电容器228的输出。多个上拉转换速率电阻器230a、230b、230c的每一输出连接至多个NMOS输出驱动设备207之一的相应控制输入和多个输入下拉设备233a、233b、233c中每一个的相应第二输入。

[17]下拉使能换流器248连接至下拉使能输入245和下拉或非门252的第一输入。最后一个上拉转换速率电阻器230c的输出连接至下拉或非门252的第二输入。下拉缓冲器256连接至下拉或非门252的输出和第一下拉转换速率电阻器270a的输入。多个下拉转换速率电阻270a、270b、270c连接在下拉缓冲器256的输出和上拉或非门212的第二输入之间。多个下拉转换速率电阻器270a、270b、270c的每一输出连接至多个NMOS输出下拉设备275a、275b、275c之一的相应控制输入。多个NMOS输出下拉设备275a、275b、275c中的每一个并联连接在上拉/下拉电路204的输出和地之间。

[18]第一上拉保持换流器266a连接在保持电路260的上拉保持输入263、第二上拉保持换流器266b的输入和第二NMOS保持下拉设备273b的控制输入之间。第一PMOS保持上拉设备276a和第二PMOS保持上拉设备276b彼此交叉偶联，每一设备均具有连接至泵激电压输入261的第一输入。第一NMOS保持下拉设备273a在控制输入连接至上拉保持换流器266b的输出并在第二输入连接至第一PMOS保持上拉设备276a及第三NMOS保持上拉设备278的控制输入。第二NMOS保持下拉设备273b连接在第二PMOS保持上拉设备276b与地之间。第三NMOS保持上拉设备278连接在低电压电源213和上拉电阻器291之间。上拉电阻器291连接至输入/输出垫297。输入/输出垫297连接至电容性负载299。

[19]多个NMOS输出驱动设备207由例如多个NMOS输出上拉设备235a、235b、235c所组成。多个NMOS输出上拉设备235a、235b、235c并联连接在低电压电源213和输入/输出垫297之间。

[20]参考图2b并继续参考图2a，在示例初始响应驱动波形图250中，驱动信号(Drive_up signal)215的上升沿在t₀(时间零)225时应用于上拉使能输入205。为将高逻辑电平传播至输入/输出垫297，驱动信号215的正向边沿应用于上拉使能输入205并传播通过上拉使能换流器208。正向边沿成为输入至上拉或非门212的低电平信号并在NMOS上拉设备216的控制输入处引起高电平信号。NMOS上拉设备216的输出在多个NMOS输出驱动设备207的控制输入处产生驱动门信号。NMOS上拉设备216(NMOS场效应晶体管设备)将驱动门信号229升至极限阈值电压292，该极限阈值电压292为例如一种低于低电压电源213上电压的NMOS场效应晶体管设备的阈值。

[21]NMOS上拉设备216的输出处的高电压电平施加于第一上拉转换速率电阻器230a。第一上拉转换速率电阻器230a的输出将上拉控制输入至第一NMOS输出上拉设备235a。第一上拉转换速率电阻器230a的串连电阻和第一NMOS输出上拉设备235a的栅极电容在t₀ 225后立即地对驱动门信号229产生集成化效应，该效应称为转换速率控制。在上拉转换速率电阻205b、205c与每一NMOS输出上拉设备235b、235c的控制输入的每一后续结合处均经历同样的效应，直至达到极限阈值电压292为止。

[22]多个NMOS输出上拉设备235a、235b、235c设置成源极跟随器晶体管。由于体效应，所以多个NMOS输出上拉设备235a、235b、235c中每一个的输入电容的栅极对源极分量是多个NMOS输出下拉设备275a、275b、275c中每一个的栅极对源极电容值的大约三分之一。为了在上拉和下拉转换中均有平衡的转换速率控制，多个上拉转换速率电阻器230a、230b、230c的电阻选为多个下拉转换速率电阻器270a、270b、270c的电阻值的三倍。

[23]由驱动信号215的上升沿产生的信号转换(未图示)传播经过延时块220，在增压延时时间294后于延时信号(Delay_up signal)221上产生相应的上升沿。上拉缓冲器224产生延时信号221并将其应用于电容器228的输入。延时信号221在电容器228的输出处产生增压电压296以上升驱动门信号229至驱动门电压298，该驱动门电压298高于低电压电源213。应用于多个NMOS输出驱动设备207的控制输入的驱动门电压298足以上升所述多个NMOS输出驱动设备207的输出处电压至低电压电源213的电压。由延时信号221产生的增压电压296应用于电容器228，并由于电容器228的放电损失将驱动门电压298保持有限的时间量。

[24]电容器228的C值基于在电容器228的到多个NMOS输出驱动设备207的接口处对网络进行分析所得到的表达式。电容器228的C值能够由表达式

\frac{Δ_{r} \times g_{m}}{C + C_{gs}} = \ln \frac{Δ_{r} \times g_{m}}{C_{gs}}

求出，其中Δ_r为增压延时时间294，C_gs为多个NMOS输出驱动设备207的输入电容的栅极对源极分量，g_m为多个NMOS输出驱动设备207的增益。例如，电容器228的值为大约0.8皮法。

[25]增压延时时间294又即Δ_r，选择为允许电容器228有足够的时间充电至用以驱动多个NMOS输出驱动设备207的有效电压，但时间不会长到减少整个电路的延时。多个NMOS输出驱动设备207设置成源极跟随器晶体管。由于体效应，所以在源极节点连接至地处，输入电容并非每一单独栅极对源极电容的总和。伴随输入/输出垫297上电压的改变，每一设备的源极节点的电压改变。如果相应的源节点连接至地，那么多个NMOS输出驱动设备207的有效的输入门电容C_x小于NMOS输出驱动设备207的栅极对源极电容C_gs。

使用有效的输入门电容C_x，增压电压296的值由下式给定：

Vcc \times \frac{C}{C + C_{x}} .

得到的驱动门电压298由下式给定：

(V_{cc} - V_{Tn}) + Vcc \times \frac{C}{C + C_{x}},

其中V_Tn为该多个NMOS输出驱动设备207的NMOS设备的阈值。

[26]为在输入/输出垫297处提供持续的高电平电压，低电平使能信号(未图示)应用于保持电路260的上拉保持输入263。低电平使能信号产生自第一上拉保持换流器266a的输出至第二NMOS保持下拉设备273b的控制输入的高电平信号和自第二上拉保持换流器266b的输出至第一NMOS保持下拉设备273a的控制输入的低电平信号。第二NMOS保持下拉设备273b打开而第一NMOS保持下拉设备273a关闭，以允许第一PMOS保持上拉设备276a和第二PMOS保持上拉设备276b交叉偶联组合用于将泵激电平电压(未图示)应用于第三NMOS保持上拉设备278的控制输入。泵激电平电压应用于泵激电压输入261并由单独的充电泵(未图示)产生。泵激电平电压打开第三NMOS保持上拉设备278，从而将低电平电源213连接至上拉电阻器291并从低电压电源213产生满值电平电压。由于第三NMOS保持上拉设备278的控制输入上的泵激电平，输入/输出垫297上的输出电压没有出现设备阈值下降。

[27]在t₀ 225之前，没有信号转换送至输入/输出垫297，低逻辑电平应用于上拉使能输入205和下拉使能输入245两者的情况存在。低逻辑电平应用于两个输入使得上拉/下拉电路204成为三态。应用于上拉使能输入205和下拉使能输入245两者的低逻辑电平在多个输入下拉设备233a、233b、233c的控制输入处产生高电平信号，在多个NMOS输出下拉设备275a、275b、275c的控制输入处产生低电平信号。低电平信号在多个NMOS输出下拉设备275a、275b、275c的控制输入处关闭设备并产生从输入/输出垫297至地的高阻抗通路。高电平信号在多个输入下拉设备233a、233b、233c的控制输入处打开设备，从而将控制输入下拉至多个NMOS输出驱动设备207，并产生从输入/输出垫297至低电压电源213的高阻抗通路。因此，输入/输出垫从来自上拉/下拉电路204和多个NMOS输出驱动设备207的输出起是三态。

[28]参见图3，在带有另外的示例保持电路360的示例耐高压端口驱动器300中，上拉/下拉电路204连接至输入/输出垫297。上拉/下拉电路204如以上所说明地工作，参见图2a。第一上拉保持换流器366连接在保持电路360的上拉保持输入363和保持通路门368的第一输入之间。保持通路门输入364连接至保持通路门368的控制输入。第一PMOS保持上拉设备376a和第二PMOS保持上拉设备376b相互交叉偶联，并且每一设备具有连接至泵激电压输入361的输入。

[29]NMOS保持下拉设备373的控制输入连接至保持通路门368的输出和第一PMOS保持上拉设备376a的输出。第三NMOS保持上拉设备378的控制输入连接至第二PMOS保持上拉设备376b的输出和NMOS保持下拉设备373的第二输入。第三NMOS保持上拉设备378连接在低电压电源313和上拉电阻391之间。上拉电阻器391连接至输入/输出垫297。输入/输出垫297连接至电容性负载299。

[30]参见图2和图3，单独的高电压电源连接至工作中的输入/输出垫297并在多个NMOS输出下拉设备275a、275b、275c的输出处产生在低电压反向偏置漏极衬底二极管(未图示)上的高电压，或在多个NMOS输出驱动设备207的输出处产生在源极衬底二极管(未图示)上的高电压。如之前所讨论的，参见图1，外部提供的高电压应用至下拉(NMOS)设备不是临界的。多个NMOS输出驱动设备207和多个NMOS输出上拉设备235a、235b、235c中的每一个在三态的情况下，起着在输入/输出垫297和地之间的反向偏置二极管的作用。在系统环境中，上拉/下拉电路204和附随的低电压区域免受混合界面电压典型值的过电压危险。过电压保护是由于在上拉和下拉输出处均存在反向偏置二极管。这样，连接至耐高压端口驱动器的低电压区域免受由于系统操作中经历的典型过电压所引起的锁定和损失。

[31]尽管已经从特定示例性实施例的方面描述了本发明，但是所属领域的技术人员将意识到能够在所附权利要求书的范围内作出某些改变和修改。例如所描述的上拉/下拉晶体管是金属氧化物半导体设备，该金属氧化物半导体设备可以容易地用其它晶体管类型或三态的设备替代。因此，说明书和附图应该将被认为是说明性的而不是限制性的。

Claims

1.一种耐高压驱动器，其包括：

多个输出驱动设备，其能够耐受过电压，保持连接至上升电压电平的电连接，以及以固有的电源电平产生输出电压；

初始上拉驱动电路，其偶联至所述多个输出驱动设备并且能够产生至所述多个输出驱动设备的初始上升驱动电压；以及

保持上拉电路，其偶联至所述多个输出驱动设备并且能够以所述固有电源电平产生所维持输出电压。

2.如权利要求1所述的耐高压驱动器，其中所述初始上拉驱动电路还能够对所述初始上升驱动电压提供转换速率控制。