CN116996058A - 输入缓冲器电路及输入输出缓冲器 - Google Patents
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Abstract
本申请涉及集成电路技术。本申请的目的是要提供一种输入缓冲器电路及输入输出缓冲器，旨在解决传统的输入缓冲器电路存在的输入延迟较大的问题，该输入缓冲器电路通过静电触发保护模块形成放电通路，并根据输入接口的输入对电压转换模块的电源端输入的第一输入电压进行钳位，使得电压转换模块工作在动态模式下，提高电压转换时的速度，进而减少输入延迟。本申请的有益效果是，减少输入延迟。适用于输入输出缓冲器。
Description
技术领域
本申请属于集成电路技术领域，尤其涉及一种输入缓冲器电路及输入输出缓冲器。
背景技术
随着集成电路应用场景越来越广，数字芯片规模越来越大，其工艺尺寸不断的缩小。而传统全摆幅电压的输入输出缓冲器(PAD)的输入速度一般在50Mhz左右，某些较为快速的输入输出缓冲器的输入速度也只能达到150MHz至200MHz。导致全摆幅电压的输入输出缓冲器的输入速度无法提高的难点在于：输入输出缓冲器的面积较大，输入输出缓冲器的寄生电容也较大，一般在10pF左右，大负载导致输入端口的信号翻转时斜率较低，翻转速度较慢，且输入输出缓冲器的输入缓冲器电路中第一级逻辑门阈值电压较高，输入电平由低到高或由高到低的逻辑转换输出时间较长，从而导致输入输出缓冲器中输入的延迟较大，进而影响数字芯片的输入输出速度，难以满足高速数字芯片端口的速度需求。
因此，传统的输入缓冲器电路存在输入延迟较大的问题。
发明内容
本申请的目的在于提供一种输入缓冲器电路及输入输出缓冲器，旨在解决传统的输入缓冲器电路存在的输入延迟较大的问题。
本申请实施例的第一方面提了一种输入缓冲器电路，包括：静电脉冲产生模块、保护模块、电压转换模块及静电触发保护模块；
所述静电触发保护模块的电源端接入第一输入电压，所述静电触发保护模块用于根据输入接口的输入，向静电脉冲产生模块提供静电信号，用于接收所述静电脉冲产生模块产生的静电脉冲，以及用于根据所述静电脉冲对所述第一输入电压的电压进行钳位，以及为所述输入接口的输入提供放电通路；
所述静电脉冲产生模块，用于根据所述静电信号向静电触发保护模块输出所述静电脉冲；
所述保护模块，用于连接所述输入接口与所述电压转换模块；
所述电压转换模块的电源端接入所述第一输入电压，所述电压转换模块用于将所述输入接口的输入降压至工作电压，并输出。
在一个实施例中，所述静电触发保护模块的地线端接入第一地线，所述电压转换模块的地线端接入第二地线；
所述第一地线与所述第二地线通过地线隔离模块连接；
所述地线隔离模块，用于隔离第一地线及第二地线，所述地线隔离模块还连接第一地线与第二地线，使得第一地线与第二地线之间形成放电通路。
在一个实施例中，所述地线隔离模块，包括：第一二极管及第二二极管；
所述第一二极管的正极与所述第二二极管的负极连接，并作为所述地线隔离模块的第一端，与所述第一地线连接；
所述第一二极管的负极与所述第二二极管的正极连接，并作为所述地线隔离模块的第二端，与所述第二地线连接。
在一个实施例中，所述静电触发保护模块，包括：第三二极管、第四二极管、第五二极管、第一正沟道金属氧化物半导体、第一负沟道金属氧化物半导体、第二负沟道金属氧化物半导体、第一电阻及第二电阻；
所述第一正沟道金属氧化物半导体的漏极分别与所述第五二极管的正极及第二负沟道金属氧化物半导体的漏极连接，并作为所述静电触发保护模块的第一输入端，与所述输入接口连接；
所述第五二极管的负极与第三二极管的负极连接，并作为所述静电触发保护模块的静电信号输出端，与所述静电脉冲产生模块的输入端连接；
所述第三二极管的正极与所述第一输入电压及所述第四二极管的负极连接，所述第四二极管的正极与所述第一地线连接；
所述第一正沟道金属氧化物半导体的源极及所述第一正沟道金属氧化物半导体的衬底与所述第一输入电压连接，所述第一正沟道金属氧化物半导体的栅极与所述第一电阻的第一端连接，所述第一电阻的第二端与所述第一输入电压连接；
所述第二负沟道金属氧化物半导体的源极及所述第二负沟道金属氧化物半导体的衬底与所述第一地线连接，所述第二负沟道金属氧化物半导体的栅极与所述第二电阻的第一端连接，所述第二电阻的第二端与所述第一地线连接；
所述第一负沟道金属氧化物半导体的漏极与所述第一输入电压连接，所述第一负沟道金属氧化物半导体的源极及所述第一负沟道金属氧化物半导体的衬底与所述第一地线连接，所述第一负沟道金属氧化物半导体的栅极作为所述静电触发保护模块的第二输入端，与所述静电脉冲产生模块的输出端连接。
在一个实施例中，所述静电触发保护模块，还包括：第三负沟道金属氧化物半导体及第六二极管；
所述第三负沟道金属氧化物半导体的漏极及所述第六二极管的负极与第二输入电压连接；
所述第三负沟道金属氧化物半导体的源极及所述第三负沟道金属氧化物半导体的衬底与所述第一地线连接，所述第六二极管的正极与所述第一地线连接；
所述第三负沟道金属氧化物半导体的栅极与所述第一负沟道金属氧化物半导体的栅极连接。
在一个实施例中，所述电压转换模块，包括：第二正沟道金属氧化物半导体、第四负沟道金属氧化物半导体、第五负沟道金属氧化物半导体及第六负沟道金属氧化物半导体；
所述第二正沟道金属氧化物半导体的源极与所述第二正沟道金属氧化物半导体的衬底连接，并作为所述电压转换模块的电源端，与所述第一输入电压连接；
所述第二正沟道金属氧化物半导体的漏极与所述第四负沟道金属氧化物半导体的漏极及所述第五负沟道金属氧化物半导体的漏极连接，所述第四负沟道金属氧化物半导体的源极及所述第四负沟道金属氧化物半导体的衬底与所述第二地线连接；
所述第二正沟道金属氧化物半导体的栅极与所述第四负沟道金属氧化物半导体的栅极连接，并作为所述电压转换模块的输入端，与所述保护模块连接；
所述第五负沟道金属氧化物半导体的衬底与所述第二地线连接，所述第五负沟道金属氧化物半导体的源极与所述第六负沟道金属氧化物半导体的栅极及所述第六负沟道金属氧化物半导体的漏极连接，并作为所述电压转换模块的输出端；
所述第六负沟道金属氧化物半导体的源极及所述第六负沟道金属氧化物半导体的衬底与所述第二地线连接，所述第五负沟道金属氧化物半导体的栅极接入参考电源。
在一个实施例中，所述输入缓冲器电路，还包括：信号输出模块；
所述信号输出模块的输入端与所述电压转换模块的输出端连接，所述信号输出模块还用于接入使能信号，并根据所述使能信号控制是否对外输出信号。
在一个实施例中，所述信号输出模块，包括：第三正沟道金属氧化物半导体、第四正沟道金属氧化物半导体、第七负沟道金属氧化物半导体及第八负沟道金属氧化物半导体；
所述第四正沟道金属氧化物半导体的源极、所述第四正沟道金属氧化物半导体的衬底及所述第三正沟道金属氧化物半导体的衬底接入第三输入电压；
所述第四正沟道金属氧化物半导体的漏极与所述第三正沟道金属氧化物半导体的源极连接，所述第四正沟道金属氧化物半导体的栅极与所述第八负沟道金属氧化物半导体的栅极连接，并接入所述使能信号；
所述第三正沟道金属氧化物半导体的栅极与所述第七负沟道金属氧化物半导体的栅极连接，并作为所述信号输出模块的输入端，与所述电压转换模块连接；
所述第三正沟道金属氧化物半导体的漏极与所述第七负沟道金属氧化物半导体的漏极及所述第八负沟道金属氧化物半导体的漏极连接，并作为所述信号输出模块的输出端；
所述第七负沟道金属氧化物半导体的源极、所述第七负沟道金属氧化物半导体的衬底、所述第八负沟道金属氧化物半导体的源极及所述第八负沟道金属氧化物半导体的衬底与所述第二地线连接。
在一个实施例中，所述保护模块，包括：第三电阻；
所述第三电阻的第一端作为所述保护模块的输入端，与所述输入接口连接；
所述第三电阻的第二端作为所述保护模块的输出端，与所述电压转换模块连接。
本申请实施例的第二方面提了一种输入输出缓冲器，包括如上述的输入缓冲器电路。
本申请实施例与现有技术相比存在的有益效果是：根据静电脉冲对所述第一输入电压的电压进行钳位，使得电压转换模块的输入电压是动态的，可提高高压转低压时的转换速度，减小输入缓冲器电路输出时的延迟，即减小输入输出缓冲器输入时的延迟。
附图说明
图1为本申请一实施例提供的输入缓冲器电路示意图；
图2为本申请一实施例提供的输入缓冲器电路的另一电路示意图；
图3为图2所示的输入缓冲器电路中部分模块的示例电路原理图；
图4为图2所示的输入缓冲器电路中部分模块的另一示例电路原理图；
图5为本申请一实施例提供的输入缓冲器电路的另一电路示意图；
图6为本申请另一实施例提供的输入输出缓冲器的电路示意图。
具体实施方式
为了使本申请所要解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本申请进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本申请，并不用于限定本申请。
需要说明的是，当元件被称为“固定于”或“设置于”另一个元件，它可以直接在另一个元件上或者间接在该另一个元件上。当一个元件被称为是“连接于”另一个元件，它可以是直接连接到另一个元件或间接连接至该另一个元件上。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本申请的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
图1示出了本申请实施例的第一方面提供的输入缓冲器电路的电路示意图，为了便于说明，仅示出了与本实施例相关的部分，详述如下：
本实施例中的输入缓冲器电路101，包括：静电脉冲产生模块1014、保护模块1012、电压转换模块1013及静电触发保护模块1011。
其中，静电触发保护模块1011的电源端接入第一输入电压VDD1，静电触发保护模块1011用于根据输入接口PIN的输入，向静电脉冲产生模块1014提供静电信号MONI，用于接收静电脉冲产生模块1014产生的静电脉冲FP，以及用于根据静电脉冲FP对第一输入电压VDD1的电压进行钳位，以及为输入接口PIN的输入提供放电通路，以提供静电保护作用。
静电脉冲产生模块1014，用于根据静电信号MONI向静电触发保护模块1011输出静电脉冲FP。
保护模块1012，用于连接输入接口PIN与电压转换模块1013；防止输入接口PIN的输入过高冲击电压转换模块1013。
电压转换模块1013的电源端接入第一输入电压VDD1，电压转换模块1013用于将输入接口PIN的输入降压至工作电压，并输出。
可以理解的是，输入接口PIN接收到输入静电信号时，会通过静电触发保护模块1011向静电脉冲产生模块1014触发静电信号MONI，静电脉冲产生模块1014会根据静电信号MONI产生对应的静电脉冲FP，进而通过静电脉冲FP去触发控制静电触发保护模块1011为输入接口PIN的输入提供放电通路，以提供静电保护作用，同时还根据静电脉冲FP对第一输入电压VDD1的电压进行钳位，即第一输入电压VDD1的电压是动态的。
输入静电信号还通过保护模块1012输入至电压转换模块1013，由于第一输入电压VDD1的电压随静电脉冲FP发送变化，因此电压转换模块1013的电源端输入的电压也会发生变化，从而可达到根据静电脉冲FP调整电压转换模块1013的电源端输入电压的作用，使得在电压转换模块1013的电压转换过程中随时使用更适宜的电压来进行转换，进而提高高压转低压时的转换速度，减小输入缓冲器电路101输出时的延迟。
参见图2，在一些实施例中，静电触发保护模块1011的地线端可接入第一地线VSS1，电压转换模块1013的地线端可接入第二地线VSS2。
其中，第一地线VSS1与第二地线VSS2可通过地线隔离模块1016连接。
地线隔离模块1016，用于隔离第一地线VSS1及第二地线VSS2，防止第一地线VSS1与第二地线VSS2之间的噪声干扰，同时连接第一地线VSS1与第二地线VSS2，使得第一地线VSS1与第二地线VSS2之间形成放电通路。
可以理解的是，由于静电放电部分(静电触发保护模块1011及静电脉冲产生模块1014)与电压变换输出部分(电压转换模块1013及信号输出模块1014)之间的地线要求互不干扰，同时又由于两种地线之间需要连通以提供静电放电通路，因此在上述实施例中增加了地线隔离模块1016来连通第一地线VSS1与第二地线VSS2，同时对第一地线VSS1与第二地线VSS2之间的噪声干扰进行隔离，避免相互影响。
参见图3，在一些实施例中，为提供一种具体的地线隔离模块1016，则地线隔离模块1016可包括：第一二极管D1及第二二极管D2。
其中，第一二极管D1的正极与第二二极管D2的负极连接，并作为地线隔离模块1016的第一端，与第一地线VSS1连接。
第一二极管D1的负极与第二二极管D2的正极连接，并作为地线隔离模块1016的第二端，与第二地线VSS2连接。
可以理解的是，第一地线VSS1为静电触发保护模块1011及静电脉冲产生模块1014供地，提供静电放电通路。而第二地线VSS2为电压转换模块1013及信号输出模块1014供地，即为低压数字控制逻辑供地。第一二极管D1与第二二极管D2为背靠背二极管，在正常电压工作时，用于隔离第一地线VSS1的驱动噪声，避免静电触发保护模块1011及静电脉冲产生模块1014的高压的地线噪声干扰低压地线(第二地线VSS2)。
参见图3，在一些实施例中，为提供一种具体的静电触发保护模块1011，则静电触发保护模块1011可包括：第三二极管D3、第四二极管D4、第五二极管D5、第一PMOS管(Positive-Channel Metal Oxide Semiconductor，正沟道金属氧化物半导体)PM1、第一NMOS管(Negative-Channel Metal Oxide Semiconductor，负沟道金属氧化物半导体)NM1、第二NMOS管NM2、第一电阻R1及第二电阻R2。
其中，第一PMOS管PM1的漏极分别与第五二极管D5的正极及第二NMOS管NM2的漏极连接，并作为静电触发保护模块1011的第一输入端，与输入接口PIN连接。
第五二极管D5的负极与第三二极管D3的负极连接，并作为静电触发保护模块1011的静电信号输出端，与静电脉冲产生模块1014的输入端连接，输出静电信号MONI。
第三二极管D3的正极与第一输入电压VDD1及第四二极管D4的负极连接，第四二极管D4的正极与第一地线VSS1连接。
第一PMOS管PM1的源极及第一PMOS管PM1的衬底与第一输入电压VDD1连接，第一PMOS管PM1的栅极与第一电阻R1的第一端连接，第一电阻R1的第二端与第一输入电压VDD1连接。
第二NMOS管NM2的源极及第二NMOS管NM2的衬底与第一地线VSS1连接，第二NMOS管NM2的栅极与第二电阻R2的第一端连接，第二电阻R2的第二端与第一地线VSS1连接。
第一NMOS管NM1的漏极与第一输入电压VDD1连接，第一NMOS管NM1的源极及第一NMOS管NM1的衬底与第一地线VSS1连接，第一NMOS管NM1的栅极作为静电触发保护模块1011的第二输入端，与静电脉冲产生模块1014的输出端连接。
可以理解的是，输入接口PIN发生正电压静电事件时，输入为高电平，电流通过第五二极管D5正向导通传输至静电信号输出端，同时该输入接口PIN此时的输入相对于第一输入电压VDD1为高电位，则第一PMOS管PM1等效为饱和导通的二极管，则输入接口PIN输入的电流通过该第一PMOS管PM1等效出的二极管放电至第一输入电压VDD1上，使得第一输入电压VDD1发生正向静电事件。
当第一输入电压VDD1发生正向静电事件时，电流会通过第三二极管D3正向导通给静电信号输出端供电，由于此时输入接口PIN发生的正电压静电事件的电流也会通过第五二极管D5正向导通传输至静电信号输出端，从而产生静电信号MONI，而静电信号MONI触发静电脉冲产生模块1014产生对应的高电平的静电脉冲FP。
当第一输入电压VDD1与第一地线VSS1之间发生负向静电事件时，由于第一地线VSS1的电位高于第一输入电压VDD1的电位，则可通过第四二极管D4正向导通而形成静电放电通路。
当输入接口PIN发生负电压静电事件时，输入相对于第一地线VSS1为低电位，第二NMOS管NM2等效为饱和导通的二极管，输入接口PIN输入的电流通过第二NMOS管NM2等效的二极管放电至第一地线VSS1。
当第一NMOS管NM1的栅极接收到高电平的静电脉冲FP时导通，从而使得此时第一输入电压VDD1放电至第一地线VSS1，对第一输入电压VDD1与第一地线VSS1之间的电压进行钳位，通过第一NMOS管NM1的选择，可将第一输入电压VDD1与第一地线VSS1之间的电压钳位至2V以下，少于各MOS管的源漏击穿电压和栅源击穿电压，并保留一定的余量，从而保护第一输入电压VDD1电源域的各MOS器件。
第一电阻R1与第二电阻R2的作用分别为保护第一PMOS管PM1的栅极及第二NMOS管NM2的栅极，通过其限流作用，防止栅极击穿时形成大电流产生热击穿而导致第一PMOS管PM1及第二NMOS管NM2产生不可恢复的失效。
参见图4，在一些实施例中，由于输入输出缓冲器一般包括输入缓冲器电路与输出缓冲器电路，且其采用相同的控制部分，采用不同的电源进行供电，但同时翻转产生的噪声有可能直接串接到控制部分，从而影响输入输出缓冲器的识别，因此静电触发保护模块1011，还可以包括：第三NMS管NM3及第六二极管D6。
其中，第三NMOS管NM3的漏极及第六二极管D6的负极与第二输入电压VDD2连接。
第三NMOS管NM3的源极及第三NMOS管NM3的衬底与第一地线VSS1连接，第六二极管D6的正极与第一地线VSS1连接。
第三NMOS管NM3的栅极与第一NMOS管NM3的栅极连接。
可以理解的是，当第二输入电压VDD2与第一地线VSS1之间发生负向静电事件时，第一地线VSS1电位相对于第二输入电压VDD2高，可以通过第六二极管D6正向导通，形成静电放电通路。
当输入接口PIN发生正电压静电事件时，会有静电脉冲FP输入第三NMOS管NM3的栅极，使得第三NMOS管NM3导通，使得第二输入电压VDD2放电至第一地线VSS1，对第二输入电压VDD2与第一地线VSS1之间的电压进行钳位，通过第三NMOS管NM3的选择，可将第二输入电压VDD2与第一地线VSS1之间的电压钳位至2V以下，少于各MOS管的源漏击穿电压和栅源击穿电压，并保留一定的余量，从而保护第二输入电压VDD2电源域的各MOS器件。
当第二输入电压VDD2为输出缓冲器电路供电时，可避免同时翻转产生的噪声直接串接到控制部分，影响输入输出缓冲器的识别。
参见图3及图4，在一些实施例中，电压转换模块1013，可包括：第二PMOS管PM2、第四NMOS管NM4、第五NMOS管NM5及第六NMOS管NM6。
第二PMOS管PM2的源极与第二PMOS管PM2的衬底连接，并作为电压转换模块1013的电源端，与第一输入电压VDD1连接。
第二PMOS管PM2的漏极与第四NMOS管NM4的漏极及第五NMOS管NM5的漏极连接，第四NMOS管NM4的源极及第四NMOS管NM4的衬底与第二地线VSS2连接。
第二PMOS管PM2的栅极与第四NMOS管NM4的栅极连接，并作为电压转换模块1013的输入端，与保护模块1012连接。
第五NMOS管NM5的衬底与第二地线VSS2连接，第五NMOS管NM5的源极与第六NMOS管NM6的栅极及第六NMOS管NM6的漏极连接，并作为电压转换模块1013的输出端。
第六NMOS管NM6的源极及第六NMOS管NM6的衬底与第二地线VSS2连接，第五NMOS管NM5的栅极接入参考电源VREF。
可以理解的是，第五NMOS管NM5的栅极输入的参考电源VREF为一个稳定的电压(如2.25V)，当输入接口PIN的电压由高电平向低电平转换时，第四NMOS管NM4由导通变成关断，第二PMOS管PM2由关断变为导通，第五NMOS管NM5的漏极及第四NMOS管NM4的漏极的电压由低电平向高电平逐步抬升，第五NMOS管NM5的漏极电压比第五NMOS管NM5的源极电压高，栅源电压大于其阈值电压，则第五NMOS管NM5开启导通，电流由第二PMOS管PM2到第五NMOS管NM5到第六NMOS管NM6流向第二地线VSS2，第五NMOS管NM5的漏极电压与第五NMOS管NM5的源极电压逐步上升，当第五NMOS管NM5的源极电压达到高电平之后，第二PMOS管PM2到第五NMOS管NM5到第六NMOS管NM6的漏电流达到一个动态平衡，第一输入电压VDD1此时通过第二PMOS管PM2、第五NMOS管NM5及第六NMOS管NM6的分压，达到分压效果，通过设置第二PMOS管PM2、第五NMOS管NM5及第六NMOS管NM6的内阻，可设置分压出的输出电压处于工作电压(如1.2V)。
上拉用的第五NMOS管NM5及第六NMOS管NM6可采用迁移率高的NMOS管，其上拉电流大，上升延迟小，而第二PMOS管PM2由于上拉的电压只需要接近此时第一输入电压VDD1的电压(此时第一输入电压VDD1被钳位)，以2.4V为例，第二PMOS管PM2的源漏之间过驱动电流大，上升所需时间较少，而第五NMOS管NM5的源极输出以1.2V为例，则其栅源电压大于其阈值电压，第五NMOS管NM5的源漏两端电压大概1.2V，第五NMOS管NM5工作在饱和区，第六NMOS管NM6为二极管连接方式，由于第五NMOS管NM5的源极输出为1.2V，则第六NMOS管NM6也工作在饱和区，第二PMOS管PM2、第五NMOS管NM5及第六NMOS管NM6均工作在饱和区，使得电压转换速度快，所以转换时间延迟小。
当输入接口PIN的输入电压由低电平向高电电平转换时，第二PMOS管PM2的灌电流变少，第四NMOS管NM4的拉电流变强，第五NMOS管NM5的漏极电压急剧减低，第五NMOS管NM5由于过驱动使得漏源电压的电压减小，正向电流流向第五NMOS管NM5源极的电流减少，第六NMOS管NM6管维持饱和电流，第五NMOS管NM5的源极电压逐步降低，当第五NMOS管NM5的漏极电压大于等于第五NMOS管NM5的源极电压，第五NMOS管NM5正向导通电流。
输入接口PIN的输入电压继续增加第四NMOS管NM4拉电流，使第五NMOS管NM5的漏极电压低于第五NMOS管NM5的源极电压，第五NMOS管NM5源极和漏极调换方向反方向导通放电，第四NMOS管NM4驱动电流的能力大于第六NMOS管NM6的二极管电流，因此第五NMOS管NM5的漏极电压下降速度比第五NMOS管NM5的源极电压要快，第五NMOS管NM5的漏极电压与第五NMOS管NM5的源极电压之间的压差增加，导致第五NMOS管NM5的反方向过驱动电压增加且导通电流增加，加速第五NMOS管NM5的源极电压下降，最终拉成低电平。由于第五NMOS管NM5的电流随着漏源电压方向改变而电流改变方向，能加速第五NMOS管NM5的源极电压快速下降，转换输出高电平到低电平的转化速度更快。
参见图5，在一些实施例中，为根据输入使能信号IEB控制是否对外输出信号，则输入缓冲器电路101，还可以包括：信号输出模块1015。
信号输出模块1015的输入端与电压转换模块1013的输出端连接，信号输出模块1015还用于接入使能信号IEB，并根据使能信号IEB控制是否对外输出信号C。
可以理解的是，通过增加信号输出模块1015，可使得输入缓冲器电路101可根据输入使能信号IEB去控制是否输出信号C。
参见图3及图4，在一些实施例中，信号输出模块1014，可包括：第三PMOS管PM3、第四PMOS管PM4、第七NMOS管NM7及第八NMOS管NM8。
其中，第四PMOS管PM4的源极、第四PMOS管PM4的衬底及第三PMOS管PM3的衬底接入第三输入电压VDD3。
第四PMOS管PM4的漏极与第三PMOS管PM3的源极连接，第四PMOS管PM4的栅极与第八NMOS管NM8的栅极连接，并接入使能信号IEB。
第三PMOS管PM3的栅极与第七NMOS管NM7的栅极连接，并作为信号输出模块1014的输入端，与电压转换模块1013连接。
第三PMOS管PM3的漏极与第七NMOS管NM7的漏极及第八NMOS管NM8的漏极连接，并作为信号输出模块1014的输出端，输出输出信号C。
第七NMOS管NM7的源极、第七NMOS管NM7的衬底、第八NMOS管NM8的源极及第八NMOS管NM8的衬底与第二地线VSS2连接。
可以理解的是，上述第三输入电压VDD3可与上述工作电压相对应，上述第三PMOS管PM3、第四PMOS管PM4、第七NMOS管NM7及第八NMOS管NM8的连接方式组成或非门电路。使能信号IEB为低电平时，允许输出输出信号C，即将此时电压转换模块1013的输出作为输出信号C，当使能信号IEB为高电平时，输入接口PIN的输入为任意电平信号，输出信号C均被强置为低电平。
参见图3及图4，在一些实施例中，保护模块1012，可包括：第三电阻R3。
第三电阻R3的第一端作为保护模块1012的输入端，与输入接口PIN连接。
第三电阻R3的第二端作为保护模块1012的输出端，与电压转换模块1013连接。
可以理解的是，第三电阻R3的作用在于防止电压转换模块1013中的器件的栅极被静电击穿，起限流作用。
在一些实施例中，第三电阻R3可为N型多晶电阻(POLY电阻)。
可以理解的是，第三电阻R3一般需求的阻值为260欧姆左右，阻值太大影响输入输出的速度，而阻值太小则可能限流作用不明显，从而导致器件损坏。而相同阻值情况下，N型多晶电阻的所占用的版图面积较小，因此优选为N型多晶电阻。
图6示出了本申请实施例的第二方面提供的输入输出缓冲器的电路示意图，为了便于说明，仅示出了与本实施例相关的部分，详述如下：
本实施例中的输入输出缓冲器10，包括如上述的输入缓冲器电路101。
所属领域的技术人员可以清楚地了解到，为了描述的方便和简洁，仅以上述各功能单元、模块的划分进行举例说明，实际应用中，可以根据需要而将上述功能分配由不同的功能单元、模块完成，即将所述装置的内部结构划分成不同的功能单元或模块，以完成以上描述的全部或者部分功能。实施例中的各功能单元、模块可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中，上述集成的单元既可以采用硬件的形式实现，也可以采用软件功能单元的形式实现。另外，各功能单元、模块的具体名称也只是为了便于相互区分，并不用于限制本申请的保护范围。上述系统中单元、模块的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。
在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述或记载的部分，可以参见其它实施例的相关描述。
以上所述实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的精神和范围，均应包含在本申请的保护范围之内。
Claims (10)
1.一种输入缓冲器电路，其特征在于，包括：静电脉冲产生模块、保护模块、电压转换模块及静电触发保护模块；
所述静电触发保护模块的电源端接入第一输入电压，所述静电触发保护模块用于根据输入接口的输入，向静电脉冲产生模块提供静电信号，用于接收所述静电脉冲产生模块产生的静电脉冲，以及用于根据所述静电脉冲对所述第一输入电压的电压进行钳位，以及为所述输入接口的输入提供放电通路；
所述静电脉冲产生模块，用于根据所述静电信号向所述静电触发保护模块输出所述静电脉冲；
所述保护模块，用于连接所述输入接口与所述电压转换模块；
所述电压转换模块的电源端接入所述第一输入电压，所述电压转换模块用于将所述输入接口的输入降压至工作电压，并输出。
2.如权利要求1所述的输入缓冲器电路，其特征在于，所述静电触发保护模块的地线端接入第一地线，所述电压转换模块的地线端接入第二地线；
所述第一地线与所述第二地线通过地线隔离模块连接；
所述地线隔离模块，用于隔离第一地线及第二地线，所述地线隔离模块还连接第一地线与第二地线，使得第一地线与第二地线之间形成放电通路。
3.如权利要求2所述的输入缓冲器电路，其特征在于，所述地线隔离模块，包括：第一二极管及第二二极管；
所述第一二极管的正极与所述第二二极管的负极连接，并作为所述地线隔离模块的第一端，与所述第一地线连接；
所述第一二极管的负极与所述第二二极管的正极连接，并作为所述地线隔离模块的第二端，与所述第二地线连接。
4.如权利要求2所述的输入缓冲器电路，其特征在于，所述静电触发保护模块，包括：第三二极管、第四二极管、第五二极管、第一正沟道金属氧化物半导体、第一负沟道金属氧化物半导体、第二负沟道金属氧化物半导体、第一电阻及第二电阻；
所述第一正沟道金属氧化物半导体的漏极分别与所述第五二极管的正极及第二负沟道金属氧化物半导体的漏极连接，并作为所述静电触发保护模块的第一输入端，与所述输入接口连接；
所述第五二极管的负极与第三二极管的负极连接，并作为所述静电触发保护模块的静电信号输出端，与所述静电脉冲产生模块的输入端连接；
所述第三二极管的正极与所述第一输入电压及所述第四二极管的负极连接，所述第四二极管的正极与所述第一地线连接；
所述第一正沟道金属氧化物半导体的源极及所述第一正沟道金属氧化物半导体的衬底与所述第一输入电压连接，所述第一正沟道金属氧化物半导体的栅极与所述第一电阻的第一端连接，所述第一电阻的第二端与所述第一输入电压连接；
所述第二负沟道金属氧化物半导体的源极及所述第二负沟道金属氧化物半导体的衬底与所述第一地线连接，所述第二负沟道金属氧化物半导体的栅极与所述第二电阻的第一端连接，所述第二电阻的第二端与所述第一地线连接；
所述第一负沟道金属氧化物半导体的漏极与所述第一输入电压连接，所述第一负沟道金属氧化物半导体的源极及所述第一负沟道金属氧化物半导体的衬底与所述第一地线连接，所述第一负沟道金属氧化物半导体的栅极作为所述静电触发保护模块的第二输入端，与所述静电脉冲产生模块的输出端连接。
5.如权利要求4所述的输入缓冲器电路，其特征在于，所述静电触发保护模块，还包括：第三负沟道金属氧化物半导体及第六二极管；
所述第三负沟道金属氧化物半导体的漏极及所述第六二极管的负极与第二输入电压连接；
所述第三负沟道金属氧化物半导体的源极及所述第三负沟道金属氧化物半导体的衬底与所述第一地线连接，所述第六二极管的正极与所述第一地线连接；
所述第三负沟道金属氧化物半导体的栅极与所述第一负沟道金属氧化物半导体的栅极连接。
6.如权利要求2所述的输入缓冲器电路，其特征在于，所述电压转换模块，包括：第二正沟道金属氧化物半导体、第四负沟道金属氧化物半导体、第五负沟道金属氧化物半导体及第六负沟道金属氧化物半导体；
所述第二正沟道金属氧化物半导体的源极与所述第二正沟道金属氧化物半导体的衬底连接，并作为所述电压转换模块的电源端，与所述第一输入电压连接；
所述第二正沟道金属氧化物半导体的漏极与所述第四负沟道金属氧化物半导体的漏极及所述第五负沟道金属氧化物半导体的漏极连接，所述第四负沟道金属氧化物半导体的源极及所述第四负沟道金属氧化物半导体的衬底与所述第二地线连接；
所述第二正沟道金属氧化物半导体的栅极与所述第四负沟道金属氧化物半导体的栅极连接，并作为所述电压转换模块的输入端，与所述保护模块连接；
所述第五负沟道金属氧化物半导体的衬底与所述第二地线连接，所述第五负沟道金属氧化物半导体的源极与所述第六负沟道金属氧化物半导体的栅极及所述第六负沟道金属氧化物半导体的漏极连接，并作为所述电压转换模块的输出端；
所述第六负沟道金属氧化物半导体的源极及所述第六负沟道金属氧化物半导体的衬底与所述第二地线连接，所述第五负沟道金属氧化物半导体的栅极接入参考电源。
7.如权利要求2所述的输入缓冲器电路，其特征在于，所述输入缓冲器电路，还包括：信号输出模块；
所述信号输出模块的输入端与所述电压转换模块的输出端连接，所述信号输出模块还用于接入使能信号，并根据所述使能信号控制是否对外输出信号。
8.如权利要求7所述的输入缓冲器电路，其特征在于，所述信号输出模块，包括：第三正沟道金属氧化物半导体、第四正沟道金属氧化物半导体、第七负沟道金属氧化物半导体及第八负沟道金属氧化物半导体；
所述第四正沟道金属氧化物半导体的源极、所述第四正沟道金属氧化物半导体的衬底及所述第三正沟道金属氧化物半导体的衬底接入第三输入电压；
所述第四正沟道金属氧化物半导体的漏极与所述第三正沟道金属氧化物半导体的源极连接，所述第四正沟道金属氧化物半导体的栅极与所述第八负沟道金属氧化物半导体的栅极连接，并接入所述使能信号；
所述第三正沟道金属氧化物半导体的栅极与所述第七负沟道金属氧化物半导体的栅极连接，并作为所述信号输出模块的输入端，与所述电压转换模块连接；
所述第三正沟道金属氧化物半导体的漏极与所述第七负沟道金属氧化物半导体的漏极及所述第八负沟道金属氧化物半导体的漏极连接，并作为所述信号输出模块的输出端；
所述第七负沟道金属氧化物半导体的源极、所述第七负沟道金属氧化物半导体的衬底、所述第八负沟道金属氧化物半导体的源极及所述第八负沟道金属氧化物半导体的衬底与所述第二地线连接。
9.如权利要求1-8任一项所述的输入缓冲器电路，其特征在于，所述保护模块，包括：第三电阻；
所述第三电阻的第一端作为所述保护模块的输入端，与所述输入接口连接；
所述第三电阻的第二端作为所述保护模块的输出端，与所述电压转换模块连接。
10.输入输出缓冲器，其特征在于，包括如权利要求1-9任一项所述的输入缓冲器电路。
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