CN115268542B - 输入/输出器件、低压差稳压器电路及其操作方法 - Google Patents

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Abstract

本发明的实施例公开了输入/输出器件、低压差稳压器电路及其操作方法。该低压差稳压器电路包括被配置为根据输出电压生成反馈电压的分压器电路、被配置为根据反馈电压和参考电压输出驱动信号的运算放大器以及包括多个电流路径的传输门电路。电流路径由驱动信号控制并且并联在分压器电路和电源参考节点之间。

Description

输入/输出器件、低压差稳压器电路及其操作方法
技术领域
本发明的实施例涉及输入/输出器件、低压差稳压器电路及其操作方法。
背景技术
电压稳压器可用于提供与负载阻抗、输入电压变化或温度变化无关的供电电压。例如，低压差(low dropout，LDO)电压稳压器是提供小的输入到输出差分电压来维持稳压同时LDO稳压器的输入电压和输出电压之间具有小差异的稳压器类型。在电子器件的各种应用中，LDO稳压器用于提供稳定的电源。
发明内容
根据本发明的实施例的一个方面，提供了一种低压差稳压器电路，包括：分压器电路，被配置为根据输出电压生成反馈电压；运算放大器，被配置为根据反馈电压和参考电压输出驱动信号；以及传输门电路，包括多个电流路径，多个电流路径由驱动信号控制并且并联连接在分压器电路和电源参考节点之间。
根据本发明的实施例的另一个方面，提供了一种操作低压差稳压器的方法，包括：根据低压差稳压器的输出电压生成反馈电压；控制多个开关以启用传输门电路中的一个或多个电流路径；根据反馈电压和参考电压输出驱动信号；以及通过驱动信号驱动一个或多个启用的电流路径中的一个或多个晶体管，以调整流过传输门电路的电流。
根据本发明的实施例的又一个方面，提供了一种输入/输出器件，包括：一个或多个电压电平移位器，被配置为将第一电压范围内的一个或多个第一信号移位至第二电压范围内的一个或多个第二信号；一个或多个逻辑电路，耦接到一个或多个电压电平移位器，并且被配置为根据一个或多个第二信号输出一个或多个开关信号；以及低压差稳压器，被配置为调整提供给一个或多个逻辑电路或一个或多个电压电平移位器的电源电压，低压差稳压器包括并联连接的多个电流路径。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1是图示根据本公开的一些实施例的示例性输入/输出(I/O)器件的图。
图2是图示根据本公开的一些实施例的示例性低压差(LDO)电路的图。
图3是图示根据本公开的一些实施例的示例性LDO电路的图。
图4是图示根据本公开的一些实施例的示例性LDO电路的图。
图5A和图5B是图示根据本公开的一些实施例的LDO电路中的电压信号和电流信号的示例性波形图。
图6是图示根据本公开的一些实施例的示例性LDO电路的图。
图7是图示根据本公开的一些实施例的示例性静电放电(ESD)保护电路的图。
图8示出了根据本公开的一些实施例的应用于LDO电路的示例性布局的俯视图。
图9示出了根据本公开的一些实施例的应用于LDO电路的示例性布局的俯视图。
图10是根据本公开的一些实施例的用于LDO电路中的NMOS或PMOS晶体管的示例性布局。
图11是根据本公开的一些实施例的操作低压差稳压器的方法的示例性流程图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征不同的实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本发明。当然，这些仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可以在各个示例中重复参考数字和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示讨论的各个实施例和/或配置之间的关系。
本说明书中使用的术语通常具有其在本领域中和在使用每个术语的特定上下文中的普通含义。本说明书中示例(包括本文讨论的任何术语的示例)的使用仅是说明性的，并且绝不限制本公开或任何示例性术语的范围和含义。同样，本公开不限于本说明书中给出的各种实施例。
尽管在本文中可以使用术语“第一”、“第二”等来描述各种元件，但是这些元件不应受这些术语的限制。这些术语用于区分一个元件和另一个元件。例如，可以将第一元件称为第二元件，并且类似地，可以将第二元件称为第一元件，而不脱离实施例的范围。如本文所用，术语“和/或”包括一个或多个相关列出的项目的任何和所有组合。
此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的间隔关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，间隔关系术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的间隔关系描述符可以同样地作相应地解释。
在本文中，术语“耦接”也可以称为“电耦接”，并且术语“连接”可以称为“电连接”。“耦接”和“连接”也可以用来表示两个或多个元件相互协作或交互。
将针对特定上下文中的实施例，即低压差稳压器(LDO)，来描述本公开的各种实施例。术语“压降”是指适当稳压所需的输入电压和输出电压之间的最小差异。集成LDO稳压器被广泛用于集成电路(IC)应用。LDO稳压器根据性能指标进行评估，性能指标包括压降电压、待机电流、负载调整、线性调整、最大电流、速度(负载变化的响应能力)和由于负载电流中的瞬变导致的输出电压变化(例如，下冲和过冲)。然而，本公开中的概念也可以应用于其他电路或半导体结构。
图1是图示根据本公开的一些实施例的集成电路(IC)中的示例性输入/输出(“I/O”)器件100的图。如图1所示，I/O器件100与集成电路中的核心器件110通信。I/O器件100可以包括电平移位器电路120和130、高侧逻辑电路140、低侧逻辑电路150、后驱动器电路160和用于输出输出信号PAD的焊盘170。
在一些实施例中，核心器件110可以是形成在管芯上以提供高速数字电路的器件，并且通常运行得更快并且使用更低的电压。例如，核心器件110被配置为接收内部核心供电电压CVDD，内部核心供电电压CVDD可以低于I/O器件100的I/O电压。核心器件110中的电路具有更高的密度并且可能更容易由静电放电(ESD)损坏。
I/O器件100被配置为在核心器件110和具有大电容的组件连接之间传输信号，这通常比集成电路管芯中的核心器件110内发生的信号需要更大的驱动功率和电压。因此，I/O器件100可以在高于内部核心供电电压CVDD的电压下传输信号。例如，在一些实施例中，核心器件110的逻辑电路内的核心供电电压CVDD可以是大约0.85V、0.9V、1.0V、1.05V等，而I/O器件100可以处于高电压功率域，诸如1.5V、1.8V、2.5V、3.3V等。例如，在一些实施例中，电平移位器电路120和130以及低侧逻辑电路150的电源电压VDDPST1为约1.2V，并且高侧逻辑电路140和后驱动器电路160的电源电压VDDPST2为约1.8V，电源电压VDDPST2可以是I/O器件100的I/O电压VDDIO。高侧逻辑电路140的低供电电压VDDPST3为约0.6V。
例如，在一些实施例中，I/O电压VDDIO可以是1.8V并且包括欠驱动(UD)和过驱动(OD)变化，诸如1.8V UD 1.2V、1.8V UD 1.5V。在其他实施例中，I/O电压VDDIO是2.5V I/O并且包括欠驱动(UD)和过驱动(OD)变化，诸如2.5V UD 1.8V、2.5VOD 3.3V。在进一步的实施例中，I/O电压VDDIO是由Wide I/O或Wide I/O 2(一种存储器标准)的JEDEC(电子器件工程联合委员会)指定的1.2V±5％。本公开中陈述的核心电压CVDD、I/O电压VDDIO和电源电压VDDPST1、VDDPST2和VDDPST3是示例性的，并且本公开的范围内预期了其他电压。
电平移位器电路120和130分别被配置为将从核心器件110接收到的第一电压范围(诸如核心电压范围)内的信号Sa和Sb电平移位为多协议IO接口的第二电压范围(诸如更大的I/O电压范围)内的对应信号Sc和Sd。电平转换器电路120和130分别经由高侧逻辑电路140和低侧逻辑电路150连接到后驱动器电路160，后驱动器电路160可以包括PMOS晶体管162和NMOS晶体管164。在一些实施例中，高侧逻辑电路140和低侧逻辑电路150形成解码电路以响应于电平移位信号Sc和Sd生成用于驱动后驱动器电路160中的PMOS晶体管162和NMOS晶体管164的对应开关信号PSIG和NSIG。
如图1的实施例所示，高侧逻辑电路140和低侧逻辑电路150可以具有不同的电源电压电平。例如，低侧逻辑电路150的供电可以是电源电压VDDPST1，并且低侧逻辑电路150的低参考电压可以是系统地。高侧逻辑电路140的供电可以是另一供电电压VDDPST2，高侧逻辑电路140的低参考电压可以是另一供电电压VDDPST3。在一些实施例中，高侧逻辑电路140和低侧逻辑电路150可以包括缓冲器电路或反相器电路，以响应于来自电平移位器电路120和130的电平移位信号Sc和Sd生成相应的开关信号PSIG和NSIG。因此，响应于从高侧逻辑电路140和低侧逻辑电路150接收的开关信号PSIG和NSIG，后驱动器电路160可以向焊盘170输出适当的I/O信号(例如，输出信号PAD)。
具体地，在图1的实施例中，后驱动器电路160耦接在具有电源电压VDDPST2(例如，约1.8V)的电源线和系统地之间，系统地可以等于约0V。在一些实施例中，后驱动器电路160还可以被配置为接收一个或多个中间电平电压，诸如低于电源电压VDDPST2的电源电压VDDPST1(例如，约1.2V)和VDDPST3(例如，约0.6V)。后驱动器电路160可以经由连接到后驱动器电路160的焊盘170传递大量电流以驱动输出负载。例如，后驱动器电路160可以驱动PC板中的输出负载。
在一些实施例中，后驱动器电路160包括一个或多个串联耦接的p型晶体管，以及耦接在级联反相器配置中的一个或多个串联耦接的n型晶体管。如图1所示，PMOS晶体管162的栅极接收来自高侧逻辑电路140的开关信号PSIG，并且NMOS晶体管164的栅极接收来自低侧逻辑电路150的驱动信号NSIG。因此，后驱动器电路160可以基于接收的开关信号PSIG和NSIG向焊盘170生成输出信号PAD。在一些实施例中，输出信号PAD可以近似地在0V和电源电压VDDPST2之间摆动并且提供I/O器件100与其他外部电路或外部器件之间的通信。
在一些实施例中，为了在先进工艺节点中实现高电压应用的I/O器件100，诸如低压差稳压器(LDO稳压器)的线性稳压器可被用于I/O器件100，以供给中间电压，诸如电源电压VDDPST1和VDDPST3，并且相应地监测电压电平以提供稳定的电源。LDO稳压器被配置为根据电源电压VDDPST2输出稳定的电压作为电源电压VDDPST1和VDDPST3，并且LDO稳压器能够在输入和输出之间的低电位差下工作，这将在以下更详细地讨论。
图2是图示根据本公开的一些实施例的为图1的I/O器件100提供中间电压的示例性LDO电路200的图。LDO电路200被配置为根据电源电压VDDPST2输出电源电压VDDPST1，并且通过调整具有变化的负载电流ILOAD的LDO电路200的压降电压来保持电源电压VDDPST1稳定，负载电流ILOAD为I/O器件100的等效平均电流。如图2所示，LDO电路200可以是n沟道MOS(NMOS)LDO。在NMOS架构的情况下，LDO电路200包括用于生成参考电压VREF的参考电压供给电路202、运算放大器210、分压器电路220和具有多个支路242、244和246的可开关传输门电路230。可开关传输门电路230可以经由支路242、244和246提供多个电流路径。支路242、244和246分别包括NMOS晶体管T1、T2、T3以及开关SW1、SW2和SW3。开关SW1、SW2和SW3分别与对应的NMOS晶体管T1、T2、T3串联连接以形成电流路径，可以通过接通或关断开关SW1、SW2、SW3来分别地启用或禁用电流路径。流过启用的电流路径的电流由运算放大器210输出的栅极信号VPASS控制。如图2所示，支路242、244和246的电流路径并联连接在分压器电路220和诸如系统地的电源参考节点之间。
为了将所需的输出电压稳压为电源电压VDDPSTl，运算放大器210、分压器电路220和可开关传输门电路230形成反馈回路以控制可开关传输门电路230的总体漏极到源极电阻(RDS)。随着输入电压(例如，电源电压VDDPST2)接近期望的输出电压(例如，电源电压VDDPST1)，运算放大器210被配置为通过调整栅极信号VPASS来增加栅极到源极电压(VGS)以降低漏极到源极电阻(RDS)，以维持稳压。当运算放大器210的输出在电源电压处饱和时，随着栅极到源极电压(VGS)达到最大值，漏极到源极电阻(RDS)处于最小值。
此外，可开关传输门电路230内的开关SW1、SW2和SW3可被分别地接通或关断，以移位可开关传输门电路230的驱动能力。具体地，当不同数量的开关SW1、SW2和SW3接通时，对应的一个或多个NMOS晶体管T1、T2和T3并联耦接在地和LDO电路200的输出节点之间。因此，运算放大器210可以输出栅极信号VPASS以驱动并联耦接的NMOS晶体管T1、T2和T3，以调整总的漏极到源极电阻(RDS)并保持电源电压VDDPST1稳定。通过调整用于提供不同电流路径的NMOS晶体管T1、T2和T3的数量，可以相应地切换驱动能力，实现了稳压而不需要利用栅极信号VPASS的宽电压范围操作。此外，可开关传输门电路230避免了LDO电路200中的电位泄漏路径，这允许降低LDO电路200中的泄漏电流和功率损耗。
在图2的实施例，运算放大器210具有第一输入端子212、第二输入端子214和单端输出端子216。第一输入端子212耦接到参考电压供给电路202，启用第一输入端子212以接收参考电压VREF。第二输入端子214经由反馈电阻器R1耦接到接收电源电压VDDPST2的输入节点，并且经由另一反馈电阻器R2耦接到LDO电路200的输出节点。
串联耦接的反馈电阻器Rl和R2形成分压器电路220并且被配置为缩放输出电压(例如电源电压VDDPSTl)，以将反馈回路中的反馈电压VFB提供给运算放大器210的第二输入端子214(例如，负输入端子)。因此，分压器电路220根据输出电压生成反馈电压VFB。运算放大器210将反馈电压VFB与从运算放大器210的第一输入端子212(例如，正输入端子)接收的参考电压VREF进行比较，并且放大在反馈电压VFB与参考电压VREF之间检测到的误差。因此，运算放大器210可以根据反馈电压VFB和参考电压VREF输出栅极信号VPASS作为驱动信号。通过反馈回路，当电源电压VDDPST1偏离期望值时，运算放大器210被配置为驱动可开关传输门电路230以将电源电压VDDPST1带回到适当值。
运算放大器210的输出端子216耦接到可开关传输门电路230。具体地，可开关传输门电路230包括耦接到运算放大器210的输出端子216的控制电极232。可开关传输门电路230包括连接到系统地的第一电极234和连接到LDO电路200的输出节点的第二电极236。在图2的实施例中，可开关传输门电路230包括NMOS晶体管T1、T2和T3，使得控制电极232耦接到NMOS晶体管T1、T2和T3的栅极端子，并且第一电极234和第二电极236耦接到NMOS晶体管T1、T2和T3的源极端子和漏极端子。应当理解，图2中使用的n型MOS晶体管仅是示例性的，并且在其他示例中，p型MOS晶体管或其他类型的晶体管可以用作可开关传输门电路230中的传输晶体管(其也可以称为功率晶体管)。
因此，第二输入端子214处的反馈电压VFB是由LDO电路200输出的电源电压VDDPSTl的小部分。小部分是基于反馈电阻器Rl和R2的电阻值的比率来确定的。通过将反馈电压VFB与参考电压VREF进行比较，运算放大器210被配置为输出栅极信号VPASS以将可开关传输门电路230驱动至适当的操作点，以确保输出节点处的电源电压VDDPST1处于适当的电压。当操作电流或其他条件变化时，运算放大器210通过栅极信号VPASS调制可开关传输门电路230，以维持适当的电压。
此外，响应于操作电流或其他条件的变化，可开关传输门电路230可以被配置为通过启用或禁用耦接到NMOS晶体管T1、T2、T3的相应的一个或多个开关SWl、SW2、SW3来选择和提供一个或多个电流路径，以调整可开关传输门电路230的驱动能力。因此，当操作电流或其他条件变化时，从运算放大器210输出的栅极信号VPASS可以被控制在预定的范围内。类似地，可开关传输门电路230中的功率晶体管(例如，NMOS晶体管T1、T2和T3)的过驱动电压也被控制在期望范围内。过驱动电压被定义为超过功率晶体管的阈值电压(VTH)的功率晶体管的栅极-源极电压。阈值电压VTH被定义为栅极和源极之间所需的最小电压以导通功率晶体管、允许相应功率晶体管提供电流路径。例如，在一些实施例中，功率晶体管的优化操作点可以提供0.2V的过驱动电压，其中过驱动电压的范围在0.1V-0.3V之间。
换言之，可开关传输门电路230被配置为在不同的模式下操作，并且不同电流路径中的开关SW1-SW3根据所选择的操作模式被分别地接通或关断。当在不同模式下操作时，LDO电路200可以在最大开关速度下提供不同的驱动能力。
如图2所示，LDO电路200包括辅助轨，为运算放大器210提供偏置电压(VBIAS)和偏置电流IBIAS。在一些实施例中，辅助轨可以用作运算放大器210的正电源轨，其允许运算放大器210的输出端子216摆动至偏置电压VBIAS。这种配置使得LDO电路200能够维持高的栅极到源极电压VGS，并且从而在低输出电压处实现低压差。
此外，LDO电路200还可以包括电耦接在输出节点和系统地之间的外部大输出电容器CLOAD。输出电容器CLOAD的等效串联电阻(RESR)可以抑制LDO电路200的输出电压(例如电源电压VDDPST1)的下冲和过冲。尽管图2中描绘的LDO电路200是充当电流吸收器的NMOS LDO，但是在一些其他实施例中，也可以应用p沟道MOS(PMOS)架构来实现充当电流源的PMOSLDO。
图3是图示根据本公开的一些实施例的使用PMOS架构的另一示例性LDO电路200的图。如图3所示，在PMOS架构的情况下，LDO电路200还包括运算放大器210、分压器电路220以及具有多个支路342、344和346的可开关传输门电路330。支路342、344和346分别包括PMOS晶体管T4、T5、T6和开关SW4、SW5和SW6。开关SW4、SW5、SW6分别串联耦接到PMOS晶体管T4、T5、T6，并且被配置为接通或关断以启用相应的电流路径。如图3所示，支路342、344和346的电流路径并联连接在分压器电路220和电源参考节点(诸如接收输入的电源电压VDDPST2的电源线)之间。类似于图2的实施例，为了稳压期望的电源电压VDDPST1，运算放大器210、分压器电路220和可开关传输门电路330形成反馈回路，该反馈回路被配置为控制可开关传输门电路330的漏极到源极电阻RDS。由于电源电压VDDPST2接近期望的输出电压电源电压VDDPST1，运算放大器210被配置为将栅极到源极电压VGS驱动为更负并且降低漏极到源极电阻RDS，以维持稳压。
类似于图2的实施例，可开关传输门电路330内的开关SW4、SW5和SW6可以被分别地接通或关断以移位驱动能力。当不同数量的开关SW4、SW5和SW6接通时，相应的一个或多个PMOS晶体管T4、T5和T6耦接在接收电源电压VDDPST2的电源线和LDO电路200的输出节点之间。因此，运算放大器210被配置为通过栅极信号VPASS驱动可开关传输门电路330中并联耦接的PMOS晶体管T4、T5和T6。
在图3的实施例中，反馈电阻器R1和R2也串联耦接以形成分压器电路220并被配置为缩放输出的电源电压VDDPST1，以将反馈回路中的反馈电压VFB提供给运算放大器210的输入端子212(例如，正输入端子)。因此，运算放大器210将反馈电压VFB与从运算放大器210的输入端子214(例如，负输入端子)接收的参考电压VREF进行比较，并且放大在反馈电压VFB与参考电压VREF之间检测到的误差。经由反馈回路，当输出的电源电压VDDPST1偏离期望值时，运算放大器210被配置为驱动可开关传输门电路330以将电源电压VDDPST1带回到适当值。
运算放大器210的输出端子216耦接到可开关传输门电路330。具体地，可开关传输门电路330包括耦接到运算放大器210的输出端子216的控制电极332。可开关传输门电路330包括连接到接收输入电源电压VDDPST2的电源线的第一电极334和连接到LDO电路200的输出节点的第二电极336。在图3的实施例中，控制电极332耦接到PMOS晶体管T4、T5和T6的栅极端子，并且第一电极334和第二电极336(经由开关SW4、SW5和SW6)耦接到PMOS晶体管T4、T5和T6的源极端子和漏极端子。
类似于图2的实施例，运算放大器210的输入端子212处的反馈电压VFB是LDO电路200输出的电源电压VDDPST1的小部分，并且是基于反馈电阻器R1和R2的电阻值的比率来确定的。运算放大器210被配置为根据反馈电压VFB和参考电压VREF，通过向PMOS晶体管T4、T5和T6的栅极端子提供栅极信号VPASS来驱动可开关传输门电路330。因此，可开关传输门电路330在确保输出节点处输出的电源电压VDDPST1处于正确电压的适当操作点处操作。当操作电流或其他条件改变时，运算放大器210调制可开关传输门电路330以相应地调整压差电压。
如图3所示，可开关传输门电路330可以被配置为通过PMOS晶体管T4、T5和T6经由支路342、344和346提供不同的电流路径。通过启用或禁用一个或多个相应的开关SW4、SW5和SW6，LDO电路200能够响应于操作电流或其他条件的变化来调整可开关传输门电路330的驱动能力。因此，运算放大器210的栅极信号VPASS以及相关联的功率晶体管T4、T5和T6的过驱动电压可以被控制在期望范围内。
如图3所示，在一些实施例中，来自相应的OE引脚的一个或多个输出启用(OE)信号OE1-OEn可用于移位驱动能力。例如，当一个或多个OE引脚被启用时，可以根据从OE引脚接收的输出启用信号OE1-OEn来确定LDO电路200的移位电平。在一些实施例中，可以由用户基于驱动因素查找表来设置OE引脚。
具体地，LDO电路200还可以包括二进制到温度计代码解码器310，二进制到温度计代码解码器310被配置为从相应的OE引脚接收输出启用信号OE1-OEn并且将二进制代码转换为控制开关SW4-SW6的控制信号CS1-CSn，以选择要被接通的开关SW4-SW6的数量以提供电流路径。因此，响应于输出启用信号OE1-OEn，开关SW4-SW6可以被动态地控制。在一些实施例中，二进制到温度计代码解码器310可以包括逻辑电路以执行用于二进制到温度计转换的某些逻辑操作，诸如AND(与)、OR(或)、XOR(异或)、NAND(与非)、NOR(或非)、ADD(加)和SUB(减)操作，以确定LDO电路200的移位电平。因此，二进制到温度计代码解码器310可以根据从输出启用引脚接收的输出启用信号OE1-OEn来确定模式中的一种为所选择的模式。基于所选择的模式，二进制到温度计代码解码器310将对应的控制信号CS1-CSn输出到开关SW4-SW6，以选择性地接通或关断开关SW4-SW6。
参考图4。图4是图示根据本公开的一些实施例的另一示例性LDO电路200的图。如图4所示，图4中的LDO电路200还包括用于生成控制信号CS1-CSn的多个磁滞比较器410，其中每个磁滞比较器410耦接到一个相应的开关SW4-SW6以调整可开关传输门电路330的驱动能力。迟滞比较器410的第一输入端子412被配置为接收预定的优化传输电压信号VPASS_OPT(例如，0.5V)。磁滞比较器410的第二输入端子414连接到运算放大器210的输出端子216以接收栅极信号VPASS。因此，磁滞比较器410被配置为通过将反馈栅极信号VPASS与优化传输电压信号VPASS_OPT进行比较而分别经由输出端子416生成和输出控制信号CS1-CSn，以单独地接通或关断电流路径中的开关SW4-SW6。如图4所示，图4中的磁滞比较器410、运算放大器210和可开关传输门电路330可以形成模拟自动回路，实现背景校准(backgroundcalibration)。通过使用磁滞比较器410，可以将栅极信号VPASS控制在对应于优化传输电压信号VPASS_OPT的电压范围内。
图5A和图5B是图示了根据本公开的一些实施例的具有和不具有迟滞比较器410的LDO电路200中的电压信号和电流信号的示例性波形图500a和500b。如波形图500a所描绘的，由LDO电路200输出的电压VDDPST1在初始阶段上升，然后在稳定状态保持在稳定电平处，其中反馈电压VFB等于参考电压VREF。此外，响应于改变负载电流ILOAD，运算放大器210输出并且相应地调整栅极信号VPASS，以驱动图4的可开关传输门电路330中的功率晶体管并且保持电压VDDPST1稳定在期望的电平处。如图5A所示，具有磁滞比较器410的LDO电路200能够为栅极信号VPASS提供优化范围(例如，0.5V±0.1V)以及为过驱动电压提供优化范围(例如，0.2V±0.1V)。另一方面，如图5B所示，不具有磁滞比较器410的LDO电路200在操作期间可以具有栅极信号VPASS的较宽(并且因此较不合期望)的范围(例如，0.34V-0.73V)。
参考图6。图6是图示根据本公开的一些实施例的另一示例性LDO电路200的图。如图6所示，图6中的LDO电路200还包括用于输出控制信号CS1-CSn的触发检测器电路610和模式选择电路620。在一些实施例中，所选择的模式是根据触发速率确定的。触发速率是每单位时间或每时钟周期内触发(即电路单元的逻辑值0和逻辑值1之间的转换)的次数。由模式选择电路620接收的时钟信号(例如，具有3MHz-24MHz频率的参考时钟信号)CLK可以用于对触发速率进行计数。触发速率可以表示为百分比或每秒百万次转换(MTPS)，其反映了输出相对于给定输入或时钟输入多久变化一次。例如，100％的触发速率意味着输出平均在每个时钟周期期间触发一次。
在一些实施例中，触发检测器电路610被配置为通过监测图1的I/O器件100中的一个或多个组件来检测触发，并且被配置为检测输出从逻辑值0到逻辑值1和/或从逻辑值1到逻辑值0触发的次数。例如，图1中的I/O器件100的高侧逻辑电路140和低侧逻辑电路150可以包括一个或多个反相器。触发检测器电路610可以监测反相器中的一个或多个以检测被监测的输出从高到低和/或从低到高触发的次数。触发检测器电路610因此基于所检测的次数生成触发输出信号TO。
相应地，模式选择电路620可以根据触发输出信号TO和时钟信号CLK计算触发速率，并且输出相应的控制信号CS1-CSn。因此，可开关传输门电路330可以在不同模式下操作，以基于触发速率提供不同的驱动能力。例如，在不同模式下，可开关传输门电路330内的不同的开关组被相应地启用，以基于触发速率来设置LDO电路200的驱动能力。
图7是图示根据本公开的一些实施例的示例性静电放电(ESD)保护电路700的图。静电放电可能会导致严重的问题并且可能潜在破坏半导体器件中的集成电路。具体地，由于静电电荷的积累，集成电路的附近区域会出现极高的电压。当静电电荷放电时，集成电路的封装节点处会生成高电流，造成ESD损坏。ESD瞬变的持续时间可能很短，大约为纳秒级。因此，传统的电路断路器不能足够快地反应以提供充足的保护。
如图7所示，ESD感测电路710与输入/输出、I/O电路接口，并且电耦接在VDD焊盘702和VSS焊盘704之间。在一些实施例中，ESD感测电路710可以包括电源钳位电路，并且可以被配置为检测ESD过压状况。当检测到VDD焊盘702和VSS焊盘704之间的ESD过压状况时，电源钳位电路可以将VDD焊盘702和VSS焊盘704之间的电压钳位在最大电压以下。响应于ESD过压状况，ESD感测电路710启用静电放电信号ESD，静电放电信号ESD输出到耦接到ESD感测电路710的ESD控制电路720。例如，在一些实施例中，当ESD冲击发生时，ESD感测电路710内的串联RC电路可以对ESD控制电路720充电并且启用到达ESD控制电路720的静电放电信号ESD。
此外，ESD控制电路720还从开关控制引脚接收开关选择信号SS1-SSn，开关选择信号SS1-SSn用于在正常操作下控制可开关传输门电路330。如在图3、图4和图6的实施例中所描述的，开关选择信号SS1-SSn可以通过二进制到温度计码解码器、磁滞比较器或模式选择电路620来获得，以基于在正常操作下所选择的模式和确定的驱动能力选择性地接通或关断开关SW4-SW6。
ESD控制电路720可以包括被配置为根据静电放电信号ESD和开关选择信号SS1-SSn输出控制信号CS1-CSn的一个或多个逻辑电路。当静电放电信号ESD被禁用时，ESD保护电路700在正常模式下操作。根据从开关控制引脚接收的开关选择信号SS1-SSn，输出控制信号CS1-CSn。当静电放电信号ESD被启用时，ESD保护电路700在ESD冲击模式下操作，并被配置为输出控制信号CS1-CSn以关断开关SW4-SW6。
例如，逻辑电路可以包括OR门，该OR门对用作电流源电路(诸如图2中的LDO电路200)的可开关传输门电路330执行逻辑OR操作。在一些其他实施例中，逻辑电路可以包括NOR门，该NOR门对用作吸收电流电路(诸如图2的实施例中的LDO电路200)的可开关传输门电路330执行逻辑NOR操作。因此，在ESD冲击期间，ESD保护电路700被激活以断开电流路径，以保护系统免受损坏。
参考图8。图8图示了示例性布局800的俯视图，布局800可以应用于根据本公开的一些实施例的LDO电路200。在一些实施例中，可以将布局800应用于LDO电路200，其输出端子连接到片外电路可访问的外部焊盘、凸块或印刷电路板(PCB)。如图8所示，第一电源钳位电路810连接在引脚802和引脚804之间，引脚802连接到接收I/O电压VDDIO的电源轨，引脚804连接到接收低参考电压VSS的电源轨。第二电源钳位电路820连接在LDO电路200的输出引脚806和引脚804之间，LDO电路200的输出引脚806用作提供由LDO电路200输出的中间电压(例如，VDDPST1)的电流源。在一些实施例中，电源钳位电路820可以是高/中等电压电源钳位。一个或多个PMOS开关830连接在输出引脚806和接收I/O电压VDDIO的引脚802之间。
此外，第三电源钳位电路840连接在用作吸收电流的LDO电路200的另外输出引脚808和引脚804之间。在一些实施例中，电源钳位电路840可以是低/中电压电源钳位。一个或多个NMOS开关850连接在用于提供由LDO电路200输出的中间电压(例如，VDDPST1)的输出引脚808和引脚804之间。
在一些实施例中，P+拾取环可以围绕NMOS开关850的漏极和源极区。类似地，N+拾取环可以围绕PMOS开关830的漏极和源极区。在一些实施例中，N+或P+拾取环的宽度可以在0μm到5μm之间。每个NMOS或PMOS晶体管的垂直边缘间隔可以在0μm到10μm之间。在一些实施例中，每个晶体管级的纵横比大于或等于3:1。
因此，布局800中的PMOS开关830和NMOS开关850可以在OD层中形成具有分离的氧化物定义(OD)结构的2级传输门结构。在至少一个示例中，术语“氧化物定义(OD)”是指晶体管的有源区，即形成晶体管的源极、漏极和栅极下方的沟道的区域。在一些示例中，OD结构位于绝缘区域之间，诸如浅沟槽隔离(STI)、场氧化物(FOX)区或其他适当的电绝缘结构。电源钳位电路810、820和840可以被配置为钳位它们的两个端子之间的电压，以在电源到电源(power-to-power)ESD事件期间保护PMOS开关830和NMOS开关850。
参考图9。图9示出了根据本公开的一些实施例的可以应用于LDO电路200的另一示例性布局900的俯视图。在一些实施例中，图9中的布局900应用于LDO电路200，其输出端子连接到片上内部电路。如图9所示，第一电源钳位电路910连接在引脚902和引脚904之间，引脚902连接到接收电源电压VDDPST2的电源轨，引脚904连接到接收低参考电压VSS的电源轨。第一二极管保护电路920连接在LDO电路200的输出引脚906和引脚902之间，LDO电路200的输出引脚906用作提供由LDO电路200输出的中间电压(例如，VDDPST1)的电流源。一个或多个PMOS开关830连接在输出引脚906和引脚902之间。
此外，第二二极管保护电路940连接在用作吸收电流的LDO电路200的另外输出引脚908和引脚904之间。一个或多个NMOS开关850连接在输出引脚808和引脚904之间，输出引脚808用于提供由LDO电路200输出的中间电压(例如，VDDPST1)。
因此，二极管保护电路920被配置为当输出引脚906和引脚902之间的电压超过预定的安全值时，保护PMOS开关930免受过大的电压或电流影响。二极管保护电路940被配置为当输出引脚908和引脚904之间的电压超过安全值时，保护NMOS开关950免受过大的电压或电流的影响。
图10是根据本公开的一些实施例的用于LDO电路200中的NMOS或PMOS晶体管的示例性布局1000。如图10所示，布局1000包括作为NMOS或PMOS布局中的单元的四个指状物1002、1004、1006和1008，以实现更好的电子迁移(EM)特性。如图10所示，布局1000包括有源区1010(有包括源极区1012和漏极区1014)，以及由多晶硅或其他导电材料(诸如金属、金属合金或金属硅化物)形成的有源栅极带1020。
此外，可以如框1032、1034和1036所示的执行一次或多次多晶硅切割以分离有源栅极带1020，形成四个指状物1002、1004、1006和1008的分离的栅极1022、1024、1026和1028。放置通孔1041-1048以分别将指状物1002、1004、1006和1008的源极区1012连接到有源区1010上方的金属层中的第一导电部件1052，并且放置通孔1061-1068以分别将指状物1002、1004、1006和1008的漏极区1014连接到金属层中的第二导电部件1054。应注意的是，图10中所描绘的通孔的数量是示例性的并且不意味着限制本公开。在一些实施例中，可以放置最大数量的通孔以实现更好的电子迁移(EM)特性。
在一些实施例中，为了调整不同的输出电流，NMOS或PMOS中的不同数量的栅极的指状物可以相应地连接到地电压VSS或正电源电压VDD。换言之，布局可以包括一个或多个使用的MOS指状物和一个或多个未使用的MOS指状物。例如，在一些实施例中，为了提供小电流，只有作为使用的MOS指状物的栅极与控制电路相连，以接收控制MOS接通或关断的信号，并且其他栅极连接到接地电压VSS或正电源电压VDD以保持未使用的MOS指状物关断。
图11是根据本公开的一些实施例的操作低压差稳压器的方法1100的示例性流程图。可以理解，可以在图11中描绘的方法1100之前、期间和/或之后执行附加操作，并且其他一些操作在此仅作简要说明。可以针对图2-图4和图6中的任何一个中说明的LDO电路200执行方法1100，但是本公开不限于此。
在操作1110中，分压器电路(例如，图2中的分压器电路)根据低压差稳压器的输出电压(例如，图2中的电源电压VDDPSTl)生成反馈电压(例如，图2中的反馈电压VFB)。
在操作1120中，LDO电路200控制开关(例如，图2中的开关SW1-SW3)以启用传输门电路(例如，图2中的传输门电路230)中的一个或多个电流路径。在一些实施例中，LDO电路200可以根据分别从输出启用引脚接收的输出启用信号(例如，图3中的OE信号OE1-OEn)选择多种模式中的一种作为操作模式，并且根据所选择的操作模式接通或关断电流路径中的开关以启用与所选择的模式相关联的一个或多个电流路径。在一些实施例中，低压差稳压器可以根据基于时钟信号计算的触发速率来接通或关断电流路径中的开关。在一些实施例中，低压差稳压器可以响应于静电放电事件而关断电流路径中的开关。
在操作1130中，运算放大器(例如，图2中的运算放大器210)根据反馈电压和参考电压(例如，图2中的参考电压VREF)输出驱动信号(例如，图2中的栅极信号VPASS)。在一些实施例中，运算放大器被配置为将反馈电压与参考电压进行比较以输出驱动信号。
在操作1140中，运算放大器通过驱动信号来驱动一个或多个启用的电流路径中的一个或多个晶体管(例如，图2中的晶体管Tl、T2和T3)，以调整流过传输门电路的电流。
在一些实施例中，低压差稳压器中的一个或多个磁滞比较器(图4中的磁滞比较器410)将驱动信号与第三参考电压(例如，优化传输电压信号VPASS_OPT)进行比较，以单独地接通或关断电流路径中的开关。因此，驱动信号能够被调整在对应于第三参考电压的电压范围内。
通过上述操作，可以相应地执行操作低压差稳压器的方法以调整低压差稳压器的输出电压以及调整低压差稳压器的驱动能力，通过选择适当的操作模式并且启用与操作模式相关联的一个或多个电流路径，以优化操作点并将低压差稳压器中的过驱动电压保持在期望范围内。此外，如上所描述的，所提出的低压差稳压器的功耗降低，因为所提出的低压差稳压器是在没有导致泄漏电流的泄漏路径的情况下实现的。在一些实施例中，所提出的低压差稳压器可以通过在ESD事件期间禁用低压差稳压器内的开关来进一步提供ESD保护功能。
在一些实施例中，公开了一种低压差稳压器电路，该低压差稳压器电路包括：分压器电路，被配置为根据输出电压生成反馈电压；运算放大器，被配置为根据反馈电压和参考电压输出驱动信号；以及传输门电路，包括多个电流路径。多个电流路径由驱动信号控制并且并联连接在分压器电路和电源参考节点之间。
在一些实施例中，多个电流路径分别包括串联的晶体管和开关，晶体管的栅极端子连接到运算放大器的输出端子以接收驱动信号。
在一些实施例中，传输门电路被配置为以多个模式操作，根据所选择的模式单独地接通或关断多个电流路径中的开关。
在一些实施例中，低压差稳压器电路还包括逻辑电路，逻辑电路被配置为根据分别从多个输出启用引脚接收的多个启用信号将多个模式中的一个确定为所选择的模式。
在一些实施例中，低压差稳压器电路还包括磁滞比较器，磁滞比较器连接到运算放大器，并且被配置为将驱动信号与第三参考电压进行比较，以单独地接通或关断多个电流路径中的开关。
在一些实施例中，驱动信号在对应于第三参考电压的电压范围内。
在一些实施例中，所选择的模式是根据基于时钟信号计算的触发速率确定的。
在一些实施例中，公开了一种用于操作低压差稳压器的方法。该方法包括：根据低压差稳压器的输出电压生成反馈电压；控制多个开关以启用传输门电路中的一个或多个电流路径；根据反馈电压和参考电压输出驱动信号；以及通过驱动信号驱动一个或多个启用的电流路径中的一个或多个晶体管，以调整流过传输门电路的电流。
在一些实施例中，方法还包括：通过运算放大器将反馈电压与参考电压进行比较，以输出驱动信号。
在一些实施例中，方法还包括：根据分别从多个输出启用引脚接收的多个启用信号从多个模式中选择的操作模式，根据从多个模式中选择的操作模式来接通或关断多个开关。
在一些实施例中，方法还包括：通过一个或多个磁滞比较器将驱动信号与第三参考电压进行比较，以单独地接通或关断多个开关。
在一些实施例中，方法还包括：将驱动信号调整为在对应于第三参考电压的电压范围内。
在一些实施例中，方法还包括：根据基于时钟信号计算的触发速率接通或关断多个开关。
在一些实施例中，方法还包括：响应于静电放电事件而关断多个开关。
在一些实施例中，公开了一种输入/输出器件，输入/输出器件包括：一个或多个电压电平移位器，被配置为将第一电压范围内的一个或多个第一信号移位至第二电压范围内的一个或多个第二信号；一个或多个逻辑电路，耦接到一个或多个电压电平移位器，并且被配置为根据一个或多个第二信号输出一个或多个开关信号；以及低压差稳压器，被配置为调整提供给一个或多个逻辑电路或一个或多个电压电平移位器的电源电压，低压差稳压器包括并联连接的多个电流路径。
在一些实施例中，输入/输出器件还包括：后驱动器电路，耦接到一个或多个逻辑电路，并且被配置为响应于一个或多个开关信号将一个或多个输出信号输出到焊盘。
在一些实施例中，后驱动器电路的高供电电压大于一个或多个电压电平移位器的高供电电压。
在一些实施例中，低压差稳压器包括：分压器电路，被配置为根据电源电压生成反馈电压；运算放大器，被配置为根据反馈电压和参考电压输出驱动信号；和传输门电路，包括多个电流路径，其中，多个电流路径分别包括串联连接的晶体管和开关，晶体管包括连接到运算放大器的输出端子的栅极端子以接收驱动信号，并且多个电流路径中的开关被配置为被单独地接通或关断。
在一些实施例中，传输门电路被配置为以多种模式操作，多个电流路径中的开关根据选择的模式被单独地接通或关断。
在一些实施例中，一个或多个逻辑电路包括具有不同的高供电电压和不同的低供电电压的第一逻辑电路和第二逻辑电路。
上述概述了几个实施例的特征，以便本领域技术人员可以更好地理解本公开的各个方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改用于实现本文所介绍的实施例的相同目的和/或实现其相同优点的其它过程和结构的基础。本领域技术人员还应当认识到，此类等效结构不背离本发明的精神和范围，并且它们可以在不背离本发明的精神和范围的情况下在本发明中进行各种改变、替换以及改变。

Claims (20)

1.一种低压差稳压器电路，包括：
分压器电路，被配置为根据输出电压生成反馈电压；
运算放大器，被配置为根据所述反馈电压和参考电压输出驱动信号；
传输门电路，包括多个电流路径，所述多个电流路径由所述驱动信号控制并且并联连接在所述分压器电路和电源参考节点之间；以及
磁滞比较器，被配置为将所述驱动信号与第三参考电压进行比较，以单独地接通或关断所述多个电流路径中的开关，其中，所述磁滞比较器的一个输入端连接到所述运算放大器的输出端以接收所述驱动信号。
2.根据权利要求1所述的低压差稳压器电路，其中，所述多个电流路径分别包括串联的晶体管和开关，所述晶体管的栅极端子连接到所述运算放大器的输出端子以接收所述驱动信号。
3.根据权利要求2所述的低压差稳压器电路，其中，所述传输门电路被配置为以多个模式操作，根据所选择的模式单独地接通或关断所述多个电流路径中的所述开关。
4.根据权利要求3所述的低压差稳压器电路，还包括：
逻辑电路，被配置为根据分别从多个输出启用引脚接收的多个启用信号将所述多个模式中的一个确定为所述所选择的模式。
5.根据权利要求3所述的低压差稳压器电路，其中，所述运算放大器、所述传输门电路和所述磁滞比较器形成模拟自动回路。
6.根据权利要求1所述的低压差稳压器电路，其中，所述驱动信号在对应于所述第三参考电压的电压范围内。
7.根据权利要求3所述的低压差稳压器电路，其中，所述所选择的模式是根据基于时钟信号计算的触发速率确定的。
8.一种操作低压差稳压器的方法，包括：
根据所述低压差稳压器的输出电压生成反馈电压；
控制多个开关以启用传输门电路中的一个或多个电流路径，其中，通过一个或多个磁滞比较器将驱动信号与第三参考电压进行比较，以单独地接通或关断所述多个开关，所述磁滞比较器的一个输入端接收所述驱动信号；
根据所述反馈电压和参考电压输出驱动信号；以及
通过所述驱动信号驱动一个或多个启用的电流路径中的一个或多个晶体管，以调整流过所述传输门电路的电流。
9.根据权利要求8所述的方法，还包括：
通过运算放大器将所述反馈电压与所述参考电压进行比较，以输出所述驱动信号。
10.根据权利要求8所述的方法，还包括：
根据分别从多个输出启用引脚接收的多个启用信号从多个模式中选择操作模式，根据从所述多个模式中选择的所述操作模式来接通或关断所述多个开关。
11.根据权利要求9所述的方法，其中，所述磁滞比较器的所述一个输入端连接至所述运算放大器的输出端。
12.根据权利要求11所述的方法，还包括：
将所述驱动信号调整为在对应于所述第三参考电压的电压范围内。
13.根据权利要求8所述的方法，还包括：
根据基于时钟信号计算的触发速率接通或关断所述多个开关。
14.根据权利要求8所述的方法，还包括：
响应于静电放电事件而关断所述多个开关。
15.一种输入/输出器件，包括：
一个或多个电压电平移位器，被配置为将第一电压范围内的一个或多个第一信号移位至第二电压范围内的一个或多个第二信号；
一个或多个逻辑电路，耦接到所述一个或多个电压电平移位器，并且被配置为根据所述一个或多个第二信号输出一个或多个开关信号；以及
低压差稳压器，被配置为调整提供给所述一个或多个逻辑电路或所述一个或多个电压电平移位器的电源电压，所述低压差稳压器包括并联连接的多个电流路径，
其中，所述低压差稳压器包括：
分压器电路，被配置为根据所述电源电压生成反馈电压；
运算放大器，被配置为根据所述反馈电压和参考电压输出驱动信号；
传输门电路，包括所述多个电流路径，其中，所述多个电流路径分别包括串联连接的晶体管和开关，所述晶体管包括连接到所述运算放大器的输出端子的栅极端子以接收驱动信号，并且所述多个电流路径中的所述开关被配置为被单独地接通或关断；和
磁滞比较器，被配置为将所述驱动信号与第三参考电压进行比较，以单独地接通或关断所述多个电流路径中的所述开关，其中，所述磁滞比较器的一个输入端连接到所述运算放大器的输出端以接收所述驱动信号。
16.根据权利要求15所述的输入/输出器件，还包括：
后驱动器电路，耦接到所述一个或多个逻辑电路，并且被配置为响应于所述一个或多个开关信号将一个或多个输出信号输出到焊盘。
17.根据权利要求16所述的输入/输出器件，其中，所述后驱动器电路的高供电电压大于所述一个或多个电压电平移位器的高供电电压。
18.根据权利要求15所述的输入/输出器件，其中，所述运算放大器、所述传输门电路和所述磁滞比较器形成模拟自动回路。
19.根据权利要求18所述的输入/输出器件，其中，所述传输门电路被配置为以多种模式操作，所述多个电流路径中的所述开关根据所选择的模式被单独地接通或关断。
20.根据权利要求15所述的输入/输出器件，其中，所述一个或多个逻辑电路包括具有不同的高供电电压和不同的低供电电压的第一逻辑电路和第二逻辑电路。
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